CN105577171A

CN105577171A - 一种用于锁相环的电路结构

Info

Publication number: CN105577171A
Application number: CN201410541945.4A
Authority: CN
Inventors: 贾海珑; 陈先敏
Original assignee: Semiconductor Manufacturing International Shanghai Corp
Current assignee: Semiconductor Manufacturing International Shanghai Corp
Priority date: 2014-10-14
Filing date: 2014-10-14
Publication date: 2016-05-11
Anticipated expiration: 2034-10-14
Also published as: CN105577171B

Abstract

本发明提供一种用于锁相环的电路结构，含有上、下支路电流源的电荷泵；所述下支路中设有第一开关管；反相器；所述第一开关管受控并连接于所述反相器的输出端；与所述反相器输入端连接的控制信号；与所述控制信号连接并受控于所述的控制信号的第二开关管；所述第二开关管连接一偏置电流源；所述第二开关管与所述偏置电流源构成的支路并联于所述电荷泵的下支路。本发明的用于锁相环的电路结构提供一种高线性度、低噪声的电荷泵电路，在锁相环锁定和非锁定的状态之间进行切换，该电荷泵有典型工作模式和高线性度、低噪声的工作模式，本发明的电路结构在获得更佳电荷泵性能的同时，不会对锁相环锁定时间产生影响。

Description

一种用于锁相环的电路结构

技术领域

本发明涉及通信设备领域，特别是涉及一种用于锁相环电路中以提高电荷泵传输函数线性度的电路结构。

背景技术

锁相环(PLL)是各类通信、时钟芯片中的核心电路，其输出信号的频谱噪声、抖动、杂散等指标非常关键，会直接关系到系统性能。电荷泵(CP)是PLL中的重要模块，其输出电流经过环路滤波器后产生压控振荡器(VCO)的控制电压。CP输出信号的噪声性能至关重要，决定着整个PLL的带内噪底(NoiseFloor)，以及PLL输出时钟的抖动。

电荷泵将鉴频鉴相器(PFD)输出的相位信号转化为电流信号，理想的CP输入输出函数是斜率固定的线性关系，如图1所示，纵坐标为电荷泵的输出电荷，横坐标为相位差。但实际电路中由于器件工作引入的各类非理想因素，会在相位差为零的附近出现非线性效应。尤其在小数分频PLL中，CP的非线性特性会将PLL带宽之外的小数调制器噪声折叠搬移到PLL带宽之内，恶化PLL的带内噪声；同时也会恶化PLL参考频率处的杂散性能。

如果在CP输出端加入固定值的电流，可以将PLL锁定状态下CP的传输函数搬移到线性区间(图1中的区域1、2)，可以明显改善PLL的带内噪声性能。这也是近年来常用的一种提高CP线性度的方法。

(US7171183B2Linearizedfractional-Nsynthesizerhavingacurrentoffsetchargepump,BroadcomCorp.Jan.30,2007)此专利中提出利用偏置电流注入到CP输出端。将PLL锁定状态下，CP的工作状态由传输函数(见图1)中的区域3，搬移到区域1或者2，即线性传输函数区域。

对小数分频PLL而言，CP的非线性会将小数分频器的高频噪声折叠搬移到PLL带内，严重恶化PLL带内噪声、以及输出信号相位抖动。因此该专利提出的利用偏置电流注入到CP输出端的方法可以提高CP线性度，从而降低PLL输出噪声。

(US7834707B2Linearizedchargepumphavinganoffset,BroadcomCorp.Nov.16,2010)此专利在上一个专利基础上做了如下改进。在CP输出端去掉了放电开关电流，而只采用偏置电流作为放电电流，而充电开关电流保持不变。因此在锁定状态下，CP具有很好的线性度；同时由于去除了放电开关电流，CP本身的输出噪声也进一步降低。

但去除放电开关电流的同时，带来了一个不利的影响。若CP输出端初始电压较高，由于偏置电流值较小，环路滤波电容放电时间会较长，因此导致PLL环路锁定时间过长。

因此，有必要提出一种新的用于锁相环的电路结构来解决上述问题。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种用于锁相环的电路结构，用于解决现有技术中由于锁相环在相位差接近0时电荷泵的非线性特性恶化锁相环带内噪声以及恶化锁相环参考频率处的杂散性能的问题。

为实现上述目的及其他相关目的，本发明提供一种用于锁相环的电路结构，所述电路结构至少包括：含有上、下支路电流源的电荷泵；所述下支路中设有第一开关管；反相器；所述第一开关管受控并连接于所述反相器的输出端；与所述反相器输入端连接的控制信号；与所述控制信号连接并受控于所述的控制信号的第二开关管；所述第二开关管连接一偏置电流源；所述第二开关管与所述偏置电流源构成的支路并联于所述电荷泵的下支路。

作为本发明的用于锁相环的电路结构的一种优选方案，所述电荷泵的上、下支路分别对应设有上支路开关管和下支路开关管；所述上支路电流源接高电平；所述下支路电流源接低电平。

作为本发明的用于锁相环的电路结构的一种优选方案，所述上支路开关管包括由源、漏极分别对应连接于所述上支路电流源(I_up)的第一、第二PMOS管(UP+、UP-)构成的差分信号；所述下支路开关管包括由源、漏极分别对应连接于所述下支路电流源(I_dn)的第一、第二NMOS管(DN-、DN+)构成的差分信号；所述第一PMOS管的漏极与所述第一NMOS管的漏极、所述第二PMOS管的源极与所述第二NMOS管的源极分别相互连接构成第一、第二节点(A，B)；所述电路结构还包括输出端连接于所述第一节点、输入端连接于所述第二节点的运算放大器(106)。

作为本发明的用于锁相环的电路结构的一种优选方案，所述第一开关管为NMOS管，所述第一开关管的源极连接于所述第二节点；所述第一开关管的漏极连接于所述第二NMOS管的源极；所述第一开关管的栅极连接于所述反相器的输出端。

作为本发明的用于锁相环的电路结构的一种优选方案，所述第二开关管为NMOS管；所述第二开关管的栅极连接于所述控制信号，其源极连接于所述第二节点，其漏极连接于所述偏置电流源。

作为本发明的用于锁相环的电路结构的一种优选方案，所述电路结构还包括输入端连接于所述第二节点的低通滤波器(107)；与该低通滤波器输出端连接的压控振荡器(108)。

作为本发明的用于锁相环的电路结构的一种优选方案，所述电路结构还包括与所述电荷泵连接的鉴频鉴相器(109)；所述鉴频鉴相器设有锁相环参考时钟和反馈时钟；所述反馈时钟连接一分频器(110)；所述分频器连接于所述压控振荡器。

作为本发明的用于锁相环的电路结构的一种优选方案，所述上、下支路电流源为相同类型的电流源器件。

作为本发明的用于锁相环的电路结构的一种优选方案，所述上、下支路电流源均为互补金属氧化物CMOS器件。

作为本发明的用于锁相环的电路结构的一种优选方案，所述反相器为CMOS反相器。

如上所述，本发明的用于锁相环的电路结构，具有以下有益效果：控制信号指示锁相环是否已经完成锁定，并根据锁相环是否锁定，该电荷泵可以在典型模式或者高线性度、低噪声模式之间进行切换。本发明在获得更佳电荷泵性能的同时，不会对锁相环锁定时间产生影响同时节约了电路设计成本。

附图说明

图1显示为现有技术中电荷泵传输函数的曲线图。

图2显示为本发明的用于锁相环的电路结构中电荷泵工作在典型模式下的电路结构示意图。

图3显示为本发明的用于锁相环的电路结构中电荷泵工作在高线性度、低噪声模式下的电路结构示意图。

图4显示为本发明中电荷泵应用于锁相环的电路模块框图。

元件标号说明

10上支路

11下支路

101第一开关管

102反相器

103控制信号

104第二开关管

105偏置电流源

106运算放大器

107低通滤波器

108压控振荡器

109鉴频鉴相器

110分频器

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

请参图2至图4。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。

本发明的用于锁相环的电路结构至少包括如图2或图3所示的含有上支路电流源I_up和下支路电流源I_dn的电荷泵；通常情况下，锁相环中来自鉴频鉴相器的上支路控制信号和下支路控制信号分别对应控制所述上支路电流源I_up和下支路电流源I_dn。如图2或图3所示，作为本发明的一种优选方案，所述电荷泵的上、下支路分别对应设有上支路开关管和下支路开关管；所述上支路电流源I_up接高电平VDD；所述下支路电流源I_dn接低电平GND。

本发明中优选地，所述上、下支路电流源为相同类型的电流源器件。进一步优选地，所述上、下支路电流源均为互补金属氧化物CMOS器件。

所述上支路开关管用于开启或关闭通过由上支路电流源I_up通过上支路至低通滤波器的电流；所述下支路开关管用于开启或关闭通过由低通滤波器至下支路电流源I_dn至低电平GND的电流；

作为本实施例的一种优选方案，如图2或图3所示，所述上支路开关管包括由源、漏极分别对应连接于所述上支路电流源I_up的第一PMOS管UP+和第二PMOS管UP-构成的差分信号；也就是说，由于所述第一PMOS管UP+和第二PMOS管UP-构成的差分信号，所以所述第一PMOS管UP+的源极连接于所述上支路电流源I_up；而所述第二PMOS管UP-的漏极连接于所述上支路电流源I_up；在所述第二PMOS管UP-导通的情况下，来自所述上支路电流源I_up的电流通过第二PMOS管UP-流经低通滤波器，实现锁相环的充电。

同样优选地，所述下支路开关管包括由源、漏极分别对应连接于所述下支路电流源I_dn的第一NMOS管DN-和第二NMOS管DN+构成的差分信号；也就是说，由于所述第一NMOS管DN-和第二NMOS管DN+构成的差分信号，所以所述第一NMOS管DN-的源极连接于所述下支路电流源I_dn；而所述第二NMOS管DN+的漏极连接于所述下支路电流源I_dn；在所述第二NMOS管DN+导通的情况下，来自所述低通滤波器的电流通过所述第二NMOS管DN+流入低电平GND，实现锁相环的放电。

进一步优选地，所述第一PMOS管UP+的漏极与所述第一NMOS管DN-的漏极、所述第二PMOS管UP-的源极与所述第二NMOS管DN+的源极分别相互连接构成如图2或图3所示的第一节点A、第二节点B。

进一步优选地，所述电路结构还包括输出端连接于所述第一节点A、输入端连接于所述第二节点B的运算放大器106。所述运算放大器为单位增益跟随器，使输出电压等于低通滤波器端的电压，保证上支路中的电流等于所述下支路中的电流。本实施例中优选地，所述反相器为CMOS反相器。

本发明的所述用于锁相环的电路结构中还包括：如图2或图3所示，设置于所述下支路中的第一开关管101和一反相器102；优选地，所述第一开关管101为NMOS管，所述第一开关管101的源极连接于所述第二节点B；所述第一开关管101的漏极连接于所述第二NMOS管DN+的源极；所述第一开关管101的栅极连接于所述反相器102的输出端。

如图2或图3所示，本发明中的所述第一开关管101受控并连接于所述反相器102的输出端；本发明的电路结构中还包括：与所述反相器102输入端连接的控制信号103；与所述控制信号103连接并受控于所述的控制信号103的第二开关管104；所述第二开关管连接一偏置电流源105。本发明中的所述第二开关管104与所述偏置电流源105构成的支路并联于所述电荷泵的下支路。

优选地，所述第二开关管104为NMOS管；所述第二开关管104的栅极连接于所述控制信号103，其源极连接于所述第二节点B，其漏极连接于所述偏置电流源105。

也就是说，如图2或图3所示，所述偏置电流源105的电流输入端与所述第二开关管104的漏极；所述偏置电流源105的电流输出端连接低电平GND。

作为本发明的一种优选方案，如图2或图3所示，所述电路结构还包括输入端连接于所述第二节点B的低通滤波器107；与该低通滤波器107的输出端连接的压控振荡器108。所述电荷泵输出电流经过低通滤波器107后产生压控振荡器的控制电压。

本发明进一步优选地，如图4所示，图4显示为本发明中电荷泵应用于锁相环的电路模块框图。所述电路结构还包括与所述电荷泵连接的鉴频鉴相器109；所述鉴频鉴相器设有锁相环参考时钟和反馈时钟；所述反馈时钟连接一分频器110；所述分频器连接于所述压控振荡器108。

本发明的用于锁相环的电路结构的工作原理如下：

本发明的控制信号LD＝0的状态为所述电荷泵工作在经典模式下，所谓的经典模式指的是如图1所述的电荷泵的传输函数中，电荷泵既可以工作在高线性度的1区和2区，也可以工作在相位差为零附近的的非线性区域(3区)。

(一)当电荷泵工作在典型模式时：(LD＝0)，如图2所示，当控制信号为0状态时，所述第二开关管104的栅极为低电平，因此所述第二开关管104为关断状态，所以偏置电流源105也被关断。控制信号经过所述反相器102连接在所述第一开关管101的栅极，因此所述第一开关管101的栅极为高电平，所述第一开关管101为开启状态。此时电荷泵为常见得典型模式。

(1)：当锁相环在充电状态时，上支路电流源I_up开启，下支路电流源I_dn关闭；由于所述第一PMOS管UP+和第二PMOS管UP-构成的差分信号；而所述第二PMOS管UP-的漏极连接于所述上支路电流源I_up，因此，所述第二PMOS管UP-导通，所述第一PMOS管UP+截止；因此，来自所述上支路电流源I_up的电流经过所述第二PMOS管UP-所在的支路流向所述第二节点B后，充电至所述低通滤波器107。

(2)：当锁相环在放电状态时，所述上支路电流源I_up关闭，下支路电流源I_dn开启；由于所述第一NMOS管DN-和第二NMOS管DN+构成的差分信号；而所述第二NMOS管DN+的漏极连接于所述下支路电流源I_dn，因此，所述第二NMOS管DN+导通，所述第一NMOS管DN-截止；因此，所述低通滤波器107中的电流经过第二节点B后，再经过所述第一开关管101、第二NMOS管DN+流向下支路电流源I_dn。

(二)当电荷泵工作在高线性模式时：(LD＝1)，如图3所示，当控制信号为1状态时，与所述控制信号为0的状态相反，所述第二开关管104所在的支路开启，所以偏置电流源105打开；所述第一开关管101关断。

当电荷泵工作在高线性模式时，施加在电荷泵的输出端(图中的第二节点B)的偏置电流源105，修正了电荷相位的特性，可以将锁相环锁定状态下电荷泵传输函数中的非线性区域搬迁至线性区域(图1中1区和2区)，可以明显改善锁相环的带内噪声性能。

综上所述，本发明的用于锁相环的电路结构中，控制信号指示锁相环是否已经完成锁定，并根据锁相环是否锁定，该电荷泵可以在典型模式或者高线性度、低噪声模式之间进行切换。本发明在获得更佳电荷泵性能的同时，不会对锁相环锁定时间产生影响同时节约了电路设计成本。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims

1.一种用于锁相环的电路结构，其特征在于，所述电路结构至少包括：

含有上、下支路电流源的电荷泵；所述下支路中设有第一开关管；

反相器；所述第一开关管受控并连接于所述反相器的输出端；与所述反相器输入端连接的控制信号；与所述控制信号连接并受控于所述的控制信号的第二开关管；

所述第二开关管连接一偏置电流源；所述第二开关管与所述偏置电流源构成的支路并联于所述电荷泵的下支路。

2.根据权利要求1所述的用于锁相环的电路结构，其特征在于：所述电荷泵的上、下支路分别对应设有上支路开关管和下支路开关管；所述上支路电流源接高电平；所述下支路电流源接低电平。

3.根据权利要求2所述的用于锁相环的电路结构，其特征在于：所述上支路开关管包括由源、漏极分别对应连接于所述上支路电流源的第一、第二PMOS管构成的差分信号；所述下支路开关管包括由源、漏极分别对应连接于所述下支路电流源的第一、第二NMOS管构成的差分信号；所述第一PMOS管的漏极与所述第一NMOS管的漏极、所述第二PMOS管的源极与所述第二NMOS管的源极分别相互连接构成第一、第二节点；所述电路结构还包括输出端连接于所述第一节点、输入端连接于所述第二节点的运算放大器。

4.根据权利要求3所述的用于锁相环的电路结构，其特征在于：所述第一开关管为NMOS管，所述第一开关管的源极连接于所述第二节点；所述第一开关管的漏极连接于所述第二NMOS管的源极；所述第一开关管的栅极连接于所述反相器的输出端。

5.根据权利要求4所述的用于锁相环的电路结构，其特征在于：所述第二开关管为NMOS管；所述第二开关管的栅极连接于所述控制信号，其源极连接于所述第二节点，其漏极连接于所述偏置电流源。

6.根据权利要求5所述的用于锁相环的电路结构，其特征在于：所述电路结构还包括输入端连接于所述第二节点的低通滤波器；与该低通滤波器输出端连接的压控振荡器。

7.根据权利要求6所述的用于锁相环的电路结构，其特征在于：所述电路结构还包括与所述电荷泵连接的鉴频鉴相器；所述鉴频鉴相器设有锁相环参考时钟和反馈时钟；所述反馈时钟连接一分频器；所述分频器连接于所述压控振荡器。

8.根据权利要求1所述的用于锁相环的电路结构，其特征在于：所述上、下支路电流源为相同类型的电流源器件。

9.根据权利要求8所述的用于锁相环的电路结构，其特征在于：所述上、下支路电流源均为互补金属氧化物CMOS器件。

10.根据权利要求1所述的用于锁相环的电路结构，其特征在于：所述反相器为CMOS反相器。