CN103312323A - 一种快速优化自动频率校准电路及算法 - Google Patents
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Abstract
一种快速优化自动频率校准电路及算法，在自动频率校准电路中加入一个模数转换器，模数转换器实时采样电荷泵输出的控制电压vcp，并将其量化、编码传送至数字逻辑处理电路。数字逻辑处理电路根据第一计数器和第二计数器传送过来的频率差异，与模数转换器传送过来的控制电压vcp幅值信息一起，综合判断频率综合器的锁定状态，再控制电容阵列的开关控制字band。本算法步骤是1）频率搜索；2）电压搜索；3）锁定检测。本技术方案改善了现有技术中存在的三个问题，并取得了很好的效果。
Description
一、技术领域
本发明是应用于频率综合器中的自动频率校准电路，通过频率搜索与电压搜索，将压控振荡器的频段锁定在相噪最优点，解决了传统自动频率校准电路只能锁定频率，无法最优化相噪的问题。
二、背景技术
现有技术中，参考图1，频率综合器主要由参考振荡器1、鉴频鉴相器2、电荷泵3、环路滤波器4、压控振荡器5、分频器8和自动频率校准电路9构成。为了得到较低的相位噪声和较宽的频率输出范围，压控振荡器5普遍是由低压控增益的电感电容压控振荡电路7加上电容开关阵列6构成，而自动频率校准电路9就是通过控制电容开关阵列6来调谐压控振荡器5的频率输出范围。
传统的适用于上述频率综合器的自动频率校准电路一般通过频率搜索的方式来确定电容阵列的开关状态，这种方案主要存在着三个固有的缺点：
1）失锁检测不灵敏，时间过长。由于电感电容压控振荡器7会随工艺、温度的变化而发生频率飘移，所以要求自动频率校准电路9必须实时监控频率综合器的锁定状态，一旦发现失锁就要立即介入，重新选择一个可以锁定的电容阵列控制字。传统自动频率校准电路一般是通过比较两个计数器（第一计数器10和第二技术器11）的差异来判断频率综合器的锁定状态，由于ref和fdb两路时钟频率较慢，所以需要很长时间才能比较出两路时钟的频率差异。此外，由于计数器位宽的限制，当ref和fdb两路时钟频率差异较小时，传统自动频率校准电路的失锁检测就失效了。
2）对电感电容压控振荡器7产生不利影响。由于传统自动频率校准电路需要实时工作来监测频率综合器的锁定状态，而数字电路在工作时会在电源上产生较大的纹波，这些纹波会通过电源影响电感电容压控振荡器7，从而在输出的频谱上产生不利的杂散。
3）无法最优化频率综合器输出频率的相噪。N位的电容开关阵列6有个不同的频段，为了实现不同频段间频率范围的无缝对接，相邻频段的频率范围都要有一定范围的重叠。对于一个确定的输出频率而言，至少有两个至三个频段可以选择，而不同的频段对应着不同的锁定电压vcp，从而使电感电容压控振荡器7的输出频率的相噪各不相同。传统自动频率校准电路由于只对频率进行搜索，所以会锁定在任意一个可以锁定的频段，但这个频段不一定是相噪最好的频段。
三、发明内容
本发明需要解决的技术问题在于解决适用于图1所示频率综合器的传统自动频率校准电路的三个缺点，使频率综合器的输出频率可以快速锁定，消除对压控振荡器5输出频谱的不利影响和最优化压控振荡器5的输出频率的相噪。
本发明的目的是通过在传统自动频率校准电路中加入一个模数转换器12实现的。模数转换器12实时采样电荷泵输出的控制电压vcp，并将其量化、编码传送至数字逻辑处理电路13。数字逻辑处理电路13根据第一计数器10和第二计数器11传送过来的频率差异，与模数转换器12传送过来的控制电压vcp幅值信息一起，综合判断频率综合器的锁定状态，再控制电容阵列6的开关控制字band。
一种快速优化自动频率校准电路，它适用的频率综合器包括：参考振荡器、鉴频鉴相器、电荷泵、压控振荡器、分频器和本自动频率校准电路；本自动频率校准电路包括第一计数器、第二计数器和数字逻辑处理电路；两个计数器各有一个时钟输入端和一个数据输出端；
参考振荡器的给定频率ref输出端分别连接第一计数器的时钟输入端和鉴频鉴相器的一个输入端；
分频器的反馈频率fdb输出端分别连接第二计数器的时钟输入端和鉴频鉴相器的另一个输入端；
所述鉴频鉴相器的两个输出端分别连接电荷泵的两个输入端；电荷泵的控制电压vcp输出端连接压控振荡器的电感电容压控振荡电路的控制电压输入端；
所述压控振荡器的电感电容压控振荡电路的频率输出端连接分频器的频率输入端；
所述第一、二计数器的数据输出端分别连接数字逻辑处理电路的输入端，数字逻辑处理电路的输出端连接所述压控振荡器的电容开关阵列的控制字band的控制输入端；
还包括模数转换器，模数转换器有一个电压输入端和一个数据输出端；所述模数转换器的电压输入端连接电荷泵的控制电压vcp输出端，模数转换器的数据输出端连接数字逻辑处理电路的输入端。
所述电荷泵的控制电压vcp输出端和压控振荡器的电感电容压控振荡电路的控制电压输入端之间还连接有环路滤波器。
一种上述自动频率校准电路的自动频率校准算法，步骤包括：
1）频率搜索：开始工作时，数字逻辑电路13将N位控制字band的最高位置1，其余位置0；
第一计数器10和第二计数器11分别对给定频率ref和反馈频率fdb两路时钟的上升沿计数，数字逻辑电路13通过比较第一计数器10和第二计数器 11传送过来的计数值的大小，判定给定频率ref和反馈频率fdb两路时钟的频率差异；
频率搜索会有三种情况，如下所示：
设k初始设为N-2，每改变一次电容开关阵列6的控制字band时，k值减1，若k值减小至0则不再减小：
A、第一计数器10的计数值大于第二计数器11的计数值，表明给定频率ref的频率值大于反馈频率fdb的频率值，将电容开关阵列6的控制字band加2k，数字逻辑电路13将第一计数器10和第二计数器11的计数值清零，继续下次频率搜索；
B、第一计数器10的计数值小于第二计数器11的计数值，表明给定频率ref的频率值小于反馈频率fdb的频率值，将电容开关阵列6的控制字band减2k，数字逻辑电路13将计第一数器10和第二11计数值清零，继续下次频率搜索；
C、第一计数器10的计数值等于第二计数器11的计数值，表明给定频率ref的频率值与反馈频率fdb的频率值大致相等，数字逻辑电路13转入电压搜索步骤；
2）电压搜索：数字逻辑处理电路13根据模数转换器12传送过来的数字信号，判定当前控制电压vcp的范围，综合处理电容开关阵列6的控制字band，具体步骤如下：
设Vref为半电源电压的数值：
201）数字逻辑处理电路13等待210个给定频率ref时钟周期后，记录下模数转换器12传过来的控制电压vcp的数值，将其与Vref的差值的绝对值记为V1；将电容开关阵列6的控制字band减1后进入步骤202）；
202）数字逻辑处理电路13等待210个ref时钟周期后，记录下模数转换器12传过来的控制电压vcp的数值，将其与Vref的差值的绝对值记为V2；
若V1>V2，则令V1=V2，电容开关阵列6的控制字band减1后进入步骤203）；
若V1<V2或V1=V2，则令电容开关阵列6的控制字band加2后进入步骤204）；
203）数字逻辑处理电路13等待210个ref时钟周期后，记录下模数转换器12传过来的控制电压vcp的数值，将其与Vref的差值的绝对值记为V2；
若V1>V2，则令V1=V2，电容开关阵列6的控制字band减1后返回步骤203）；
若V1<V2或V1=V2，则令电容开关阵列6的控制字band加1，数字逻辑处理电路13进入锁定检测；
204）数字逻辑处理电路13等待210个给定频率ref时钟周期后，记录下模数转换器12传过来的控制电压vcp的数值，将其与Vref的差值的绝对值记为V2；
若V1>V2，则令V1=V2，电容开关阵列6的控制字band加1后返回步骤204）；
若V1<V2或V1=V2，则令电容开关阵列6的控制字band减1，数字逻辑处理电路13进入锁定检测步骤；
3）锁定检测：在锁定检测状态中，数字逻辑处理电路13将关闭第一、二计数器，只保留模数转换器12正常工作，若控制电压vcp超出设定的锁定电压范围，模数转换器12将触发数字逻辑处理电路13，数字逻辑处理电路13将进入频率搜索步骤。
通过本技术方案，改善了现有技术中存在的三个问题，并取得了很好的效果。
四、附图说明
图1是现有技术中，本自动频率校准电路适用的频率综合器的原理示意图。
图2是采用本自动频率校准电路的频率综合器的原理示意图。
五、具体实施方式
下面结合附图对本发明的具体实施方式作进一步说明。
如图2所示的采用本自动频率校准电路的频率综合器，本发明的自动频率校准电路主要包括第一计数器10、第二计数器11、模数转换器12和数字逻辑处理电路13。
两个计数器各有一个时钟输入端和一个数据输出端，对时钟的上升沿进行计数，并将数据输出给数字逻辑处理电路13；
所述的模数转换器有一个电压输入端和一个数据输出端，对电压的幅值进行采样量化，输出至数字逻辑处理电路；
所述的数字逻辑处理电路根据输入端的情况来进行频率和电压搜索，改变电容开关阵列的控制字band。
一种适用于本快速最优化自动频率校准电路的算法，包括以下步骤：
1）频率搜索：开始工作时，数字逻辑电路13将N位控制字band的最高位置1，其余位置0。第一计数器10和第二计数器11分别对参考时钟ref和fdb两路时钟的上升沿计数，数字逻辑电路13通过比较计数器10和11传送过来的计数值的大小，判定ref和fdb两路时钟的频率差异。频率搜索会有三种情况，如下所示k初始设为N-2，每改变一次电容开关阵列6的band时k值减1，若k值减小至0则不再减小：
A. 计数器10的计数值大于计数器11的计数值，表明ref的频率大于fdb的频率，将电容开关阵列6的控制字band加2k，数字逻辑电路13将计数器10和11计数值清零，继续下次频率搜索；
B. 计数器10的计数值小于计数器11的计数值，表明ref的频率小于fdb的频率，将电容开关阵列6的控制字band减2k，数字逻辑电路13将计数器10和11计数值清零，继续下次频率搜索；
C. 计数器10的计数值等于计数器11的计数值，说明ref的频率与fdb的频率大致相等，数字逻辑电路13转入电压搜索状态。
2）电压搜索：数字逻辑处理电路13根据模数转换器12传送过来的数字信号，判定当前控制电压vcp的范围，综合处理电容开关阵列6的band具体步骤如下，Vref为半电源电压的数值：
A. 数字逻辑处理电路13等待210个ref时钟周期后，记录下模数转换器12传过来的控制电压vcp的数值，将其与Vref的差值的绝对值记为V1。将电容开关阵列6的band减1后进入步骤B；
B. 数字逻辑处理电路13等待210个ref时钟周期后，记录下模数转换器12传过来的控制电压vcp的数值，将其与Vref的差值的绝对值记为V2。若V1>V2，令V1=V2，电容开关阵列6的band减1后进入步骤C；若V1<V2或V1=V2，令电容开关阵列6的band加2后进入步骤D；
C. 数字逻辑处理电路13等待210个ref时钟周期后，记录下模数转换器12传过来的控制电压vcp的数值，将其与Vref的差值的绝对值记为V2。若V1>V2，则令V1=V2，电容开关阵列6的band减1后继续步骤C；若V1<V2或V1=V2，令电容开关阵列6的band加1，数字逻辑处理电路9进入锁定检测；
D. 数字逻辑处理电路13等待210个ref时钟周期后，记录下模数转换器12传过来的控制电压vcp的数值，将其与Vref的差值的绝对值记为V2。若V1>V2，令V1=V2，电容开关阵列6的band加1后继续步骤D；若V1<V2或V1=V2，令电容开关阵列6的band减1，数字逻辑处理电路13进入锁定检测。
3）锁定检测：在锁定检测状态中，数字逻辑处理电路13将关闭计数器10和11，只保留模数转换器12正常工作，若控制电压vcp超出设定的锁定电压范围，模数转换器12将触发数字逻辑处理电路13，数字逻辑处理电路13将进入频率搜索状态。
实验表明：控制电压vcp越接近半电源电压，压控振荡器5输出频率的相噪越好。
Claims (3)
1.一种快速优化自动频率校准电路，它适用的频率综合器包括：参考振荡器、鉴频鉴相器、电荷泵、压控振荡器、分频器和本自动频率校准电路；本自动频率校准电路包括第一计数器、第二计数器和数字逻辑处理电路；两个计数器各有一个时钟输入端和一个数据输出端；
参考振荡器的给定频率ref输出端分别连接第一计数器的时钟输入端和鉴频鉴相器的一个输入端；
分频器的反馈频率fdb输出端分别连接第二计数器的时钟输入端和鉴频鉴相器的另一个输入端；
所述鉴频鉴相器的两个输出端分别连接电荷泵的两个输入端；电荷泵的控制电压vcp输出端连接压控振荡器的电感电容压控振荡电路的控制电压输入端；
所述压控振荡器的电感电容压控振荡电路的频率输出端连接分频器的频率输入端；
所述第一、二计数器的数据输出端分别连接数字逻辑处理电路的输入端，数字逻辑处理电路的输出端连接所述压控振荡器的电容开关阵列的控制字band的控制输入端；
其特征是还包括模数转换器，模数转换器有一个电压输入端和一个数据输出端；所述模数转换器的电压输入端连接电荷泵的控制电压vcp输出端，模数转换器的数据输出端连接数字逻辑处理电路的输入端。
2.根据权利要求1所述的快速优化自动频率校准电路，其特征是所述电荷泵的控制电压vcp输出端和压控振荡器的电感电容压控振荡电路的控制电压输入端之间还连接有环路滤波器。
3.一种权利要求1或2所述自动频率校准电路的自动频率校准算法，其特征是步骤包括：
1）频率搜索：开始工作时，数字逻辑电路将N位控制字band的最高位置1，其余位置0；
第一计数器和第二计数器分别对给定频率ref和反馈频率fdb两路时钟的上升沿计数，数字逻辑电路通过比较第一计数器和第二计数器传送过来的计数值的大小，判定给定频率ref和反馈频率fdb两路时钟的频率差异；
频率搜索会有三种情况，如下所示：
设k初始设为N-2，每改变一次电容开关阵列6的控制字band时，k值减1，若k值减小至0则不再减小：
A、第一计数器10的计数值大于第二计数器11的计数值，表明给定频率ref的频率值大于反馈频率fdb的频率值，将电容开关阵列的控制字band加2k，数字逻辑电路将第一计数器和第二计数器的计数值清零，继续下次频率搜索；
B、第一计数器的计数值小于第二计数器的计数值，表明给定频率ref的频率值小于反馈频率fdb的频率值，将电容开关阵列的控制字band减2k，数字逻辑电路将计第一计数器和第二计数器的计数值清零，继续下次频率搜索；
C、第一计数器的计数值等于第二计数器的计数值，表明给定频率ref的频率值与反馈频率fdb的频率值大致相等，数字逻辑电路转入电压搜索步骤；
2）电压搜索：数字逻辑处理电路根据模数转换器传送过来的数字信号，判定当前控制电压vcp的范围，综合处理电容开关阵列的控制字band，具体步骤如下：
设Vref为半电源电压的数值：
201）数字逻辑处理电路等待210个给定频率ref时钟周期后，记录下模数转换器传过来的控制电压vcp的数值，将其与Vref的差值的绝对值记为V1；将电容开关阵列的控制字band减1后进入步骤202）；
202）数字逻辑处理电路等待210个ref时钟周期后，记录下模数转换器12传过来的控制电压vcp的数值，将其与Vref的差值的绝对值记为V2；
若V1>V2，则令V1=V2，电容开关阵列的控制字band减1后进入步骤203）；
若V1<V2或V1=V2，则令电容开关阵列的控制字band加2后进入步骤204）；
203）数字逻辑处理电路等待210个ref时钟周期后，记录下模数转换器传过来的控制电压vcp的数值，将其与Vref的差值的绝对值记为V2；
若V1>V2，则令V1=V2，电容开关阵列的控制字band减1后返回步骤203）；
若V1<V2或V1=V2，则令电容开关阵列的控制字band加1，数字逻辑处理电路进入锁定检测；
204）数字逻辑处理电路等待210个给定频率ref时钟周期后，记录下模数转换器传过来的控制电压vcp的数值，将其与Vref的差值的绝对值记为V2；
若V1>V2，则令V1=V2，电容开关阵列的控制字band加1后返回步骤204）；
若V1<V2或V1=V2，则令电容开关阵列的控制字band减1，数字逻辑处理电路进入锁定检测步骤；
3）锁定检测：在锁定检测状态中，数字逻辑处理电路将关闭第一、二计数器，只保留模数转换器正常工作，若控制电压vcp超出设定的锁定电压范围，模数转换器将触发数字逻辑处理电路，数字逻辑处理电路将进入频率搜索步骤。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| ASS | Succession or assignment of patent right |
Owner name: JIANGSU BONA RAINFIELD ELECTRONICS LTD. Free format text: FORMER OWNER: JIANGSU TIANYUAN ELECTRONIC CO., LTD. Effective date: 20150126 |
|
| C41 | Transfer of patent application or patent right or utility model | ||
| COR | Change of bibliographic data |
Free format text: CORRECT: ADDRESS; FROM: 215123 SUZHOU, JIANGSU PROVINCE TO: 210016 NANJING, JIANGSU PROVINCE |
|
| TA01 | Transfer of patent application right |
Effective date of registration: 20150126 Address after: 210016 floor, block B, Whampoa science and technology building, No. 2 Whampoa Road, Xuanwu District, Jiangsu, Nanjing, China Applicant after: BONA RAINFIELD ELECTRONICS Ltd. Address before: Suzhou City, Jiangsu Province, Suzhou Industrial Park 215123 Xinghu Street No. 328 Creative Industry Park 2-B405 unit Applicant before: JIANGSU TIANYUAN ELECTRONIC Co.,Ltd. |
|
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20151209 |