JP2666690B2 - 調歩同期データ伝送方法及び装置 - Google Patents
調歩同期データ伝送方法及び装置Info
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- JP2666690B2 JP2666690B2 JP5239083A JP23908393A JP2666690B2 JP 2666690 B2 JP2666690 B2 JP 2666690B2 JP 5239083 A JP5239083 A JP 5239083A JP 23908393 A JP23908393 A JP 23908393A JP 2666690 B2 JP2666690 B2 JP 2666690B2
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- data
- output
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- Synchronisation In Digital Transmission Systems (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、連続したシリアルデー
タにおける擬似同期状態を阻止し、正規のスタートビッ
トを認識して正常なデータ伝送を行う調歩同期データ伝
送方法及び装置に関する。
タにおける擬似同期状態を阻止し、正規のスタートビッ
トを認識して正常なデータ伝送を行う調歩同期データ伝
送方法及び装置に関する。
【０００２】
【従来の技術】従来、この種の調歩同期データ伝送装置
では特開昭６０−４１３３４号公報に示されるように同
期語を挿入して処理している。この調歩同期データ伝送
装置は、文字を表すそれぞれのデータ群に、スタートビ
ットが先行し、かつ、ストップビットが後続するととも
に、伝送データが直接マイクロプロセッサに入力される
処理形態となっている。
では特開昭６０−４１３３４号公報に示されるように同
期語を挿入して処理している。この調歩同期データ伝送
装置は、文字を表すそれぞれのデータ群に、スタートビ
ットが先行し、かつ、ストップビットが後続するととも
に、伝送データが直接マイクロプロセッサに入力される
処理形態となっている。
【０００３】このように、伝送データの極性が所定の方
向に変化する時点でストップビットを認識するマイクロ
プロセッサの処理では、一度、擬似同期によってパリテ
ィ検出を誤ったり、ストップビット検出が誤りであると
判断した場合にも、そのまま次のデータの変化点をスト
ップビットとして認識する。このため十分なデータ間隔
を設けて、再度の擬似同期を避ける処理を行っている。
向に変化する時点でストップビットを認識するマイクロ
プロセッサの処理では、一度、擬似同期によってパリテ
ィ検出を誤ったり、ストップビット検出が誤りであると
判断した場合にも、そのまま次のデータの変化点をスト
ップビットとして認識する。このため十分なデータ間隔
を設けて、再度の擬似同期を避ける処理を行っている。
【０００４】
【発明が解決しようとする課題】このように上述した従
来の調歩同期データ伝送装置では、入力されるシリアル
の伝送データの極性が、所定の方向に変化したときにス
タートビットとして認識している。したがって伝送デー
タが連続して入力される場合は、一度スタートビットを
誤って認識すると、その後に続くスタートビットも誤っ
て認識してしまい、データ伝送が正常に出来なくなると
いう欠点がある。
来の調歩同期データ伝送装置では、入力されるシリアル
の伝送データの極性が、所定の方向に変化したときにス
タートビットとして認識している。したがって伝送デー
タが連続して入力される場合は、一度スタートビットを
誤って認識すると、その後に続くスタートビットも誤っ
て認識してしまい、データ伝送が正常に出来なくなると
いう欠点がある。
【０００５】本発明は、上述した事情にかんがみてなさ
れたものであり、連続したシリアルデータにおける擬似
同期状態を阻止し、正規のスタートビットが認識され
て、正常なデータ伝送を行える調歩同期データ伝送方法
及び装置の提供を目的とする。
れたものであり、連続したシリアルデータにおける擬似
同期状態を阻止し、正規のスタートビットが認識され
て、正常なデータ伝送を行える調歩同期データ伝送方法
及び装置の提供を目的とする。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、本発明の調歩同期データ伝送方法は、入力シリアル
データのパリティ検出及びストップビット検出によって
スタートビット誤認識による擬似同期であると判断した
ときに、マイクロプロセッサから擬似同期判断結果を出
力し、この出力された擬似同期判断結果と上記入力シリ
アルデータとの論理和出力により、上記マイクロプロセ
ッサが次にスタートビットとして認識すべきシリアルデ
ータの立ち下がりをハイレベルで保持させることによ
り、その次に現れるシリアルデータ立ち下がりをスター
トビットとして認識させるようにしてある。
に、本発明の調歩同期データ伝送方法は、入力シリアル
データのパリティ検出及びストップビット検出によって
スタートビット誤認識による擬似同期であると判断した
ときに、マイクロプロセッサから擬似同期判断結果を出
力し、この出力された擬似同期判断結果と上記入力シリ
アルデータとの論理和出力により、上記マイクロプロセ
ッサが次にスタートビットとして認識すべきシリアルデ
ータの立ち下がりをハイレベルで保持させることによ
り、その次に現れるシリアルデータ立ち下がりをスター
トビットとして認識させるようにしてある。
【０００７】また、本発明の調歩同期データ伝送装置
は、入力シリアルデータに対し、調歩同期方式によりパ
リティ検出及びストップビット検出を行ってデータの誤
りを判断し、判断結果を外部に出力するとともに、割り
込みデータを受信した際に、上記入力シリアルデータの
正誤判断結果出力の極性を反転するマイクロプロセッサ
と、上記入力シリアルデータの立ち下がりにより、上記
マイクロプロセッサからの入力シリアルデータの正誤判
断結果出力データを保持する第１のＤ型フリップフロッ
プ回路と、上記入力シリアルデータの極性を反転させる
反転回路と、この反転回路を介することにより入力シリ
アルデータの立ち上がりで、第１のＤ型フリップフロッ
プ回路からの出力データを保持し、その出力を上記マイ
クロプロセッサの割り込み入力端子に与える第２のＤ型
フリップフロップ回路と、上記入力シリアルデータと入
力シリアルデータ正誤判断結果出力の論理和を行い、そ
の出力を上記マイクロプロセッサのデータ入力端子に与
える論理回路とを備える構成としてある。
は、入力シリアルデータに対し、調歩同期方式によりパ
リティ検出及びストップビット検出を行ってデータの誤
りを判断し、判断結果を外部に出力するとともに、割り
込みデータを受信した際に、上記入力シリアルデータの
正誤判断結果出力の極性を反転するマイクロプロセッサ
と、上記入力シリアルデータの立ち下がりにより、上記
マイクロプロセッサからの入力シリアルデータの正誤判
断結果出力データを保持する第１のＤ型フリップフロッ
プ回路と、上記入力シリアルデータの極性を反転させる
反転回路と、この反転回路を介することにより入力シリ
アルデータの立ち上がりで、第１のＤ型フリップフロッ
プ回路からの出力データを保持し、その出力を上記マイ
クロプロセッサの割り込み入力端子に与える第２のＤ型
フリップフロップ回路と、上記入力シリアルデータと入
力シリアルデータ正誤判断結果出力の論理和を行い、そ
の出力を上記マイクロプロセッサのデータ入力端子に与
える論理回路とを備える構成としてある。
【０００８】
【作用】上記構成からなる、本発明の調歩同期データ伝
送方法及び装置では伝送データのスタートビットをマイ
クロプロセッサが誤って認識した場合に、マイクロプロ
セッサからの信号によってスタートビットの検出位置を
ずらしている。したがって連続したシリアルデータにお
ける擬似同期状態が阻止され、正規のスタートビットが
認識できて、正常なデータ伝送が行われる。
送方法及び装置では伝送データのスタートビットをマイ
クロプロセッサが誤って認識した場合に、マイクロプロ
セッサからの信号によってスタートビットの検出位置を
ずらしている。したがって連続したシリアルデータにお
ける擬似同期状態が阻止され、正規のスタートビットが
認識できて、正常なデータ伝送が行われる。
【０００９】
【実施例】次に、本発明の実施例について図面を参照し
ながら説明する。図１は本発明の調歩同期データ伝送装
置における実施例の構成を示すブロック図である。図１
において、この調歩同期データ伝送装置はマイクロプロ
セッサ１と、Ｄ型フリップフロップ（Ｆ／Ｆ）回路２，
３と、ＯＲゲート回路４と、インバータ５とを有してい
る。
ながら説明する。図１は本発明の調歩同期データ伝送装
置における実施例の構成を示すブロック図である。図１
において、この調歩同期データ伝送装置はマイクロプロ
セッサ１と、Ｄ型フリップフロップ（Ｆ／Ｆ）回路２，
３と、ＯＲゲート回路４と、インバータ５とを有してい
る。
【００１０】図２は、実施例装置の各部における処理信
号を示すタイミングチャートである。図１及び図２にお
いて、伝送路より入力されたシリアルデータＳａがＤ型
フリップフロップ（Ｆ／Ｆ）回路２のクロック端子
（Ｃ）、ＯＲゲート回路４、インバータ５にそれぞれ入
力される。ＯＲゲート回路４を通じてシリアルデータＳ
ａがマイクロプロセッサ１のデータ入力端子（ＤＡＴＡ
ＩＮ）に入力される。マイクロプロセッサ１では入力さ
れたシリアルデータＳａの立ち下がりであるスタートビ
ットの検出を行う。
号を示すタイミングチャートである。図１及び図２にお
いて、伝送路より入力されたシリアルデータＳａがＤ型
フリップフロップ（Ｆ／Ｆ）回路２のクロック端子
（Ｃ）、ＯＲゲート回路４、インバータ５にそれぞれ入
力される。ＯＲゲート回路４を通じてシリアルデータＳ
ａがマイクロプロセッサ１のデータ入力端子（ＤＡＴＡ
ＩＮ）に入力される。マイクロプロセッサ１では入力さ
れたシリアルデータＳａの立ち下がりであるスタートビ
ットの検出を行う。
【００１１】この処理でマイクロプロセッサ１が正規の
スタートビットを認識した場合、マイクロプロセッサ１
はパリティ検出処理及びストップビット検出処理におけ
る正常処理を判断する。この正常処理の判断に基づいて
マイクロプロセッサ１のストップビット及びパリティ判
断結果出力端子（ＰＡＯ）からロー（Ｌ）レベル信号を
出力する。
スタートビットを認識した場合、マイクロプロセッサ１
はパリティ検出処理及びストップビット検出処理におけ
る正常処理を判断する。この正常処理の判断に基づいて
マイクロプロセッサ１のストップビット及びパリティ判
断結果出力端子（ＰＡＯ）からロー（Ｌ）レベル信号を
出力する。
【００１２】これに対して、マイクロプロセッサ１が誤
ったスタートビットを認識した場合、マイクロプロセッ
サ１はパリティ検出処理及びストップビット検出処理に
おける異常処理を判断する。この場合、マイクロプロセ
ッサ１のストップビット及びパリティ判断結果出力端子
（ＰＡＯ）から図２中のＡ点に示すハイ（Ｈ）レベルの
信号を出力する。Ｄ型フリップフロップ（Ｆ／Ｆ）回路
２ではクロック端子（Ｃ）にシリアルデータＳａが入力
され、さらにデータ入力端子（Ｄ）にマイクロプロセッ
サ１からのパリティ及びストップビット判断結果出力デ
ータが入力される。これにより、シリアルデータＳａの
立ち下がり時における、パリティ及びストップビット判
断結果出力データが、図２中の（ｃ）に示すように、次
のシリアルデータＳａの立ち下がりが発生するまでＤ型
フリップフロップ（Ｆ／Ｆ）回路２にて保持されデータ
出力端子（Ｑ）から出力される。
ったスタートビットを認識した場合、マイクロプロセッ
サ１はパリティ検出処理及びストップビット検出処理に
おける異常処理を判断する。この場合、マイクロプロセ
ッサ１のストップビット及びパリティ判断結果出力端子
（ＰＡＯ）から図２中のＡ点に示すハイ（Ｈ）レベルの
信号を出力する。Ｄ型フリップフロップ（Ｆ／Ｆ）回路
２ではクロック端子（Ｃ）にシリアルデータＳａが入力
され、さらにデータ入力端子（Ｄ）にマイクロプロセッ
サ１からのパリティ及びストップビット判断結果出力デ
ータが入力される。これにより、シリアルデータＳａの
立ち下がり時における、パリティ及びストップビット判
断結果出力データが、図２中の（ｃ）に示すように、次
のシリアルデータＳａの立ち下がりが発生するまでＤ型
フリップフロップ（Ｆ／Ｆ）回路２にて保持されデータ
出力端子（Ｑ）から出力される。
【００１３】また、フリップフロップ（Ｆ／Ｆ）回路２
の出力端子（Ｑ）からのデータがＤ型フリップフロップ
（Ｆ／Ｆ）回路３のデータ入力端子（Ｄ）に入力され、
さらにクロック端子（Ｃ）にインバータ５を通じてシリ
アルデータＳａが入力される。これにより、シリアルデ
ータＳａの立ち上がり時における、Ｄ型フリップフロッ
プ（Ｆ／Ｆ）回路２の出力端子（Ｑ）からのデータが、
図２中の（ｄ）に示すように次のシリアルデータＳａの
立ち上がりが発生するまでＤ型フリップフロップ（Ｆ／
Ｆ）回路３にて保持されデータ出力端子（Ｑ）から出力
される。また、Ｄ型フリップフロップ（Ｆ／Ｆ）回路３
の出力端子（Ｑ）からのデータがマイクロプロセッサ１
の割り込み入力端子（ＩＮＴ）に入力される。この場
合、マイクロプロセッサ１は、割り込み入力端子（ＩＮ
Ｔ）の信号がロー（Ｌ）レベルからハイ（Ｈ）レベルに
変化すると、図２中のＢ点に示すようにパリティ及びス
トップビット判断結果出力端子（ＰＡＯ）から出力する
データをハイ（Ｈ）レベルからロー（Ｌ）レベルに変化
する処理を行う。
の出力端子（Ｑ）からのデータがＤ型フリップフロップ
（Ｆ／Ｆ）回路３のデータ入力端子（Ｄ）に入力され、
さらにクロック端子（Ｃ）にインバータ５を通じてシリ
アルデータＳａが入力される。これにより、シリアルデ
ータＳａの立ち上がり時における、Ｄ型フリップフロッ
プ（Ｆ／Ｆ）回路２の出力端子（Ｑ）からのデータが、
図２中の（ｄ）に示すように次のシリアルデータＳａの
立ち上がりが発生するまでＤ型フリップフロップ（Ｆ／
Ｆ）回路３にて保持されデータ出力端子（Ｑ）から出力
される。また、Ｄ型フリップフロップ（Ｆ／Ｆ）回路３
の出力端子（Ｑ）からのデータがマイクロプロセッサ１
の割り込み入力端子（ＩＮＴ）に入力される。この場
合、マイクロプロセッサ１は、割り込み入力端子（ＩＮ
Ｔ）の信号がロー（Ｌ）レベルからハイ（Ｈ）レベルに
変化すると、図２中のＢ点に示すようにパリティ及びス
トップビット判断結果出力端子（ＰＡＯ）から出力する
データをハイ（Ｈ）レベルからロー（Ｌ）レベルに変化
する処理を行う。
【００１４】マイクロプロセッサ１では、データ入力端
子（ＤＡＴＡＩＮ）に入力されるシリアルデータＳａと
パリティ及びストップビット判断結果出力端子（ＰＡ
Ｏ）からのデータがＯＲゲート回路４にて処理されるた
め、パリティ及びストップビット判断結果出力データが
ハイ（Ｈ）レベルの間、すなわちマイクロプロセッサ１
が擬似同期状態の場合に図２中の（ｅ）に示すように、
図２中の（ａ）に示すシリアルデータＳａにおけるスタ
ートビットを認識する信号部分をハイ（Ｈ）レベルで維
持する。その後にロー（Ｌ）レベルに変化する図２中の
Ｃ点で示す時点をスタートビットと認識するようにマイ
クロプロセッサ１のデータ入力端子（ＤＡＴＡＩＮ）に
入力シリアルデータが入力されることにより、擬似同期
状態から回避する。
子（ＤＡＴＡＩＮ）に入力されるシリアルデータＳａと
パリティ及びストップビット判断結果出力端子（ＰＡ
Ｏ）からのデータがＯＲゲート回路４にて処理されるた
め、パリティ及びストップビット判断結果出力データが
ハイ（Ｈ）レベルの間、すなわちマイクロプロセッサ１
が擬似同期状態の場合に図２中の（ｅ）に示すように、
図２中の（ａ）に示すシリアルデータＳａにおけるスタ
ートビットを認識する信号部分をハイ（Ｈ）レベルで維
持する。その後にロー（Ｌ）レベルに変化する図２中の
Ｃ点で示す時点をスタートビットと認識するようにマイ
クロプロセッサ１のデータ入力端子（ＤＡＴＡＩＮ）に
入力シリアルデータが入力されることにより、擬似同期
状態から回避する。
【００１５】
【発明の効果】以上説明したように、本発明の調歩同期
データ伝送方法及び装置は、伝送データのスタートビッ
トをマイクロプロセッサが誤って認識した場合に、マイ
クロプロセッサからの信号によってスタートビットの検
出位置をずらしているので、連続したシリアルデータに
おける擬似同期状態が阻止されて、正規のスタートビッ
トが認識でき、正常なデータ伝送が出来るという効果を
有する。
データ伝送方法及び装置は、伝送データのスタートビッ
トをマイクロプロセッサが誤って認識した場合に、マイ
クロプロセッサからの信号によってスタートビットの検
出位置をずらしているので、連続したシリアルデータに
おける擬似同期状態が阻止されて、正規のスタートビッ
トが認識でき、正常なデータ伝送が出来るという効果を
有する。
【図１】本発明の調歩同期データ伝送装置の実施例にお
ける構成を示すブロック図である。
ける構成を示すブロック図である。
【図２】実施例の動作における各部の処理信号を示すタ
イミングチャートである。
イミングチャートである。
１ マイクロプロセッサ ２，３ Ｄ型フリップフロップ回路 ４ ＯＲゲート回路 ５ インバータ
Claims (2)
- 【請求項１】 入力シリアルデータのパリティ検出及び
ストップビット検出によってスタートビット誤認識によ
る擬似同期であると判断したときに、マイクロプロセッ
サから擬似同期判断結果を出力し、この出力された擬似
同期判断結果と上記入力シリアルデータとの論理和出力
により、上記マイクロプロセッサが次にスタートビット
として認識すべきシリアルデータの立ち下がりをハイレ
ベルで保持させることにより、その次に現れるシリアル
データ立ち下がりをスタートビットとして認識させるこ
とを特徴とする調歩同期データ伝送方法。 - 【請求項２】 入力シリアルデータに対し、調歩同期方
式によりパリティ検出及びストップビット検出を行って
データの誤りを判断し、判断結果を外部に出力するとと
もに、割り込みデータを受信した際に、上記入力シリア
ルデータの正誤判断結果出力の極性を反転するマイクロ
プロセッサと、 上記入力シリアルデータの立ち下がりにより、上記マイ
クロプロセッサからの入力シリアルデータの正誤判断結
果出力データを保持する第１のＤ型フリップフロップ回
路と、 上記入力シリアルデータの極性を反転させる反転回路
と、 この反転回路を介することにより入力シリアルデータの
立ち上がりで、第１のＤ型フリップフロップ回路からの
出力データを保持し、その出力を上記マイクロプロセッ
サの割り込み入力端子に与える第２のＤ型フリップフロ
ップ回路と、 上記入力シリアルデータと入力シリアルデータ正誤判断
結果出力の論理和を行い、その出力を上記マイクロプロ
セッサのデータ入力端子に与える論理回路とを備える調
歩同期データ伝送装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5239083A JP2666690B2 (ja) | 1993-08-31 | 1993-08-31 | 調歩同期データ伝送方法及び装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5239083A JP2666690B2 (ja) | 1993-08-31 | 1993-08-31 | 調歩同期データ伝送方法及び装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0774739A JPH0774739A (ja) | 1995-03-17 |
| JP2666690B2 true JP2666690B2 (ja) | 1997-10-22 |
Family
ID=17039578
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5239083A Expired - Fee Related JP2666690B2 (ja) | 1993-08-31 | 1993-08-31 | 調歩同期データ伝送方法及び装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2666690B2 (ja) |
-
1993
- 1993-08-31 JP JP5239083A patent/JP2666690B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0774739A (ja) | 1995-03-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |