JPH0774739A - 調歩同期データ伝送装置 - Google Patents

Abstract

(57)【要約】 【目的】 連続したシリアルデータにおける擬似同期状
態を阻止して、正規のスタートビットを認識して正常な
データ伝送を行う。 【構成】 調歩同期方式によってデータ伝送を行うマイ
クロプロセッサ１が擬似同期した場合に、伝送データの
スタートビット検出点を、Ｄ型フリップフロップ回路
２，３，ＯＲゲート回路４の処理によって、認識するス
タートビットをずらして擬似同期状態を阻止し、正常な
データ伝送を行う。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、連続したシリアルデー
タにおける擬似同期状態を阻止し、正規のスタートビッ
トを認識して正常なデータ伝送を行う調歩同期データ伝
送装置に関する。

【０００２】

【従来の技術】従来、この種の調歩同期データ伝送装置
では特開昭６０ー４１３３４号公報に示されるように同
期語を挿入して処理している。この調歩同期データ伝送
装置は、文字を表すそれぞれのデータ群に、スタートビ
ットが先行し、かつ、ストップビットが後続するととも
に、伝送データが直接マイクロプロセッサに入力される
処理形態となっている。

【０００３】このように、伝送データの極性が所定の方
向に変化する時点でストップビットを認識するマイクロ
プロセッサの処理では、一度、擬似同期によってパリテ
ィ検出を誤ったり、ストップビット検出が誤りであると
判断した場合にも、そのまま次のデータの変化点をスト
ップビットとして認識する。このため十分なデータ間隔
を設けて、再度の擬似同期を避ける処理を行っている。

【０００４】

【発明が解決しようとする課題】このように上述した従
来の調歩同期データ伝送装置では、入力されるシリアル
の伝送データの極性が、所定の方向に変化したときにス
タートビットとして認識している。したがって伝送デー
タが連続して入力される場合は、一度スタートビットを
誤って認識すると、その後に続くスタートビットも誤っ
て認識してしまい、データ伝送が正常に出来なくなると
いう欠点がある。

【０００５】本発明は、上述した事情にかんがみてなさ
れたものであり、連続したシリアルデータにおける擬似
同期状態を阻止し、正規のスタートビットが認識され
て、正常なデータ伝送が出来る調歩同期データ伝送装置
の提供を目的とする。

【０００６】

【課題を解決するための手段】上記目的を達成するため
に、本発明の調歩同期データ伝送装置は、入力シリアル
データを調歩同期処理する場合のパリティ検出及びスト
ップビット検出で誤りを判断した際に出力データを送出
するとともに、割り込みデータの極性が反転した際に出
力データの極性を反転させるマイクロプロセッサと、入
力シリアルデータと出力データとの論理演算を行いマイ
クロプロセッサがストップビットと認識した際の反転極
性を出力データの極性が反転しない間に保持して入力シ
リアルデータとして送出する論理回路と、入力シリアル
データがクロック信号として入力され、かつ、出力デー
タが入力される第１のＤ型フリップフロップ回路と、入
力シリアルデータの極性を反転する反転回路と、反転回
路の出力をクロック信号とし、第１のＤ型フリップフロ
ップ回路の出力をデータとして入力し、マイクロプロセ
ッサの割り込み端子に出力する第２のＤ型フリップフロ
ップとを備える構成としてあり、好ましくは、論理回路
としてＯＲゲート回路を用いた構成としてある。

【０００７】

【作用】上記構成からなる、本発明の調歩同期データ伝
送装置では伝送データのスタートビットをマイクロプロ
セッサが誤って認識した場合に、マイクロプロセッサか
らの信号によってスタートビットの検出位置をずらして
いる。したがって連続したシリアルデータにおける擬似
同期状態が阻止され、正規のスタートビットが認識でき
て、正常なデータ伝送が行われる。

【０００８】

【実施例】次に、本発明の調歩同期データ伝送装置の実
施例について図面を参照しながら説明する。図１は本発
明の調歩同期データ伝送装置における実施例の構成を示
すブロック図である。図１において、この調歩同期デー
タ伝送装置はマイクロプロセッサ１と、Ｄ型フリップフ
ロップ（Ｆ／Ｆ）回路２，３と、ＯＲゲート回路４と、
インバータ５とを有している。

【０００９】図２は、実施例装置の各部における処理信
号を示すタイミングチャートである。図１及び図２にお
いて、伝送路より入力されたシリアルデータＳａがＤ型
フリップフロップ（Ｆ／Ｆ）回路２のクロック端子
（Ｃ）、ＯＲゲート回路４、インバータ５にそれぞれ入
力される。ＯＲゲート回路４を通じてシリアルデータＳ
ａがマイクロプロセッサ１のデータ入力端子（ＤＡＴＡ
ＩＮ）に入力される。マイクロプロセッサ１では入力さ
れたシリアルデータＳａの立ち下がりであるスタートビ
ットの検出を行う。

【００１０】この処理でマイクロプロセッサ１が正規の
スタートビットを認識した場合、マイクロプロセッサ１
はパリティ検出処理及びストップビット検出処理におけ
る正常処理を判断する。この正常処理の判断に基づいて
マイクロプロセッサ１のパリティ出力端子（ＰＡＯ）か
らロー（Ｌ）レベル信号を出力する。

【００１１】これに対して、マイクロプロセッサ１が誤
ったスタートビットを認識した場合、マイクロプロセッ
サ１はパリティ検出処理及びストップビット検出処理に
おける異常処理を判断する。この場合、マイクロプロセ
ッサ１のパリティ出力端子（ＰＡＯ）から図２中のＡ点
に示すハイ（Ｈ）レベルの信号を出力する。Ｄ型フリッ
プフロップ回路２ではクロック端子（Ｃ）にシリアルデ
ータＳａが入力され、さらにＤ型フリップフロップ回路
２のデータ端子（Ｄ）にマイクロプロセッサ１のパリテ
ィ出力端子（ＰＡＯ）からのパリティ出力が入力され
る。

【００１２】また、フリップフロップ回路２の出力端子
（Ｑ）からのデータがＤ型フリップフロップ回路３のデ
ータ端子（Ｄ）に入力され、さらにクロック端子（Ｃ）
にインバータ５を通じてシリアルデータＳａが入力され
る。またＤ型フリップフロップ回路３の出力端子（Ｑ）
からのデータがマイクロプロセッサ１の割り込みポート
（ＩＮＴ）に入力される。この場合、マイクロプロセッ
サ１は、割り込みポート（ＩＮＴ）の信号がロー（Ｌ）
レベルからハイ（Ｈ）レベルに変化すると、図２中のＢ
点に示すようにパリティ出力端子（ＰＡＯ）からのデー
タがハイ（Ｈ）レベルからロー（Ｌ）レベルに変化する
処理を行う。

【００１３】マイクロプロセッサ１では、データ入力端
子（ＤＡＴＡＩＮ）に入力されるシリアルデータＳａと
パリティ出力端子（ＰＡＯ）からのデータがＯＲゲート
回路４で処理されるため、パリティ出力端子（ＰＡＯ）
がハイ（Ｈ）レベルの間、すなわちマイクロプロセッサ
１が擬似同期状態の場合に図２中、（ａ）に示すシリア
ルデータＳａにおけるスタートビットを認識する信号部
分をハイ（Ｈ）レベルで維持する。その後にロー（Ｌ）
レベルに変化する図２中のＣ点で示す時点をスタートビ
ットと認識するデータとしてデータ入力端子（ＤＡＴＡ
ＩＮ）に入力する。

【００１４】

【発明の効果】以上説明したように、本発明の調歩同期
データ伝送装置は伝送データのスタートビットをマイク
ロプロセッサが誤って認識した場合に、マイクロプロセ
ッサからの信号によってスタートビットの検出位置をず
らしているため、連続したシリアルデータにおける擬似
同期状態が阻止されて、正規のスタートビットが認識で
き、正常なデータ伝送が出来るという効果を有する。

【図面の簡単な説明】

【図１】本発明の調歩同期データ伝送装置の実施例にお
ける構成を示すブロック図である。

【図２】実施例の動作における各部の処理信号を示すタ
イミングチャートである。

【符号の説明】

１ マイクロプロセッサ ２，３ Ｄ型フリップフロップ回路 ４ ＯＲゲート回路 ５ インバータ

Claims (2)

【特許請求の範囲】
1. 【請求項１】 入力シリアルデータを調歩同期処理する
   場合のパリティ検出及びストップビット検出で誤りを判
   断した際に出力データを送出するとともに、割り込みデ
   ータの極性が反転した際に出力データの極性を反転させ
   るマイクロプロセッサと、 上記入力シリアルデータと出力データとの論理演算を行
   い上記マイクロプロセッサがストップビットと認識した
   際の反転極性を出力データの極性が反転しない間に保持
   して上記入力シリアルデータとして出力する論理回路
   と、 入力シリアルデータがクロック信号として入力され、か
   つ、上記出力データが入力される第１のＤ型フリップフ
   ロップ回路と、 入力シリアルデータの極性を反転する反転回路と、 上記反転回路の出力をクロック信号とし、上記第１のＤ
   型フリップフロップ回路の出力をデータとして入力し、
   上記マイクロプロセッサの割り込み端子に出力する第２
   のＤ型フリップフロップと、 を備える調歩同期データ伝送装置。
2. 【請求項２】 前記論理回路が、ＯＲゲート回路である
   請求項１記載の調歩同期データ伝送装置。