JP3225061B2 - 符号誤り検出装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はＭ系列（最大長周期系
列）のＰＮ信号（擬似ランダム信号）を用いて各種デジ
タル伝送システムおよびデジタル伝送装置の符号誤りを
検出する場合に用いる符号誤り検出装置に係わり、特に
バーストフレームに組込まれた受信信号の符号誤りを検
出する符号誤り検出装置に関する。

【０００２】

【従来の技術】例えばデジタル伝送システムにおいて発
生する符号誤りを検出する場合には、図１２に示すよう
に、被試験システム１の信号入力端に試験信号発生装置
２を接続する。そして、この試験信号発生装置２から被
試験システム１へ試験信号としてＰＮ信号を送出させ、
被試験システム１の信号出力端に接続した符号誤り検出
装置３にて符号誤りを検出する。

【０００３】試験信号発生装置２内には、図１３に示す
ように、直列ｍ段のシフトレジスタ４と、このシフトレ
ジスタ４を構成する複数レジスタ４ａにおける各出力の
排他的論理和をとる１個又は複数のＥＸＯＲゲート（排
他的論理和回路）４ｂとで構成されたｍ段構成のＦＳＲ
(Feedback Shift Register) ６が組込まれている。そし
て、先頭のレジスタ４ａの入力端に接続された切換回路
８をＥＸＯＲゲート４ｂ側に接続することによって、こ
のＦＳＲ６によって（２^m −１）ビットの周期を有する
ＰＮ信号を生成する。例えば、５段（ｍ＝５）構成のＦ
ＳＲは図１４に示すように構成されている。

【０００４】前記符号誤り検出装置３内には試験信号発
生装置２のＦＳＲ６と同一構成のＦＳＲ６が組込まれて
いる。そして、ＦＳＲ６によって試験信号と同一系列の
ＰＮ信号（基準信号）を生成させ、被試験システム１か
ら受信した受信信号と基準となるＰＮ信号とを比較する
ことにより、被試験システム１を経由する間に発生した
受信信号の符号誤りを検出する。

【０００５】なお、ＦＳＲが試験信号と同一系列のＰＮ
信号を生成している状態を、ＦＳＲが受信信号に同期し
ていると言うが、同期外れの状態では、ＦＳＲが生成す
るＰＮ信号と受信信号とを少なくとも連続するｍビット
の間だけ比較すれば不一致が検出される。逆に、ＦＳＲ
が生成するＰＮ信号と受信信号とを連続するｍビットの
間だけ比較して不一致が検出されなければ同期が確立し
たと判定する。

【０００６】このような符号誤り検出装置３は例えば図
１５に示すように構成されている。

【０００７】入力端子７から入力された受信信号ａは２
個のアンドゲート８ａ，８ｂ、オアゲート８ｃおよびイ
ンバータ８ｄからなる切換回路８の一方の入力端子を介
して例えば図１３に示した直列ｍ段のシフトレジスタと
排他的論理和回路からなるＦＳＲ９内の先頭レジスタ４
ａのデータ端子へ印加される。このＦＳＲ９の出力端子
から出力されるＰＮ信号ｂは比較回路１０を構成するＥ
ＸＯＲゲート１０ａの一方の入力端子へ入力される。ま
た、同時に、ＦＳＲ９から出力されたＰＮ信号ｂは切換
回路８の他方の入力端子へ入力される。この切換回路８
は制御部１１からの切換信号ｃにて切換制御される。

【０００８】一方、入力端子７へ入力された受信信号ａ
は切換回路８へ入力されると共に、比較回路１０のＥＸ
ＯＲゲート１０ａの他方の入力端子へ入力される。ま
た、ＦＳＲ９のクロック端子には受信信号ａからクロッ
ク抽出回路１２にて再生された、受信信号ａのビットレ
ートに対応するクロック信号が供給される。さらに、こ
の再生されたクロック信号は制御部１１内のカウンタ１
４へ印加される。

【０００９】比較回路１０はＰＮ信号ｂの各ビットデー
タと受信信号ａの各ビットデータとを比較して不一致の
場合に不一致検出信号ｄを出力する。比較回路１０から
出力された不一致検出信号ｄは制御部１１へ入力される
と共に誤り測定部１３へ入力される。誤り測定部１３
は、入力された不一致検出信号数を計数して、例えば誤
り率を算出する。

【００１０】このような構成の符号誤り検出装置３にお
ける制御部１１の動作を図１６の流れ図を用いて説明す
る。

【００１１】まず、ハイ（Ｈ）レベルの切換信号ｃを出
力して切換回路８を入力端子側に設定する（Ｐ１）。次
に、カウンタ１４のカウント値ＣＮを０に設定し、カウ
ント値ＣＮがｍになるのを待つ。カウント値ＣＮがｍに
なると、受信信号ａのｍビット分のデータがＦＳＲ９を
構成する直列ｍ段のシフトレジスタの各段に読込まれた
と判断する（Ｐ２）。ｍビット分のデータがＦＳＲ９へ
読込まれると、切換信号ｃをロー（Ｌ）レベルへ変更し
て、切換回路８をＦＳＲ９の出力端子側へ切り換える。
すると、ＦＳＲ９は基準となるＰＮ信号ｂを発生する自
走状態になる（Ｐ３）。同時にカウント値ＣＮを０に設
定する（Ｐ４）。

【００１２】Ｐ５にて比較回路１０から不一致検出信号
が入力されると、Ｐ１へ戻り、再度切換回路８を入力端
子側へ切り換えて受信信号ａのｍビット分のデータをＦ
ＳＲ９へ読込む。

【００１３】Ｐ５にて不一致検出信号が入力されなけれ
ば、Ｐ６にてカウンタ１４のカウント値ＣＮがｍに達し
ていないことを確認すると、Ｐ５へ戻り、再度不一致検
出信号の有無を調べる。

【００１４】Ｐ６にてカウント値ＣＮがｍに達したこと
を確認すると、連続するｍビットのデータにおいてＦＳ
Ｒ９から出力されるＰＮ信号ｂと受信信号ａとを比較し
て不一致が検出されなかったので、この時点で、ＦＳＲ
９から出力されるＰＮ信号ｂの受信信号ａに対する同期
が確立したと判断する。

【００１５】同期が確立するとＰ７にて受信信号ａに対
する符号誤り検出を開始する。すなわち、誤り測定部１
３に対して誤り測定指令を出力して、比較回路１０から
出力される不一致検出信号数を一定時間計数してビット
誤り率を算出する。

【００１６】

【発明が解決しようとする課題】図１２に示す被試験シ
ステム１の規格や種類によっては、図１７に示すよう
に、例えば一定期間Ｔ_B だけ信号を送出し、次の一定期
間Ｔ_C は休止することを繰返すバーストフレーム伝送方
式が採用される場合がある。したがって、この場合、休
止期間Ｔ_C は符号誤り検出装置３においては受信信号ａ
が途絶えることになる。したがって、ＰＮ信号を用いて
このバーストフレーム伝送方式における符号誤りを測定
するときに、各バーストフレーム毎にパターン同期を取
り直すことが必要となる場合がある。

【００１７】バーストフレームの先頭から受信信号ａと
ＰＮ信号ｂとの間における同期が確立するまでに要する
期間Ｔ_A は、前述したＦＳＲ９の段数ｍに対して、最低
でも２ｍビット必要とし、かつ符号誤りの発生状況に応
じてその長さが変動する。

【００１８】従来の符号誤り検出装置では、バーストフ
レームの最終ビット受信までの間にはＰＮ信号の同期が
確立することは前提としても、バーストフレームの先頭
からＰＮ信号の同期が確立するまでの期間Ｔ_A の受信信
号ａに含まれる符号誤りを正しく検出できない欠点があ
る。したがって、実際の誤り測定期間Ｔ_M が短縮され
る。この同期確立までの期間Ｔ_A はバーストフレーム期
間Ｔ_B （280 ビット）に比べて無視できない値であり、
例えばバーストフレーム全体の符号誤り率を測定しよう
とした場合、正しい測定結果が得られない。

【００１９】本発明はこのような事情に鑑みてなされた
ものであり、同期確立後におけるＦＳＲの所定ビット前
のＰＮ信号を記憶するＰＮパターンメモリと、受信信号
を遅延させておくＦＩＦＯ型シフトレジスを設けること
によって、同期確立までに入力された受信信号の各ビッ
トデータに対しても確実に誤り検出を実施でき、たとえ
受信信号の継続時間が短かったとしてもこの受信信号に
対する符号誤り検出精度を向上できる符号誤り検出装置
を提供することを目的とする。

【００２０】

【課題を解決するための手段】上記課題を解消するため
に本発明は、バーストフレームに組込まれた状態で入力
端子から入力されたＭ系列の（２^m −１）周期を有する
受信信号の連続するｍ個の各ビットデータを切換回路を
介してｍ段構成のＦＳＲの各レジスタに取込んだ後、切
換回路を動作させてＦＳＲの入出力間を接続してこのＦ
ＳＲを自走状態にし、このＦＳＲから出力されるＰＮ信
号の各ビットデータと受信信号の各ビットデータとが一
致するか否かを順次比較して、一致ビットがｍ個連続す
るとＰＮ信号の受信信号に対する同期が確立したと判断
して、その後受信信号の符号誤りを検出する符号誤り検
出装置において、受信信号を規定ビット数だけ遅延させ
るＦＩＦＯ型シフトレジスタと、ＦＳＲのｍ個の各レジ
スタのビットデータが読出アドレスとして入力され、各
アドレスに該当ビットデータで一義的に定まる所定ビッ
ト数前におけるＦＳＲの動作状態を記憶するＰＮパター
ンメモリと、同期確立後にＰＮパターンメモリから出力
される所定ビット前のＦＳＲの動作状態で定まるＰＮ信
号の各ビットデータとＦＩＦＯ型シフトレジスタにて遅
延された受信信号の各ビットデータとが一致するか否か
を比較して不一致のとき不一致検出信号を出力する比較
回路とを備えたものである。

【００２１】また、別の発明においては、前述した各手
段に加えて、同期確立後にＰＮパターンメモリから出力
されるデータを取込み記所定ビット前のＦＳＲの動作状
態で定まるＰＮ信号を出力するｍ段構成の補助ＦＳＲを
設け、比較回路によって、補助ＦＳＲから出力されるＰ
Ｎ信号の各ビットデータとＦＩＦＯ型シフトレジスタに
て遅延された受信信号の各ビットデータとが一致するか
否かを比較するようにしている。

【００２２】

【作用】まず、ＰＮパターンメモリについて説明する。

【００２３】一般に、（２^m −１）ビット周期を有する
ＰＮ信号においては、（２^m −１）個のビットデータの
うち連続するｍ個の各ビットデータが定まれれば、この
ｍビットからなるビット系列は、（２^m−１）のビット
周期のうちのどの位置（位相位置）に位置するかが一義
的に定まる。したがって、このｍビットからなるビット
系列における次に来るビットデータの値および既に１ビ
ット前に出力済のビットデータの値も一義的に定まる。

【００２４】したがって、ＦＳＲ内のクロック信号に応
動して順次シフトされていくｍ個の各レジスタの各ビッ
トデータが定まれは、各クロック位置における所定ビッ
ト数前のＦＲＳの動作状態、すなわち、所定ビット数前
のＦＳＲから出力されるＰＮ信号におけるビットデータ
値、および所定ビット数前のＦＳＲ内のｍ個のレジスタ
の各ビットデータの値が定まる。

【００２５】よって、ＰＮパターンメモリ内には、ＦＳ
Ｒの各レジスタにおけるｍビットからなるビット系列の
全ての２^m 個の組合わせに対して、所定ビット数前のＦ
ＳＲの動作状態が記憶されている。したがって、アドレ
ス端子にＦＳＲの各レジスタのビットデータがアドレス
として印加されると、所定ビット前の状態が出力され
る。

【００２６】そして、入力される受信信号の各ビットデ
ータは切換回路を介してＦＳＲの各レジスタへ順次格納
されると共に、ＦＩＦＯ（先入れ先出し）型シフトレジ
スタの各レジスタに順次格納されていく。そして、ＦＳ
Ｒから出力されるＰＮ信号の受信信号に対する同期が確
立する。

【００２７】すると、ＰＮパターンメモリは同期状態の
ＦＳＲの動作状態に対して所定ビット数前におけるＰＮ
信号を出力する。そして、所定ビット数をＦＩＦＯ型シ
フトレジスの遅延ビット数に一致させておけば、ＰＮパ
ターンメモリから出力されるＰＮ信号とＦＩＦＯ型シフ
トレジスタから出力されている受信信号とがに同期す
る。

【００２８】よって、受信信号の先頭ビットデータがＦ
ＩＦＯ型シフトレジスタから出力される時刻から、この
遅延された受信信号の各ビットデータと同期確立後にＰ
Ｎパターンメモリにて生成されたＰＮ信号の各ビットデ
ータとを比較することによって、同期確立以前に入力さ
れ受信信号の符号誤り検出が実施される。

【００２９】また、別の発明においては、前記ＰＮパタ
ーンメモリから出力される所定ビット前におけるＰＮ信
号を示すデータを前記同期検出用のＦＳＲと同一構成の
ｍ段の補助ＦＳＲへ入力している。そして、この補助Ｆ
ＳＲからＰＮ信号を出力させて、ＦＩＦＯ型シフトレジ
スタから出力されている受信信号と比較対照して符号誤
りを検出している。

【００３０】補助ＳＦＲはＰＮパターンメモリからデー
タを取込んで、自走状態に移行させることが可能とな
る。よって、たとえＦＩＦＯ型シフトレジスタから出力
されている受信信号が終了しないうちに、次のバースト
信号が入力して、途中でＰＮパターンメモリからのデー
タが途絶えたとしても、受信信号に対する符号誤り検出
を最終ビットまで実施できる。

【００３１】すなわち、たとえ休止期間Ｔ_C がバースト
期間Ｔ_Bより短かかったとしても、受信信号における１
バーストフレーム分のビットデータに対して必ず符号誤
り検出が実行される。

【００３２】

【実施例】以下本発明の一実施例を図面を用いて説明す
る。

【００３３】図１は実施例の符号誤り検出装置の概略構
成を示すブロック図である。図１５に示す従来の符号誤
り検出装置と同一部分には同一符号が付してある。

【００３４】図１２に示す被試験システム１から出力さ
れて入力端子７へ入力される受信信号ａは、例えば図３
に示すように、Ｎビットのバースト期間Ｔ_Bと休止期間
Ｔ_C とを有するバーストフレーム伝送方式における期間
Ｔ_B のバーストフレームに組込まれている。そして、こ
の受信信号ａはＭ系列のビット周期（２^m −１）を有す
るＰＮ信号である。

【００３５】入力端子７から入力された受信信号ａは２
個のアンドゲート８ａ，８ｂ、オアゲート８ｃおよびイ
ンバータ８ｄからなる切換回路８の一方の入力端子を介
して、例えば図１３に示した直列ｍ段のシフトレジスタ
と排他的論理和回路とからなるｍ段構成のＦＳＲ９のデ
ータ端子へ印加される。このＦＳＲ９の出力端子から出
力されるＰＮ信号ｂは同期検出用の比較回路１０を構成
するＥＸＯＲゲート１０ａの一方の入力端子へ入力され
る。また、ＦＳＲ９から出力されたＰＮ信号ｂは切換回
路８の他方の入力端子へ入力される。この切換回路８は
制御部１５からの切換信号ｃにて切換制御される。

【００３６】一方、入力端子７へ入力された受信信号ａ
は切換回路８へ入力されると共に、比較回路１０のＥＸ
ＯＲゲート１０ａの他方の入力端子へ入力される。ま
た、比較回路１０はＦＳＲ９から出力された内部ＰＮ信
号ｂの各ビットデータと受信信号ａの各ビットデータと
を比較して不一致の場合に不一致検出信号ｄを制御部１
５へ出力する。また、入力端子７から入力されたバース
トフレームに組込まれた受信信号ａの開始および終了位
置を示すバーストゲート信号ｃ₁が制御部１５へ入力さ
れる。

【００３７】ＦＳＲ９のクロック端子には受信信号ａか
らクロック抽出回路１２にて再生された、受信信号ａの
ビットレートに対応するクロック信号が供給される。さ
らに、この再生されたクロック信号は制御部１５内の各
カウンタ１６ａ，１６ｂへ印加される。したがって、こ
の各カウンタ１６ａ，１６ｂは受信信号ａのビット数を
計数する。

【００３８】また、ＦＳＲ９のｍ個の各レジスタの各出
力信号はＰＮパターンメモリ１８の１番からｍ番までの
各アドレス端子に入力されている。ＰＮパターンメモリ
１８は例えばＲＯＭ等で構成されている。そして、内部
には前述したように、ＦＳＲ９の各レジスタから出力さ
れるｍビットからなる各ビットデータ列に対して、ＦＩ
ＦＯ型シフトレジスタ２１のレジスタ数（段数）である
Ｄビットだけ前のＦＳＲ９の動作状態を示す１ビットか
らなる各ビットデータを記憶している。そして、出力端
子Ｑから出力する。

【００３９】したがって、ＰＮパターンメモリ１８のア
ドレス値はＦＳＲ９の各レジスタの値に応じて変化する
ので、ＰＮパターンメモリ１８は、ＦＳＲ９から出力さ
れるＰＮ信号ｂに対してＤビットだけ遅れたＰＮ信号ｂ
₁ を出力する。

【００４０】なお、実際のＰＮパターンメモリ１８にお
いては、複数の遅延ビット数Ｄに対して出力値を記憶し
ている。そして、使用するＦＩＦＯ型シフトレジスタ２
１の遅延ビット数Ｄに一致するように制御部１５から予
め設定される。

【００４１】したがって、このＰＮパターンメモリ１８
内には２^(m+D) 個のデータが記憶されている。例えばＦ
ＳＲ９の段数ｍを１５とし、遅延ビット数Ｄの設定範囲
を1000通りと仮定すると、必要とするメモリ容量は２
^(15+10) ビット（約３４Ｍビット＝約４Ｍバイト）とな
る。

【００４２】さらに、入力端子７から入力された受信信
号ａはＤ段構成のＦＩＦＯ（先入れ先出し）型シフトレ
ジススタ２１へ入力される。このＦＩＦＯ型シフトレジ
スタ２１のクロック端子にはクロック抽出回路１２から
のクロック信号が供給される。したがって、このＦＩＦ
Ｏ型シフトレジスタ２１へ入力された受信信号ａの各ビ
ットデータはＤビット分だけ遅延される。

【００４３】ＦＩＦＯ型シフトレジスタ２１にてＤビッ
ト分遅延された受信信号ａ₁ は符号誤り検出用の比較回
路１９のＥＸＯＲゲート１９ａの一方の入力端子に入力
される。このＥＸＯＲゲート１９ａの他方の入力端子に
はＰＮパターンメモリ１８から出力されるＰＮ信号ｂ₁
が入力される。比較回路１９はＰＮパターンメモリ１８
から出力されたＰＮ信号ｂ₁ の各ビットデータとＤビッ
ト分遅延された受信信号ａ₁ の各ビットデータとを比較
して不一致の場合に不一致検出信号ｅを誤り測定部２０
へ出力する。誤り測定部２０は入力された不一致検出信
号数を計数して符号誤り率等を算出する。

【００４４】このような構成の符号誤り検出装置におけ
る制御部１５の動作を図２の流れ図を用いて説明する。

【００４５】まず、バーストゲート信号ｃ₁ が入力する
のを待つ。バーストゲート信号ｃ₁ が入力されると、バ
ーストが開始されたので、カウンタ１６ｂのカウント値
ＣＮｂを０にリセットする。さらに、切換信号ｃをハイ
（Ｈ）レベルにして切換回路８を入力端子７側に設定す
る（Ｑ１）。そして、カウンタ１６ａのカウント値ＣＮ
ａを０に初期設定した後（Ｑ２）、クロック信号にてカ
ウント値ＣＮａがインクリメントされ、カウント値ＣＮ
ａがｍになるのを待つ（Ｑ４）。

【００４６】カウント値ＣＮａがｍになると、受信信号
ａの連続するｍビット分のデータが切換回路８を介して
ＦＳＲ９を構成する直列ｍ段のシフトレジスタの各段に
読込まれたと判断する。そして、切換信号ｃをロー
（Ｌ）レベルへ変更して、切換回路８をＦＳＲ９の出力
端子側に切換える。同時にカウンタ１６ａのカウント値
ＣＮａを０に初期設定する。すると、ＦＳＲ９の入力端
子にはこのＦＳＲ９から出力されるＰＮ信号ｂが入力さ
れる。そして、ＦＳＲ９は基準となるＰＮ信号ｂを継続
して出力する自走状態になる。

【００４７】そして、Ｑ４にて比較回路１０から不一致
検出信号ｄが検出されると、再度切換回路８を入力端子
側に投入して、受信信号ａのｍ個分のビットデータをＦ
ＳＲ９へ読込む。

【００４８】Ｑ４にて不一致検出信号ｄが検出されなけ
れば、Ｑ５にてカウント値ＣＮａがｍに達していないこ
とを確認した後、Ｑ４へ戻り、再度不一致検出信号ｄの
発生の有無を調べる。

【００４９】Ｑ５にて、カウント値ＣＮａがｍに達する
と、連続したｍ個のビットにおいて不一致検出信号ｄが
検出されないので、この時点で、ＦＳＲ９から出力され
るＰＮ信号ｂの受信信号ａに対する同期が確立したと判
断する。

【００５０】ＰＮパターンメモリ１８の各アドレス端子
には、ＦＳＲ９のｍ個のレジスタのビットデータ列が印
加されているので、このＰＮパターンメモリ１８から出
力されるＰＮ信号ｂ₁ は常にＦＳＲ９から出力されるＰ
Ｎ信号ｂよりＤビット遅延している。

【００５１】一旦同期が確立すると、ＦＳＲ９を自走状
態としたまま、カウンタ１６ｂのカウント値ＣＮｂがＤ
に達するまで待つ。カウント値ＣＮｂがＤに達すると
（ＣＮｂ＝Ｄ）、受信信号ａの先頭のビッドデータがＤ
ビット分遅延されて、ＦＩＦＯ型シフトレジスタ２１の
出力端子から出力されたと判断する。よって、このＦＩ
ＦＯ型シフトレジスタ２１から出力された受信信号ａ₁
は、ＰＮパターンメモリ１８から出力されたＰＮ信号ｂ
₁ に同期している。しかして、Ｑ７にて受信信号ａ₁ に
対する符号誤り検出処理を実行する。すなわち、誤り測
定部２０に対して誤り測定指令を出力して、比較回路１
９から出力される不一致検出信号数を一定時間計数して
符号誤り率を算出する。

【００５２】次に、図３のタイムチャートを用いて装置
全体の動作を説明する。時刻ｔ₀ にてバーストフレーム
が開始されると、受信信号ａの各ビットデータはＦＳＲ
９およびＦＩＦＯ型シフトレジスタ２１に順次入力され
ていく。そして、時刻ｔ₁ にてＰＮ信号ｂの受信信号ａ
に対する同期が確立すると、ＦＳＲ９は同期が確立した
状態で自走状態となる。

【００５３】したがって、ＰＮパターンメモリ１８もＤ
ビット前のＰＮ信号ｂ₁ でもって自走状態となる。時刻
ｔ₂ にてＤビット分のビットデータが入力すると、ＦＩ
ＦＯ型シフトレジスタ２１からＤビット分だけ遅延され
た受信信号ａ₁ が出力開始される。この受信信号ａ₁ と
ＰＮパターンメモリ１８から出力されるＰＮ信号ｂ₁ と
は同期している。そして、比較回路１９で受信信号
ａ₁ ，とＰＮ信号ｂ₁ の各ビットデータを順番に一致，
不一致を比較していく。

【００５４】そして、不一致のビットが存在すると、不
一致検出信号ｅが誤り測定部２０へ入力される。誤り測
定部２０は不一致検出信号数を計数開始する。時刻ｔ₄
にて受信信号ａ₁ に含まれるＮビット分のビットデータ
に対する不一致検出信号数の計数が終了すると、誤り測
定部２０は不一致検出信号数を集計して符号誤り率を算
出する。

【００５５】このように構成された符号誤り検出装置で
あれば、同期確立後のＰＮパターンメモリ１８から出力
されるＰＮ信号ｂ₁ とＦＩＦＯ型シフトレジスタ２１で
Ｄビット分だけ遅延された受信信号ａ₁ とが比較回路１
９にて比較対照されて符号誤りが検出される。

【００５６】すなわち、同期確立までに要する期間Ｔ_A
が存在したとしても、受信信号ａの先頭のビットデータ
からＮ番目の最終ビットデータまで確実に符号誤り測定
が実施される。よって、符号誤り検出装置全体の検出精
度を向上できる。特に、図３に示すようなＮビットのバ
ースト期間Ｔ_B と休止期間Ｔ_C とを有するバーストフレ
ーム伝送方式において有効である。

【００５７】図４は本発明の他の実施例に係わる符号誤
り検出装置の概略構成を示すブロック図である。図１の
実施例と同一部分には同一符号が付してある。したがっ
て、重複する部分の詳細説明を省略する。

【００５８】この実施例においては、ＰＮパターンメモ
リ１８から出力されるＦＳＲ９のＰＮ信号ｂに対してＤ
ビット分前の（遅延した）ＰＮ信号ｂ₁ は、同期確立用
のＦＳＲ９と同一構成の補助ＦＳＲ２２の入力端子へ入
力される。補助ＦＳＲ２２から出力されるＰＮ信号ｂ₂
は比較回路１９の一方の入力端子へ入力される。また、
入力端子７へ入力された受信信号ａは（Ｄ＋ｍ）個のレ
ジスタで構成されたＦＩＦＯ型シフトレジスタ２１ａへ
入力される。そして、このＦＩＦＯ型シフトレジスタ２
１ａでもって（Ｄ＋ｍ）ビット分遅延された受信信号ａ
₂ は前記比較回路１９へ入力される。

【００５９】図５は図４に示す符号誤り検出装置の動作
を示すタイムチャートである。図１の実施例と同様に、
時刻ｔ₁ にて同期が確立すると、その時点から同期確立
したＰＮ信号ｂに対してＤビット前（遅延した）のＰＮ
信号ｂ₁ が補助ＦＳＲ２２へ入力開始する。補助ＦＳＲ
２２はｍ段構成であるので、入力開始時刻ｔ₁ からｍビ
ット分時間経過した時刻から、ＦＳＲ９のＰＮ信号ｂに
対して（Ｄ＋ｍ）ビット分遅延したＰＮ信号ｂ₂ が出力
開始する。よって、このＰＮ信号ｂ₂ とＦＩＦＯ型シフ
トレジスタ２１ａから出力された受信信号ａ₂ とが同期
する。その結果、（Ｄ＋ｍ）ビット分遅延した受信信号
ａ₂ がＦＩＦＯ型シフトレジスタ２１ａから出力開始す
る時刻ｔ₂ から実際の誤り検出が開始される。

【００６０】このように構成された符号誤り検出装置で
あれば、補助ＦＳＲ２２は、ＰＮパターンメモリ１８か
らｍビット分のデータを読込んだ時点で、制御部１５か
らの入力切換信号ｆ₂ にて内蔵されている切換回路を作
動させて、ＰＮパターンメモリ１８からのデータ入力を
遮断し、その代りに自己の出力信号を自己の先頭のレジ
スタのデータ入力端子に印加することによって、自走状
態に移行することが可能となる。

【００６１】したがって、図５に示すように、たとえバ
ーストフレームの繰返し周期Ｔ_F 内における休止期間Ｔ
_C がバースト期間Ｔ_Bより短かったとしても、各バース
トフレームに組込まれた受信信号ａの符号誤り検出を確
実に実行できる。すなわち、ｍビット以上の任意の間隔
で到来する受信信号ａの符号誤り検出を実行できる。

【００６２】図６は本発明の他の実施例に係わる符号誤
り検出装置の概略構成を示すブロック図である。図１の
実施例と同一部分には同一符号が付してある。したがっ
て、重複する部分の詳細説明を省略する。

【００６３】この実施例のＰＮパターンメモリ１８ａに
は、ＦＳＲ９から出力されるＰＮ信号ｂの（Ｄ＋ｍ）ビ
ット分前のＰＮ信号ｂ₃ を出力する各データが記憶され
ている。ＰＮパターンメモリ１８ａから出力されるＰＮ
信号ｂ₃ はｍ段構成のシフトレジスタ２３へ入力され
る。このシフトレジスタ２３のｍ段の各レジスタの出力
信号はＦＳＲ９と同一構成の補助ＦＳＲ２２ａの１番か
らｍ番までの各レジスタへ入力される。補助ＦＳＲ２２
ａは、制御部１５からロード信号ｆが印加されると、シ
フトレジスタ２３における各レジスタのビットデータを
自己の各レジスタに取込んで自走状態となる。補助ＦＳ
Ｒ２２ａから出力されたＰＮ信号ｂ₄ は比較回路１９の
一方の入力端子へ入力される。比較回路１９の他方の入
力端子にはＦＩＦＯ型シフトレジスタ２１にてＤビット
分だけ遅延された受信信号ａ₁ が印加される。

【００６４】図７は図６に示す符号誤り検出装置の動作
を示すタイムチャートである。時刻ｔ₁ にて同期が確立
すると、その時点のｍビット前からＰＮ信号ｂは同期し
ている。したがって、同期が確立した時刻ｔ₁ において
は、シフトレジスタ２３のｍ個の各レジスタには、ＦＳ
Ｒ９の各レジスタのビットデータ列に対してＤビット前
のビット系列になる。よって、バーストフレームの入力
時刻ｔ₀ からＤビット経過した時刻ｔ₂ にてロード信号
ｆを出力して補助ＦＳＲ２２ａの各レジスタにシフトレ
ジスタ２３の各ビットデータをロードして、入力切換信
号ｆ₂ によって自走させると、ＦＩＦＯ型シフトレジス
タ２１から出力される受信信号ａ₁ において時刻ｔ₂ 以
降に符号誤り検出を開始できる。

【００６５】このように構成された符号誤り検出装置に
おいても上述した各実施例とほぼ同様の効果を得ること
ができる。さらに、この実施例においては、休止期間Ｔ
_C のピット数Ｋが（Ｄ＋ｍ−Ｎ）より短い場合であって
も、正常に受信信号ａの符号誤りを検出できる。

【００６６】図８は本発明の他の実施例に係わる符号誤
り検出装置の概略構成を示すブロック図である。図６の
実施例と同一部分には同一符号が付してある。したがっ
て、重複する部分の詳細説明を省略する。

【００６７】この実施例においては、ＰＮパターンメモ
リ１８ｂは、ＦＳＲ９の各レジスタのビットデータ列で
示されるアドレスに対応して、ＦＳＲ９のＤビット前に
おける各レジスタのｍビットからなるビットデータ列を
記憶している。そして、次のｍ段構成の補助ＦＳＲ２２
ａの各レジスタへ出力する。

【００６８】補助ＦＳＲ２２ａは制御部１５からロード
信号ｆが入力されると、ＰＮパターンメモリ１８ｂから
出力されるｍビットのビットデータを自己の各レジスタ
へ取り込んで自走状態になる。そして、比較回路１９へ
Ｄビット前のＰＮ信号ｂ₄ を出力する。

【００６９】図９は図８に示す符号誤り検出装置の動作
を示すタイムチャートである。時刻ｔ₁ にて同期が確立
すると、ＦＳＲ９は自走するので、それ以後ＰＮパター
ンメモリ１８ｂから出力されるｍビット前のＰＮ信号に
対応する各ビットデータが補助ＦＳＲ２２ａの各レジス
タに印加される。そして、受信信号ａの入力開始時刻ｔ
₀ からＤビット分経過した時刻ｔ₂ にてロード信号ｆが
出力されると、補助ＦＳＲ２２ａから同期確立している
ＦＳＲ９のＰＮ信号ｂからＤビット分遅延されたＰＮ信
号ｂ₄ が出力される。同時にＦＩＦＯ型シフトレジスタ
２１からＤビット分遅延された受信信号ａ₁ が出力され
る。しかして、時刻ｔ₂ から符号誤り検出が開始され
る。

【００７０】このように構成された符号誤り検出装置に
おいても前述した各実施例とほぼ同様の効果を得ること
ができる。さらに、この実施例においては、図９に示す
ように、休止期間Ｔ_C のビット数Ｋが（Ｄ＋ｍ−Ｎ）よ
り短い場合であっても、正常に各受信信号ａの符号誤り
検出を実行できる効果を維持した状態で、図６に示す実
施例より構成を簡素化できる。

【００７１】なお、この場合のＰＮパターンメモリ１８
ｂの必要とする記憶容量は、図１の条件に比較してｍ
（＝１５）倍の、約５０３Ｍビット（６４Ｍバイト）と
なる。

【００７２】図１０は本発明のさらに別の実施例に係わ
る符号誤り検出装置の概略構成を示すブロック図であ
る。図８の実施例と同一部分には同一符号が付してあ
る。したがって、重複する部分の詳細説明を省略する。

【００７３】この実施例においては、図８の補助ＦＳＲ
２２ａの他に、２個のＰＮパターンメモリ１８ｃ，１８
ｄおよび演算回路２４を設けている。

【００７４】ＦＳＲ９の各レジスタのビットデータから
なるｍビットデータ列［ｂ₁ ，ｂ₂ ，…ｂ_m ］におい
て、［ 111…1 ］を初期状態としてｘ（０≦ｘ≦２^m −
１）番目に得られるビット列状態｛ｂ_X ｝をＦ(x) とす
ると、最初のＰＮパターンメモリ１８ｃ内には、２^m 個
の各Ｆ(x) に対してｘ番号を記憶する。

【００７５】また、演算回路２４は、制御部１５から入
力された遅延ビット量Ｄに対して、 ｙ＝ｘ−Ｄ （ｘ−Ｄ≧０のとき） ｙ＝ｘ−Ｄ＋（２^m −１） （ｘ−Ｄ＜０のとき） の演算を実行して、修正番号ｙを出力する。すなわち、
修正番号ｙは初期状態からｘ番目の値をＤビットだけ後
戻りさせた（遅延させた）番号となる。他方のＰＮパタ
ーンメモリ１８ｄは修正番号ｙに対応するｍビットのビ
ットデータ列を補助ＦＳＲ２２ａへ出力する。

【００７６】すなわち、結果的に、補助ＦＳＲ２２ａの
各レジスタには、ＦＳＲ９の各レジスタのビットデータ
列よりＤビットだけ遅延したビットデータ列が入力され
る。よって、ＦＳＲ９のＰＮ信号ｂが受信信号ａに対し
て同期確立すると、補助ＦＳＲ２２ａは同期確立したＰ
Ｎ信号ｂよりＤビット遅延したＰＮ信号ｂ₅ を出力す
る。しかして、比較回路１９でもって受信信号ａの入力
時刻からＤビット目以降に符号誤り検出が開始される。

【００７７】このように構成された符号誤り検出装置に
おいても前述した各実施例とほぼ同様の効果を得ること
ができる。さらに、この実施例においては、演算回路２
４を用いることによって、ＰＮパターンメモリ１８ｃ，
１８ｄの必要記憶容量を低減できる。すなわち、遅延ビ
ット数Ｄ毎の値を記憶する必要がないので、例えば各Ｆ
ＳＲ９，２２ａの段数を２３（＝ｍ）とししても、２²³
×２３＝約１９３Ｍビット（約２４Ｍバイト）程度であ
り、通常のマスクＲＯＭを複数個使用して実現可能であ
る。

【００７８】このように本発明においては、たとえバー
ストフレームの繰返し周期Ｔ_F 内における休止期間Ｔ_C
がバースト期間Ｔ_B より短かったとしても、各バースト
フレームに組込まれた受信信号ａの符号誤りを確実に検
出できる。すなわち、任意の間隔で到来する受信信号ａ
の符号誤りを正確に測定できる。

【００７９】したがって、バーストフレーム毎にパター
ン同期を取り直すことにより、ＡＴＭ（非同期転送モー
ド) のようにバーストフレームの廃棄・順序の入れ替え
が起こり得る伝送方式や、バーストフレームの再送がお
こなわれる伝送方式でも、廃棄、順序の入れ替え、再送
等の要因に影響されずにビット誤りだけを測定すること
が可能である。

【００８０】さらに、ＴＤＭ（時分割多重化）伝送方式
のデジタル無線通信システムでは、1 つの周波数を複数
の局が時分割で使用するが、多重化の有無に関係なく、
ビット誤り検出を容易におこなうことができる。

【００８１】例えば３つの移動局から基地局に伝送する
システムのビット誤りを検出する方法を図１１を用いて
説明する。各移動局Ａ，Ｂ，Ｃにそれぞれ独立して非同
期にＰＮ信号を出力するＰＮ信号発生装置を取付け、基
地局に１台の符号誤り検出装置を接続する。

【００８２】この場合、前述したように、移動局側では
前回送出したバーストフレームと次に送出するバースト
フレームとがＰＮ信号のビットパターンとして連続して
いる必要がなく、また各ＰＮ信号発生装置は独立に動作
させることができるため、パターンの発生が容易にな
る。基地局側では各バーストフレームがどの移動局から
送信されたものかを意識する必要がないために符号誤り
検出が容易になる。

【００８３】

【発明の効果】以上説明したように本発明の符号誤り検
出装置によれば、同期確立時点におけるＦＳＲの所定ビ
ット前のＰＮ信号を記憶するＰＮパターンメモリと、受
信信号のビットデータを遅延させるＦＩＦＯ型シフトレ
ジスタを設けている。そして、同期が確立するまでの期
間に入力した受信信号のビットデータをＦＩＦＯ型シフ
トレジスによって遅延させておき、同期が確立されたＰ
Ｎパターンメモリから出力される所定ビット数前のＦＳ
Ｒの動作状態で定まるＰＮ信号を用いて受信信号の各ビ
ットデータにに対する誤り検出を実行している。したが
って、同期確立までに入力された受信信号の各ビットデ
ータに対しても確実に誤り検出を実行でき、たとえバー
ストフレーム伝送方式における受信信号の継続時間が短
かったとしてもこの受信信号に対する誤り検出精度を向
上できる。

【図面の簡単な説明】

【図１】 本発明の一実施例に関わる符号誤り検出装置
の概略構成を示すブロック図、

【図２】 同実施例装置の動作を示す流れ図、

【図３】 同実施例装置の動作を示すタイムチャート、

【図４】 本発明の他の実施例の符号誤り検出装置の概
略構成を示すブロック図、

【図５】 同実施例装置の動作を示すタイムチャート、

【図６】 本発明のさらに別の実施例の符号誤り検出装
置の概略構成を示すブロック図、

【図７】 同実施例装置の動作を示すタイムチャート、

【図８】 本発明のさらに別の実施例の符号誤り検出装
置の概略構成を示すブロック図、

【図９】 同実施例装置の動作を示すタイムチャート、

【図１０】 本発明のさらに別の実施例の符号誤り検出
装置の概略構成を示すブロック図、

【図１１】 実施例装置を複数の移動局と基地局との間
の符号誤り検出に用いた場合の検出方法を示す図、

【図１２】 一般的な誤り検出システムを示す模式図、

【図１３】 一般的なＦＳＲの概略構成を示すブロック
図、

【図１４】 ５段のシフトレジスを用いたＦＳＲを示す
ブロック図、

【図１５】 従来の符号誤り検出装置の概略構成を示す
ブロック図、

【図１６】 同従来装置の動作を示す流れ図、

【図１７】 同従来装置の動作を示すタイムチャート。

【符号の説明】

７…入力端子、８…切換回路、９…ＦＳＲ、２２，２２
ａ…補助ＦＳＲ、１０，１９…比較回路、１２…クロッ
ク抽出回路、１５…制御部、１６ａ，１６ｂ…カウン
タ、１８，１８ａ，１８ｂ，１８ｃ，１８ｄ…ＰＮパタ
ーンメモリ、２０…誤り測定部、２１，２１ａ…ＦＩＦ
Ｏ型シフトレジスタ、ａ…受信信号、ｂ…ＰＮ信号、ｅ
…不一致検出信号。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭64−60120（ＪＰ，Ａ) 特開 平５−29955（ＪＰ，Ａ) 特開 平５−29956（ＪＰ，Ａ) 特開 平５−29957（ＪＰ，Ａ) 特開 平５−29958（ＪＰ，Ａ) 特公 平７−105786（ＪＰ，Ｂ２) 特許2920778（ＪＰ，Ｂ２) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03M 13/00 G06F 13/00 301 H04L 1/00 H04L 7/00

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 バーストフレームに組込まれた状態で入
   力端子から入力されたＭ系列の（２^m −１）周期を有す
   る受信信号(a) の連続するｍ個の各ビットデータを切換
   回路(8) を介してｍ段構成のＦＳＲ(9) の各レジスタに
   取込んだ後、前記切換回路を動作させて前記ＦＳＲの入
   出力間を接続してこのＦＳＲを自走状態にし、このＦＳ
   Ｒから出力されるＰＮ信号(b) の各ビットデータと前記
   受信信号の各ビットデータとが一致するか否かを順次比
   較して、一致ビットがｍ個連続すると前記ＰＮ信号の前
   記受信信号に対する同期が確立したと判断して、その後
   前記受信信号の符号誤りを検出する符号誤り検出装置に
   おいて、 前記受信信号を規定ビット数だけ遅延させるＦＩＦＯ型
   シフトレジスタ(21)と、前記ＦＳＲのｍ個の各レジスタ
   のビットデータが読出アドレスとして入力され、各アド
   レスに該当ビットデータで一義的に定まる所定ビット数
   前における前記ＦＳＲの動作状態を記憶するＰＮパター
   ンメモリ(18)と、前記同期確立後に前記ＰＮパターンメ
   モリから出力される前記所定ビット前の前記ＦＳＲの動
   作状態で定まるＰＮ信号（ｂ₁ ）の各ビットデータと前
   記ＦＩＦＯ型シフトレジスタにて遅延された前記受信信
   号の各ビットデータとが一致するか否かを比較して不一
   致のとき不一致検出信号(e) を出力する比較回路(19)と
   を備えた符号誤り検出装置。
2. 【請求項２】 バーストフレームに組込まれた状態で入
   力端子から入力されたＭ系列の（２^m −１）周期を有す
   る受信信号(a) の連続するｍ個の各ビットデータを切換
   回路(8) を介してｍ段構成のＦＳＲ(9) の各レジスタに
   取込んだ後、前記切換回路を動作させて前記ＦＳＲの入
   出力間を接続してこのＦＳＲを自走状態にし、このＦＳ
   Ｒから出力されるＰＮ信号(b) の各ビットデータと前記
   受信信号の各ビットデータとが一致するか否かを順次比
   較して、一致ビットがｍ個連続すると前記ＰＮ信号の前
   記受信信号に対する同期が確立したと判断して、その後
   前記受信信号の符号誤りを検出する符号誤り検出装置に
   おいて、 前記受信信号を規定ビット数だけ遅延させるＦＩＦＯ型
   シフトレジスタ(21,21a)と、前記ＦＳＲのｍ個の各レジ
   スタのビットデータが読出アドレスとして入力され、各
   アドレスに該当ビットデータで一義的に定まる所定ビッ
   ト数前における前記ＦＳＲの動作状態を記憶するＰＮパ
   ターンメモリ(18,18a,18b,18c,18d)と、前記同期確立後
   に前記ＰＮパターンメモリから出力されるデータを取込
   み、前記所定ビット前の前記ＦＳＲの動作状態で定まる
   ＰＮ信号（ｂ₂ ）を出力するｍ段構成の補助ＦＳＲ(22,
   22a)と、この補助ＦＳＲから出力されるＰＮ信号の各ビ
   ットデータと前記ＦＩＦＯ型シフトレジスタにて遅延さ
   れた前記受信信号の各ビットデータとが一致するか否か
   を比較して不一致のとき不一致検出信号(e) を出力する
   比較回路(19)とを備えた符号誤り検出装置。