JPH0591089A - 符号誤り検出装置 - Google Patents
符号誤り検出装置Info
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- JPH0591089A JPH0591089A JP25169391A JP25169391A JPH0591089A JP H0591089 A JPH0591089 A JP H0591089A JP 25169391 A JP25169391 A JP 25169391A JP 25169391 A JP25169391 A JP 25169391A JP H0591089 A JPH0591089 A JP H0591089A
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- fsr
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Abstract
(57)【要約】
【目的】 検出装置内部に組込まれたＦＳＲから出力さ
れるＰＮ信号がバーストフレームに組込まれた受信信号
に同期するまでの期間に入力された受信信号の先頭部分
に対しても確実に符号誤り検出を実施する。 【構成】 同期確立時点における正順ＦＳＲのＰＮ信号
に対して、受信信号入力時点まで遡上った遅延ＰＮ信号
を、正順ＦＳＲの各レジスタから出力される単位ＰＮ信
号から作成するための信号選択回路と排他的論理和回路
および逆順ＦＳＲを設けている。そして、ＰＮ信号の受
信信号に対する同期が確立するまでの期間に入力した受
信信号のビットデータを可変長のＦＩＦＯ型シフトレジ
スタによって遅延させておき、同期が確立された後にゲ
ート回路から出力される前記受信信号入力時に対応する
遅延ＰＮ信号を用いて受信信号の各ビットデータにに対
する誤り検出を実行している。
れるＰＮ信号がバーストフレームに組込まれた受信信号
に同期するまでの期間に入力された受信信号の先頭部分
に対しても確実に符号誤り検出を実施する。 【構成】 同期確立時点における正順ＦＳＲのＰＮ信号
に対して、受信信号入力時点まで遡上った遅延ＰＮ信号
を、正順ＦＳＲの各レジスタから出力される単位ＰＮ信
号から作成するための信号選択回路と排他的論理和回路
および逆順ＦＳＲを設けている。そして、ＰＮ信号の受
信信号に対する同期が確立するまでの期間に入力した受
信信号のビットデータを可変長のＦＩＦＯ型シフトレジ
スタによって遅延させておき、同期が確立された後にゲ
ート回路から出力される前記受信信号入力時に対応する
遅延ＰＮ信号を用いて受信信号の各ビットデータにに対
する誤り検出を実行している。
Description
【０００１】
【産業上の利用分野】本発明はＭ系列（最大長周期系
列）のＰＮ信号（擬似ランダム信号）を用いて各種デジ
タル伝送システムおよびデジタル伝送装置の符号誤りを
検出する場合に用いる符号誤り検出装置に係わり、特に
バーストフレームに組込まれた受信信号の符号誤りを検
出する符号誤り検出装置に関する。
列）のＰＮ信号（擬似ランダム信号）を用いて各種デジ
タル伝送システムおよびデジタル伝送装置の符号誤りを
検出する場合に用いる符号誤り検出装置に係わり、特に
バーストフレームに組込まれた受信信号の符号誤りを検
出する符号誤り検出装置に関する。
【０００２】
【従来の技術】例えばデジタル伝送システムにおいて発
生する符号誤りを検出する場合には、図１７に示すよう
に、被試験システム１の信号入力端に試験信号発生装置
２を接続する。そして、この試験信号発生装置２から被
試験システム１へ試験信号としてＰＮ信号を送出させ、
被試験システム１の信号出力端に接続した符号誤り検出
装置３にて符号誤りを検出する。
生する符号誤りを検出する場合には、図１７に示すよう
に、被試験システム１の信号入力端に試験信号発生装置
２を接続する。そして、この試験信号発生装置２から被
試験システム１へ試験信号としてＰＮ信号を送出させ、
被試験システム１の信号出力端に接続した符号誤り検出
装置３にて符号誤りを検出する。
【０００３】試験信号発生装置２内には、図１８に示す
ように、直列ｍ段のシフトレジスタ４と、このシフトレ
ジスタ４を構成する複数のレジスタ４ａにおける各出力
の排他的論理和をとる１個又は複数のＥＸＯＲゲート
（排他的論理和回路）４ｂとで構成されたｍ段構成のＦ
ＳＲ(Feedback Shift Register) ６が組込まれている。
そして、先頭のレジスタ４ａの入力端に接続された切換
回路８をＥＸＯＲゲート４ｂ側に接続することによっ
て、このＦＳＲ６によって（２m −１）ビットの周期を
有するＰＮ信号を生成する。例えば、５段（ｍ＝５）構
成のＦＳＲは図１９に示すように構成されている。
ように、直列ｍ段のシフトレジスタ４と、このシフトレ
ジスタ４を構成する複数のレジスタ４ａにおける各出力
の排他的論理和をとる１個又は複数のＥＸＯＲゲート
（排他的論理和回路）４ｂとで構成されたｍ段構成のＦ
ＳＲ(Feedback Shift Register) ６が組込まれている。
そして、先頭のレジスタ４ａの入力端に接続された切換
回路８をＥＸＯＲゲート４ｂ側に接続することによっ
て、このＦＳＲ６によって（２m −１）ビットの周期を
有するＰＮ信号を生成する。例えば、５段（ｍ＝５）構
成のＦＳＲは図１９に示すように構成されている。
【０００４】前記符号誤り検出装置３内には試験信号発
生装置２のＦＳＲ６と同一構成のＦＳＲ６が組込まれて
いる。そして、ＦＳＲ６によって試験信号と同一系列の
ＰＮ信号（基準信号）を生成させ、被試験システム１か
ら受信した受信信号と基準となるＰＮ信号とを比較する
ことにより、被試験システム１を経由する間に発生した
受信信号の符号誤りを検出する。
生装置２のＦＳＲ６と同一構成のＦＳＲ６が組込まれて
いる。そして、ＦＳＲ６によって試験信号と同一系列の
ＰＮ信号（基準信号）を生成させ、被試験システム１か
ら受信した受信信号と基準となるＰＮ信号とを比較する
ことにより、被試験システム１を経由する間に発生した
受信信号の符号誤りを検出する。
【０００５】なお、ＦＳＲが試験信号と同一系列のＰＮ
信号を生成している状態を、ＦＳＲが受信信号に同期し
ていると言うが、同期外れの状態では、ＦＳＲが生成す
るＰＮ信号と受信信号とを少なくとも連続するｍビット
の間だけ比較すれば不一致が検出される。逆に、ＦＳＲ
が生成するＰＮ信号と受信信号とを連続するｍビットの
間だけ比較して不一致が検出されなければ同期が確立し
たと判定する。
信号を生成している状態を、ＦＳＲが受信信号に同期し
ていると言うが、同期外れの状態では、ＦＳＲが生成す
るＰＮ信号と受信信号とを少なくとも連続するｍビット
の間だけ比較すれば不一致が検出される。逆に、ＦＳＲ
が生成するＰＮ信号と受信信号とを連続するｍビットの
間だけ比較して不一致が検出されなければ同期が確立し
たと判定する。
【０００６】このような符号誤り検出装置３は例えば図
２０に示すように構成されている。入力端子７から入力
された受信信号ａは２個のアンドゲート８ａ，８ｂ、オ
アゲート８ｃおよびインバータ８ｄからなる切換回路８
の一方の入力端子を介して例えば図１８に示した直列ｍ
段のシフトレジスタと排他的論理和回路からなるＦＳＲ
９内の先頭レジスタ４ａのデータ端子へ印加される。こ
のＦＳＲ９の出力端子から出力されるＰＮ信号ｂは比較
回路１０を構成するＥＸＯＲゲート１０ａの一方の入力
端子へ入力される。また、同時に、ＦＳＲ９から出力さ
れたＰＮ信号ｂは切換回路８の他方の入力端子へ入力さ
れる。この切換回路８は制御部１１からの切換信号ｃに
て切換制御される。
２０に示すように構成されている。入力端子７から入力
された受信信号ａは２個のアンドゲート８ａ，８ｂ、オ
アゲート８ｃおよびインバータ８ｄからなる切換回路８
の一方の入力端子を介して例えば図１８に示した直列ｍ
段のシフトレジスタと排他的論理和回路からなるＦＳＲ
９内の先頭レジスタ４ａのデータ端子へ印加される。こ
のＦＳＲ９の出力端子から出力されるＰＮ信号ｂは比較
回路１０を構成するＥＸＯＲゲート１０ａの一方の入力
端子へ入力される。また、同時に、ＦＳＲ９から出力さ
れたＰＮ信号ｂは切換回路８の他方の入力端子へ入力さ
れる。この切換回路８は制御部１１からの切換信号ｃに
て切換制御される。
【０００７】一方、入力端子７へ入力された受信信号ａ
は切換回路８へ入力されると共に、比較回路１０のＥＸ
ＯＲゲート１０ａの他方の入力端子へ入力される。ま
た、ＦＳＲ９のクロック端子には受信信号ａからクロッ
ク抽出回路１２にて再生された、受信信号ａのビットレ
ートに対応するクロック信号が供給される。さらに、こ
の再生されたクロック信号は制御部１１内のカウンタ１
４へ印加される。
は切換回路８へ入力されると共に、比較回路１０のＥＸ
ＯＲゲート１０ａの他方の入力端子へ入力される。ま
た、ＦＳＲ９のクロック端子には受信信号ａからクロッ
ク抽出回路１２にて再生された、受信信号ａのビットレ
ートに対応するクロック信号が供給される。さらに、こ
の再生されたクロック信号は制御部１１内のカウンタ１
４へ印加される。
【０００８】比較回路１０はＰＮ信号ｂの各ビットデー
タと受信信号ａの各ビットデータとを比較して不一致の
場合に不一致検出信号ｄを出力する。比較回路１０から
出力された不一致検出信号ｄは制御部１１へ入力される
と共に誤り測定部１３へ入力される。誤り測定部１３
は、例えば入力された不一致検出信号数を計数して、誤
り率を算出する。
タと受信信号ａの各ビットデータとを比較して不一致の
場合に不一致検出信号ｄを出力する。比較回路１０から
出力された不一致検出信号ｄは制御部１１へ入力される
と共に誤り測定部１３へ入力される。誤り測定部１３
は、例えば入力された不一致検出信号数を計数して、誤
り率を算出する。
【０００９】このような構成の符号誤り検出装置３にお
ける制御部１１の動作を図２１の流れ図を用いて説明す
る。
ける制御部１１の動作を図２１の流れ図を用いて説明す
る。
【００１０】まず、ハイ（Ｈ）レベルの切換信号ｃを出
力して切換回路８を入力端子側に設定する（Ｐ１）。次
に、カウンタ１４のカウント値ＣＮを０に設定し、カウ
ント値ＣＮがｍになるのを待つ。カウント値ＣＮがｍに
なると、受信信号ａのｍビット分のデータがＦＳＲ９を
構成する直列ｍ段のシフトレジスタの各段に読込まれた
と判断する（Ｐ２）。ｍビット分のデータがＦＳＲ９へ
読込まれると、切換信号ｃをロー（Ｌ）レベルへ変更し
て、切換回路８をＦＳＲ９の出力端子側へ切り換える。
すると、ＦＳＲ９は基準となるＰＮ信号ｂを発生する自
走状態になる（Ｐ３）。同時にカウント値ＣＮを０に設
定する（Ｐ４）。
力して切換回路８を入力端子側に設定する（Ｐ１）。次
に、カウンタ１４のカウント値ＣＮを０に設定し、カウ
ント値ＣＮがｍになるのを待つ。カウント値ＣＮがｍに
なると、受信信号ａのｍビット分のデータがＦＳＲ９を
構成する直列ｍ段のシフトレジスタの各段に読込まれた
と判断する（Ｐ２）。ｍビット分のデータがＦＳＲ９へ
読込まれると、切換信号ｃをロー（Ｌ）レベルへ変更し
て、切換回路８をＦＳＲ９の出力端子側へ切り換える。
すると、ＦＳＲ９は基準となるＰＮ信号ｂを発生する自
走状態になる（Ｐ３）。同時にカウント値ＣＮを０に設
定する（Ｐ４）。
【００１１】Ｐ５にて比較回路１０から不一致検出信号
が入力されると、Ｐ１へ戻り、再度切換回路８を入力端
子側へ切り換えて受信信号ａのｍビット分のデータをＦ
ＳＲ９へ読込む。
が入力されると、Ｐ１へ戻り、再度切換回路８を入力端
子側へ切り換えて受信信号ａのｍビット分のデータをＦ
ＳＲ９へ読込む。
【００１２】Ｐ５にて不一致検出信号が入力されなけれ
ば、Ｐ６にてカウンタ１４のカウント値ＣＮがｍに達し
ていないことを確認すると、Ｐ５へ戻り、再度不一致検
出信号の有無を調べる。
ば、Ｐ６にてカウンタ１４のカウント値ＣＮがｍに達し
ていないことを確認すると、Ｐ５へ戻り、再度不一致検
出信号の有無を調べる。
【００１３】Ｐ６にてカウント値ＣＮがｍに達したこと
を確認すると、連続するｍビットのデータにおいてＦＳ
Ｒ９から出力されるＰＮ信号ｂと受信信号ａとを比較し
て不一致が検出されなかったので、この時点で、ＦＳＲ
９から出力されるＰＮ信号ｂの受信信号ａに対する同期
が確立したと判断する。
を確認すると、連続するｍビットのデータにおいてＦＳ
Ｒ９から出力されるＰＮ信号ｂと受信信号ａとを比較し
て不一致が検出されなかったので、この時点で、ＦＳＲ
９から出力されるＰＮ信号ｂの受信信号ａに対する同期
が確立したと判断する。
【００１４】同期が確立するとＰ７にて受信信号ａに対
する符号誤り検出を開始する。すなわち、誤り測定部１
３に対して誤り測定指令を出力して、比較回路１０から
出力される不一致検出信号数を一定時間計数してビット
誤り率を算出する。
する符号誤り検出を開始する。すなわち、誤り測定部１
３に対して誤り測定指令を出力して、比較回路１０から
出力される不一致検出信号数を一定時間計数してビット
誤り率を算出する。
【００１５】
【発明が解決しようとする課題】図１７に示す被試験シ
ステム１の規格や種類によっては、図２２に示すよう
に、例えば一定期間ＴB だけ信号を送出し、次の一定期
間ＴC は休止することを繰返すバーストフレーム伝送方
式が採用される場合がある。したがって、この場合、休
止期間ＴC は符号誤り検出装置３においては受信信号ａ
が途絶えることになる。したがって、ＰＮ信号を用いて
このバーストフレーム伝送方式における符号誤りを測定
するときに、各バーストフレーム毎にパターン同期を取
り直すことが必要となる場合がある。
ステム１の規格や種類によっては、図２２に示すよう
に、例えば一定期間ＴB だけ信号を送出し、次の一定期
間ＴC は休止することを繰返すバーストフレーム伝送方
式が採用される場合がある。したがって、この場合、休
止期間ＴC は符号誤り検出装置３においては受信信号ａ
が途絶えることになる。したがって、ＰＮ信号を用いて
このバーストフレーム伝送方式における符号誤りを測定
するときに、各バーストフレーム毎にパターン同期を取
り直すことが必要となる場合がある。
【００１６】バーストフレームの先頭から受信信号ａと
ＰＮ信号ｂとの間における同期が確立するまでに要する
期間ＴA は、前述したＦＳＲ９の段数ｍに対して、最低
でも２ｍビット必要とし、かつ符号誤りの発生状況に応
じてその長さが変動する。
ＰＮ信号ｂとの間における同期が確立するまでに要する
期間ＴA は、前述したＦＳＲ９の段数ｍに対して、最低
でも２ｍビット必要とし、かつ符号誤りの発生状況に応
じてその長さが変動する。
【００１７】従来の符号誤り検出装置では、バーストフ
レームの最終ビット受信までの間にはＰＮ信号の同期が
確立することは前提としても、バーストフレームの先頭
からＰＮ信号の同期が確立するまでの期間ＴA の受信信
号ａに含まれる符号誤りを正しく検出できない欠点があ
る。したがって、実際の誤り測定期間ＴM が短縮され
る。この同期確立までの期間ＴA はバーストフレーム期
間ＴB （280 ビット）に比べて無視できない値であり、
例えばバーストフレーム全体の符号誤り率を測定しよう
とした場合、正しい測定結果が得られない。
レームの最終ビット受信までの間にはＰＮ信号の同期が
確立することは前提としても、バーストフレームの先頭
からＰＮ信号の同期が確立するまでの期間ＴA の受信信
号ａに含まれる符号誤りを正しく検出できない欠点があ
る。したがって、実際の誤り測定期間ＴM が短縮され
る。この同期確立までの期間ＴA はバーストフレーム期
間ＴB （280 ビット）に比べて無視できない値であり、
例えばバーストフレーム全体の符号誤り率を測定しよう
とした場合、正しい測定結果が得られない。
【００１８】本発明はこのような事情に鑑みてなされた
ものであり、同期確立時点におけるＦＳＲから出力され
るＰＮ信号に対して、受信信号の入力時点まで遡及した
遅延ＰＮ信号をＦＳＲの各レジスタから出力される単位
ＰＮ信号から作成するための論理和回路および逆順ＦＳ
Ｒと、ＰＮ信号の受信信号に対する同期が確立するまで
の期間にこの受信信号を遅延させておくＦＩＦＯ型シフ
トレジスを設けることによって、同期確立までに入力さ
れた受信信号の各ビットデータに対しても確実に誤り検
出を実施でき、たとえ受信信号の継続時間が短かったと
してもこの受信信号に対する誤り検出精度を向上できる
符号誤り検出装置を提供することを目的とする。
ものであり、同期確立時点におけるＦＳＲから出力され
るＰＮ信号に対して、受信信号の入力時点まで遡及した
遅延ＰＮ信号をＦＳＲの各レジスタから出力される単位
ＰＮ信号から作成するための論理和回路および逆順ＦＳ
Ｒと、ＰＮ信号の受信信号に対する同期が確立するまで
の期間にこの受信信号を遅延させておくＦＩＦＯ型シフ
トレジスを設けることによって、同期確立までに入力さ
れた受信信号の各ビットデータに対しても確実に誤り検
出を実施でき、たとえ受信信号の継続時間が短かったと
してもこの受信信号に対する誤り検出精度を向上できる
符号誤り検出装置を提供することを目的とする。
【００１９】
【課題を解決するための手段】上記課題を解消するため
に請求項１の本発明は、バーストフレームに組込まれた
状態で入力されたＭ系列の（２m −１）周期を有する受
信信号の連続するｍ個の各ビットデータを切換回路を介
してｍ段構成の正順ＦＳＲの各レジスタに取込んだ後、
切換回路を動作させて正順ＦＳＲの入出力間を接続して
この正順ＦＳＲを自走状態にし、この正順ＦＳＲから出
力されるＰＮ信号の各ビットデータと受信信号の各ビッ
トデータとが一致するか否かを順次比較して、一致ビッ
トがｍ個連続するとＰＮ信号の受信信号に対する同期が
確立したと判断して、その後受信信号の符号誤りを検出
する符号誤り検出装置において、受信信号の各ビットデ
ータを順次記憶し、同期確立に応動して記憶したビット
データを順次出力する可変長のＦＩＦＯ型シフトレジス
タと、正順ＦＳＲのｍ個の各レジスタから出力される各
単位ＰＮ信号の出力路に介挿された信号選択回路と、こ
の信号選択回路にて選択された単位ＰＮ信号どうしの排
他的論理和を算出して、正順ＦＳＲのＰＮ信号に対して
受信信号入力から同期確立までの所要ビット数だけ遅延
した遅延ＰＮ信号を出力する排他的論理和回路と、構成
段数で定まる各初期値が各レジスタに設定され、受信信
号の入力開始から同期確立までの期間のみ動作し、動作
停止状態の各レジスタの値を信号選択回路へ各単位ＰＮ
信号に対する各選択信号として出力するｍ段構成の逆順
ＦＳＲと、同期確立後に排他的論理和回路から出力され
る遅延ＰＮ信号とＦＩＦＯ型シフトレジスタにて遅延さ
れた受信信号との各ビットデータを比較して不一致のと
き不一致検出信号を出力する比較回路とを備えたもので
ある。
に請求項１の本発明は、バーストフレームに組込まれた
状態で入力されたＭ系列の（２m −１）周期を有する受
信信号の連続するｍ個の各ビットデータを切換回路を介
してｍ段構成の正順ＦＳＲの各レジスタに取込んだ後、
切換回路を動作させて正順ＦＳＲの入出力間を接続して
この正順ＦＳＲを自走状態にし、この正順ＦＳＲから出
力されるＰＮ信号の各ビットデータと受信信号の各ビッ
トデータとが一致するか否かを順次比較して、一致ビッ
トがｍ個連続するとＰＮ信号の受信信号に対する同期が
確立したと判断して、その後受信信号の符号誤りを検出
する符号誤り検出装置において、受信信号の各ビットデ
ータを順次記憶し、同期確立に応動して記憶したビット
データを順次出力する可変長のＦＩＦＯ型シフトレジス
タと、正順ＦＳＲのｍ個の各レジスタから出力される各
単位ＰＮ信号の出力路に介挿された信号選択回路と、こ
の信号選択回路にて選択された単位ＰＮ信号どうしの排
他的論理和を算出して、正順ＦＳＲのＰＮ信号に対して
受信信号入力から同期確立までの所要ビット数だけ遅延
した遅延ＰＮ信号を出力する排他的論理和回路と、構成
段数で定まる各初期値が各レジスタに設定され、受信信
号の入力開始から同期確立までの期間のみ動作し、動作
停止状態の各レジスタの値を信号選択回路へ各単位ＰＮ
信号に対する各選択信号として出力するｍ段構成の逆順
ＦＳＲと、同期確立後に排他的論理和回路から出力され
る遅延ＰＮ信号とＦＩＦＯ型シフトレジスタにて遅延さ
れた受信信号との各ビットデータを比較して不一致のと
き不一致検出信号を出力する比較回路とを備えたもので
ある。
【００２０】また、請求項２の発明においては、上述し
た請求項１の発明の符号誤り検出装置におけるＦＩＦＯ
型シフトレジスタおよび比較回路をそれぞれ２組設け、
さらに、同期確立後に排他的論理和回路から出力される
遅延ＰＮ信号の各ビットデータをバーストフレーム毎に
交互に取込んでそれぞれ出力する一対の補助ＦＳＲ、お
よび一対の比較回路を設けている。そして、これらを各
バーストフム毎に交互に切換えて使用するように構成し
ている。
た請求項１の発明の符号誤り検出装置におけるＦＩＦＯ
型シフトレジスタおよび比較回路をそれぞれ２組設け、
さらに、同期確立後に排他的論理和回路から出力される
遅延ＰＮ信号の各ビットデータをバーストフレーム毎に
交互に取込んでそれぞれ出力する一対の補助ＦＳＲ、お
よび一対の比較回路を設けている。そして、これらを各
バーストフム毎に交互に切換えて使用するように構成し
ている。
【００２１】さらに、請求項３の発明においては、前述
した請求項１の発明の符号誤り検出装置におけるＦＩＦ
Ｏ型シフトレジスタを可変長でなくバーストフレームの
１フレーム分だけ遅延させる固定長のシフトレジスタと
している。さらに、同期確立後に排他的論理和回路から
出力される遅延ＰＮ信号の各ビットデータをバーストフ
レーム毎に交互にそれぞれｍ個取込んで動作停止する一
対のシフトレジスタと、１周期遅れのバーストフレーム
毎に交互に各シフトレジスタの各レジスタのビットデー
タを自己のレジスタに取込んで遅延ＰＮ信号を出力する
１個の補助ＦＳＲとを備え、前記比較回路でもって、補
助ＦＳＲの遅延ＰＮ信号とＦＩＦＯ型シフトレジスタに
て遅延された受信信号との各ビットデータを比較して不
一致のとき不一致検出信号を出力するように構成してい
る。
した請求項１の発明の符号誤り検出装置におけるＦＩＦ
Ｏ型シフトレジスタを可変長でなくバーストフレームの
１フレーム分だけ遅延させる固定長のシフトレジスタと
している。さらに、同期確立後に排他的論理和回路から
出力される遅延ＰＮ信号の各ビットデータをバーストフ
レーム毎に交互にそれぞれｍ個取込んで動作停止する一
対のシフトレジスタと、１周期遅れのバーストフレーム
毎に交互に各シフトレジスタの各レジスタのビットデー
タを自己のレジスタに取込んで遅延ＰＮ信号を出力する
１個の補助ＦＳＲとを備え、前記比較回路でもって、補
助ＦＳＲの遅延ＰＮ信号とＦＩＦＯ型シフトレジスタに
て遅延された受信信号との各ビットデータを比較して不
一致のとき不一致検出信号を出力するように構成してい
る。
【００２２】
【作用】まず、正順ＦＳＲと逆順ＦＳＲとの関係を説明
する。正順ＦＳＲはバーストフレームに組込まれて入力
される受信信号のＰＮ信号と同一周期（２m −１）を有
する同一系列のＰＮ信号、すなわち正順ＰＮ信号を出力
するＦＳＲである。一方、逆順ＦＳＲは正順ＰＮ信号と
同一周期（２m −１）を有するが、逆系列のＰＮ信号、
すなわち逆順ＰＮ信号を出力するＦＳＲである。具体的
には、前述した図１９と等価な図７（ａ）のＦＳＲを正
順ＦＳＲとすると、図７（ｂ）で示すＦＳＲが逆順ＦＳ
Ｒとなり、ＥＸＯＲゲートの接続位置が対称位置とな
る。
する。正順ＦＳＲはバーストフレームに組込まれて入力
される受信信号のＰＮ信号と同一周期（２m −１）を有
する同一系列のＰＮ信号、すなわち正順ＰＮ信号を出力
するＦＳＲである。一方、逆順ＦＳＲは正順ＰＮ信号と
同一周期（２m −１）を有するが、逆系列のＰＮ信号、
すなわち逆順ＰＮ信号を出力するＦＳＲである。具体的
には、前述した図１９と等価な図７（ａ）のＦＳＲを正
順ＦＳＲとすると、図７（ｂ）で示すＦＳＲが逆順ＦＳ
Ｒとなり、ＥＸＯＲゲートの接続位置が対称位置とな
る。
【００２３】次に、信号選択回路と排他的論理和回路と
逆順ＦＳＲとを用いて、正順ＦＳＲから出力されるＰＮ
信号に対して受信信号入力から同期確立までの所要ビッ
ト数前のＰＮ信号、すなわち受信信号入力時点まで遡及
する遅延ＰＮ信号を生成できる理由を説明する。
逆順ＦＳＲとを用いて、正順ＦＳＲから出力されるＰＮ
信号に対して受信信号入力から同期確立までの所要ビッ
ト数前のＰＮ信号、すなわち受信信号入力時点まで遡及
する遅延ＰＮ信号を生成できる理由を説明する。
【００２４】一般に、図６に示すように、ｍ個のレジス
タ４1 ，４2 ，４3 ，…，４m からなるＦＳＲ６におい
ては、一つのＥＸＯＲゲートの出力信号をこのＦＳＲ６
から出力されるＰＮ信号ＰＮ0 としている。しかし、各
レジスタから取出される各信号もＰＮ信号である。そし
て、各レジスタから取出される各ＰＮ信号を単位ＰＮ信
号とすると、任意のレジスタ４i から取出される単位Ｐ
Ｎ信号ＰＮi は、一つ前のレジスタ４i-1 から取出され
る単位ＰＮ信号ＰＮi-1 に比較して１ビット先の（進ん
だ）単位ＰＮ信号である。すなわち、各レジスタ４1 ，
４2 ，４3 ，…，４m-1 から出力される各単位ＰＮ信号
ＰＮ1 ，ＰＮ2 ，ＰＮ3 ，…，ＰＮm-1は（２m −１）
のビット周期とビットパターンは等しいがビット位相が
互いに異なる単位ＰＮ信号となる。
タ４1 ，４2 ，４3 ，…，４m からなるＦＳＲ６におい
ては、一つのＥＸＯＲゲートの出力信号をこのＦＳＲ６
から出力されるＰＮ信号ＰＮ0 としている。しかし、各
レジスタから取出される各信号もＰＮ信号である。そし
て、各レジスタから取出される各ＰＮ信号を単位ＰＮ信
号とすると、任意のレジスタ４i から取出される単位Ｐ
Ｎ信号ＰＮi は、一つ前のレジスタ４i-1 から取出され
る単位ＰＮ信号ＰＮi-1 に比較して１ビット先の（進ん
だ）単位ＰＮ信号である。すなわち、各レジスタ４1 ，
４2 ，４3 ，…，４m-1 から出力される各単位ＰＮ信号
ＰＮ1 ，ＰＮ2 ，ＰＮ3 ，…，ＰＮm-1は（２m −１）
のビット周期とビットパターンは等しいがビット位相が
互いに異なる単位ＰＮ信号となる。
【００２５】そして、図６に示すように、各単位ＰＮ信
号に対してＥＸＯＲゲート４ｅを介して信号合成された
各ＰＮ信号ＰＮe1，ＰＮe2，ＰＮe3，……もそれぞれ前
記ＰＮ信号ＰＮ0 に対して所定ビットだけ位相がずれた
ＰＮ信号となる。このように、各レジスタ４1 ，４2 ，
４3 ，…，４m から出力される各単位ＰＮ信号ＰＮ1，
ＰＮ2 ，ＰＮ3 ，…，ＰＮm をそのまま、または一つの
ＥＸＯＲゲート４ｅ、または複数のＥＸＯＲゲート４ｅ
でもって信号構成することによって、種々のビット数だ
けビット位相がずれたＰＮ信号を作成することが可能と
なる。すなわち、互いにビット位相がずれた（２m −
１）個のＰＮ信号が得られる。
号に対してＥＸＯＲゲート４ｅを介して信号合成された
各ＰＮ信号ＰＮe1，ＰＮe2，ＰＮe3，……もそれぞれ前
記ＰＮ信号ＰＮ0 に対して所定ビットだけ位相がずれた
ＰＮ信号となる。このように、各レジスタ４1 ，４2 ，
４3 ，…，４m から出力される各単位ＰＮ信号ＰＮ1，
ＰＮ2 ，ＰＮ3 ，…，ＰＮm をそのまま、または一つの
ＥＸＯＲゲート４ｅ、または複数のＥＸＯＲゲート４ｅ
でもって信号構成することによって、種々のビット数だ
けビット位相がずれたＰＮ信号を作成することが可能と
なる。すなわち、互いにビット位相がずれた（２m −
１）個のＰＮ信号が得られる。
【００２６】このことは、逆に、任意のビット数、すな
わち受信信号の入力開始時点からこの受信信号に対する
同期確立までに費やされたビット数ｎだけビット位相が
異なるＰＮ信号を得るには、どのレジスタの単位ＰＮ信
号とどのレジスタの単位ＰＮ信号を使用して幾つのＥＸ
ＯＲゲート４ｅを用いれば良いかが一義的に定まる。よ
って、信号選択回路でもって必要とするシフトレジスタ
の単位ＰＮ信号を選択して、排他論理和回路でもって信
号合成すれば、目的とするｎビット位相だけ前のＰＮ信
号、すなわち受信信号入力時点まで遡及する遅延ＰＮ信
号が得られる。そして、本願発明において、ｎビット前
のＰＮ信号を得るために正順ＦＳＲから出力されるｍ個
の単位ＰＮ信号のうちどの単位ＰＮ信号を選択すればよ
いかを逆順ＦＳＲを用いて設定できる理由を５段構成
（ｍ＝５）の正順ＦＳＲおよび逆順ＦＳＲを用いて説明
する。
わち受信信号の入力開始時点からこの受信信号に対する
同期確立までに費やされたビット数ｎだけビット位相が
異なるＰＮ信号を得るには、どのレジスタの単位ＰＮ信
号とどのレジスタの単位ＰＮ信号を使用して幾つのＥＸ
ＯＲゲート４ｅを用いれば良いかが一義的に定まる。よ
って、信号選択回路でもって必要とするシフトレジスタ
の単位ＰＮ信号を選択して、排他論理和回路でもって信
号合成すれば、目的とするｎビット位相だけ前のＰＮ信
号、すなわち受信信号入力時点まで遡及する遅延ＰＮ信
号が得られる。そして、本願発明において、ｎビット前
のＰＮ信号を得るために正順ＦＳＲから出力されるｍ個
の単位ＰＮ信号のうちどの単位ＰＮ信号を選択すればよ
いかを逆順ＦＳＲを用いて設定できる理由を５段構成
（ｍ＝５）の正順ＦＳＲおよび逆順ＦＳＲを用いて説明
する。
【００２７】図７（ａ）は正順ＦＳＲであり、図７
（ｂ）は逆順ＦＳＲである。それぞれ各レジスタＲ1 ，
Ｒ2 ，Ｒ3 ，Ｒ4 ，Ｒ5 から出力される単位ＰＮ信号を
それぞれＣ1 ，Ｃ2 ，…，Ｃ5 およびＳ1 ，Ｓ2 ．…，
Ｓ5 とする。そして、逆順ＦＳＲの各レドスタＲ1 ，Ｒ
2 ，Ｒ3 ，Ｒ4 ，Ｒ5 には、それぞれ初期値Ａ1 ，
Ａ2 ，Ａ3 ，Ａ4 ，Ａ5 が設定可能である。具体的には
１，０，０，０，０と設定される。
（ｂ）は逆順ＦＳＲである。それぞれ各レジスタＲ1 ，
Ｒ2 ，Ｒ3 ，Ｒ4 ，Ｒ5 から出力される単位ＰＮ信号を
それぞれＣ1 ，Ｃ2 ，…，Ｃ5 およびＳ1 ，Ｓ2 ．…，
Ｓ5 とする。そして、逆順ＦＳＲの各レドスタＲ1 ，Ｒ
2 ，Ｒ3 ，Ｒ4 ，Ｒ5 には、それぞれ初期値Ａ1 ，
Ａ2 ，Ａ3 ，Ａ4 ，Ａ5 が設定可能である。具体的には
１，０，０，０，０と設定される。
【００２８】正順ＦＳＲから出力されるＰＮ信号は（２
5 −１）＝３１の周期で変化するので、０番から３０番
までの全てのクロック周期における各レジスタＲ1 〜Ｒ
5 の各単位ＰＮ信号の値は図８に示すように変化する。
5 −１）＝３１の周期で変化するので、０番から３０番
までの全てのクロック周期における各レジスタＲ1 〜Ｒ
5 の各単位ＰＮ信号の値は図８に示すように変化する。
【００２９】同様に、逆順ＦＳＲにおいて全ての０番か
ら３０番までの各クロック周期における各レジスタＲ1
〜Ｒ5 の各単位ＰＮ信号の値は、各初期値が１，０，
０，０，０と設定されているので、図９に示すように変
化する。
ら３０番までの各クロック周期における各レジスタＲ1
〜Ｒ5 の各単位ＰＮ信号の値は、各初期値が１，０，
０，０，０と設定されているので、図９に示すように変
化する。
【００３０】ここで、正順ＦＳＲから出力されるＰＮ信
号（単位ＰＮ信号Ｃ1 ）の１周期内において同一パータ
ン値を有しない任意の５（＝ｍ）個の出力パターン［０
１０００］を考える。この出力パータンは図８における
１２クロック番号から１６クロック番号に存在する。
号（単位ＰＮ信号Ｃ1 ）の１周期内において同一パータ
ン値を有しない任意の５（＝ｍ）個の出力パターン［０
１０００］を考える。この出力パータンは図８における
１２クロック番号から１６クロック番号に存在する。
【００３１】そして、この出力パターン［０１０００］
に対する７ビット前、すなわち５クロック番号から９ク
ロック番号に存在する出力パータン［１０１１１］を、
１２クロック番号の時間において再現することを考え
る。
に対する７ビット前、すなわち５クロック番号から９ク
ロック番号に存在する出力パータン［１０１１１］を、
１２クロック番号の時間において再現することを考え
る。
【００３２】すなわち、逆順ＦＳＲにおける図９の７ク
ロック番号における各レジスタの各単位ＰＮ信号Ｓ1 〜
Ｓ5 の各値である［１００１０］が得られる。この［１
０１１０］の各値は信号選択回路における正順ＦＳＲの
各単位ＰＮ信号Ｃ1 〜Ｃ5 の各信号値を選択することに
なる。よって、図８において、各単位ＰＮ信号Ｃ1 ，Ｃ
3 ，Ｃ4 が選択される。
ロック番号における各レジスタの各単位ＰＮ信号Ｓ1 〜
Ｓ5 の各値である［１００１０］が得られる。この［１
０１１０］の各値は信号選択回路における正順ＦＳＲの
各単位ＰＮ信号Ｃ1 〜Ｃ5 の各信号値を選択することに
なる。よって、図８において、各単位ＰＮ信号Ｃ1 ，Ｃ
3 ，Ｃ4 が選択される。
【００３３】したがって、図８における１２クロック番
号から１６クロック番号に存在する各単位ＰＮ信号
Ｃ1 ，Ｃ3 ，Ｃ4 の出力パターンは図８から下記のよう
になる。 Ｃ1 ＝０１０００ Ｃ3 ＝０１０１０ Ｃ4 ＝１０１０１ したがって、これらの各クロック番号における排他的論
理和を排他的論理和回路で演算すると、［１０１１１］
となり、図８における点線で囲った７ビット前の出力パ
ターンが得られることになる。
号から１６クロック番号に存在する各単位ＰＮ信号
Ｃ1 ，Ｃ3 ，Ｃ4 の出力パターンは図８から下記のよう
になる。 Ｃ1 ＝０１０００ Ｃ3 ＝０１０１０ Ｃ4 ＝１０１０１ したがって、これらの各クロック番号における排他的論
理和を排他的論理和回路で演算すると、［１０１１１］
となり、図８における点線で囲った７ビット前の出力パ
ターンが得られることになる。
【００３４】よって、逆順ＦＳＲの動作を動作開始から
７ビット目で停止すれば、排他的論理和回路から、正順
ＦＳＲから出力されるＰＮ信号に対して７ビット前の出
力パターンが遅延ＰＮ信号として継続して出力される。
７ビット目で停止すれば、排他的論理和回路から、正順
ＦＳＲから出力されるＰＮ信号に対して７ビット前の出
力パターンが遅延ＰＮ信号として継続して出力される。
【００３５】よって、逆順ＦＳＲを受信信号の入力に同
期して起動させ、正順ＦＳＲから出力されるＰＮ信号が
受信信号に対して同期確立した時点でこの逆順ＦＳＲの
動作を停止させれば、同期確立まで費やしたビット数だ
け遅延した、すなわち受信信号の入力時点まで遡及する
遅延ＰＮ信号が得られることになる。
期して起動させ、正順ＦＳＲから出力されるＰＮ信号が
受信信号に対して同期確立した時点でこの逆順ＦＳＲの
動作を停止させれば、同期確立まで費やしたビット数だ
け遅延した、すなわち受信信号の入力時点まで遡及する
遅延ＰＮ信号が得られることになる。
【００３６】なお、５段構成のＦＳＲの場合における初
期値は［１００００］であるが、他の段数のＦＳＲにお
ける上述した条件を満足する初期値はその段数によって
一義的に定まる。よって、ｍ段構成のＦＳＲにおける初
期値［Ａ1 ，…，Ａm ］も一義的に定まる。
期値は［１００００］であるが、他の段数のＦＳＲにお
ける上述した条件を満足する初期値はその段数によって
一義的に定まる。よって、ｍ段構成のＦＳＲにおける初
期値［Ａ1 ，…，Ａm ］も一義的に定まる。
【００３７】このような機能の信号選択回路と排他論理
和回路と逆順ＦＳＲを有した符号誤り検出装置におい
て、入力される受信信号の各ビットデータは切換回路を
介して正順ＦＳＲの各レジスタへ順次格納されると共
に、可変長のＦＩＦＯ（先入れ先出し）型シフトレジス
タの各レジスタに順次格納されていく。そして、正順Ｆ
ＳＲから出力されるＰＮ信号の受信信号に対する同期が
受信信号の入力開始からｎビット目に確立する。同期が
確立すると可変長のＦＩＦＯ型シフトレジスタの各レジ
スタに記憶された受信信号の各ビットデータが出力開始
される。すなわち、受信信号はｎビット分だけ遅延され
る。
和回路と逆順ＦＳＲを有した符号誤り検出装置におい
て、入力される受信信号の各ビットデータは切換回路を
介して正順ＦＳＲの各レジスタへ順次格納されると共
に、可変長のＦＩＦＯ（先入れ先出し）型シフトレジス
タの各レジスタに順次格納されていく。そして、正順Ｆ
ＳＲから出力されるＰＮ信号の受信信号に対する同期が
受信信号の入力開始からｎビット目に確立する。同期が
確立すると可変長のＦＩＦＯ型シフトレジスタの各レジ
スタに記憶された受信信号の各ビットデータが出力開始
される。すなわち、受信信号はｎビット分だけ遅延され
る。
【００３８】また、同期確立すると、前述したように、
排他的論理和回路は予め信号選択回路および逆順ＦＳＲ
にて設定されたｎビット数前における遅延ＰＮ信号を出
力する。その結果、同期確立後に排他的論理和回路から
出力される遅延ＰＮ信号はＦＩＦＯ型シフトレジスタか
ら出力されている受信信号に同期する。
排他的論理和回路は予め信号選択回路および逆順ＦＳＲ
にて設定されたｎビット数前における遅延ＰＮ信号を出
力する。その結果、同期確立後に排他的論理和回路から
出力される遅延ＰＮ信号はＦＩＦＯ型シフトレジスタか
ら出力されている受信信号に同期する。
【００３９】よって、受信信号の先頭ビットデータがＦ
ＩＦＯ型シフトレジスタから出力される時刻から、この
遅延された受信信号の各ビットデータと同期確立後に信
号選択回路と逆順ＦＳＲと排他的論理和回路とで生成さ
れた遅延ＰＮ信号の各ビットデータとを比較することに
よって、同期確立以前に入力され受信信号の符号誤り測
定が実施される。
ＩＦＯ型シフトレジスタから出力される時刻から、この
遅延された受信信号の各ビットデータと同期確立後に信
号選択回路と逆順ＦＳＲと排他的論理和回路とで生成さ
れた遅延ＰＮ信号の各ビットデータとを比較することに
よって、同期確立以前に入力され受信信号の符号誤り測
定が実施される。
【００４０】また、別の発明においては、排他的論理和
回路から出力される遅延ＰＮ信号のデータをバーストフ
レーム毎に交互に前記同期検出用の正順ＦＳＲと同一構
成のｍ段の各補助ＦＳＲへ入力している。そして、この
各補助ＦＳＲから各遅延ＰＮ信号を出力させて、やはり
バーストフレーム毎に交互に受信信号をｎビット分遅延
させる各ＦＩＦＯ型シフトレジスタから出力されている
各受信信号とそれぞれ比較対照して符号誤りを検出して
いる。
回路から出力される遅延ＰＮ信号のデータをバーストフ
レーム毎に交互に前記同期検出用の正順ＦＳＲと同一構
成のｍ段の各補助ＦＳＲへ入力している。そして、この
各補助ＦＳＲから各遅延ＰＮ信号を出力させて、やはり
バーストフレーム毎に交互に受信信号をｎビット分遅延
させる各ＦＩＦＯ型シフトレジスタから出力されている
各受信信号とそれぞれ比較対照して符号誤りを検出して
いる。
【００４１】各補助ＦＳＲはバーストフレーム毎に交互
に排他的論理和回路からデータを取込んで、自走状態に
移行させることが可能となる。よって、たとえ休止期間
ＴC がバースト期間ＴB より短かったとしても、受信信
号における１バーストフレーム分のビットデータに対し
て必ず符号誤り検出が実行される。
に排他的論理和回路からデータを取込んで、自走状態に
移行させることが可能となる。よって、たとえ休止期間
ＴC がバースト期間ＴB より短かったとしても、受信信
号における１バーストフレーム分のビットデータに対し
て必ず符号誤り検出が実行される。
【００４２】さらに、別の発明においては、排他的論理
和回路から出力される遅延ＰＮ信号のデータを各シフト
レジスタにバーストフレーム毎に交互に記憶し、１周期
遅れたバーストフレーム毎に交互に補助ＦＳＲに取込ん
で遅延ＰＮ信号を出力する。そして、このバーストフレ
ームの１フレーム分遅延した遅延ＰＮ信号と固定長のＦ
ＩＦＯ型シフトレジスタによってバーストフレームの１
フレーム分遅延された受信信号と比較対照される。
和回路から出力される遅延ＰＮ信号のデータを各シフト
レジスタにバーストフレーム毎に交互に記憶し、１周期
遅れたバーストフレーム毎に交互に補助ＦＳＲに取込ん
で遅延ＰＮ信号を出力する。そして、このバーストフレ
ームの１フレーム分遅延した遅延ＰＮ信号と固定長のＦ
ＩＦＯ型シフトレジスタによってバーストフレームの１
フレーム分遅延された受信信号と比較対照される。
【００４３】
【実施例】以下本発明の一実施例を図面を用いて説明す
る。
る。
【００４４】図１は実施例の符号誤り検出装置の概略構
成を示すブロック図である。図２０に示す従来の符号誤
り検出装置と同一部分には同一符号が付してある。
成を示すブロック図である。図２０に示す従来の符号誤
り検出装置と同一部分には同一符号が付してある。
【００４５】図１７に示す被試験システム１から出力さ
れて入力端子７へ入力される受信信号ａは、例えば図１
１に示すように、Ｎビットからなるバースト期間ＴB と
休止期間ＴC とを有するバーストフレーム伝送方式にお
ける期間ＴF のバーストフレームに組込まれている。そ
して、この受信信号ａはＭ系列のビット周期（２m −
１）を有するＰＮ信号である。
れて入力端子７へ入力される受信信号ａは、例えば図１
１に示すように、Ｎビットからなるバースト期間ＴB と
休止期間ＴC とを有するバーストフレーム伝送方式にお
ける期間ＴF のバーストフレームに組込まれている。そ
して、この受信信号ａはＭ系列のビット周期（２m −
１）を有するＰＮ信号である。
【００４６】入力端子７から入力された受信信号ａは２
個のアンドゲート８ａ，８ｂ、オアゲート８ｃおよびイ
ンバータ８ｄからなる切換回路８の一方の入力端子を介
して、例えば図１８に示した直列ｍ段のシフトレジスタ
と排他的論理和回路とからなるｍ段構成の正順ＦＳＲ９
ａ内の先頭レジスタ４ａのデータ端子へ印加される。こ
の正順ＦＳＲ９ａの出力端子から出力されるＰＮ信号ｂ
は同期検出用の比較回路１０を構成するＥＸＯＲゲート
１０ａの一方の入力端子へ入力される。また、正順ＦＳ
Ｒ９ａから出力されたＰＮ信号ｂは切換回路８の他方の
入力端子へ入力される。この切換回路８は制御部１５か
らの切換信号ｃにて切換制御される。
個のアンドゲート８ａ，８ｂ、オアゲート８ｃおよびイ
ンバータ８ｄからなる切換回路８の一方の入力端子を介
して、例えば図１８に示した直列ｍ段のシフトレジスタ
と排他的論理和回路とからなるｍ段構成の正順ＦＳＲ９
ａ内の先頭レジスタ４ａのデータ端子へ印加される。こ
の正順ＦＳＲ９ａの出力端子から出力されるＰＮ信号ｂ
は同期検出用の比較回路１０を構成するＥＸＯＲゲート
１０ａの一方の入力端子へ入力される。また、正順ＦＳ
Ｒ９ａから出力されたＰＮ信号ｂは切換回路８の他方の
入力端子へ入力される。この切換回路８は制御部１５か
らの切換信号ｃにて切換制御される。
【００４７】一方、入力端子７へ入力された受信信号ａ
は切換回路８へ入力されると共に、比較回路１０のＥＸ
ＯＲゲート１０ａの他方の入力端子へ入力される。ま
た、比較回路１０は正順ＦＳＲ９ａから出力されたＰＮ
信号ｂの各ビットデータと受信信号ａの各ビットデータ
とを比較して不一致の場合に不一致検出信号ｄを制御部
１５へ出力する。また、入力端子７から入力されたバー
ストフレームに組込まれた受信信号ａの開始および終了
位置を示すバーストゲート信号ｃ1 が制御部１５と、可
変長のＦＩＦＯ型シフトレジスタ２１へ入力される。
は切換回路８へ入力されると共に、比較回路１０のＥＸ
ＯＲゲート１０ａの他方の入力端子へ入力される。ま
た、比較回路１０は正順ＦＳＲ９ａから出力されたＰＮ
信号ｂの各ビットデータと受信信号ａの各ビットデータ
とを比較して不一致の場合に不一致検出信号ｄを制御部
１５へ出力する。また、入力端子７から入力されたバー
ストフレームに組込まれた受信信号ａの開始および終了
位置を示すバーストゲート信号ｃ1 が制御部１５と、可
変長のＦＩＦＯ型シフトレジスタ２１へ入力される。
【００４８】正順ＦＳＲ９ａのクロック端子には受信信
号ａからクロック抽出回路１２にて再生された、受信信
号ａのビットレートに対応するクロック信号ｈが供給さ
れる。この再生されたクロック信号ｈは制御部１５内の
各カウンタ１６ａ，１６ｂへも印加される。したがっ
て、各カウンタ１６ａ，１６ｂは受信信号ａのビット数
を計数する。また再生されたクロック信号ｈは可変長の
ＦＩＦＯ型シフトレジスタ２１およびアンドゲート２７
を介して逆順ＦＳＲ２６へ入力される。
号ａからクロック抽出回路１２にて再生された、受信信
号ａのビットレートに対応するクロック信号ｈが供給さ
れる。この再生されたクロック信号ｈは制御部１５内の
各カウンタ１６ａ，１６ｂへも印加される。したがっ
て、各カウンタ１６ａ，１６ｂは受信信号ａのビット数
を計数する。また再生されたクロック信号ｈは可変長の
ＦＩＦＯ型シフトレジスタ２１およびアンドゲート２７
を介して逆順ＦＳＲ２６へ入力される。
【００４９】また、正順ＦＳＲ９ａのｍ個の各レジスタ
から出力される各単位ＰＮ信号ｇ1 ，ｇ2 ，…ｇm はゲ
ート回路１８へ入力される。ゲート回路１８は、図５に
示すように、信号選択回路２４と排他的論理和回路２５
とで構成されている。そして、各レジスタから出力され
る各単位ＰＮ信号ｇ1 ，ｇ2 ，…ｇm は信号選択回路２
４内の各アンドゲート２４ａの一方の入力端子を介して
排他的論理和回路２５へ入力される。
から出力される各単位ＰＮ信号ｇ1 ，ｇ2 ，…ｇm はゲ
ート回路１８へ入力される。ゲート回路１８は、図５に
示すように、信号選択回路２４と排他的論理和回路２５
とで構成されている。そして、各レジスタから出力され
る各単位ＰＮ信号ｇ1 ，ｇ2 ，…ｇm は信号選択回路２
４内の各アンドゲート２４ａの一方の入力端子を介して
排他的論理和回路２５へ入力される。
【００５０】各アンドゲート２４ａの他方の入力端子に
はｍ段構成の逆順ＦＳＲ２６からそれぞれ選択信号
Ｓ1 ，Ｓ2 ，Ｓ3 ，…，Ｓm-1 ，Ｓm が入力される。逆
順ＦＳＲ２６は図２に示すように、ｍ個のレジスタ２６
ａと各レジスタ相互間に介挿された１個以上のＥＸＯＲ
ゲート２６ｂと、各レジスタ２６ａに与える各初期値Ａ
1 ，Ａ2 ，…，Ａm を記憶するｍ個の初期値メモリ２６
ｃ、および前記バーストゲート信号ｃ1 の入力に応動し
て、各初期値メモリ２６ｃに記憶されている各初期値を
各レジスタ２６ａに設定するためのｍ個の切換スイッチ
２６ｄとで構成されている。
はｍ段構成の逆順ＦＳＲ２６からそれぞれ選択信号
Ｓ1 ，Ｓ2 ，Ｓ3 ，…，Ｓm-1 ，Ｓm が入力される。逆
順ＦＳＲ２６は図２に示すように、ｍ個のレジスタ２６
ａと各レジスタ相互間に介挿された１個以上のＥＸＯＲ
ゲート２６ｂと、各レジスタ２６ａに与える各初期値Ａ
1 ，Ａ2 ，…，Ａm を記憶するｍ個の初期値メモリ２６
ｃ、および前記バーストゲート信号ｃ1 の入力に応動し
て、各初期値メモリ２６ｃに記憶されている各初期値を
各レジスタ２６ａに設定するためのｍ個の切換スイッチ
２６ｄとで構成されている。
【００５１】なお、前記各初期値Ａ1 〜Ａm は前述した
ように段数ｍで一義的に定まる所定の値である。
ように段数ｍで一義的に定まる所定の値である。
【００５２】この逆順ＦＳＲ２６は再生されたクロック
信号ｈにて動作する。そして、バーストゲート信号ｃ1
が入力されると、各初期値が各レジスタ２６ａに設定さ
れる。そして、制御部１５からＨレベルの同期確立信号
ｆが出力されると、アントゲート２７にてクロック信号
ｈが遮断され、逆順ＦＳＲ２６は動作を停止する。停止
状態の各レジスタ２６ａの各データが前述した各選択信
号Ｓ1 ，Ｓ2 ，Ｓ3 ，…，Ｓm-1 ，Ｓm となる。
信号ｈにて動作する。そして、バーストゲート信号ｃ1
が入力されると、各初期値が各レジスタ２６ａに設定さ
れる。そして、制御部１５からＨレベルの同期確立信号
ｆが出力されると、アントゲート２７にてクロック信号
ｈが遮断され、逆順ＦＳＲ２６は動作を停止する。停止
状態の各レジスタ２６ａの各データが前述した各選択信
号Ｓ1 ，Ｓ2 ，Ｓ3 ，…，Ｓm-1 ，Ｓm となる。
【００５３】前記排他的論理和回路２５内には、選択さ
れた各単位ＰＮ信号どうしの排他的論理和を計算して１
個の遅延ＰＮ信号ｂ1 を作成するために多数のＥＸＯＲ
ゲートが格納されている。
れた各単位ＰＮ信号どうしの排他的論理和を計算して１
個の遅延ＰＮ信号ｂ1 を作成するために多数のＥＸＯＲ
ゲートが格納されている。
【００５４】したがって、ゲート回路１８は、正順ＦＳ
Ｒ９ａから出力されるＰＮ信号ｂに対して、バーストゲ
ート信号ｃ1 の入力から同期確立信号ｆの入力まで、す
なわち、受信信号ａの入力時刻から同期確立までに要し
たビット数ｎだけ遅れた遅延ＰＮ信号ｂ1 を出力する。
Ｒ９ａから出力されるＰＮ信号ｂに対して、バーストゲ
ート信号ｃ1 の入力から同期確立信号ｆの入力まで、す
なわち、受信信号ａの入力時刻から同期確立までに要し
たビット数ｎだけ遅れた遅延ＰＮ信号ｂ1 を出力する。
【００５５】さらに、入力端子７から入力された受信信
号ａは可変長のＦＩＦＯ型シフトレジススタ２１へ入力
される。この可変長のＦＩＦＯ型シフトレジスタ２１
は、例えば図３に示すように、デュアルポートＲＡＭ２
１ａと書込アドレスＡＤ1 を指定するカウンタ２１ｂと
読出アドレスＡＤ2 を指定するカウンタ２１ｃとで構成
されている。
号ａは可変長のＦＩＦＯ型シフトレジススタ２１へ入力
される。この可変長のＦＩＦＯ型シフトレジスタ２１
は、例えば図３に示すように、デュアルポートＲＡＭ２
１ａと書込アドレスＡＤ1 を指定するカウンタ２１ｂと
読出アドレスＡＤ2 を指定するカウンタ２１ｃとで構成
されている。
【００５６】そして、図４に示すように、バーストゲー
ト信号ｃ1 が立上るとカウンタ２１ｂがクロック信号ｈ
のクロックを計数して書込みアドレスＡＤ1 を上昇して
いき、入力端子Ｄinから受信信号ａの各ビットデータを
指定されたアドレスに順番に記憶していく。そして、制
御部１５からの同期確信号ｆが立上がると、カウンタ２
１ｃが読出アドレスＡＤ2 を上昇させていき、出力端子
Ｄout から先に記憶した各ビットデータをｎビット遅延
した受信信号ａ1 として出力する。よって、このＦＩＦ
Ｏ型シフトレジスタ２１へ入力された受信信号ａの各ビ
ットデータはｎビット分だけ遅延される。
ト信号ｃ1 が立上るとカウンタ２１ｂがクロック信号ｈ
のクロックを計数して書込みアドレスＡＤ1 を上昇して
いき、入力端子Ｄinから受信信号ａの各ビットデータを
指定されたアドレスに順番に記憶していく。そして、制
御部１５からの同期確信号ｆが立上がると、カウンタ２
１ｃが読出アドレスＡＤ2 を上昇させていき、出力端子
Ｄout から先に記憶した各ビットデータをｎビット遅延
した受信信号ａ1 として出力する。よって、このＦＩＦ
Ｏ型シフトレジスタ２１へ入力された受信信号ａの各ビ
ットデータはｎビット分だけ遅延される。
【００５７】ＦＩＦＯ型シフトレジスタ２１にてｎビッ
ト分遅延された受信信号ａ1 は符号誤り検出用の比較回
路１９のＥＸＯＲゲート１９ａの一方の入力端子に入力
されれる。このＥＸＯＲゲート１９ａの他方の入力端子
にはゲート回路１８から出力される遅延ＰＮ信号ｂ1 が
入力される。比較回路１９はこの遅延ＰＮ信号ｂ1 の各
ビットデータとｎビット分遅延された受信信号ａ1 の各
ビットデータとを比較して不一致の場合に不一致検出信
号ｅを誤り測定部２０へ出力する。誤り測定部２０は入
力された不一致検出信号数を計数して例えば符号誤り率
等を算出する。このような構成の符号誤り検出装置にお
ける制御部１５の動作を図１０の流れ図を用いて説明す
る。
ト分遅延された受信信号ａ1 は符号誤り検出用の比較回
路１９のＥＸＯＲゲート１９ａの一方の入力端子に入力
されれる。このＥＸＯＲゲート１９ａの他方の入力端子
にはゲート回路１８から出力される遅延ＰＮ信号ｂ1 が
入力される。比較回路１９はこの遅延ＰＮ信号ｂ1 の各
ビットデータとｎビット分遅延された受信信号ａ1 の各
ビットデータとを比較して不一致の場合に不一致検出信
号ｅを誤り測定部２０へ出力する。誤り測定部２０は入
力された不一致検出信号数を計数して例えば符号誤り率
等を算出する。このような構成の符号誤り検出装置にお
ける制御部１５の動作を図１０の流れ図を用いて説明す
る。
【００５８】流れ図が開始され、バーストゲート信号ｃ
1 が入力されると、バーストが開始されたので、カウン
タ１６ｂのカウント値ＣＮｂを０にリセットする。さら
に、切換信号ｃをハイ（Ｈ）レベルにして切換回路８を
入力端子７側に設定する（Ｑ１）。そして、カウンタ１
６ａのカウント値ＣＮａを０に初期設定した後（Ｑ
２）、クロック信号ｈにてカウント値ＣＮａがインクリ
メントされ、カウント値ＣＮａがｍになるのを待つ（Ｑ
３）。
1 が入力されると、バーストが開始されたので、カウン
タ１６ｂのカウント値ＣＮｂを０にリセットする。さら
に、切換信号ｃをハイ（Ｈ）レベルにして切換回路８を
入力端子７側に設定する（Ｑ１）。そして、カウンタ１
６ａのカウント値ＣＮａを０に初期設定した後（Ｑ
２）、クロック信号ｈにてカウント値ＣＮａがインクリ
メントされ、カウント値ＣＮａがｍになるのを待つ（Ｑ
３）。
【００５９】カウント値ＣＮａがｍになると、受信信号
ａの連続するｍビット分のデータが切換回路８を介して
正順ＦＳＲ９ａを構成する直列ｍ段のシフトレジスタの
各段に読込まれたと判断する。そして、切換信号ｃをロ
ー（Ｌ）レベルへ変更して、切換回路８を正順ＦＳＲ９
ａの出力端子側に切換える。同時にカウンタ１６ａのカ
ウント値ＣＮａを０に初期設定する。すると、正順ＦＳ
Ｒ９ａの入力端子にはこの正順ＦＳＲ９ａから出力され
るＰＮ信号ｂが入力される。そして、正順ＦＳＲ９ａは
基準となるＰＮ信号ｂを継続して出力する自走状態にな
る。
ａの連続するｍビット分のデータが切換回路８を介して
正順ＦＳＲ９ａを構成する直列ｍ段のシフトレジスタの
各段に読込まれたと判断する。そして、切換信号ｃをロ
ー（Ｌ）レベルへ変更して、切換回路８を正順ＦＳＲ９
ａの出力端子側に切換える。同時にカウンタ１６ａのカ
ウント値ＣＮａを０に初期設定する。すると、正順ＦＳ
Ｒ９ａの入力端子にはこの正順ＦＳＲ９ａから出力され
るＰＮ信号ｂが入力される。そして、正順ＦＳＲ９ａは
基準となるＰＮ信号ｂを継続して出力する自走状態にな
る。
【００６０】そして、Ｑ４にて比較回路１０から不一致
検出信号ｄが検出されると、再度切換回路８を入力端子
側に投入して、受信信号ａのｍ個分のビットデータを正
順ＦＳＲ９ａへ読込む。
検出信号ｄが検出されると、再度切換回路８を入力端子
側に投入して、受信信号ａのｍ個分のビットデータを正
順ＦＳＲ９ａへ読込む。
【００６１】Ｑ４にて不一致検出信号ｄが検出されなけ
れば、Ｑ５にてカウント値ＣＮａがｍに達していないこ
とを確認した後、Ｑ４へ戻り、再度不一致検出信号ｄの
発生の有無を調べる。
れば、Ｑ５にてカウント値ＣＮａがｍに達していないこ
とを確認した後、Ｑ４へ戻り、再度不一致検出信号ｄの
発生の有無を調べる。
【００６２】Ｑ５にて、カウント値ＣＮａがｍに達する
と、連続したｍ個のビットにおいて不一致検出信号ｄが
出力されないので、この時点で、正順ＦＳＲ９ａから出
力されるＰＮ信号ｂの受信信号ａに対する同期が確立し
たと判断する。そして、Ｑ６にてＨレベルの同期確立信
号ｆをアンドゲート２７およびＦＩＦＯ型シフトレジス
タ２１へ送出する。
と、連続したｍ個のビットにおいて不一致検出信号ｄが
出力されないので、この時点で、正順ＦＳＲ９ａから出
力されるＰＮ信号ｂの受信信号ａに対する同期が確立し
たと判断する。そして、Ｑ６にてＨレベルの同期確立信
号ｆをアンドゲート２７およびＦＩＦＯ型シフトレジス
タ２１へ送出する。
【００６３】同期が確立すると正順ＦＳＲ９ａは自走状
態となる。また、逆順ＦＳＲ２６は同期確立信号ｆの出
力に同期して動作を停止するので、それ以降、ゲート回
路１８から出力される遅延ＰＮ信号ｂ1 は常に正順ＦＳ
Ｒ９ａから出力されるＰＮ信号ｂより、受信信号ａの同
期確立まで要したビット数ｎだけ遅延する。
態となる。また、逆順ＦＳＲ２６は同期確立信号ｆの出
力に同期して動作を停止するので、それ以降、ゲート回
路１８から出力される遅延ＰＮ信号ｂ1 は常に正順ＦＳ
Ｒ９ａから出力されるＰＮ信号ｂより、受信信号ａの同
期確立まで要したビット数ｎだけ遅延する。
【００６４】また、同期確立信号ｆが出力されると、Ｆ
ＩＦＯ型シフトレジスタ２１の出力端子Ｄout からｎビ
ット遅延した受信信号ａ1 が出力される。よって、この
ＦＩＦＯ型シフトレジスタ２１から出力された受信信号
ａ1 はゲート回路１８から出力された遅延ＰＮ信号ｂ1
に同期している。しかして、Ｑ７にて受信信号ａ1 に対
する符号誤り検出処理を実行する。すなわち、誤り測定
部２０に対して誤り測定指令を出力する。誤り測定部２
０は比較回路１９から出力される不一致検出信号数を一
定時間計数して符号誤り率を算出する。
ＩＦＯ型シフトレジスタ２１の出力端子Ｄout からｎビ
ット遅延した受信信号ａ1 が出力される。よって、この
ＦＩＦＯ型シフトレジスタ２１から出力された受信信号
ａ1 はゲート回路１８から出力された遅延ＰＮ信号ｂ1
に同期している。しかして、Ｑ７にて受信信号ａ1 に対
する符号誤り検出処理を実行する。すなわち、誤り測定
部２０に対して誤り測定指令を出力する。誤り測定部２
０は比較回路１９から出力される不一致検出信号数を一
定時間計数して符号誤り率を算出する。
【００６５】次に、図１１のタイムチャートを用いて装
置全体の動作を説明する。時刻ｔ0 にてバーストフレー
ムが開始されると、受信信号ａの各ビットデータは正順
ＦＳＲ９ａおよびＦＩＦＯ型シフトレジスタ２１に順次
入力されていく。そして、受信信号ａの入力開始からｎ
ビット経過した時刻ｔ1 にてＰＮ信号ｂの受信信号ａに
対する同期が確立すると、正順ＦＳＲ９ａは同期が確立
した状態で自走状態となる。同時に逆順ＦＳＲ２６の動
作も停止する。
置全体の動作を説明する。時刻ｔ0 にてバーストフレー
ムが開始されると、受信信号ａの各ビットデータは正順
ＦＳＲ９ａおよびＦＩＦＯ型シフトレジスタ２１に順次
入力されていく。そして、受信信号ａの入力開始からｎ
ビット経過した時刻ｔ1 にてＰＮ信号ｂの受信信号ａに
対する同期が確立すると、正順ＦＳＲ９ａは同期が確立
した状態で自走状態となる。同時に逆順ＦＳＲ２６の動
作も停止する。
【００６６】したがって、ゲート回路１８もｎビット前
の遅延ＰＮ信号ｂ1でもって自走状態となる。また時刻
ｔ1 にて同期が確立すると、ＦＩＦＯ型シフトレジスタ
２１からｎビット分だけ遅延された受信信号ａ1が出力
開始される。受信信号ａ1 とゲート回路１８から出力さ
れる遅延ＰＮ信号ｂ1 とは同期している。そして、比較
回路１９で受信信号ａ1 と遅延ＰＮ信号ｂ1 との各ビッ
トデータを順番に一致，不一致を比較していく。
の遅延ＰＮ信号ｂ1でもって自走状態となる。また時刻
ｔ1 にて同期が確立すると、ＦＩＦＯ型シフトレジスタ
２１からｎビット分だけ遅延された受信信号ａ1が出力
開始される。受信信号ａ1 とゲート回路１８から出力さ
れる遅延ＰＮ信号ｂ1 とは同期している。そして、比較
回路１９で受信信号ａ1 と遅延ＰＮ信号ｂ1 との各ビッ
トデータを順番に一致，不一致を比較していく。
【００６７】そして、不一致のビットが存在すると、不
一致検出信号ｅが誤り測定部２０へ入力される。誤り測
定部２０は不一致検出信号数を計数開始する。時刻ｔ3
にて受信信号ａ1 に含まれるＮビット分のビットデータ
に対する不一致検出信号数の計測が終了すると、誤り測
定部２０は不一致検出信号数を集計して符号誤り率を算
出する。
一致検出信号ｅが誤り測定部２０へ入力される。誤り測
定部２０は不一致検出信号数を計数開始する。時刻ｔ3
にて受信信号ａ1 に含まれるＮビット分のビットデータ
に対する不一致検出信号数の計測が終了すると、誤り測
定部２０は不一致検出信号数を集計して符号誤り率を算
出する。
【００６８】このように構成された符号誤り検出装置で
あれば、同期確立後のゲート回路１８から出力される遅
延ＰＮ信号ｂ1 とＦＩＦＯ型シフトレジスタ２１でｎビ
ット分だけ遅延された受信信号ａ1 とが比較回路１９に
て比較対照されて符号誤りが検出される。
あれば、同期確立後のゲート回路１８から出力される遅
延ＰＮ信号ｂ1 とＦＩＦＯ型シフトレジスタ２１でｎビ
ット分だけ遅延された受信信号ａ1 とが比較回路１９に
て比較対照されて符号誤りが検出される。
【００６９】すなわち、同期確立までに要する期間ＴA
が存在したとしても、受信信号ａの先頭のビットデータ
からＮ番目の最終ビットデータまで確実に符号誤り検出
が実施される。よって、符号誤り検出装置全体の検出精
度を向上できる。特に、図１１に示すようにＰＮ信号ｂ
の受信信号ａに対する同期が確立した時点から即座に符
号誤り検出処理を開始できるので、バーストフレームの
休止時間ＴC が多少短かったとしても、符号誤り検出処
理の最終時刻ｔ3 が次のバーストフレームに入り込む確
率を小さくできる。
が存在したとしても、受信信号ａの先頭のビットデータ
からＮ番目の最終ビットデータまで確実に符号誤り検出
が実施される。よって、符号誤り検出装置全体の検出精
度を向上できる。特に、図１１に示すようにＰＮ信号ｂ
の受信信号ａに対する同期が確立した時点から即座に符
号誤り検出処理を開始できるので、バーストフレームの
休止時間ＴC が多少短かったとしても、符号誤り検出処
理の最終時刻ｔ3 が次のバーストフレームに入り込む確
率を小さくできる。
【００７０】また、信号選択回路２４，排他的論理和回
路２５および逆順ＦＳＲ２６を用いてｎビット前の遅延
ＰＮ信号ｂ1 を作成しているので、必要とする電子回路
部品を小型に形成でき、大容量の記憶装置が必要でな
く、装置の製造費が従来装置に比較して大幅に上昇する
ことはない。
路２５および逆順ＦＳＲ２６を用いてｎビット前の遅延
ＰＮ信号ｂ1 を作成しているので、必要とする電子回路
部品を小型に形成でき、大容量の記憶装置が必要でな
く、装置の製造費が従来装置に比較して大幅に上昇する
ことはない。
【００７１】図１２は本発明の他の実施例に係わる符号
誤り検出装置の概略構成を示すブロック図である。図１
の実施例と同一部分には同一符号が付してある。したが
って、重複する部分の詳細説明を省略する。
誤り検出装置の概略構成を示すブロック図である。図１
の実施例と同一部分には同一符号が付してある。したが
って、重複する部分の詳細説明を省略する。
【００７２】この実施例においては、ゲート回路１８か
ら出力される正順ＦＳＲ９ａのＰＮ信号ｂに対してｎビ
ット遅延した遅延ＰＮ信号ｂ1 は、選択回路３１を介し
て一対の補助ＦＳＲ３２，３２ａへ入力される。選択回
路３１には図１３に示すように制御部１５からバースト
フレーム毎に信号レベルが反転する選択信号ｊが入力さ
れる。そして、この選択回路３１は入力された遅延ＰＮ
信号ｂ1 をバーストフレーム毎に交互に補助ＦＳＲ３
２，３２ａへ送出する。
ら出力される正順ＦＳＲ９ａのＰＮ信号ｂに対してｎビ
ット遅延した遅延ＰＮ信号ｂ1 は、選択回路３１を介し
て一対の補助ＦＳＲ３２，３２ａへ入力される。選択回
路３１には図１３に示すように制御部１５からバースト
フレーム毎に信号レベルが反転する選択信号ｊが入力さ
れる。そして、この選択回路３１は入力された遅延ＰＮ
信号ｂ1 をバーストフレーム毎に交互に補助ＦＳＲ３
２，３２ａへ送出する。
【００７３】正順ＦＳＲ９ａと同一構成の各補助ＦＳＲ
３２，３２ａはゲート回路１８からｍビット分のデータ
を読込んだ時点で、制御部１５からの切換信号ｋ1 ，ｋ
2 にて内蔵されている切換回路を作動させて、ゲート回
路１８からのデータ入力を遮断し、その代りに自己の出
力信号を自己の先頭のレジスタのデータ入力端子に印加
することによって、自走状態に移行することが可能とな
る。すなわち、各バーストフレームに含まれる各受信信
号ａに同期した各遅延ＰＮ信号ｂ2 ，ｂ3 を次の各比較
回路１９，１９ａへ送出する。
３２，３２ａはゲート回路１８からｍビット分のデータ
を読込んだ時点で、制御部１５からの切換信号ｋ1 ，ｋ
2 にて内蔵されている切換回路を作動させて、ゲート回
路１８からのデータ入力を遮断し、その代りに自己の出
力信号を自己の先頭のレジスタのデータ入力端子に印加
することによって、自走状態に移行することが可能とな
る。すなわち、各バーストフレームに含まれる各受信信
号ａに同期した各遅延ＰＮ信号ｂ2 ，ｂ3 を次の各比較
回路１９，１９ａへ送出する。
【００７４】また、入力端子７へ入力された受信信号ａ
は各可変長のＦＩＦＯ型シフトレジスタ２１，２１ａへ
入力される。そして、各ＦＩＦＯ型シフトレジスタ２
１，２１ａはそれぞれ制御部１５から出力された切換信
号ｊにて前記選択回路３１と同様にバーストフレーム毎
に各受信信号ａをそれぞれ交互に取込む。また、制御部
１５から各バーストフレーム毎に出力される同期確立信
号ｆ1 ，ｆ1aに応動してそれぞれｎ，ｎa ビットだけ遅
延された受信信号ａ2 ，ａ3 を出力する。
は各可変長のＦＩＦＯ型シフトレジスタ２１，２１ａへ
入力される。そして、各ＦＩＦＯ型シフトレジスタ２
１，２１ａはそれぞれ制御部１５から出力された切換信
号ｊにて前記選択回路３１と同様にバーストフレーム毎
に各受信信号ａをそれぞれ交互に取込む。また、制御部
１５から各バーストフレーム毎に出力される同期確立信
号ｆ1 ，ｆ1aに応動してそれぞれｎ，ｎa ビットだけ遅
延された受信信号ａ2 ，ａ3 を出力する。
【００７５】各受信信号ａ2 ，ａ3 は比較回路１９，１
９ａで各補助ＦＳＲ３２，３２ａから出力された各遅延
ＰＮ信号ｂ2 ，ｂ3 と比較対照され、不一致が存在する
と各不一致選出信号を各誤り測定部２０，２０ａへ送出
する。
９ａで各補助ＦＳＲ３２，３２ａから出力された各遅延
ＰＮ信号ｂ2 ，ｂ3 と比較対照され、不一致が存在する
と各不一致選出信号を各誤り測定部２０，２０ａへ送出
する。
【００７６】図１３は図１２に示す符号誤り検出装置の
動作を示すタイムチャートである。この実施例において
は、１つのバーストフレームの周期ＴF 一杯に受信信号
ａのビットが継続し、図１１に示した休止期間ＴC がほ
とんど存在しない場合について説明する。そして、各バ
ーストフレームの受信信号ａのデータ値を順番にＤ1，
Ｄ2 ．Ｄ3 ，Ｄ4 ，Ｄ5 ，…とする。
動作を示すタイムチャートである。この実施例において
は、１つのバーストフレームの周期ＴF 一杯に受信信号
ａのビットが継続し、図１１に示した休止期間ＴC がほ
とんど存在しない場合について説明する。そして、各バ
ーストフレームの受信信号ａのデータ値を順番にＤ1，
Ｄ2 ．Ｄ3 ，Ｄ4 ，Ｄ5 ，…とする。
【００７７】奇数番目のバーストフレーム期間において
は選択信号ｊがＨレベルとなり、偶数番目のバーストフ
レーム期間においては選択信号ｊがＬレベルとなる。し
たがって、奇数番目のバーストフレームに対応するＤ1
，Ｄ3 ，Ｄ5 …の各受信信号ａはＦＩＦＯ型シフトレ
ジスタ２１にてそれぞれ同期確立までの各ビットｎ1 ，
ｎ3 ，ｎ5 ，…だけ遅延される。同時に補助ＦＳＲ３２
から同じくｎ1 ，ｎ3 ，ｎ5 ，…だけ遅延された各遅延
ＰＮ信号ｂ2 と同期する。よって、奇数番目のバースト
フレームのＤ1 ，Ｄ3 ，Ｄ5…の各受信信号ａは比較回
路１９で誤り検出される。
は選択信号ｊがＨレベルとなり、偶数番目のバーストフ
レーム期間においては選択信号ｊがＬレベルとなる。し
たがって、奇数番目のバーストフレームに対応するＤ1
，Ｄ3 ，Ｄ5 …の各受信信号ａはＦＩＦＯ型シフトレ
ジスタ２１にてそれぞれ同期確立までの各ビットｎ1 ，
ｎ3 ，ｎ5 ，…だけ遅延される。同時に補助ＦＳＲ３２
から同じくｎ1 ，ｎ3 ，ｎ5 ，…だけ遅延された各遅延
ＰＮ信号ｂ2 と同期する。よって、奇数番目のバースト
フレームのＤ1 ，Ｄ3 ，Ｄ5…の各受信信号ａは比較回
路１９で誤り検出される。
【００７８】同様の手順にて、偶数番目のバーストフレ
ームのＤ2 ，Ｄ4 ，Ｄ6 …の各受信信号ａは他方の比較
回路１９ａで誤り検出される。
ームのＤ2 ，Ｄ4 ，Ｄ6 …の各受信信号ａは他方の比較
回路１９ａで誤り検出される。
【００７９】このように、各バーストフレームに組込ま
れた各受信信号ａをバーストフレーム交互に各比較回路
１９，１９ａに取込んで誤り検出を実行することができ
る。すなわち、たとえバーストフレーム内に休止期間Ｔ
C がほとんど存在しない場合であっても、各受信信号ａ
を受信開始から信号終了まで全てのビットデータに亘っ
て確実に誤り検出を実施できる。
れた各受信信号ａをバーストフレーム交互に各比較回路
１９，１９ａに取込んで誤り検出を実行することができ
る。すなわち、たとえバーストフレーム内に休止期間Ｔ
C がほとんど存在しない場合であっても、各受信信号ａ
を受信開始から信号終了まで全てのビットデータに亘っ
て確実に誤り検出を実施できる。
【００８０】図１４は本発明の他の実施例に係わる符号
誤り検出装置の概略構成を示すブロック図である。図１
と同一部分には同一符号が付してある。したがって、重
複する部分の詳細説明を省略する。
誤り検出装置の概略構成を示すブロック図である。図１
と同一部分には同一符号が付してある。したがって、重
複する部分の詳細説明を省略する。
【００８１】この実施例において、ゲート回路１８から
出力される正順ＦＳＲ９ａのＰＮ信号ｂに対してｎビッ
ト遅延した遅延ＰＮ信号ｂ1 はｍ段構成のシフトレジス
タ３３，３３ａへ入力される。具体的には、各シフトシ
レジスタ３３，３３ａは制御部１５から送出される各バ
ーストフレーム毎の同期確立信号ｆ1 ，ｆ1aに応動して
ｍ個のビットデータを取込んで動作を停止する。そし
て、選択回路３４へ自己の各レジスタのビットデータを
送出する。選択回路３４は制御部１５からの選択信号ｊ
の信号レベル変化に同期して、各シフトレジスタ３３，
３３ａの各データを交互に選択する。
出力される正順ＦＳＲ９ａのＰＮ信号ｂに対してｎビッ
ト遅延した遅延ＰＮ信号ｂ1 はｍ段構成のシフトレジス
タ３３，３３ａへ入力される。具体的には、各シフトシ
レジスタ３３，３３ａは制御部１５から送出される各バ
ーストフレーム毎の同期確立信号ｆ1 ，ｆ1aに応動して
ｍ個のビットデータを取込んで動作を停止する。そし
て、選択回路３４へ自己の各レジスタのビットデータを
送出する。選択回路３４は制御部１５からの選択信号ｊ
の信号レベル変化に同期して、各シフトレジスタ３３，
３３ａの各データを交互に選択する。
【００８２】補助ＦＳＲ３５ａは、制御部１５からの選
択信号ｊの信号レベルが変化する毎に選択回路３４を介
して、各シフトレジスタ３３，３３ａにおける１〜ｍの
各レジスタのビットデータを自己の各レジスタに取込ん
で自走状態となる。補助ＦＳＲ３５から出力された遅延
ＰＮ信号ｂ4 は比較回路１９の一方の入力端子へ入力さ
れる。すなわち、この遅延ＰＮ信号ｂ4 はちょうど１バ
ーストフレーム分だけ遅れた受信信号ａ4 に同期するＰ
Ｎ信号となる。
択信号ｊの信号レベルが変化する毎に選択回路３４を介
して、各シフトレジスタ３３，３３ａにおける１〜ｍの
各レジスタのビットデータを自己の各レジスタに取込ん
で自走状態となる。補助ＦＳＲ３５から出力された遅延
ＰＮ信号ｂ4 は比較回路１９の一方の入力端子へ入力さ
れる。すなわち、この遅延ＰＮ信号ｂ4 はちょうど１バ
ーストフレーム分だけ遅れた受信信号ａ4 に同期するＰ
Ｎ信号となる。
【００８３】入力端子７から入力された受信信号ａはＦ
ＩＦＯ型シフトレジスタ３６にてバーストフレーム周期
ＴF に相当するＲビット（固定長）だけ遅延される。Ｆ
ＩＦＯ型シフトレジスタ３６から出力される受信信号ａ
4は比較回路１９へ入力される。よって、この比較回路
１９にて遅延ＰＮ信号ｂ4 と受信信号ａ4 とが比較対照
され、不一致の場合に不一致信号が誤り測定部２０へ送
出される。
ＩＦＯ型シフトレジスタ３６にてバーストフレーム周期
ＴF に相当するＲビット（固定長）だけ遅延される。Ｆ
ＩＦＯ型シフトレジスタ３６から出力される受信信号ａ
4は比較回路１９へ入力される。よって、この比較回路
１９にて遅延ＰＮ信号ｂ4 と受信信号ａ4 とが比較対照
され、不一致の場合に不一致信号が誤り測定部２０へ送
出される。
【００８４】図１５は図１４に示す符号誤り検出装置の
動作を示すタイムチャートである。各バーストフレーム
におけるＰＮ信号ｂの受信信号ａに対する同期が確立す
ると、各バーストフレーム毎に、シフトレジスタ３３，
３３ａへ交互に遅延ＰＮ信号ｂ1 のｍ個のビットデータ
が書込まれる。そして、各ｍ個のビッドデータは次の奇
数または偶数のバーストフレームが開始するまでこのシ
フトレジレジスタ３３，３３ａによってラッチされる。
したがって、補助ＦＳＲ３５から各バーストフレーム毎
に、一つ前のバーストフレームのＤ1 〜Ｄ5 の各受信信
号ａに対応する各ＰＮ信号ＰＮ1 〜ＰＮ5 を出力する。
よって、図示するように、比較回路１９は１バーストフ
レーム遅れでもって各受信信号ａのビットデータＤ1 〜
Ｄ5 に対する誤り検出が実行される。
動作を示すタイムチャートである。各バーストフレーム
におけるＰＮ信号ｂの受信信号ａに対する同期が確立す
ると、各バーストフレーム毎に、シフトレジスタ３３，
３３ａへ交互に遅延ＰＮ信号ｂ1 のｍ個のビットデータ
が書込まれる。そして、各ｍ個のビッドデータは次の奇
数または偶数のバーストフレームが開始するまでこのシ
フトレジレジスタ３３，３３ａによってラッチされる。
したがって、補助ＦＳＲ３５から各バーストフレーム毎
に、一つ前のバーストフレームのＤ1 〜Ｄ5 の各受信信
号ａに対応する各ＰＮ信号ＰＮ1 〜ＰＮ5 を出力する。
よって、図示するように、比較回路１９は１バーストフ
レーム遅れでもって各受信信号ａのビットデータＤ1 〜
Ｄ5 に対する誤り検出が実行される。
【００８５】このように構成された符号誤り検出装置で
あったとしても、１バーストフレーム周期遅れである
が、確実に各バーストフレームに組込まれた各受信信号
の受信開始から信号終了まで各ビットデータに対する符
号誤り検出が可能となる。よって、前述した実施例とほ
ぼ同様の効果を得ることができる。
あったとしても、１バーストフレーム周期遅れである
が、確実に各バーストフレームに組込まれた各受信信号
の受信開始から信号終了まで各ビットデータに対する符
号誤り検出が可能となる。よって、前述した実施例とほ
ぼ同様の効果を得ることができる。
【００８６】このように本発明においては、たとえバー
ストフレームの繰返し周期ＴF 内における休止期間ＴC
が受信信号ａのバースト期間ＴB より短かったとして
も、さらには、休止期間ＴC がほとんどないような場合
であっても、各バーストフレームに組込まれた受信信号
ａの符号誤りを確実に検出できる。すなわち、任意の間
隔で到来する受信信号ａの符号誤りを正確に測定でき
る。
ストフレームの繰返し周期ＴF 内における休止期間ＴC
が受信信号ａのバースト期間ＴB より短かったとして
も、さらには、休止期間ＴC がほとんどないような場合
であっても、各バーストフレームに組込まれた受信信号
ａの符号誤りを確実に検出できる。すなわち、任意の間
隔で到来する受信信号ａの符号誤りを正確に測定でき
る。
【００８７】したがって、バーストフレーム毎にパター
ン同期を取り直すことにより、ＡＴＭ（非同期転送モー
ド) のようにバーストフレームの廃棄・順序の入れ替え
が起こり得る伝送方式や、バーストフレームの再送がお
こなわれる伝送方式でも、廃棄、順序の入れ替え、再送
等の要因に影響されずにビット誤りだけを測定すること
が可能である。
ン同期を取り直すことにより、ＡＴＭ（非同期転送モー
ド) のようにバーストフレームの廃棄・順序の入れ替え
が起こり得る伝送方式や、バーストフレームの再送がお
こなわれる伝送方式でも、廃棄、順序の入れ替え、再送
等の要因に影響されずにビット誤りだけを測定すること
が可能である。
【００８８】さらに、ＴＤＭ（時分割多重化）伝送方式
のデジタル無線通信システムでは、１つの周波数を複数
の局が時分割で使用するが、多重化の有無に関係なく、
ビット誤り検出を容易に行うことができる。
のデジタル無線通信システムでは、１つの周波数を複数
の局が時分割で使用するが、多重化の有無に関係なく、
ビット誤り検出を容易に行うことができる。
【００８９】例えば３つの移動局から基地局に伝送する
システムのビット誤りを検出する方法を図１６を用いて
説明する。各移動局Ａ，Ｂ，Ｃにそれぞれ独立して非同
期にＰＮ信号を出力するＰＮ信号発生装置を取付け、基
地局に１台の符号誤り検出装置を接続する。
システムのビット誤りを検出する方法を図１６を用いて
説明する。各移動局Ａ，Ｂ，Ｃにそれぞれ独立して非同
期にＰＮ信号を出力するＰＮ信号発生装置を取付け、基
地局に１台の符号誤り検出装置を接続する。
【００９０】この場合、前述したように、移動局側では
前回送出したバーストフレームと次に送出するバースト
フレームとがＰＮ信号のビットパターンとして連続して
いる必要がなく、また各ＰＮ信号発生装置は独立に動作
させることができるため、パターンの発生が容易にな
る。基地局側では各バーストフレームがどの移動局から
送信されたものかを意識する必要がないために符号誤り
検出が容易になる。
前回送出したバーストフレームと次に送出するバースト
フレームとがＰＮ信号のビットパターンとして連続して
いる必要がなく、また各ＰＮ信号発生装置は独立に動作
させることができるため、パターンの発生が容易にな
る。基地局側では各バーストフレームがどの移動局から
送信されたものかを意識する必要がないために符号誤り
検出が容易になる。
【００９１】
【発明の効果】以上説明したように本発明の符号誤り検
出装置によれば、同期確立時点における正順ＦＳＲのＰ
Ｎ信号における受信信号入力時点まで遡上った遅延ＰＮ
信号を、正順ＦＳＲの各レジスタから出力される単位Ｐ
Ｎ信号から作成する信号選択回路と排他的論理和回路お
よび逆順ＦＳＲを設けている。そして、ＰＮ信号の受信
信号に対する同期が確立するまでの期間に入力した受信
信号のビットデータを可変長のＦＩＦＯ型シフトレジス
タによって遅延させておき、同期が確立された後にゲー
ト回路から出力される受信信号入力時に対応する遅延Ｐ
Ｎ信号を用いて受信信号の各ビットデータに対する誤り
検出を実行している。したがって、同期確立までに入力
された受信信号の各ビットデータに対しても確実に符号
誤り検出を実施でき、たとえ受信信号の継続時間が短か
ったとしてもこの受信信号に対する符号誤り検出精度を
向上できる。
出装置によれば、同期確立時点における正順ＦＳＲのＰ
Ｎ信号における受信信号入力時点まで遡上った遅延ＰＮ
信号を、正順ＦＳＲの各レジスタから出力される単位Ｐ
Ｎ信号から作成する信号選択回路と排他的論理和回路お
よび逆順ＦＳＲを設けている。そして、ＰＮ信号の受信
信号に対する同期が確立するまでの期間に入力した受信
信号のビットデータを可変長のＦＩＦＯ型シフトレジス
タによって遅延させておき、同期が確立された後にゲー
ト回路から出力される受信信号入力時に対応する遅延Ｐ
Ｎ信号を用いて受信信号の各ビットデータに対する誤り
検出を実行している。したがって、同期確立までに入力
された受信信号の各ビットデータに対しても確実に符号
誤り検出を実施でき、たとえ受信信号の継続時間が短か
ったとしてもこの受信信号に対する符号誤り検出精度を
向上できる。
【００９２】また、ほとんど休止期間が存在しないバー
ストフレームに含まれる受信信号に対しても確実に受信
信号の受信開始から信号終了まで確実に誤り検出を実行
できる。
ストフレームに含まれる受信信号に対しても確実に受信
信号の受信開始から信号終了まで確実に誤り検出を実行
できる。
【図１】 本発明の一実施例に関わる符号誤り検出装置
の概略構成を示すブロック図、
の概略構成を示すブロック図、
【図２】 同実施例装置の逆順ＦＳＲの構成を示すブロ
ック図、
ック図、
【図３】 同実施例装置のＦＩＦＯ型シフトレジスタの
構成を示すブロック図、
構成を示すブロック図、
【図４】 同ＦＩＦＯ型シフトレジスタの動作を示すタ
イムチャート、
イムチャート、
【図５】 同実施例装置のゲート回路を示す詳細ブロッ
ク図、
ク図、
【図６】 本発明の動作原理を説明するための正順ＦＳ
Ｒから出力される各単位ＰＮ信号とＥＸＯＲゲートとの
関係を示す図、
Ｒから出力される各単位ＰＮ信号とＥＸＯＲゲートとの
関係を示す図、
【図７】 本発明の動作原理を説明するための簡略化し
た正順ＦＳＲと逆順ＦＳＲを示す模式図、
た正順ＦＳＲと逆順ＦＳＲを示す模式図、
【図８】 図７（ａ）の正順ＦＳＲにおける各クロック
番号におけるビットデータ値を示す図、
番号におけるビットデータ値を示す図、
【図９】 図７（ｂ）の逆順ＦＳＲにおける各クロック
番号におけるビットデータ値を示す図、
番号におけるビットデータ値を示す図、
【図１０】 同実施例装置の動作を示す流れ図、
【図１１】 同実施例装置の動作を示すタイムチャー
ト、
ト、
【図１２】 本発明の他の実施例の符号誤り検出装置の
概略構成を示すブロック図、
概略構成を示すブロック図、
【図１３】 同実施例装置の動作を示すタイムチャー
ト、
ト、
【図１４】 本発明のさらに別の実施例の符号誤り検出
装置の概略構成を示すブロック図、
装置の概略構成を示すブロック図、
【図１５】 同実施例装置の動作を示すタイムチャー
ト、
ト、
【図１６】 実施例装置を複数の移動局と基地局との間
の符号誤り検出に用いた場合の検出方法を示す図、
の符号誤り検出に用いた場合の検出方法を示す図、
【図１７】 一般的な誤り検出システムを示す模式図、
【図１８】 一般的なＦＳＲの概略構成を示すブロック
図、
図、
【図１９】 ５段のシフトレジスを用いたＦＳＲを示す
ブロック図、
ブロック図、
【図２０】 従来の符号誤り検出装置の概略構成を示す
ブロック図、
ブロック図、
【図２１】 同従来装置の動作を示す流れ図、
【図２２】 同従来装置の動作を示すタイムチャート。
７…入力端子、８…切換回路、９ａ…正順ＦＳＲ、１
０，１９，１９ａ…比較回路、１２…クロック抽出回
路、１５…制御部、１６ａ，１６ｂ…カウンタ、１８…
ゲート回路、２０，２０ａ…誤り測定部、２１，２１
ａ，３６…ＦＩＦＯ型シフトレジスタ、２４…信号選択
回路、２５…排他的論理和回路、２６…逆順ＦＳＲ、３
２，３２ａ，３５…補助ＦＳＲ、３３，３３ａ…シフト
レジスタ。
０，１９，１９ａ…比較回路、１２…クロック抽出回
路、１５…制御部、１６ａ，１６ｂ…カウンタ、１８…
ゲート回路、２０，２０ａ…誤り測定部、２１，２１
ａ，３６…ＦＩＦＯ型シフトレジスタ、２４…信号選択
回路、２５…排他的論理和回路、２６…逆順ＦＳＲ、３
２，３２ａ，３５…補助ＦＳＲ、３３，３３ａ…シフト
レジスタ。
Claims (3)
- 【請求項１】 バーストフレームに組込まれた状態で入
力されたＭ系列の（２m −１）周期を有する受信信号
(a) の連続するｍ個の各ビットデータを切換回路(8) を
介してｍ段構成の正順ＦＳＲ(9a)の各レジスタに取込ん
だ後、前記切換回路を動作させて前記正順ＦＳＲの入出
力間を接続してこの正順ＦＳＲを自走状態にし、この正
順ＦＳＲから出力されるＰＮ信号(b) の各ビットデータ
と前記受信信号の各ビットデータとが一致するか否かを
順次比較して、一致ビットがｍ個連続すると前記ＰＮ信
号の前記受信信号に対する同期が確立したと判断して、
その後前記受信信号の符号誤りを検出する符号誤り検出
装置において、 前記受信信号の各ビットデータを順次記憶し、前記同期
確立に応動して記憶したビットデータを順次出力する可
変長のＦＩＦＯ型シフトレジスタ(21)と、前記正順ＦＳ
Ｒのｍ個の各レジスタから出力される各単位ＰＮ信号の
出力路に介挿された信号選択回路(24)と、この信号選択
回路にて選択された単位ＰＮ信号どうしの排他的論理和
を算出して、前記正順ＦＳＲのＰＮ信号に対して前記受
信信号入力から同期確立までの所要ビット数(n) だけ遅
延した遅延ＰＮ信号（ｂ1 ）を出力する排他的論理和回
路(25)と、構成段数で定まる各初期値が各レジスタに設
定され、前記受信信号の入力開始から前記同期確立まで
の期間のみ動作し、動作停止状態の各レジスタの値を前
記信号選択回路へ各単位ＰＮ信号に対する各選択信号と
して出力するｍ段構成の逆順ＦＳＲ(26)と、前記同期確
立後に前記排他的論理和回路から出力される遅延ＰＮ信
号（ｂ1 ）と前記ＦＩＦＯ型シフトレジスタにて遅延さ
れた受信信号（ａ1 ）との各ビットデータを比較して不
一致のとき不一致検出信号を出力する比較回路(19)とを
備えた符号誤り検出装置。 - 【請求項２】 バーストフレームに組込まれた状態で入
力されたＭ系列の（２m −１）周期を有する受信信号の
連続するｍ個の各ビットデータを切換回路を介してｍ段
構成の正順ＦＳＲの各レジスタに取込んだ後、前記切換
回路を動作させて前記正順ＦＳＲの入出力間を接続して
この正順ＦＳＲを自走状態にし、この正順ＦＳＲから出
力されるＰＮ信号の各ビットデータと前記受信信号の各
ビットデータとが一致するか否かを順次比較して、一致
ビットがｍ個連続すると前記ＰＮ信号の前記受信信号に
対する同期が確立したと判断して、その後前記受信信号
の符号誤りを検出する符号誤り検出装置において、 前記バーストフレーム毎に交互に各バーストフレームに
含まれる前記各受信信号の各ビットデータを順次記憶
し、前記各受信信号に対する同期確立に応動して記憶し
たビットデータを順次出力する一対の可変長のＦＩＦＯ
型シフトレジスタ(21,21a)と、前記正順ＦＳＲのｍ個の
各レジスタから出力される各単位ＰＮ信号の出力路に介
挿された信号選択回路と、この信号選択回路にて選択さ
れた単位ＰＮ信号どうしの排他的論理和を算出して、前
記正順ＦＳＲのＰＮ信号に対して前記受信信号入力から
同期確立までの所要ビット数だけ遅延した遅延ＰＮ信号
を出力する排他的論理和回路と、構成段数で定まる各初
期値が各レジスタに設定され、前記受信信号の入力開始
から前記同期確立までの期間のみ動作し、動作停止状態
の各レジスタの値を前記信号選択回路へ各単位ＰＮ信号
に対する各選択信号として出力するｍ段構成の逆順ＦＳ
Ｒと、前記同期確立後に前記排他的論理和回路から出力
される遅延ＰＮ信号の各ビットデータを前記バーストフ
レーム毎に交互に取込んでそれぞれ出力する一対の補助
ＦＳＲ(32,32a)と、この各補助ＦＳＲから出力された各
遅延ＰＮ信号（ｂ2 ，ｂ3 ）と前記各ＦＩＦＯ型シフト
レジスタにて遅延された各バーストフレーム毎の各受信
信号（ａ2 ，ａ3 ）との各ビットデータを比較して不一
致のとき不一致検出信号を出力する一対の比較回路(19,
19a)とを備えた符号誤り検出装置。 - 【請求項３】 バーストフレームに組込まれた状態で入
力されたＭ系列の（２m −１）周期を有する受信信号の
連続するｍ個の各ビットデータを切換回路を介してｍ段
構成の正順ＦＳＲの各レジスタに取込んだ後、前記切換
回路を動作させて前記正順ＦＳＲの入出力間を接続して
この正順ＦＳＲを自走状態にし、この正順ＦＳＲから出
力されるＰＮ信号の各ビットデータと前記受信信号の各
ビットデータとが一致するか否かを順次比較して、一致
ビットがｍ個連続すると前記ＰＮ信号の前記受信信号に
対する同期が確立したと判断して、その後前記受信信号
の符号誤りを検出する符号誤り検出装置において、 前記受信信号を前記バーストフレームの１フレーム分だ
け遅延させるＦＩＦＯ型シフトレジスタ(36)と、前記正
順ＦＳＲのｍ個の各レジスタから出力される各単位ＰＮ
信号の出力路に介挿された信号選択回路と、この信号選
択回路にて選択された単位ＰＮ信号どうしの排他的論理
和を算出して、前記正順ＦＳＲのＰＮ信号に対して前記
受信信号入力から同期確立までの所要ビット数だけ遅延
した遅延ＰＮ信号を出力する排他的論理和回路と、構成
段数で定まる各初期値が各レジスタに設定され、前記受
信信号の入力開始から前記同期確立までの期間のみ動作
し、動作停止状態の各レジスタの値を前記信号選択回路
へ各単位ＰＮ信号に対する各選択信号として出力するｍ
段構成の逆順ＦＳＲと、前記同期確立後に前記排他的論
理和回路から出力される遅延ＰＮ信号の各ビットデータ
を前記バーストフレーム毎に交互にそれぞれｍ個取込ん
で動作停止する一対のシフトレジスタ(33,33a)と、１周
期遅れのバーストフレーム毎に交互に前記各シフトレジ
スタの各レジスタのビットデータを自己のレジスタに取
込んで遅延ＰＮ信号（ｂ4 ）を出力する補助ＦＳＲ(35)
と、この補助ＦＳＲの遅延ＰＮ信号と前記ＦＩＦＯ型シ
フトレジスタにて遅延された受信信号（ａ4 ）との各ビ
ットデータを比較して不一致のとき不一致検出信号を出
力する比較回路(19)とを備えた符号誤り検出装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25169391A JPH0591089A (ja) | 1991-09-30 | 1991-09-30 | 符号誤り検出装置 |
| US07/908,475 US5390199A (en) | 1991-07-19 | 1992-07-06 | Advanced code error detection apparatus and system using maximal-length pseudorandom binary sequence |
| DE69214541T DE69214541T2 (de) | 1991-07-19 | 1992-07-10 | Gerät für Fehlererkennungskode und Einrichtung mit binärer Pseudozufallsfolge maximaler Länge |
| EP92111828A EP0523571B1 (en) | 1991-07-19 | 1992-07-10 | Advanced code error detection apparatus and system using maximal-length pseudorandom binary sequence |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25169391A JPH0591089A (ja) | 1991-09-30 | 1991-09-30 | 符号誤り検出装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0591089A true JPH0591089A (ja) | 1993-04-09 |
Family
ID=17226609
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25169391A Pending JPH0591089A (ja) | 1991-07-19 | 1991-09-30 | 符号誤り検出装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0591089A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008153873A (ja) * | 2006-12-15 | 2008-07-03 | Anritsu Corp | パケットエラー測定装置 |
-
1991
- 1991-09-30 JP JP25169391A patent/JPH0591089A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008153873A (ja) * | 2006-12-15 | 2008-07-03 | Anritsu Corp | パケットエラー測定装置 |
| JP4575348B2 (ja) * | 2006-12-15 | 2010-11-04 | アンリツ株式会社 | パケットエラー測定装置 |
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