JPH05102951A - ２つのワードシーケンスの同期外れ識別方法および装置 - Google Patents
２つのワードシーケンスの同期外れ識別方法および装置Info
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- JPH05102951A JPH05102951A JP4083860A JP8386092A JPH05102951A JP H05102951 A JPH05102951 A JP H05102951A JP 4083860 A JP4083860 A JP 4083860A JP 8386092 A JP8386092 A JP 8386092A JP H05102951 A JPH05102951 A JP H05102951A
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- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
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- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/04—Speed or phase control by synchronisation signals
- H04L7/048—Speed or phase control by synchronisation signals using the properties of error detecting or error correcting codes, e.g. parity as synchronisation signal
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- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
Abstract
(57)【要約】
【目的】 バーストエラーの発生の際に基準パターン信
号の再同期化を通常は開始しないような、２つのワード
シーケンス間の同期外れ識別方法を提供する。 【構成】 ＥＸＯＲ回路（３）の出力信号はエラー信号
（ＳＦ１）を表し、当該エラー信号の瞬時のビットシー
ケンスと、該ビットシーケンスを基準信号（ＲＳ）の１
周期時間だけ時間的にずらされたビットシーケンスとを
比較し、瞬時のビットシーケンス（ＦＳ１）と１周期時
間だけずらされたビットシーケンス（ＦＳ２）とが一致
した際、基準信号（ＲＳ）の再同期化を開始する。
号の再同期化を通常は開始しないような、２つのワード
シーケンス間の同期外れ識別方法を提供する。 【構成】 ＥＸＯＲ回路（３）の出力信号はエラー信号
（ＳＦ１）を表し、当該エラー信号の瞬時のビットシー
ケンスと、該ビットシーケンスを基準信号（ＲＳ）の１
周期時間だけ時間的にずらされたビットシーケンスとを
比較し、瞬時のビットシーケンス（ＦＳ１）と１周期時
間だけずらされたビットシーケンス（ＦＳ２）とが一致
した際、基準信号（ＲＳ）の再同期化を開始する。
Description
【０００１】
【産業上の利用分野】本発明は、測定信号と基準信号と
の間の２つのワードシーケンスの同期外れを識別する方
法であって、前記２つの信号は障害されない同期動作状
態では同じビットシーケンスおよび同じ周期時間を有す
るものであり、前記測定信号と基準信号とをＥＸＯＲ回
路により比較し、当該出力信号を同期パルスの形成に使
用する、２つのワードシーケンスの同期外れ識別方法、
およびＥＸＯＲ回路が設けられており、該ＥＸＯＲ回路
の２つの入力側の一方には測定信号が印加され、他方に
は受信側で基準信号発生器により形成された基準信号が
印加され、当該２つの信号は障害を受けない動作状態で
は同期しており、かつ同じビットパターンを有し、前記
ＥＸＯＲ回路の出力側はＡＮＤゲートの第１の入力側と
接続されており、該ＡＮＤゲートの出力信号により基準
信号内に発生した基準パターンが移相され、該ＡＮＤゲ
ートの第２の入力側はイネーブル回路と接続されてお
り、該イネーブル回路は、ＥＸＯＲ回路出力信号に依存
して、同期状態が障害された際に同期化イネーブル信号
を送出する、２つのワードシーケンスの同期外れ識別装
置に関する。
の間の２つのワードシーケンスの同期外れを識別する方
法であって、前記２つの信号は障害されない同期動作状
態では同じビットシーケンスおよび同じ周期時間を有す
るものであり、前記測定信号と基準信号とをＥＸＯＲ回
路により比較し、当該出力信号を同期パルスの形成に使
用する、２つのワードシーケンスの同期外れ識別方法、
およびＥＸＯＲ回路が設けられており、該ＥＸＯＲ回路
の２つの入力側の一方には測定信号が印加され、他方に
は受信側で基準信号発生器により形成された基準信号が
印加され、当該２つの信号は障害を受けない動作状態で
は同期しており、かつ同じビットパターンを有し、前記
ＥＸＯＲ回路の出力側はＡＮＤゲートの第１の入力側と
接続されており、該ＡＮＤゲートの出力信号により基準
信号内に発生した基準パターンが移相され、該ＡＮＤゲ
ートの第２の入力側はイネーブル回路と接続されてお
り、該イネーブル回路は、ＥＸＯＲ回路出力信号に依存
して、同期状態が障害された際に同期化イネーブル信号
を送出する、２つのワードシーケンスの同期外れ識別装
置に関する。
【０００２】
【従来の技術】ディジタル伝送区間およびその伝送装置
を検査するために、検査パターンとしてビットシーケン
スを含む測定信号を用いる。ビットシーケンスは疑似ラ
ンダムシーケンスまたはディジタル語である。受信側で
は、同じ疑似ランダム信号ないし同じディジタル語を含
む基準信号を形成する測定器が使用される。受信された
測定信号は、伝送区間での障害を検出するために、受信
側で形成された基準信号と比較される。ビットエラーの
測定は、受信された測定信号と基準信号とが同期してい
るときにのみ正確に実行することができる。疑似ランダ
ムシーケンスが検査パターンとして使用される場合、ビ
ットエラー測定装置ではいわゆる“Ｇｅｌｂｒｉｃｈ
法”（ＤＥ−Ｃ−２３５９７１６に記載されている）
が、受信側での基準パターンの再同期化を、高エラー率
ないしバーストエラーの場合でも阻止する。
を検査するために、検査パターンとしてビットシーケン
スを含む測定信号を用いる。ビットシーケンスは疑似ラ
ンダムシーケンスまたはディジタル語である。受信側で
は、同じ疑似ランダム信号ないし同じディジタル語を含
む基準信号を形成する測定器が使用される。受信された
測定信号は、伝送区間での障害を検出するために、受信
側で形成された基準信号と比較される。ビットエラーの
測定は、受信された測定信号と基準信号とが同期してい
るときにのみ正確に実行することができる。疑似ランダ
ムシーケンスが検査パターンとして使用される場合、ビ
ットエラー測定装置ではいわゆる“Ｇｅｌｂｒｉｃｈ
法”（ＤＥ−Ｃ−２３５９７１６に記載されている）
が、受信側での基準パターンの再同期化を、高エラー率
ないしバーストエラーの場合でも阻止する。
【０００３】Harrison、A.F.著:“Measuring equipment
for data transmission channels”:Phillips Televomm
unication Review,ｖｏｌ２７、１．８月１９６７年、
１から１０ページに記載されている方法は、疑似ランダ
ムシーケンスからなり、ディジタル語からは形成されて
いないビットシーケンス間の同期外れを識別するのにの
み適する。
for data transmission channels”:Phillips Televomm
unication Review,ｖｏｌ２７、１．８月１９６７年、
１から１０ページに記載されている方法は、疑似ランダ
ムシーケンスからなり、ディジタル語からは形成されて
いないビットシーケンス間の同期外れを識別するのにの
み適する。
【０００４】ここで説明する方法および本発明の回路装
置は、ディジタル語のシーケンス（ワードシーケンス）
からなる、同期化された測定信号および基準信号に対し
て構成されている。受信されたワードシーケンスおよび
受信側で基準パターンとして形成された基準ワードシー
ケンスはその際同期化されていなければならない。その
際個々のディジタル語は所定の長さを有する短周期のパ
ルスパターンである。この所定の長さは一般的に２から
６ビットの間、または２から３２ビットの間である。パ
ルスパターンは長さも含めて機器使用者により任意に調
整できる。しかし送信機および受信機に対しては完全に
同じパターンを調整しなければならない。その際受信機
で調整された基準パターンがパターン比較に対して基準
として用いられる。
置は、ディジタル語のシーケンス（ワードシーケンス）
からなる、同期化された測定信号および基準信号に対し
て構成されている。受信されたワードシーケンスおよび
受信側で基準パターンとして形成された基準ワードシー
ケンスはその際同期化されていなければならない。その
際個々のディジタル語は所定の長さを有する短周期のパ
ルスパターンである。この所定の長さは一般的に２から
６ビットの間、または２から３２ビットの間である。パ
ルスパターンは長さも含めて機器使用者により任意に調
整できる。しかし送信機および受信機に対しては完全に
同じパターンを調整しなければならない。その際受信機
で調整された基準パターンがパターン比較に対して基準
として用いられる。
【０００５】ビットエラー測定の開始時に、基準パター
ンは受信側ないし受信側パターン（測定信号）に同期し
ていなければならない。再同期化に対する判断基準とし
て従来はビットエラー率が使用されていた。その際、所
定のエラー率を上回るときに基準パターンの再同期化が
開始されたことを前提とする。短時間に非常に高いエラ
ー率の発生し得るバーストエラーの場合、それにより再
同期化が生じ得る。しかしこの再同期化は不必要であ
り、それによりビットエラー測定が中断されたり、誤認
されたりする。
ンは受信側ないし受信側パターン（測定信号）に同期し
ていなければならない。再同期化に対する判断基準とし
て従来はビットエラー率が使用されていた。その際、所
定のエラー率を上回るときに基準パターンの再同期化が
開始されたことを前提とする。短時間に非常に高いエラ
ー率の発生し得るバーストエラーの場合、それにより再
同期化が生じ得る。しかしこの再同期化は不必要であ
り、それによりビットエラー測定が中断されたり、誤認
されたりする。
【０００６】
【発明が解決しようとする課題】本発明の課題は、バー
ストエラーの発生の際に基準パターン信号の再同期化を
通常は開始しないような、２つのワードシーケンス間の
同期外れ識別方法を提供することである。
ストエラーの発生の際に基準パターン信号の再同期化を
通常は開始しないような、２つのワードシーケンス間の
同期外れ識別方法を提供することである。
【０００７】
【課題を解決するための手段】上記課題は本発明によ
り、ＥＸＯＲ回路の出力信号はエラー信号を表し、当該
エラー信号の瞬時のビットシーケンスと、該ビットシー
ケンスを基準信号の１周期時間だけ時間的にずらされた
ビットシーケンスとを比較し、瞬時のビットシーケンス
と１周期時間だけずらされたビットシーケンスとが一致
した際、基準信号の再同期化を開始するように構成して
解決される。
り、ＥＸＯＲ回路の出力信号はエラー信号を表し、当該
エラー信号の瞬時のビットシーケンスと、該ビットシー
ケンスを基準信号の１周期時間だけ時間的にずらされた
ビットシーケンスとを比較し、瞬時のビットシーケンス
と１周期時間だけずらされたビットシーケンスとが一致
した際、基準信号の再同期化を開始するように構成して
解決される。
【０００８】ＥＸＯＲ回路は、受信された測定信号と基
準パターン信号との比較から同期外れの発生時にエラー
信号を形成する。そのエラー信号の瞬時のビットシーケ
ンスと、それを基準パターン信号の１周期時間だけ時間
的にずらしたビットシーケンスが比較される。この比較
の際に一致が検出されるとこれは、基準パターン信号が
そのビットシーケンスに関して受信された測定信号と一
致しているが、しかし位相はずれていることを意味す
る。この場合基準パターン信号は、受信された測定信号
と基準パターン信号との間で同期化が達成されるまで、
各ビットエラー毎に１ビットずらされる。バーストエラ
ーが発生した際には、瞬時のエラー信号と１周期だけ時
間的にずらされたエラー信号との間に一致は検出されな
い。これによりバーストエラーに基づくエラー反復は誤
ってエラー同期化として識別されない。従って発生した
バーストエラーは基準パターン信号の同期化になんら障
害となる影響を与えない。
準パターン信号との比較から同期外れの発生時にエラー
信号を形成する。そのエラー信号の瞬時のビットシーケ
ンスと、それを基準パターン信号の１周期時間だけ時間
的にずらしたビットシーケンスが比較される。この比較
の際に一致が検出されるとこれは、基準パターン信号が
そのビットシーケンスに関して受信された測定信号と一
致しているが、しかし位相はずれていることを意味す
る。この場合基準パターン信号は、受信された測定信号
と基準パターン信号との間で同期化が達成されるまで、
各ビットエラー毎に１ビットずらされる。バーストエラ
ーが発生した際には、瞬時のエラー信号と１周期だけ時
間的にずらされたエラー信号との間に一致は検出されな
い。これによりバーストエラーに基づくエラー反復は誤
ってエラー同期化として識別されない。従って発生した
バーストエラーは基準パターン信号の同期化になんら障
害となる影響を与えない。
【０００９】本発明の方法を実施するために、請求項３
による回路装置が提案される。この回路装置により、推
計学的に発生するすべてのエラー構造を実際の同期外れ
から区別することができる。基準パターン信号の同期と
常に同じ周期時間で発生し、パターン周期毎に少なくと
も２つのエラーを有するエラー構造の場合はすべて、不
所望の再同期化が惹起され得る。しかしこれは実際の測
定では非常に稀であり、受信機はそのような場合従来の
方法と同じように非同期状態に留まる。
による回路装置が提案される。この回路装置により、推
計学的に発生するすべてのエラー構造を実際の同期外れ
から区別することができる。基準パターン信号の同期と
常に同じ周期時間で発生し、パターン周期毎に少なくと
も２つのエラーを有するエラー構造の場合はすべて、不
所望の再同期化が惹起され得る。しかしこれは実際の測
定では非常に稀であり、受信機はそのような場合従来の
方法と同じように非同期状態に留まる。
【００１０】
【実施例】以下本発明を図面に基づき詳細に説明する。
図１および図２に示された信号を詳細に見る前に、測定
信号がｍビットだけ基準パターンに対してずれたとき
に、測定信号は基準パターン信号に対して非同期である
ことを述べておく。ここで０＜ｍ＜ｎである。ｎはパタ
ーン周期のビット数である。２つのパターンはそのパル
スシーケンスにおいて同じであり、同じ周期長を有して
いるので、非同期状態ではビット対ビット比較の際に、
周期が同様に長さｎであるエラーパターンが発生する。
この特性はここに述べる方法の基礎として、基準信号と
基準パターン信号の２つのパターン間の非同期状態を識
別するために用いられる。
図１および図２に示された信号を詳細に見る前に、測定
信号がｍビットだけ基準パターンに対してずれたとき
に、測定信号は基準パターン信号に対して非同期である
ことを述べておく。ここで０＜ｍ＜ｎである。ｎはパタ
ーン周期のビット数である。２つのパターンはそのパル
スシーケンスにおいて同じであり、同じ周期長を有して
いるので、非同期状態ではビット対ビット比較の際に、
周期が同様に長さｎであるエラーパターンが発生する。
この特性はここに述べる方法の基礎として、基準信号と
基準パターン信号の２つのパターン間の非同期状態を識
別するために用いられる。
【００１１】エラー信号のエラーパターンは、一方では
直接、他方ではｎビットだけ遅延されて別のビット対ビ
ット比較器に供給される。周期長ｎのパルスパターンの
場合、同様にｎビットの遅延により再び同じパターンが
送出されるから、別の比較器の入力側で２つのパターン
シーケンスは、非同期状態の際、完全に同じである。こ
の比較器をＥＸＯＲ回路として構成すれば、この回路は
ロー信号をその出力側に送出する。このロー信号は再同
期化に対する判断基準として用いられる。入力側での一
致の際にその出力側にロー信号を送出するこの比較器は
図３に参照番号９で示されている。
直接、他方ではｎビットだけ遅延されて別のビット対ビ
ット比較器に供給される。周期長ｎのパルスパターンの
場合、同様にｎビットの遅延により再び同じパターンが
送出されるから、別の比較器の入力側で２つのパターン
シーケンスは、非同期状態の際、完全に同じである。こ
の比較器をＥＸＯＲ回路として構成すれば、この回路は
ロー信号をその出力側に送出する。このロー信号は再同
期化に対する判断基準として用いられる。入力側での一
致の際にその出力側にロー信号を送出するこの比較器は
図３に参照番号９で示されている。
【００１２】２つのディジタル語が非同期状態である際
の別の特性は、パターン周期毎に少なくとも２つのエラ
ーが発生することである。この条件は再同期化に対する
別の判断基準として利用される。従って、この再同期化
は２つの前記の判断基準が充たされたときにのみ開始さ
れる。
の別の特性は、パターン周期毎に少なくとも２つのエラ
ーが発生することである。この条件は再同期化に対する
別の判断基準として利用される。従って、この再同期化
は２つの前記の判断基準が充たされたときにのみ開始さ
れる。
【００１３】再同期化に対してはさらに次の条件を設定
することができる。すなわち、２つの判断基準が所定数
のパターン周期にわたって中断せずに充たされなければ
ならない。このパターン周期の数が大きく選択されれ
ば、不必要な再同期化に対する安全性も高い。このよう
にして所要の再同期化が相応に後で開始される。
することができる。すなわち、２つの判断基準が所定数
のパターン周期にわたって中断せずに充たされなければ
ならない。このパターン周期の数が大きく選択されれ
ば、不必要な再同期化に対する安全性も高い。このよう
にして所要の再同期化が相応に後で開始される。
【００１４】図１には、ビットエラーが１つの場合が示
されている。受信された測定信号のパターン中、“ビッ
トエラー”と示された個所には“０”がプロットされて
いる。一方下に示した基準パターンによれば“１”が正
しいものとされる。２つの信号、すなわち測定信号と基
準パターン信号とがＥＸＯＲ回路の２つの入力側に供給
されると、その出力側に図示したエラー信号が発生す
る。
されている。受信された測定信号のパターン中、“ビッ
トエラー”と示された個所には“０”がプロットされて
いる。一方下に示した基準パターンによれば“１”が正
しいものとされる。２つの信号、すなわち測定信号と基
準パターン信号とがＥＸＯＲ回路の２つの入力側に供給
されると、その出力側に図示したエラー信号が発生す
る。
【００１５】これに対し、測定信号と基準パターン信号
とが図２に示されたように５ビット位相がずれている
と、図示のようなエラー信号が発生する。このエラー信
号は、測定信号ないし基準パターン信号と同じ周期時間
を有する。パターン周期の開始と終了はＰによって示さ
れている。
とが図２に示されたように５ビット位相がずれている
と、図示のようなエラー信号が発生する。このエラー信
号は、測定信号ないし基準パターン信号と同じ周期時間
を有する。パターン周期の開始と終了はＰによって示さ
れている。
【００１６】図３のブロック回路図は、測定信号ＭＳを
被検体２を介してＥＸＯＲ回路３の第１の入力側に供給
する送信機を有する。ＥＸＯＲ回路３の第２の入力側に
は基準信号発生器４の基準パターン信号ＲＳが印加され
る。さらに装置１と２には、受信側測定機器の他の装置
すべてを配属することができる。基準信号発生器４で
は、測定信号ＭＳの送信パターンと同じ基準パターンが
形成される。測定信号も基準信号も共に長さｎのディジ
タル語からなる。このディジタル語は、比較器として動
作するＥＸＯＲ回路３にて同一性についてビット毎に検
査される。ＥＸＯＲ回路３の出力側からビットエラー毎
にパルスが複数の装置に送出され、ＡＮＤゲート５の一
方の入力側にも送出される。さらにＥＸＯＲ回路の出力
側と接続されているのは、カウンタ６、シフトレジスタ
７、別のＥＸＯＲ回路９の一方の入力側およびカウンタ
１０のリセット入力側である。
被検体２を介してＥＸＯＲ回路３の第１の入力側に供給
する送信機を有する。ＥＸＯＲ回路３の第２の入力側に
は基準信号発生器４の基準パターン信号ＲＳが印加され
る。さらに装置１と２には、受信側測定機器の他の装置
すべてを配属することができる。基準信号発生器４で
は、測定信号ＭＳの送信パターンと同じ基準パターンが
形成される。測定信号も基準信号も共に長さｎのディジ
タル語からなる。このディジタル語は、比較器として動
作するＥＸＯＲ回路３にて同一性についてビット毎に検
査される。ＥＸＯＲ回路３の出力側からビットエラー毎
にパルスが複数の装置に送出され、ＡＮＤゲート５の一
方の入力側にも送出される。さらにＥＸＯＲ回路の出力
側と接続されているのは、カウンタ６、シフトレジスタ
７、別のＥＸＯＲ回路９の一方の入力側およびカウンタ
１０のリセット入力側である。
【００１７】カウンタ６はパターン周期毎の少なくとも
２つのエラーの発生を識別する。パターン周期毎の１つ
のパルスからなる、基準パターンのトリガ信号は、カウ
ンタの出力信号をラッチに伝送し、これに基づきカウン
タ６を０にセットする。以下、カウンタとラッチからな
るユニットを簡単にカウンタ６と称する。
２つのエラーの発生を識別する。パターン周期毎の１つ
のパルスからなる、基準パターンのトリガ信号は、カウ
ンタの出力信号をラッチに伝送し、これに基づきカウン
タ６を０にセットする。以下、カウンタとラッチからな
るユニットを簡単にカウンタ６と称する。
【００１８】シフトレジスタの段数は、ディジタル語の
最大長ｎに相応する。段（ｎ／２＋１）からｎはマルチ
プレクサ８と接続されている。マルチプレクサ８はディ
ジタル語の長さｎに相応してシフトレジスタ７の信号を
導通接続する。長さがｎ／２であるかまたはそれより小
さいディジタル語に対してはマルチプレクサの最小限の
段数が使用される。この段数は語長の偶数倍に相応す
る。
最大長ｎに相応する。段（ｎ／２＋１）からｎはマルチ
プレクサ８と接続されている。マルチプレクサ８はディ
ジタル語の長さｎに相応してシフトレジスタ７の信号を
導通接続する。長さがｎ／２であるかまたはそれより小
さいディジタル語に対してはマルチプレクサの最小限の
段数が使用される。この段数は語長の偶数倍に相応す
る。
【００１９】 例： 最大語長 ：ｎ＝３２ビット シフトレジスタ長 ：３２ビット マルチプレクサの領域 ：１７段〜３２段 調整された語長 ：３ビット マルチプレクサ切換 ：１８段 ＥＸＯＲ回路９として構成された第２の比較器は、第１
のＥＸＯＲ回路３の出力側に発生したエラー信号ＦＳ１
を遅延されたエラー信号ＦＳ２と比較し、２つのシーケ
ンスが入力側で一致している場合、ロー信号を送出す
る。この場合、測定信号ＭＳは同期しているかまたは基
準信号ＲＳに対して一定の位相ずれを有する。この２つ
の場合を区別するために、カウンタ１１、カウンタ１０
およびＡＮＤゲート１２を用いる。ビットエラーまたは
パターンが異なる場合、ＥＸＯＲ回路９の出力側にはハ
イ信号が発生する。
のＥＸＯＲ回路３の出力側に発生したエラー信号ＦＳ１
を遅延されたエラー信号ＦＳ２と比較し、２つのシーケ
ンスが入力側で一致している場合、ロー信号を送出す
る。この場合、測定信号ＭＳは同期しているかまたは基
準信号ＲＳに対して一定の位相ずれを有する。この２つ
の場合を区別するために、カウンタ１１、カウンタ１０
およびＡＮＤゲート１２を用いる。ビットエラーまたは
パターンが異なる場合、ＥＸＯＲ回路９の出力側にはハ
イ信号が発生する。
【００２０】ＥＸＯＲ回路９の出力側はＡＮＤゲート１
３の反転入力側と接続されている。このＡＮＤゲートの
反転出力側はカウンタ１１のリセット入力側と接続され
ている。ＡＮＤゲート１３がロー信号を送出する場合、
カウンタ１１はその最大計数状態まで増分計数すること
ができる。ハイ信号がそのリセット入力側に入力されて
カウンタ１１をゼロにリセットするまで、カウンタはそ
の最大計数状態に留まる。
３の反転入力側と接続されている。このＡＮＤゲートの
反転出力側はカウンタ１１のリセット入力側と接続され
ている。ＡＮＤゲート１３がロー信号を送出する場合、
カウンタ１１はその最大計数状態まで増分計数すること
ができる。ハイ信号がそのリセット入力側に入力されて
カウンタ１１をゼロにリセットするまで、カウンタはそ
の最大計数状態に留まる。
【００２１】カウンタ１０は計数値ｑを有し、カウンタ
１１と同様に、オーバーフローに対して保護されてい
る。ＥＸＯＲ回路３のエラーパルス２はカウンタ１１を
ゼロにリセットする。
１１と同様に、オーバーフローに対して保護されてい
る。ＥＸＯＲ回路３のエラーパルス２はカウンタ１１を
ゼロにリセットする。
【００２２】ＡＮＤゲート２での一致によりフリップフ
ロップ１４がセットされる。その際フリップフロップの
出力側にはハイ信号が発生する。それにより基準信号Ｒ
Ｓの基準パターンの再同期化がイネーブルされる。ＥＸ
ＯＲ回路３の各エラーパルスは、基準信号ＲＳの基準パ
ターンを、測定信号ＭＳのパターンに対して１ビットだ
けシフトする。
ロップ１４がセットされる。その際フリップフロップの
出力側にはハイ信号が発生する。それにより基準信号Ｒ
Ｓの基準パターンの再同期化がイネーブルされる。ＥＸ
ＯＲ回路３の各エラーパルスは、基準信号ＲＳの基準パ
ターンを、測定信号ＭＳのパターンに対して１ビットだ
けシフトする。
【００２３】カウンタ１０がその最大計数状態ｑに達す
るとフリップフロップ１４はリセットされる。これによ
り基準パターンの再同期化が阻止される。そのためにカ
ウンタ１０のリセット入力側はフリップフロップ１４と
接続されている。フリップフロップ１４の出力側はＡＮ
Ｄゲート５の第２入力側と接続されており、このＡＮＤ
ゲートは出力側に基準信号発生器４への同期パルスＳＩ
を送出する。
るとフリップフロップ１４はリセットされる。これによ
り基準パターンの再同期化が阻止される。そのためにカ
ウンタ１０のリセット入力側はフリップフロップ１４と
接続されている。フリップフロップ１４の出力側はＡＮ
Ｄゲート５の第２入力側と接続されており、このＡＮＤ
ゲートは出力側に基準信号発生器４への同期パルスＳＩ
を送出する。
【００２４】カウンタ６は接続されたＡＮＤゲート１２
と１３に、カウンタ６がパターン周期２中に複数のエラ
ーを計数したときに初めてハイ信号を送出することを述
べておく。
と１３に、カウンタ６がパターン周期２中に複数のエラ
ーを計数したときに初めてハイ信号を送出することを述
べておく。
【００２５】参照番号６〜１４で示した回路部分はイネ
ーブル回路を構成する。このイネーブル回路は、測定信
号ＭＳと基準信号ＲＳとの間に位相ずれが検出されたと
きに、同期イネーブル信号ＳＦをフリップフロップ１４
を介してＡＮＤゲート５に送出する。
ーブル回路を構成する。このイネーブル回路は、測定信
号ＭＳと基準信号ＲＳとの間に位相ずれが検出されたと
きに、同期イネーブル信号ＳＦをフリップフロップ１４
を介してＡＮＤゲート５に送出する。
【００２６】以下、典型的な例について説明する。
【００２７】ａ）測定信号ＭＳと基準信号ＲＳが相互に
同期し、ビットエラーが検出されない。
同期し、ビットエラーが検出されない。
【００２８】ＥＸＯＲ回路３の出力側にはロー信号が発
生する。回路の動作は以下のとおり： −カウンタ６がトリガ信号によりセットされ、ゼロに留
まる。というのは、入力側にエラーパルスが発生しない
からである。出力側はロー信号を送出する。
生する。回路の動作は以下のとおり： −カウンタ６がトリガ信号によりセットされ、ゼロに留
まる。というのは、入力側にエラーパルスが発生しない
からである。出力側はロー信号を送出する。
【００２９】−マルチプレクサ８の出力側に統計的ロー
信号が発生する。
信号が発生する。
【００３０】−ＥＸＯＲ回路９の出力側に統計的ロー信
号が発生する。
号が発生する。
【００３１】−ゲート１３の出力側に統計的ハイ信号が
発生する。この信号によりカウンタはリセットされ、ロ
ー信号を送出する。
発生する。この信号によりカウンタはリセットされ、ロ
ー信号を送出する。
【００３２】−カウンタ１０がその最大計数状態ｑに留
まり、出力側にハイ信号を有する。
まり、出力側にハイ信号を有する。
【００３３】−ゲート１２に一致が生じない。従って出
力側はロー信号に留まる。
力側はロー信号に留まる。
【００３４】−フリップフロップ１４はリセットされた
ままになり、出力側にロー信号を送出する。
ままになり、出力側にロー信号を送出する。
【００３５】−再同期化は阻止され、場合によりエラー
パルスは基準パターンに何の作用も及ぼさない。
パルスは基準パターンに何の作用も及ぼさない。
【００３６】ｂ）測定信号ＭＳと基準信号ＲＳは相互に
同期している。しかし推計学的に発生するビットエラー
が測定される。
同期している。しかし推計学的に発生するビットエラー
が測定される。
【００３７】ＥＸＯＲ回路３の出力側には各ビットエラ
ーの際にハイ信号が発生する。回路の動作は以下のとお
り： −１つのパターン周期内に２つ以上のビットエラーが発
生すると、カウンタ６の出力側はハイ信号に移行する。
その他の場合はロー状態に留まる。
ーの際にハイ信号が発生する。回路の動作は以下のとお
り： −１つのパターン周期内に２つ以上のビットエラーが発
生すると、カウンタ６の出力側はハイ信号に移行する。
その他の場合はロー状態に留まる。
【００３８】−マルチプレクサ８の出力側には、語長だ
け遅延されたエラーパターンが発生する。
け遅延されたエラーパターンが発生する。
【００３９】−ＥＸＯＲ回路９の入力側には異なるエラ
ーパターンが印加され、その出力側にはエラー構造ＦＳ
１に依存するパルスパターンが発生する。
ーパターンが印加され、その出力側にはエラー構造ＦＳ
１に依存するパルスパターンが発生する。
【００４０】−ゲート１３の出力側にはエラー信号に依
存するパルスパターンが印加される。このパルスパター
ンはカウンタ１１を散在的にリセットし、それによりカ
ウンタ１１は各エラー間隔後にロー信号またはハイ信号
を送出する。
存するパルスパターンが印加される。このパルスパター
ンはカウンタ１１を散在的にリセットし、それによりカ
ウンタ１１は各エラー間隔後にロー信号またはハイ信号
を送出する。
【００４１】−各エラーパルスはカウンタ１０をゼロに
リセットする。
リセットする。
【００４２】−ゲート１２に一致は発生せず、ゲート１
２の出力側はロー信号に留まる。エラーが発生しない場
合、カウンタ６はロー信号を送出し、カウンタ１０は常
にカウンタ１１よりも早くその最大計数状態に達する。
この最大計数状態では２つのカウンタは共にハイ状態で
ある。
２の出力側はロー信号に留まる。エラーが発生しない場
合、カウンタ６はロー信号を送出し、カウンタ１０は常
にカウンタ１１よりも早くその最大計数状態に達する。
この最大計数状態では２つのカウンタは共にハイ状態で
ある。
【００４３】−フリップフロップ１４はリセットされた
ままであり、出力側にロー信号を送出する。
ままであり、出力側にロー信号を送出する。
【００４４】−再同期化は阻止され、場合によりエラー
パルスは基準パターンに何の作用も及ぼさない。
パルスは基準パターンに何の作用も及ぼさない。
【００４５】ｃ）測定信号ＭＳと基準信号ＲＳはまず相
互に同期する。送信パターンのずれにより再同期化が開
始されなければならない。
互に同期する。送信パターンのずれにより再同期化が開
始されなければならない。
【００４６】同期している場合の回路状態はａ）に示し
た。例えば被検体２の障害により測定信号が移相される
と、２つのパターン間に位相ずれが発生する。この２つ
のパターンはＥＸＯＲ回路３に印加される。
た。例えば被検体２の障害により測定信号が移相される
と、２つのパターン間に位相ずれが発生する。この２つ
のパターンはＥＸＯＲ回路３に印加される。
【００４７】−測定信号ＭＳが移相されるとＥＸＯＲ回
路３の出力側にエラーパターンＦＳ１が発生する。この
エラーパターンは同じ周期時間を有し、さらに１周期内
に少なくとも２つのエラーパルスを有する。
路３の出力側にエラーパターンＦＳ１が発生する。この
エラーパターンは同じ周期時間を有し、さらに１周期内
に少なくとも２つのエラーパルスを有する。
【００４８】−これによりカウンタ６は統計的ハイ信号
を出力側に送出する。
を出力側に送出する。
【００４９】−マルチプレクサ８の出力側には、シフト
レジスタ７により語長ｎだけ遅延されたエラーパターン
ＦＳ２が発生する。
レジスタ７により語長ｎだけ遅延されたエラーパターン
ＦＳ２が発生する。
【００５０】−ＥＸＯＲ回路９の入力側における２つの
エラーパターンＦＳ１とＦＳ２はこの場合、同じであ
る。これにより回路９の出力側には統計的ロー信号が発
生する。
エラーパターンＦＳ１とＦＳ２はこの場合、同じであ
る。これにより回路９の出力側には統計的ロー信号が発
生する。
【００５１】−ゲート１３には同一性が生じる。これに
よりその反転出力側にはロー信号が発生する。
よりその反転出力側にはロー信号が発生する。
【００５２】−従ってカウンタ１１はその最大計数状態
ｐまで増分計数することができ、出力側にはハイ信号が
発生する。
ｐまで増分計数することができ、出力側にはハイ信号が
発生する。
【００５３】−カウンタ１０は各エラーパルスによりリ
セットされ、従って統計的ロー信号を送出する。
セットされ、従って統計的ロー信号を送出する。
【００５４】−その入力信号に基づきＡＮＤゲート１２
は導通する。
は導通する。
【００５５】−ＡＮＤゲート１２の出力信号はフリップ
フロップ１４をセットする。これにより再同期化がイネ
ーブルされる。
フロップ１４をセットする。これにより再同期化がイネ
ーブルされる。
【００５６】−ＥＸＯＲ回路３の出力する各エラーパル
スの際にゲート５の出力側にパルスが発生し、このパル
スにより基準パターン信号は測定信号ＭＳに対して１ビ
ットだけ、２つのパルスパターンが同期するまでずらさ
れる。
スの際にゲート５の出力側にパルスが発生し、このパル
スにより基準パターン信号は測定信号ＭＳに対して１ビ
ットだけ、２つのパルスパターンが同期するまでずらさ
れる。
【００５７】同期化が行われた後、回路は再びａ）に記
した状態となる。
した状態となる。
【００５８】
【発明の効果】本発明により、バーストエラーの発生の
際に基準パターン信号の再同期化を通常は開始しないよ
うな、２つのワードシーケンス間の同期外れ識別方法が
得られる。
際に基準パターン信号の再同期化を通常は開始しないよ
うな、２つのワードシーケンス間の同期外れ識別方法が
得られる。
【図１】受信側測定信号およびこれに同期した基準パタ
ーン信号のビットパターン並びに唯１つのエラーが発生
した際の所属のエラー信号を示す線図である。
ーン信号のビットパターン並びに唯１つのエラーが発生
した際の所属のエラー信号を示す線図である。
【図２】図１に示した信号の経過を示す線図であるが、
ここでは基準パターン信号は受信された測定信号に対し
て非同期で経過している。
ここでは基準パターン信号は受信された測定信号に対し
て非同期で経過している。
【図３】本発明の実施例のブロック回路図である。
ＭＳ 測定信号 ＲＳ 基準パターン信号 ＦＳ１、ＦＳ２ エラー信号
Claims (3)
- 【請求項１】 測定信号と基準信号との間の２つのワー
ドシーケンスの同期外れを識別する方法であって、 前記２つの信号は障害されない同期動作状態では同じビ
ットシーケンスおよび同じ周期時間を有するものであ
り、 前記測定信号と基準信号とをＥＸＯＲ回路により比較
し、当該出力信号を同期パルスの形成に使用する、２つ
のワードシーケンスの同期外れ識別方法において、 ＥＸＯＲ回路（３）の出力信号はエラー信号（ＳＦ１）
を表し、当該エラー信号の瞬時のビットシーケンスと、
該ビットシーケンスを基準信号（ＲＳ）の１周期時間だ
け時間的にずらされたビットシーケンスとを比較し、 瞬時のビットシーケンス（ＦＳ１）と１周期時間だけず
らされたビットシーケンス（ＦＳ２）とが一致した際、
基準信号（ＲＳ）の再同期化を開始する、ことを特徴と
する、２つのワードシーケンスの同期外れ識別方法。 - 【請求項２】 再同期化を、１周期だけずらされた２つ
のエラー信号（ＦＳ１とＦＳ２）間の一致が所定のビッ
ト数にわたって中断せずに発生したときに初めて開始す
る、請求項１記載の方法。 - 【請求項３】 ＥＸＯＲ回路が設けられており、該ＥＸ
ＯＲ回路の２つの入力側の一方には測定信号が印加さ
れ、他方には受信側で基準信号発生器により形成された
基準信号が印加され、 当該２つの信号は障害を受けない動作状態では同期して
おり、かつ同じビットパターンを有し、 前記ＥＸＯＲ回路の出力側はＡＮＤゲートの第１の入力
側と接続されており、 該ＡＮＤゲートの出力信号により基準信号内に発生した
基準パターンが移相され、 該ＡＮＤゲートの第２の入力側はイネーブル回路と接続
されており、 該イネーブル回路は、ＥＸＯＲ回路出力信号に依存し
て、同期状態が障害された際に同期化イネーブル信号を
送出する、２つのワードシーケンスの同期外れ識別装置
において、 比較器として動作するＥＸＯＲ回路（３）の出力側に発
生するエラー信号（ＦＳ１）が、第１のカウンタ
（６）、シフトレジスタ（７）、別のＥＸＯＲ回路
（９）の第１入力側および第２のカウンタ（１０）のリ
セット入力側に同時に供給され、 シフトレジスタによって、瞬時のエラー信号（ＦＳ１）
の１周期だけ遅延された第２のエラー信号（ＦＳ２）が
形成され、該第２のエラー信号は別のＥＸＯＲ回路
（９）の第２入力側に供給され、 別のＥＸＯＲ回路（９）の出力側は第２のＡＮＤゲート
（１３）の反転入力側と接続されており、該第２のＡＮ
Ｄゲートの第２入力側は前記第１のカウンタ（６）の出
力側および第３のＡＮＤゲート（１２）の入力側と接続
されており、 前記第２のＡＮＤゲート（１３）の反転出力側は第３の
カウンタ（１１）のリセット入力側と接続されており、
該第３のカウンタの計数入力側には、第２のカウンタ
（１０）の計数入力側と同様に、受信機クロックが供給
され、 前記第３のカウンタ（１１）の出力側は、第３のＡＮＤ
ゲート（１２）の第２入力側と接続されており、該第３
のＡＮＤゲート（１２）の第３反転入力側には第２のカ
ウンタ（１０）の出力が印加され、同様に該第２のカウ
ンタの出力はフリップフロップ（１４）のリセット入力
側に供給され、 フリップフロップ（１４）のセット入力側は第３のＡＮ
Ｄゲート（１２）の出力側と接続されており、 フリップフロップ(１４)の出力側は第１のＡＮＤゲート
(５)の第２入力側と接続されており、該第１のＡＮＤゲ
ート(５)に同期化イネーブル信号(ＳＦ)が送出される、
ことを特徴とする、２つのワードシーケンスの同期外れ
識別装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19914111176 DE4111176C1 (ja) | 1991-04-06 | 1991-04-06 | |
| DE4111176.1 | 1991-04-06 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05102951A true JPH05102951A (ja) | 1993-04-23 |
Family
ID=6428967
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4083860A Pending JPH05102951A (ja) | 1991-04-06 | 1992-04-06 | ２つのワードシーケンスの同期外れ識別方法および装置 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0508070B1 (ja) |
| JP (1) | JPH05102951A (ja) |
| DE (1) | DE4111176C1 (ja) |
| DK (1) | DK0508070T3 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5430746A (en) * | 1992-06-09 | 1995-07-04 | Wandel & Goltermann Gmbh & Co. Elektronische Messtechnik | Method of and circuitry for detecting synchronism failure of two word sequences |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5214303A (en) * | 1976-07-29 | 1977-02-03 | Nec Corp | Synchronization error detection method |
| JPS6178239A (ja) * | 1984-09-25 | 1986-04-21 | Nec Corp | フレ−ム同期回路 |
| JPH03274836A (ja) * | 1990-03-24 | 1991-12-05 | Anritsu Corp | 擬似ランダム信号の受信装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2359716C3 (de) * | 1973-11-30 | 1979-07-12 | Allgemeine Elektricitaets-Gesellschaft Aeg-Telefunken, 6000 Frankfurt | Verfahren zum Unterscheiden der Bündelfehler vom Ausfall der Synchronisation zwischen Sender und Empfänger von Bitfehlermeßeinrichtungen und Schaltungsanordnung zur Durchfuhrung des Verfahrens |
| GB1492134A (en) * | 1974-04-23 | 1977-11-16 | Wandel & Goltermann | Method of measuring the bit error rate of a regenerated pcm transmission path |
| JPH01165239A (ja) * | 1987-12-21 | 1989-06-29 | Advantest Corp | データパターン同期装置 |
| FR2629965B1 (fr) * | 1988-04-07 | 1993-11-19 | Alcatel Thomson Faisceaux Hertzi | Circuit de mesure de taux d'erreurs pour equipement de transmission numerique synchrone |
-
1991
- 1991-04-06 DE DE19914111176 patent/DE4111176C1/de not_active Expired - Fee Related
-
1992
- 1992-02-21 EP EP92102903A patent/EP0508070B1/de not_active Expired - Lifetime
- 1992-02-21 DK DK92102903T patent/DK0508070T3/da active
- 1992-04-06 JP JP4083860A patent/JPH05102951A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5214303A (en) * | 1976-07-29 | 1977-02-03 | Nec Corp | Synchronization error detection method |
| JPS6178239A (ja) * | 1984-09-25 | 1986-04-21 | Nec Corp | フレ−ム同期回路 |
| JPH03274836A (ja) * | 1990-03-24 | 1991-12-05 | Anritsu Corp | 擬似ランダム信号の受信装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE4111176C1 (ja) | 1992-09-17 |
| EP0508070B1 (de) | 1997-12-03 |
| EP0508070A3 (en) | 1993-11-18 |
| DK0508070T3 (da) | 1998-08-10 |
| EP0508070A2 (de) | 1992-10-14 |
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