JPS6178239A - フレ−ム同期回路 - Google Patents
フレ−ム同期回路Info
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- JPS6178239A JPS6178239A JP59200236A JP20023684A JPS6178239A JP S6178239 A JPS6178239 A JP S6178239A JP 59200236 A JP59200236 A JP 59200236A JP 20023684 A JP20023684 A JP 20023684A JP S6178239 A JPS6178239 A JP S6178239A
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- JP
- Japan
- Prior art keywords
- frame
- circuit
- pattern
- parity
- frame synchronization
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/04—Speed or phase control by synchronisation signals
- H04L7/048—Speed or phase control by synchronisation signals using the properties of error detecting or error correcting codes, e.g. parity as synchronisation signal
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明はフレーム同期回路に関１．、特にティジタル無
線伝送回線の受信局側において、擬似フレーム同期を防
止することのできるフレーム同期回路に関する。
線伝送回線の受信局側において、擬似フレーム同期を防
止することのできるフレーム同期回路に関する。
（従来技術）
従来、ティジタル無線伝送目線の受信（ｌｌｌｌｌＫ備
えられているフレーム同期回路においては、その−例と
して第１図にその主り？部が示されるように、それぞれ
端子５１および５２より入力されるデータ信号（１）１
０１およびデータ信号（２）１０２に対応して、排他的
論理和回路１および２より成るフレーム・パターン比較
回路３が備えられており、フレーム・パターン・タイば
ング信号発生回路６から入力されるフレーム同期パター
ン（１）１０５およびフレーム同期パターン（２） １
０６と比較照合されて、フレーム同期のとれている状態
においては、例えば排他的論理和回路１および２から出
力され、フレーム・パターン一致・不一致検出回路４に
入力されるデータ信号（１’） １０３およびデータ信
号（２’） １０４は、それぞれのフレーム同期ビット
に対応するタイムスロットがゝゝＬ ／／レベルとなり
、フレーム・パターン拳タイミングＭ４＋発生回ｕ ６
から送られてくるフレーム同期に対応する所定のタイミ
ング・パルスを介して、フレーム伊ハターン一致・不一
致検出回路４からは、Ｈ”レベルのレベル信号１１０が
出力される。このゝゝＨ″レベルのレベル信号１１０は
禁止回路５に送られ、端子５３を介して入力されるクロ
ック信号１０７は、禁止回路５を経由して、クロック信
号１０８トシてフレーム・パターン轡タイミング信号発
生回路６に送られる。勿論、フレーム非−］期の状態に
おいては、レベル信号１１０はゝゝＬ“レベルとなり、
クロック信号１０７は禁止回路５において遮断すれ、フ
レーム・パターン・タイミング信号発生回路６に対して
送られることはない。フレーム同期の状態においては、
上述のクロック信号１０８を介して、フレーム・パター
ン・タイミング信号発生回路６からは、前述のように、
フレーｌＪ５ＪＭハターン（１）１０５およびフレーム
同期パターン（２） １０６が、それぞれデータ信号（
１）１０１およびデータ信号（２） １０２に対応する
形で出力され、フレーム・パターン比較回路３に入力さ
れる。フレーム同期時におけるフレーム・パターン比較
回ＴＮＩ３のデータ信号出力については、既に前述した
とおりである。
えられているフレーム同期回路においては、その−例と
して第１図にその主り？部が示されるように、それぞれ
端子５１および５２より入力されるデータ信号（１）１
０１およびデータ信号（２）１０２に対応して、排他的
論理和回路１および２より成るフレーム・パターン比較
回路３が備えられており、フレーム・パターン・タイば
ング信号発生回路６から入力されるフレーム同期パター
ン（１）１０５およびフレーム同期パターン（２） １
０６と比較照合されて、フレーム同期のとれている状態
においては、例えば排他的論理和回路１および２から出
力され、フレーム・パターン一致・不一致検出回路４に
入力されるデータ信号（１’） １０３およびデータ信
号（２’） １０４は、それぞれのフレーム同期ビット
に対応するタイムスロットがゝゝＬ ／／レベルとなり
、フレーム・パターン拳タイミングＭ４＋発生回ｕ ６
から送られてくるフレーム同期に対応する所定のタイミ
ング・パルスを介して、フレーム伊ハターン一致・不一
致検出回路４からは、Ｈ”レベルのレベル信号１１０が
出力される。このゝゝＨ″レベルのレベル信号１１０は
禁止回路５に送られ、端子５３を介して入力されるクロ
ック信号１０７は、禁止回路５を経由して、クロック信
号１０８トシてフレーム・パターン轡タイミング信号発
生回路６に送られる。勿論、フレーム非−］期の状態に
おいては、レベル信号１１０はゝゝＬ“レベルとなり、
クロック信号１０７は禁止回路５において遮断すれ、フ
レーム・パターン・タイミング信号発生回路６に対して
送られることはない。フレーム同期の状態においては、
上述のクロック信号１０８を介して、フレーム・パター
ン・タイミング信号発生回路６からは、前述のように、
フレーｌＪ５ＪＭハターン（１）１０５およびフレーム
同期パターン（２） １０６が、それぞれデータ信号（
１）１０１およびデータ信号（２） １０２に対応する
形で出力され、フレーム・パターン比較回路３に入力さ
れる。フレーム同期時におけるフレーム・パターン比較
回ＴＮＩ３のデータ信号出力については、既に前述した
とおりである。
この従来のフレーム同期回路においては、例えば、デー
タ信号（１）１０１およびデータ信号（２）１０２が、
第３図（ａ）に示されるような時系列信号で表わされる
場合、正常のフレーム同期確立時においては、明らかに
１第３図（ａ）のデータ信号（１）およびデータ信号（
２）に対応して、第３図（ｂ）に示されるデー夕信号（
１）およびデータ信号（２）の状態で同期がとられてい
る。しかしながら、従来のフレーム同期回路においては
、第３図（Ｃ）に示されるように、第３図（ａ）のデー
タ信号（１）およびデータ信号（２）に対してビット遅
れの状態で擬似引込みか生じた場合、この擬似引込みを
離脱することが困難であり、従って、正常のフレーム同
期確立に対して大きな障害となっている。この対策とし
て、どのようなフレーム同期間隔の場合においても、相
互のフレーム同期パターンの合致しないようなフレーム
同期パターン構成を設定する必要があるが、そのような
フレーム同期パターンの選定は困難であり２％に、フレ
ーム同期パターンの差異により回線ルートの識別を行う
ような場合には、必然的に何種類ものフレーム同期パタ
ーンが必要となるため、上述のように相互にフレーム同
期パターンが合致しないようなフレーム同期パターン構
成を選択することは、より一層困難な状況となる。すな
わち、従来のフレーム同期回路においＣは、擬似引込み
により正常のフレーム同期確立が著しく阻害されると６
一 いう欠点がある。
タ信号（１）１０１およびデータ信号（２）１０２が、
第３図（ａ）に示されるような時系列信号で表わされる
場合、正常のフレーム同期確立時においては、明らかに
１第３図（ａ）のデータ信号（１）およびデータ信号（
２）に対応して、第３図（ｂ）に示されるデー夕信号（
１）およびデータ信号（２）の状態で同期がとられてい
る。しかしながら、従来のフレーム同期回路においては
、第３図（Ｃ）に示されるように、第３図（ａ）のデー
タ信号（１）およびデータ信号（２）に対してビット遅
れの状態で擬似引込みか生じた場合、この擬似引込みを
離脱することが困難であり、従って、正常のフレーム同
期確立に対して大きな障害となっている。この対策とし
て、どのようなフレーム同期間隔の場合においても、相
互のフレーム同期パターンの合致しないようなフレーム
同期パターン構成を設定する必要があるが、そのような
フレーム同期パターンの選定は困難であり２％に、フレ
ーム同期パターンの差異により回線ルートの識別を行う
ような場合には、必然的に何種類ものフレーム同期パタ
ーンが必要となるため、上述のように相互にフレーム同
期パターンが合致しないようなフレーム同期パターン構
成を選択することは、より一層困難な状況となる。すな
わち、従来のフレーム同期回路においＣは、擬似引込み
により正常のフレーム同期確立が著しく阻害されると６
一 いう欠点がある。
（発明の目的）
本発明の目的は上記の欠虞を除去し、データ信号列に含
まれるパリティ・ビットを利用して擬似引込み状態を判
別し、再フレーム探系を介してフレーム同期を確立する
ことにより、擬似引込みによる７１／−ム同期障害を排
除するフレーム同期回路を提供することにある。
まれるパリティ・ビットを利用して擬似引込み状態を判
別し、再フレーム探系を介してフレーム同期を確立する
ことにより、擬似引込みによる７１／−ム同期障害を排
除するフレーム同期回路を提供することにある。
（発明の構成）
本発明のフレ−ム同期回路は、ティジタル無線伝送回線
の受信局側に備えられるフレーム同期回路において、 所定の受信側フレーム同期パターンと入力データ信号側
の位相比較をするフレーム・パターン比較回路と、 前記フレーム・パターン比較回路から出力される位相比
較結果に対応するデータ信号側とｎｒ定のタイミング・
パルスとを入力して、前記入力データ信号列におけるフ
レーム同期パターンと前記受信側フレーム同期パターン
との間の位相の一致・不一致を検出し、それぞれ一致ま
たは不一致のいずれかに対応する所定のレベル信号を出
力するフレーム・パターン一致・不一致検出回路と、前
記入力データ信号列に対するパリティ計測値と、前記入
力データ信号列に含まれる所定のパリティ・ビットとを
比較照合し、特定のビット誤り率をスレショールドとし
て生成されるパリティ・アラームと、前記フレーム・パ
ターン一致・不一致検出回路より送られてくる一致また
は不一致のいずれかに対応する所定のレベル信号とを参
照して、前記ハリティ・アラームの計数値が所定値を越
える状態においては強制的にフレーム同期外れと判定し
、フレームの同期または非同期に対応する所定のレベル
信号を出力するパリティ一致・不一致検出回路と、 前記フレーム・パターン一致・不一致検出回路より送ら
れてくる一致せたは不一致のいずれかに対応する所定の
レベル信号と、前記パリティ一致・不一致検出回路より
送られてくるフレームの同期または非同期に対応する所
定のレベル信号と、所定のクロック信号とを入力し、前
記二つのレベル信号を介して、フレーム同期時において
は前記クロック信号を出力し、フレーム非同期時におい
ては前記クロック信号の出力を禁止するクロック禁止回
路と、 前記クロック禁止回路より送られてくるクロック信号入
力に対応して、前記受信側フレーム同期パターンおよび
前記タイミング・パルスを生成して出カスるフレーム・
パターン・タイミング信号発生回路と、 を備えて構成される。
の受信局側に備えられるフレーム同期回路において、 所定の受信側フレーム同期パターンと入力データ信号側
の位相比較をするフレーム・パターン比較回路と、 前記フレーム・パターン比較回路から出力される位相比
較結果に対応するデータ信号側とｎｒ定のタイミング・
パルスとを入力して、前記入力データ信号列におけるフ
レーム同期パターンと前記受信側フレーム同期パターン
との間の位相の一致・不一致を検出し、それぞれ一致ま
たは不一致のいずれかに対応する所定のレベル信号を出
力するフレーム・パターン一致・不一致検出回路と、前
記入力データ信号列に対するパリティ計測値と、前記入
力データ信号列に含まれる所定のパリティ・ビットとを
比較照合し、特定のビット誤り率をスレショールドとし
て生成されるパリティ・アラームと、前記フレーム・パ
ターン一致・不一致検出回路より送られてくる一致また
は不一致のいずれかに対応する所定のレベル信号とを参
照して、前記ハリティ・アラームの計数値が所定値を越
える状態においては強制的にフレーム同期外れと判定し
、フレームの同期または非同期に対応する所定のレベル
信号を出力するパリティ一致・不一致検出回路と、 前記フレーム・パターン一致・不一致検出回路より送ら
れてくる一致せたは不一致のいずれかに対応する所定の
レベル信号と、前記パリティ一致・不一致検出回路より
送られてくるフレームの同期または非同期に対応する所
定のレベル信号と、所定のクロック信号とを入力し、前
記二つのレベル信号を介して、フレーム同期時において
は前記クロック信号を出力し、フレーム非同期時におい
ては前記クロック信号の出力を禁止するクロック禁止回
路と、 前記クロック禁止回路より送られてくるクロック信号入
力に対応して、前記受信側フレーム同期パターンおよび
前記タイミング・パルスを生成して出カスるフレーム・
パターン・タイミング信号発生回路と、 を備えて構成される。
（発明の実施例）
以下５本発明について図面を参照して詳細に説明する。
第２図は、本発明の一実施例の主要部を示すブロック図
である。図に示されるように、本実施例は、排他的論理
和回路７および８より成るフレーム・パターン比較回路
９と、パリティ計数回路１０と、フレーム・パターン一
致・不一致検出回路１１と、パリテ、ｆ一致・不一致検
出回路１２と、パリティ・ビット選択回路１３と、禁止
制御回路１４および禁止回路１５より成るクロック禁止
回路１７と、フレーム・パターン・タイミング信号発生
回路１６とを備えている。
である。図に示されるように、本実施例は、排他的論理
和回路７および８より成るフレーム・パターン比較回路
９と、パリティ計数回路１０と、フレーム・パターン一
致・不一致検出回路１１と、パリテ、ｆ一致・不一致検
出回路１２と、パリティ・ビット選択回路１３と、禁止
制御回路１４および禁止回路１５より成るクロック禁止
回路１７と、フレーム・パターン・タイミング信号発生
回路１６とを備えている。
第２図において、端子５４および５５を介して入力され
る２系列のデータ信号（１）１１１およびデータ信号（
２） １１２が、フレーム・パターン比較回路９におい
て、フレーム・パターン−タイミング信号発生回路１６
より送られてくるフレーム同期パターン（１） １１５
およびフレーム同期パターン（２）１１６と、それぞれ
対応する形で位相比較され、データ信号（１’） １１
３およびデータ信号（２’）１１４として出力される動
作内容は、前述の従来例の場合と同様である。第４図（
ａ）に示されるデータ信号（１）１１１およびデータ信
号（２）１１２に対して、第４図（ｂ）に示されるよう
なフレーム同期パター ／（］）およびフレーム同期パ
ターン（２） １１６の時間位相が対応している状態で
、無線回線区間においてフレーム・パルスに誤りの無い
時には、排他的論理和回路７および８０作用を介して、
フレーム・パターン比較回路９から出力されるデータ信
号（１す１１３およびデータ信号（２’） ｔ １ 、
ｉの、フレーム同期ビット（第４図（ａ）において、そ
れぞれｂ”１およびＦ！としＣ示される）Ｋ対応するタ
イム・スロットは、共に“Ｌ“レベルの状態となる。こ
のような状態は、フレーム同期がとれている状態ニ対応
している。フレーム・パターン一致・不一致回路１１に
おいては、フレーム・パターン・タイミング信号発生回
路１６より送られてくる、第４図（Ｃ）に示されるよう
なフレーム同期ビットに対応するタイミング・パルス１
１９を介して、データ信号（ｉ） １１ ｔとデータ信
号（２） １１２の同期ビットＦ！およびＦ８に対応す
るタイム・スロット数が計数される。第４図（ａ）に示
されるデータ信号（１）１１１およびデータ信号（２）
１１２の場合においては、１０１ビツトごとにフレー
ム同期ビットに対応するタイム・スロットが検出され、
フレーム同期ビットに対応するタイム・スロットの一致
パルスの計数値が、あらかじめ定められた所定値に達す
ると、フレーム同期が確立したものと判定されて、フレ
ーム・パターン一致・不一致検出回路１１から出力され
るレベル信号１２２は、Ｈ“レベルの状態でパリティ一
致・不一致検出回路１２および禁止制御回路１４に送ら
れる。言うまでもなく、フレーム同期の確立されていな
い状態においては、レベル信号１２２はゝゝＬ〃レベル
の状態で出力されて、前述の各回路に送出される。
る２系列のデータ信号（１）１１１およびデータ信号（
２） １１２が、フレーム・パターン比較回路９におい
て、フレーム・パターン−タイミング信号発生回路１６
より送られてくるフレーム同期パターン（１） １１５
およびフレーム同期パターン（２）１１６と、それぞれ
対応する形で位相比較され、データ信号（１’） １１
３およびデータ信号（２’）１１４として出力される動
作内容は、前述の従来例の場合と同様である。第４図（
ａ）に示されるデータ信号（１）１１１およびデータ信
号（２）１１２に対して、第４図（ｂ）に示されるよう
なフレーム同期パター ／（］）およびフレーム同期パ
ターン（２） １１６の時間位相が対応している状態で
、無線回線区間においてフレーム・パルスに誤りの無い
時には、排他的論理和回路７および８０作用を介して、
フレーム・パターン比較回路９から出力されるデータ信
号（１す１１３およびデータ信号（２’） ｔ １ 、
ｉの、フレーム同期ビット（第４図（ａ）において、そ
れぞれｂ”１およびＦ！としＣ示される）Ｋ対応するタ
イム・スロットは、共に“Ｌ“レベルの状態となる。こ
のような状態は、フレーム同期がとれている状態ニ対応
している。フレーム・パターン一致・不一致回路１１に
おいては、フレーム・パターン・タイミング信号発生回
路１６より送られてくる、第４図（Ｃ）に示されるよう
なフレーム同期ビットに対応するタイミング・パルス１
１９を介して、データ信号（ｉ） １１ ｔとデータ信
号（２） １１２の同期ビットＦ！およびＦ８に対応す
るタイム・スロット数が計数される。第４図（ａ）に示
されるデータ信号（１）１１１およびデータ信号（２）
１１２の場合においては、１０１ビツトごとにフレー
ム同期ビットに対応するタイム・スロットが検出され、
フレーム同期ビットに対応するタイム・スロットの一致
パルスの計数値が、あらかじめ定められた所定値に達す
ると、フレーム同期が確立したものと判定されて、フレ
ーム・パターン一致・不一致検出回路１１から出力され
るレベル信号１２２は、Ｈ“レベルの状態でパリティ一
致・不一致検出回路１２および禁止制御回路１４に送ら
れる。言うまでもなく、フレーム同期の確立されていな
い状態においては、レベル信号１２２はゝゝＬ〃レベル
の状態で出力されて、前述の各回路に送出される。
ハリティ計数回路１０においては、フレーム・パターン
比較回路９から送られてくるデータ信号（１′）１１３
およびデータ信号（２’） １１４の入力に対応してパ
リティ計数操作が行われ、パリティ計数値１２１が出力
される。このパリティ計数値１２１はパリティ一致・不
一致検出回路１２に送られる。パリティ一致・不一致検
出回路１２に対しては、上記のパリティ計数値１２１と
ともに１パリテイ・ビット選択回路１３より送られてく
るパリティ・ビット１２３（！：、 フレーム−パタ
ーン一致・不一致検出回路１１より送られてくるレベル
信号１２２とが入力されている。パリティ・ビット１２
３は、パリティ・ビット選択回路１３において、データ
信号（１’） １１３に含まれる送信側におけるハリテ
ィ計数操作を介して得られたパリティ・ビットが、フレ
ーム・パターン・タイミング信号発生回路１６より送ら
れてくるパリティ・ビット選択信号（第４図（ｄ）に示
される）１２０を介して選択される形で抽出される。
比較回路９から送られてくるデータ信号（１′）１１３
およびデータ信号（２’） １１４の入力に対応してパ
リティ計数操作が行われ、パリティ計数値１２１が出力
される。このパリティ計数値１２１はパリティ一致・不
一致検出回路１２に送られる。パリティ一致・不一致検
出回路１２に対しては、上記のパリティ計数値１２１と
ともに１パリテイ・ビット選択回路１３より送られてく
るパリティ・ビット１２３（！：、 フレーム−パタ
ーン一致・不一致検出回路１１より送られてくるレベル
信号１２２とが入力されている。パリティ・ビット１２
３は、パリティ・ビット選択回路１３において、データ
信号（１’） １１３に含まれる送信側におけるハリテ
ィ計数操作を介して得られたパリティ・ビットが、フレ
ーム・パターン・タイミング信号発生回路１６より送ら
れてくるパリティ・ビット選択信号（第４図（ｄ）に示
される）１２０を介して選択される形で抽出される。
パリティ一致・不一致検出回路１２においては、ハリテ
ィ計数回路１０より送られてくるパリティ計数値１２１
と、パリティ・ビット選択回路１３より送られてくるパ
リティ・ビット１２３が比較照合され、相互の一致・不
一致が検出されて、不一致に対応する所定のパリティ・
アラームが生成される。このパリティ・アラームは、比
較的に高いビット誤り率をスレシ、−ルドとするパリテ
ィ計数操作を介して計数され、フレーム同期の確立した
状態において、その計数値があらかじめ定められた所定
値に達すると、フレーム同期外れの所定情報を出力する
。今、フレーム同期回路において擬似引込みが生起した
場合を考えると、フレーム・パターン一致・不一致検出
回路１１からは、先ずフレーム同期に対応するゝゝＨ”
レベルのレベル信号１２２が出力されて、パリティ一致
◆不一致検出回路１２に入力される。この状態において
、前述のように１パリテイ計測値１２１とパリティ・ビ
ット１２３とが比較照合されるが、擬似引込みの状態に
あるため、必然的に両者の間には不一致が検出され、前
述のパリティ・アラームが発生される。このパリティ・
アラームの発生は、言うまでもなく正常にフレーム同期
が確立されており、無線回線区間においてフレーム・パ
ルスに駒りが生起した場合にも生起するが、その発生率
は、パリティ・ビット誤り率として、フレーム同期外れ
時のパリティピット誤り率と比較するとかなり低い値に
維持されているのが一般である。従って、上記のパリテ
ィ・ビット誤り率を上回る所定の発生率をスレショール
ドとして、前記パリティ・アラームを計数し、その計数
値の如何によって、既に確立されているフレーム同期が
、正常なフレーム同期であるのか、あるいは擬似引込み
による異常フレーム同期であるのかを判別し得ることは
明らかである。
ィ計数回路１０より送られてくるパリティ計数値１２１
と、パリティ・ビット選択回路１３より送られてくるパ
リティ・ビット１２３が比較照合され、相互の一致・不
一致が検出されて、不一致に対応する所定のパリティ・
アラームが生成される。このパリティ・アラームは、比
較的に高いビット誤り率をスレシ、−ルドとするパリテ
ィ計数操作を介して計数され、フレーム同期の確立した
状態において、その計数値があらかじめ定められた所定
値に達すると、フレーム同期外れの所定情報を出力する
。今、フレーム同期回路において擬似引込みが生起した
場合を考えると、フレーム・パターン一致・不一致検出
回路１１からは、先ずフレーム同期に対応するゝゝＨ”
レベルのレベル信号１２２が出力されて、パリティ一致
◆不一致検出回路１２に入力される。この状態において
、前述のように１パリテイ計測値１２１とパリティ・ビ
ット１２３とが比較照合されるが、擬似引込みの状態に
あるため、必然的に両者の間には不一致が検出され、前
述のパリティ・アラームが発生される。このパリティ・
アラームの発生は、言うまでもなく正常にフレーム同期
が確立されており、無線回線区間においてフレーム・パ
ルスに駒りが生起した場合にも生起するが、その発生率
は、パリティ・ビット誤り率として、フレーム同期外れ
時のパリティピット誤り率と比較するとかなり低い値に
維持されているのが一般である。従って、上記のパリテ
ィ・ビット誤り率を上回る所定の発生率をスレショール
ドとして、前記パリティ・アラームを計数し、その計数
値の如何によって、既に確立されているフレーム同期が
、正常なフレーム同期であるのか、あるいは擬似引込み
による異常フレーム同期であるのかを判別し得ることは
明らかである。
前述のように、パリティ・アラームの計数値があらかじ
め定められている所定値に達すると、パリティ一致・不
一致検出回路１２に送られて来ているレベル信号１２２
がゝゝＩ］“レベルの状態にあることに対応して、パリ
ティ一致・不一致回路１２からは、レベル信号１２４が
ゝゝＬ”レベルの状態にて出力され、禁止制御回路１４
に送出される。
め定められている所定値に達すると、パリティ一致・不
一致検出回路１２に送られて来ているレベル信号１２２
がゝゝＩ］“レベルの状態にあることに対応して、パリ
ティ一致・不一致回路１２からは、レベル信号１２４が
ゝゝＬ”レベルの状態にて出力され、禁止制御回路１４
に送出される。
また、一方において、禁止制御回路１４に対しＣは、フ
レーム・パターン一致・不一致検出回路１１から出力さ
れているレベル信号１２２４送られて来ており、前述の
ように、フレーム同期確立に対応するゞＨ″レベルの状
態で入力される。
レーム・パターン一致・不一致検出回路１１から出力さ
れているレベル信号１２２４送られて来ており、前述の
ように、フレーム同期確立に対応するゞＨ″レベルの状
態で入力される。
上述の禁止制御回路１４は、擬似引込みによる異常フレ
ーム同期に対応し−Ｃ，レベル信号１２２がゝゝＨ”レ
ベルにて入力され、レベル信号１２４がゝＬ“レベルに
て入力きれる場合には、 ｊ９＋定の論理回路を介して
禁止制御信号１２５がゝゝＬ“レベルの状態にて出力さ
れて、禁止口ｗ１］５に入力される。言うまでもなく、
バリティ一致・不一致検出回路１２より送られてくるレ
ベル信号が町１“レベルの状態においては、禁止制御信
号１２５はゝゝＨ“レベルの状態にて出力される。なお
、本実施例の禁止制御回路１４は、レベル信号１２２が
ゝゝＬ ＬＬレベルの状態においては、常にゝゝＬ”レ
ベルの禁止制御信号が出力され、レベル信号１２２がゝ
ゝＨ”レベルの状態においては、レベル信号１２４のレ
ベルが ＬＳ）１′／レベルマタハゝゝＬ“レベルのい
ずれかのレベル状態にあるかに対応して、ゝゝＨ“レベ
ルまたはゝゝＬ“レベルの禁止制御信号が出力されるよ
うに形成されている３゜禁止回路１５においては、端子
５６を介して入力されるクロック信号１１７は、禁止制
御信号１２５がゝゝＨ“レベルの場合には、クロック信
号１１８として出力されてフレーム・パターン・タイミ
ング信号発生回路１６に送られるが、禁止制御信号１２
５が′Ｎ″Ｌ″レベルの場合には、クロック信号１１７
は禁止回路１５において遮断されて出力されることがな
い。従っ゛Ｃ１擬似同期に対応シテ、レベル信号１２２
がゝゝ）（“レベルで、レベル信号１２４がゝゝＬ“レ
ベルの状態となり、禁止制御回路１４より出力される禁
止制御回路１２５が′ＸＬ”レベルの状態になると、上
述のように、クロック信号１１７は禁止回路１５におい
て遮断され、従ってフレーム・パターン・タイミング信
号発生回路１６に送られているクロック信号が停止され
て、擬イυ同期状態は解除される。すなわち、再度フレ
ーム同期探索の状態に復帰される。
ーム同期に対応し−Ｃ，レベル信号１２２がゝゝＨ”レ
ベルにて入力され、レベル信号１２４がゝＬ“レベルに
て入力きれる場合には、 ｊ９＋定の論理回路を介して
禁止制御信号１２５がゝゝＬ“レベルの状態にて出力さ
れて、禁止口ｗ１］５に入力される。言うまでもなく、
バリティ一致・不一致検出回路１２より送られてくるレ
ベル信号が町１“レベルの状態においては、禁止制御信
号１２５はゝゝＨ“レベルの状態にて出力される。なお
、本実施例の禁止制御回路１４は、レベル信号１２２が
ゝゝＬ ＬＬレベルの状態においては、常にゝゝＬ”レ
ベルの禁止制御信号が出力され、レベル信号１２２がゝ
ゝＨ”レベルの状態においては、レベル信号１２４のレ
ベルが ＬＳ）１′／レベルマタハゝゝＬ“レベルのい
ずれかのレベル状態にあるかに対応して、ゝゝＨ“レベ
ルまたはゝゝＬ“レベルの禁止制御信号が出力されるよ
うに形成されている３゜禁止回路１５においては、端子
５６を介して入力されるクロック信号１１７は、禁止制
御信号１２５がゝゝＨ“レベルの場合には、クロック信
号１１８として出力されてフレーム・パターン・タイミ
ング信号発生回路１６に送られるが、禁止制御信号１２
５が′Ｎ″Ｌ″レベルの場合には、クロック信号１１７
は禁止回路１５において遮断されて出力されることがな
い。従っ゛Ｃ１擬似同期に対応シテ、レベル信号１２２
がゝゝ）（“レベルで、レベル信号１２４がゝゝＬ“レ
ベルの状態となり、禁止制御回路１４より出力される禁
止制御回路１２５が′ＸＬ”レベルの状態になると、上
述のように、クロック信号１１７は禁止回路１５におい
て遮断され、従ってフレーム・パターン・タイミング信
号発生回路１６に送られているクロック信号が停止され
て、擬イυ同期状態は解除される。すなわち、再度フレ
ーム同期探索の状態に復帰される。
上記の過程を経て、正常のフレーム同期が確立されると
、レベル信号１２２およびレベル信号１２４は、それぞ
れゝゝＨ’／レベルの状態となり、従って禁止回路１４
から出力される禁止制御信号１２５も“Ｈ”レベルのレ
ベル信号として禁止回路１５に入力される。禁止回路１
５は、禁止制御信号がゝゝＨ“レベルの場合には、クロ
ック信号１１７を遮断することなく、そのままクロック
信号１１８として出力するように作用しており、従って
、クロック信号１１８がフレーム・パターン・タイミン
グ信号発生回路１６に送られて、上記の正常のフレーム
同期状態が維持される。
、レベル信号１２２およびレベル信号１２４は、それぞ
れゝゝＨ’／レベルの状態となり、従って禁止回路１４
から出力される禁止制御信号１２５も“Ｈ”レベルのレ
ベル信号として禁止回路１５に入力される。禁止回路１
５は、禁止制御信号がゝゝＨ“レベルの場合には、クロ
ック信号１１７を遮断することなく、そのままクロック
信号１１８として出力するように作用しており、従って
、クロック信号１１８がフレーム・パターン・タイミン
グ信号発生回路１６に送られて、上記の正常のフレーム
同期状態が維持される。
（発明の効果）
以上詳細に説明したように、本発明は、入力データ信号
列に含まれるパリティ・ビットを利用１〜て、擬似引込
みによる異常フレーム同期状態を判別し、この異常フレ
ーム同期状態を解除して再フレーム同期探索を速やかに
再開することにより、前記擬似引込みによるフレーム同
期障害を排除することができるという効果がある。
列に含まれるパリティ・ビットを利用１〜て、擬似引込
みによる異常フレーム同期状態を判別し、この異常フレ
ーム同期状態を解除して再フレーム同期探索を速やかに
再開することにより、前記擬似引込みによるフレーム同
期障害を排除することができるという効果がある。
第１図は、従来のフレーム同期回路の一例の要部を示す
ブロック図、第２図は、本発明の一実施例の要部を示す
ブロック図、第３図（ａ） 、 （ｂ）および（Ｃ）は
、入力データ信号のフレーム説明図、第４図（ａ） 、
（１）） 、 （Ｃ）および（ｄ）は、動作説明用信
号波形図である。 図において、１，２，７，８・・・・・排他的論理和回
路、３．９・・・・・・フレーム・パターン比１１２
回路、４．１１・・・・・・フレーム・パターン一致・
不−ｉＭ出回路、５．１５・・・・・・禁止回路、６．
１６・・・・・・フレーム・パターン・タイミング信号
発生回路、 １０°°°“°“ハリティ計数回路、１２
・・・・・・パリティ一致・不一致検出回路、１３・・
・・・・パリティ・ビット検出回路、１４ ゛＝−゛°
禁止ｆｌ］１ＩＳ１回ｊ１６、ｌ ７−・−・り０ ツ
ク禁止回路。 代理人 弁理士 内 原 音 ′第 ｌ 図
ブロック図、第２図は、本発明の一実施例の要部を示す
ブロック図、第３図（ａ） 、 （ｂ）および（Ｃ）は
、入力データ信号のフレーム説明図、第４図（ａ） 、
（１）） 、 （Ｃ）および（ｄ）は、動作説明用信
号波形図である。 図において、１，２，７，８・・・・・排他的論理和回
路、３．９・・・・・・フレーム・パターン比１１２
回路、４．１１・・・・・・フレーム・パターン一致・
不−ｉＭ出回路、５．１５・・・・・・禁止回路、６．
１６・・・・・・フレーム・パターン・タイミング信号
発生回路、 １０°°°“°“ハリティ計数回路、１２
・・・・・・パリティ一致・不一致検出回路、１３・・
・・・・パリティ・ビット検出回路、１４ ゛＝−゛°
禁止ｆｌ］１ＩＳ１回ｊ１６、ｌ ７−・−・り０ ツ
ク禁止回路。 代理人 弁理士 内 原 音 ′第 ｌ 図
Claims (1)
- 【特許請求の範囲】 ディジタル無線伝送回線の受信局側に備えられるフレー
ム同期回路において、 所定の受信側フレーム同期パターンと入力データ信号列
の位相比較をするフレーム・パターン比較回路と、 前記フレーム・パターン比較回路から出力される位相比
較結果に対応するデータ信号列と所定のタイミング・パ
ルスとを入力して、前記入力データ信号列におけるフレ
ーム同期パターンと前記受信側フレーム同期パターンと
の間の位相の一致・不一致を検出し、それぞれ一致また
は不一致のいずれかに対応する所定のレベル信号を出力
するフレーム・パターン一致・不一致検出回路と、前記
入力データ信号列に対するパリティ計数値と、前記入力
データ信号列に含まれる所定のパリティ・ビットとを比
較照合し、特定のビット誤り率をスレショールドとして
生成されるパリティ・アラームと、前記フレーム・パタ
ーン一致・不一致検出回路より送られてくる一致または
不一致のいずれかに対応する所定のレベル信号とを参照
して、前記パリティ・アラームの計数値が所定値を越え
る状態においては強制的にフレーム同期外れと判定し、
フレームの同期または非同期に対応する所定のレベル信
号を出力するパリティ一致・不一致検出回路と、 前記フレーム・パターン一致・不一致検出回路より送ら
れてくる一致または不一致のいずれかに対応する所定の
レベル信号と、前記パリティ一致・不一致検出回路より
送られてくるフレームの同期または非同期に対応する所
定のレベル信号と、所定のクロック信号と、を入力し、
前記二つのレベル信号を介して、フレーム同期時におい
ては前記クロック信号を出力し、フレーム非同期におい
ては前記クロック信号の出力を禁止回路と、前記クロッ
ク禁止回路より送られてくるクロック信号入力に対応し
て、前記受信側フレーム同期パターンおよび前記タイミ
ング・パルスを生成して出力するフレーム・パターン・
タイミング信号発生回路と、 を備えることを特徴とするフレーム同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59200236A JPH0614640B2 (ja) | 1984-09-25 | 1984-09-25 | フレ−ム同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59200236A JPH0614640B2 (ja) | 1984-09-25 | 1984-09-25 | フレ−ム同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6178239A true JPS6178239A (ja) | 1986-04-21 |
| JPH0614640B2 JPH0614640B2 (ja) | 1994-02-23 |
Family
ID=16421072
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59200236A Expired - Lifetime JPH0614640B2 (ja) | 1984-09-25 | 1984-09-25 | フレ−ム同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0614640B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6398238A (ja) * | 1986-10-14 | 1988-04-28 | Fujitsu Ltd | 高速フレーム同期方法 |
| EP0293728A2 (de) * | 1987-06-03 | 1988-12-07 | Deutsches Zentrum für Luft- und Raumfahrt e.V. | Verfahren zur Dekodierung von Daten |
| FR2631762A1 (fr) * | 1988-05-18 | 1989-11-24 | Cit Alcatel | Dispositif de synchronisation de trame pour un train numerique synchrone partage en blocs au moyen d'un code par blocs et structure en trames |
| JPH05102951A (ja) * | 1991-04-06 | 1993-04-23 | Wandel & Goltermann Gmbh & Co | ２つのワードシーケンスの同期外れ識別方法および装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5614743A (en) * | 1979-07-18 | 1981-02-13 | Matsushita Electric Ind Co Ltd | Signal transmitter |
| JPS5985567U (ja) * | 1977-04-06 | 1984-06-09 | エヌ・ベ−・フイリツプス・フル−イランペンフアブリケン | 受像管 |
| JPS59130050A (ja) * | 1983-01-17 | 1984-07-26 | Hitachi Ltd | ブラウン管のゲツタ−支持構体 |
-
1984
- 1984-09-25 JP JP59200236A patent/JPH0614640B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5985567U (ja) * | 1977-04-06 | 1984-06-09 | エヌ・ベ−・フイリツプス・フル−イランペンフアブリケン | 受像管 |
| JPS5614743A (en) * | 1979-07-18 | 1981-02-13 | Matsushita Electric Ind Co Ltd | Signal transmitter |
| JPS59130050A (ja) * | 1983-01-17 | 1984-07-26 | Hitachi Ltd | ブラウン管のゲツタ−支持構体 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6398238A (ja) * | 1986-10-14 | 1988-04-28 | Fujitsu Ltd | 高速フレーム同期方法 |
| JPH0531973B2 (ja) * | 1986-10-14 | 1993-05-13 | Fujitsu Ltd | |
| EP0293728A2 (de) * | 1987-06-03 | 1988-12-07 | Deutsches Zentrum für Luft- und Raumfahrt e.V. | Verfahren zur Dekodierung von Daten |
| FR2631762A1 (fr) * | 1988-05-18 | 1989-11-24 | Cit Alcatel | Dispositif de synchronisation de trame pour un train numerique synchrone partage en blocs au moyen d'un code par blocs et structure en trames |
| JPH05102951A (ja) * | 1991-04-06 | 1993-04-23 | Wandel & Goltermann Gmbh & Co | ２つのワードシーケンスの同期外れ識別方法および装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0614640B2 (ja) | 1994-02-23 |
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