JPH0675879A - パターンの一致／不一致検出回路 - Google Patents
パターンの一致／不一致検出回路Info
- Publication number
- JPH0675879A JPH0675879A JP4252181A JP25218192A JPH0675879A JP H0675879 A JPH0675879 A JP H0675879A JP 4252181 A JP4252181 A JP 4252181A JP 25218192 A JP25218192 A JP 25218192A JP H0675879 A JPH0675879 A JP H0675879A
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- Japan
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- input
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- Test And Diagnosis Of Digital Computers (AREA)
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Abstract
(57)【要約】
【目的】 パターン一致回路では検出できないパターン
の不一致や異常を検出する。 【構成】 シフトレジスタ１は受信クロック信号１２に
より受信データ信号１１をパラレル出力として出力し、
比較器２はシフトレジスタ１の出力と期待値とを比較
し、シフトレジスタ１の出力が期待値と一致すると一致
信号１３を出力する。周期発生用カウンタ４は比較器２
の出力をロード入力とし、受信クロック信号１２のタイ
ミングで周期信号１５を発生し、ゲート回路５は周期発
生用カウンタ４の出力と比較器２の出力の反転信号を入
力とする。比較器２から一致信号１３が出力されず、周
期信号１５だけが出力されると、ゲート回路５が不一致
信号１６を出力する。
の不一致や異常を検出する。 【構成】 シフトレジスタ１は受信クロック信号１２に
より受信データ信号１１をパラレル出力として出力し、
比較器２はシフトレジスタ１の出力と期待値とを比較
し、シフトレジスタ１の出力が期待値と一致すると一致
信号１３を出力する。周期発生用カウンタ４は比較器２
の出力をロード入力とし、受信クロック信号１２のタイ
ミングで周期信号１５を発生し、ゲート回路５は周期発
生用カウンタ４の出力と比較器２の出力の反転信号を入
力とする。比較器２から一致信号１３が出力されず、周
期信号１５だけが出力されると、ゲート回路５が不一致
信号１６を出力する。
Description
【０００１】
【産業上の利用分野】この発明は、データ通信回線にお
いて高速伝送するパターンの一致／不一致検出回路につ
いてのものである。
いて高速伝送するパターンの一致／不一致検出回路につ
いてのものである。
【０００２】
【従来の技術】次に、従来技術によるパターン一致検出
回路の構成を図３により説明する。図３の１はシフトレ
ジスタ、２は比較器、３はフリップフロップ（以下、Ｆ
Ｆという。）である。シフトレジスタ１はシリアルの受
信データ信号１１を受信クロック信号１２でシフトし、
パラレルに出力する。比較器２はシフトレジスタ１の出
力と期待値を比較し、ＦＦ３は比較器２の一致信号１３
の波形を整形する。
回路の構成を図３により説明する。図３の１はシフトレ
ジスタ、２は比較器、３はフリップフロップ（以下、Ｆ
Ｆという。）である。シフトレジスタ１はシリアルの受
信データ信号１１を受信クロック信号１２でシフトし、
パラレルに出力する。比較器２はシフトレジスタ１の出
力と期待値を比較し、ＦＦ３は比較器２の一致信号１３
の波形を整形する。
【０００３】図３のシフトレジスタ１は、受信データ信
号１１を受信クロック信号１２でシフトし、パラレル信
号２１〜２４を発生する。比較器２はパラレル信号２１
〜２４を第１の入力とし、期待値３１〜３４を第２の入
力として、それぞれ対応する信号を比較し、すべての信
号が一致したときに一致信号１３を出力する。ＦＦ３
は、一致信号１３をデータ入力とし、受信クロック信号
１２のタイミングで一致信号１４を出力する。
号１１を受信クロック信号１２でシフトし、パラレル信
号２１〜２４を発生する。比較器２はパラレル信号２１
〜２４を第１の入力とし、期待値３１〜３４を第２の入
力として、それぞれ対応する信号を比較し、すべての信
号が一致したときに一致信号１３を出力する。ＦＦ３
は、一致信号１３をデータ入力とし、受信クロック信号
１２のタイミングで一致信号１４を出力する。
【０００４】次に、図３の動作を図４のタイミングチャ
ートにより説明する。図４アは受信データ信号１１の波
形図であり、シリアル信号をシフトレジスタ１に入力す
る。図４イは受信クロック信号１２の波形図であり、信
号の立上りで図４アのデータ信号をシフトする。図３で
はシフトレジスタ１に４段のものを使用しているので、
図４イのクロック１２の立上りで順次シフトされた受信
データ信号１１をシフトレジスタ１は４つのデータ信号
としてパラレルに出力される。
ートにより説明する。図４アは受信データ信号１１の波
形図であり、シリアル信号をシフトレジスタ１に入力す
る。図４イは受信クロック信号１２の波形図であり、信
号の立上りで図４アのデータ信号をシフトする。図３で
はシフトレジスタ１に４段のものを使用しているので、
図４イのクロック１２の立上りで順次シフトされた受信
データ信号１１をシフトレジスタ１は４つのデータ信号
としてパラレルに出力される。
【０００５】図４ウ〜カは、図４アの受信データ信号１
１をシフトレジスタ１でシフトしてパラレルに出力する
受信データ信号１１の波形であり、図４ウ〜カは図４イ
のクロック１２の立上りごとにシフトする。図４キ〜コ
は、比較器２にパラレル入力する期待値データであり、
予め設定される。図４キは「１」、図４クは「０」、図
４ケは「０」、図４コは「１」に設定される。
１をシフトレジスタ１でシフトしてパラレルに出力する
受信データ信号１１の波形であり、図４ウ〜カは図４イ
のクロック１２の立上りごとにシフトする。図４キ〜コ
は、比較器２にパラレル入力する期待値データであり、
予め設定される。図４キは「１」、図４クは「０」、図
４ケは「０」、図４コは「１」に設定される。
【０００６】図４サは比較器２の出力の波形であり、図
４キ〜コの期待値を「１、０、０、１」のビット列と
し、図４ウ〜カの受信データ１１を縦列の状態と比較
し、一致したとき一致信号１３を発生する。図４サで
は、「１、０、０、１」のビット列が２個所で一致する
ので、一致信号１３を２回発生する。図４シは図４サの
信号を図４イの信号の立下りのタイミングで出力した波
形である。
４キ〜コの期待値を「１、０、０、１」のビット列と
し、図４ウ〜カの受信データ１１を縦列の状態と比較
し、一致したとき一致信号１３を発生する。図４サで
は、「１、０、０、１」のビット列が２個所で一致する
ので、一致信号１３を２回発生する。図４シは図４サの
信号を図４イの信号の立下りのタイミングで出力した波
形である。
【０００７】
【発明が解決しようとする課題】図３の構成では、入力
した受信データ信号１１が期待値に対して一致したとき
に一致信号１３を出力するが、不一致の状態では信号を
出力しない。この発明は、シフトレジスタ１、比較器
２、第１のＦＦ３で構成されるパターン一致回路に、周
期発生用カウンタ、ゲート回路、第２のＦＦを追加し、
比較器２から一致信号１３が出力されず、周期発生用カ
ウンタから周期信号だけが出力されると、ゲート回路が
不一致信号を出力することにより、シリアル信号の一致
信号１３の検出だけでなく、不一致の状態を確実に検出
するパターンの一致／不一致検出回路の提供を目的とす
る。
した受信データ信号１１が期待値に対して一致したとき
に一致信号１３を出力するが、不一致の状態では信号を
出力しない。この発明は、シフトレジスタ１、比較器
２、第１のＦＦ３で構成されるパターン一致回路に、周
期発生用カウンタ、ゲート回路、第２のＦＦを追加し、
比較器２から一致信号１３が出力されず、周期発生用カ
ウンタから周期信号だけが出力されると、ゲート回路が
不一致信号を出力することにより、シリアル信号の一致
信号１３の検出だけでなく、不一致の状態を確実に検出
するパターンの一致／不一致検出回路の提供を目的とす
る。
【０００８】
【課題を解決するための手段】この目的を達成するた
め、この発明では、受信データ信号１１をシリアル入力
とし、受信クロック信号１２によりシフトされてパラレ
ル出力を出すシフトレジスタ１と、シフトレジスタ１の
出力を第１の入力とし、期待値を第２の入力とし、第１
の入力と第２の入力を比較し、第１の入力が期待値と一
致すると一致信号１３を出力する比較器２と、比較器２
の出力を入力とし、波形整形するＦＦ３と、比較器２の
出力をロード入力とし、受信クロック信号１２のタイミ
ングで周期信号１５を発生する周期発生用カウンタ４
と、周期発生用カウンタ４の出力を第１の入力とし、比
較器２の出力の反転信号を第２の入力とするゲート回路
５と、ゲート回路５の出力を受信クロック信号１２のタ
イミングで波形整形するＦＦ６とを備え、比較器２から
一致信号１３が出力されず、周期信号１５だけが出力さ
れると、ゲート回路５が不一致信号１６を出力する。
め、この発明では、受信データ信号１１をシリアル入力
とし、受信クロック信号１２によりシフトされてパラレ
ル出力を出すシフトレジスタ１と、シフトレジスタ１の
出力を第１の入力とし、期待値を第２の入力とし、第１
の入力と第２の入力を比較し、第１の入力が期待値と一
致すると一致信号１３を出力する比較器２と、比較器２
の出力を入力とし、波形整形するＦＦ３と、比較器２の
出力をロード入力とし、受信クロック信号１２のタイミ
ングで周期信号１５を発生する周期発生用カウンタ４
と、周期発生用カウンタ４の出力を第１の入力とし、比
較器２の出力の反転信号を第２の入力とするゲート回路
５と、ゲート回路５の出力を受信クロック信号１２のタ
イミングで波形整形するＦＦ６とを備え、比較器２から
一致信号１３が出力されず、周期信号１５だけが出力さ
れると、ゲート回路５が不一致信号１６を出力する。
【０００９】
【作用】次に、この発明によるパターン一致／不一致検
出回路を図１により説明する。図１の４は周期発生用カ
ウンタ、５はゲート回路、６はＦＦであり、その他は図
３と同じである。ゲート回路５は周期発生用カウンタ４
からの周期信号１５と比較器２の一致信号１３を比較
し、ＦＦ６はゲート回路５からの不一致信号１６の波形
を整形する。すなわち、図１は図３に周期発生用カウン
タ４、ゲート回路５、ＦＦ６を追加したものである。
出回路を図１により説明する。図１の４は周期発生用カ
ウンタ、５はゲート回路、６はＦＦであり、その他は図
３と同じである。ゲート回路５は周期発生用カウンタ４
からの周期信号１５と比較器２の一致信号１３を比較
し、ＦＦ６はゲート回路５からの不一致信号１６の波形
を整形する。すなわち、図１は図３に周期発生用カウン
タ４、ゲート回路５、ＦＦ６を追加したものである。
【００１０】図１の周期発生用カウンタ４は、比較器２
の出力の一致信号１３をロード入力とし、受信クロック
信号１２をタイミング入力とする。周期発生用カウンタ
４は周期信号１５を出力し、ゲート回路５の第１の入力
となる。
の出力の一致信号１３をロード入力とし、受信クロック
信号１２をタイミング入力とする。周期発生用カウンタ
４は周期信号１５を出力し、ゲート回路５の第１の入力
となる。
【００１１】周期発生用カウンタ４は、周期信号１５を
シフトレジスタ１の段数ごとに発生する。図１では、シ
フトレジスタ１を４段で構成しているので、周期発生用
カウンタ４は「０」〜「３」を繰り返す。比較器２から
の一致信号１３は反転してゲート回路５の第２の入力と
なる。ゲート回路５の出力は、不一致信号１６として受
信クロック信号１２のタイミングでＦＦ６に入力され、
波形整形されて出力１７として取り出される。
シフトレジスタ１の段数ごとに発生する。図１では、シ
フトレジスタ１を４段で構成しているので、周期発生用
カウンタ４は「０」〜「３」を繰り返す。比較器２から
の一致信号１３は反転してゲート回路５の第２の入力と
なる。ゲート回路５の出力は、不一致信号１６として受
信クロック信号１２のタイミングでＦＦ６に入力され、
波形整形されて出力１７として取り出される。
【００１２】次に、図１の動作を図２のタイミングチャ
ートを参照して説明する。図２ア〜シは図４ア〜シと同
じである。図２スは、周期発生用カウンタ４の出力の周
期信号１５である。比較器２からの一致信号１３を周期
発生用カウンタ４のＬＤ入力とし、一致信号１３により
初期値に戻り、カウンタ値が「３」になったとき、周期
信号１５を出力する。一致信号１３が出力されなけれ
ば、カウンタ４は「０」〜「３」を繰り返すので、カウ
ンタ値が「３」になったとき、周期信号１５を出力す
る。図２セはゲート回路５の出力信号であり、周期発生
用カウンタ４の周期信号１５と比較器２の一致信号１３
の反転信号を入力とし、一致信号１３を出力せず、周期
信号１５だけが出力したとき、ゲート回路５は不一致信
号１６を出力する。
ートを参照して説明する。図２ア〜シは図４ア〜シと同
じである。図２スは、周期発生用カウンタ４の出力の周
期信号１５である。比較器２からの一致信号１３を周期
発生用カウンタ４のＬＤ入力とし、一致信号１３により
初期値に戻り、カウンタ値が「３」になったとき、周期
信号１５を出力する。一致信号１３が出力されなけれ
ば、カウンタ４は「０」〜「３」を繰り返すので、カウ
ンタ値が「３」になったとき、周期信号１５を出力す
る。図２セはゲート回路５の出力信号であり、周期発生
用カウンタ４の周期信号１５と比較器２の一致信号１３
の反転信号を入力とし、一致信号１３を出力せず、周期
信号１５だけが出力したとき、ゲート回路５は不一致信
号１６を出力する。
【００１３】
【発明の効果】この発明によれば、シフトレジスタ、比
較器、第１のＦＦで構成されるパターン一致回路に、周
期発生用カウンタ、ゲート回路、第２のＦＦを追加し、
比較器から一致信号が出力されず、周期信号だけが出力
されると、ゲート回路が不一致信号を出力するので、パ
ターン一致回路では検出できないパターンの不一致や異
常を検出することができる。
較器、第１のＦＦで構成されるパターン一致回路に、周
期発生用カウンタ、ゲート回路、第２のＦＦを追加し、
比較器から一致信号が出力されず、周期信号だけが出力
されると、ゲート回路が不一致信号を出力するので、パ
ターン一致回路では検出できないパターンの不一致や異
常を検出することができる。
【図１】この発明によるパターンの一致／不一致検出回
路の構成図である。
路の構成図である。
【図２】図２のタイミングチャートである。
【図３】従来技術によるパターン一致検出回路の構成図
である。
である。
【図４】図３のタイミングチャートである。
１ シフトレジスタ ２ 比較器 ３ ＦＦ（フリップフロップ） ４ カウンタ回路 ５ ゲート回路 ６ ＦＦ（フリップフロップ）
Claims (1)
- 【請求項１】 受信データ信号(11)をシリアル入力と
し、受信クロック信号(12)によりシフトされてパラレル
出力を出すシフトレジスタ(1) と、 シフトレジスタ(1) の出力を第１の入力とし、期待値を
第２の入力とし、第１の入力と第２の入力を比較し、第
１の入力が期待値と一致すると一致信号(13)を出力する
比較器(2) と、 比較器(2) の出力を入力とし、波形整形する第１のフリ
ップフロップ(3) と、 比較器(2) の出力をロード入力とし、受信クロック信号
(12)のタイミングで周期信号(15)を発生する周期発生用
カウンタ(4) と、 周期発生用カウンタ(4) の出力を第１の入力とし、比較
器(2) の出力の反転信号を第２の入力とするゲート回路
(5) と、 ゲート回路(5) の出力を受信クロック信号(12)のタイミ
ングで波形整形する第２のフリップフロップ(6) とを備
え、 比較器(2) から一致信号(13)が出力されず、周期信号(1
5)だけが出力されると、ゲート回路(5) が不一致信号(1
6)を出力することを特徴とするパターンの一致／不一致
検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25218192A JP3316882B2 (ja) | 1992-08-27 | 1992-08-27 | パターンの一致／不一致検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25218192A JP3316882B2 (ja) | 1992-08-27 | 1992-08-27 | パターンの一致／不一致検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0675879A true JPH0675879A (ja) | 1994-03-18 |
| JP3316882B2 JP3316882B2 (ja) | 2002-08-19 |
Family
ID=17233621
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25218192A Expired - Fee Related JP3316882B2 (ja) | 1992-08-27 | 1992-08-27 | パターンの一致／不一致検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3316882B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102736888A (zh) * | 2012-07-02 | 2012-10-17 | 江汉大学 | 与数据流同步的数据检索电路 |
-
1992
- 1992-08-27 JP JP25218192A patent/JP3316882B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102736888A (zh) * | 2012-07-02 | 2012-10-17 | 江汉大学 | 与数据流同步的数据检索电路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3316882B2 (ja) | 2002-08-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
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