JPH0393333A - ディジタルインタフェース回路 - Google Patents
ディジタルインタフェース回路Info
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- JPH0393333A JPH0393333A JP1230636A JP23063689A JPH0393333A JP H0393333 A JPH0393333 A JP H0393333A JP 1230636 A JP1230636 A JP 1230636A JP 23063689 A JP23063689 A JP 23063689A JP H0393333 A JPH0393333 A JP H0393333A
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals
- H04L7/0338—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals the correction of the phase error being performed by a feed forward loop
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Dc Digital Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、ディジタルデータとクロック信号とを同期さ
せて、例えばデータ通信機器などに出カするディジタル
インタフェース回路に関する。
せて、例えばデータ通信機器などに出カするディジタル
インタフェース回路に関する。
（従来の技術）
本来データ機器では、ディジタルデータ（以下、データ
と称する）とクロック信号との伝送には多芯ケーブルを
用い、データの伝送路とクロック信号の伝送路とが同一
長となるよう構成するものとなっている。
と称する）とクロック信号との伝送には多芯ケーブルを
用い、データの伝送路とクロック信号の伝送路とが同一
長となるよう構成するものとなっている。
しかし、例えば無線通信機などにおいては端末の切換え
に対応できるよう同軸ケーブルなどを用いることがあり
、データの伝送路゛とクロック信号の伝送路とが同一長
とならない場合がある。また無線通信の場合、データと
クロック信号とが必ずしも同一の伝送経路で伝送される
とは限らず、別々の伝送経路で伝送される場合がある。
に対応できるよう同軸ケーブルなどを用いることがあり
、データの伝送路゛とクロック信号の伝送路とが同一長
とならない場合がある。また無線通信の場合、データと
クロック信号とが必ずしも同一の伝送経路で伝送される
とは限らず、別々の伝送経路で伝送される場合がある。
このような場合、データの伝送時間とクロック信号の伝
達時間とに差が生じ、データとクロック信号との同期が
崩れてしまう場合がある。
達時間とに差が生じ、データとクロック信号との同期が
崩れてしまう場合がある。
そこで従来は、以上のようにして生じるデータの伝送時
間とクロック信号の伝送時間との差を補正するために、
ケーブルの長さを変えるなどの現物合わせを行っており
、最適に設定することが困難であった上に、データとク
ロック信号とのタイミングが途中で変化したような場合
には現物合わせの設定をし直さなければならないという
不具合があった。
間とクロック信号の伝送時間との差を補正するために、
ケーブルの長さを変えるなどの現物合わせを行っており
、最適に設定することが困難であった上に、データとク
ロック信号とのタイミングが途中で変化したような場合
には現物合わせの設定をし直さなければならないという
不具合があった。
（発明が解決しようとする課題）
以上のように従来は、データの伝送時間とクロック信号
の伝送時間との差を、現物合わせによって補正していた
ため、最適に設定することが困難であったり、データと
クロック信号とのタイミングが変化したような場合には
現物合わせの設定をし直さなければならない等、複雑な
ものとなっていた。
の伝送時間との差を、現物合わせによって補正していた
ため、最適に設定することが困難であったり、データと
クロック信号とのタイミングが変化したような場合には
現物合わせの設定をし直さなければならない等、複雑な
ものとなっていた。
本発明はこのような事情を考慮してなされたものであり
、その目的とするところは、非常に容易な構成でありな
がらデータとクロック信号とを同期させることができ、
かつ途中でデータとクロック信号とのタイミングが変化
した場合でも追従してデータとクロック信号とを同期さ
せることができるディジタルインタフェース回路を提供
することにある。
、その目的とするところは、非常に容易な構成でありな
がらデータとクロック信号とを同期させることができ、
かつ途中でデータとクロック信号とのタイミングが変化
した場合でも追従してデータとクロック信号とを同期さ
せることができるディジタルインタフェース回路を提供
することにある。
［発明の構成コ
（課題を解決するための手段）
本発明は、入力されるディジタルデータとこのディジタ
ルデー夕のクロック信号とを監視して゛上記ディジタル
デー夕の遷移期間と上記クロック信号の立上りまたは立
下りのうちのデータ取込みタイミングとして使われる一
方との一致を検出する検出手段を備え、この検出手段に
よって上記ディジタルデータの遷移期間と上記クロック
信号の立上りまたは立下りのうちのデータ取込みタイミ
ングとして使われる一方との一致が検出されたとき、前
記クロック信号の位相を例えば１８０度ずらすようにし
た。
ルデー夕のクロック信号とを監視して゛上記ディジタル
デー夕の遷移期間と上記クロック信号の立上りまたは立
下りのうちのデータ取込みタイミングとして使われる一
方との一致を検出する検出手段を備え、この検出手段に
よって上記ディジタルデータの遷移期間と上記クロック
信号の立上りまたは立下りのうちのデータ取込みタイミ
ングとして使われる一方との一致が検出されたとき、前
記クロック信号の位相を例えば１８０度ずらすようにし
た。
（作 用）
このような手段を講じたことにより、入力されるディジ
タルデータの遷移期間とクロック信号の立上りまたは立
下りのうちのデータ取込みタイミングとして使われる一
方とが一致すると、前記クロック信号の位相が例えば１
８０度ずらされる。
タルデータの遷移期間とクロック信号の立上りまたは立
下りのうちのデータ取込みタイミングとして使われる一
方とが一致すると、前記クロック信号の位相が例えば１
８０度ずらされる。
従って、クロック信号により示されるデータの取込みタ
イミングはディジタルデータの遷移期間からずれること
になり、クロック信号に準じたタイミングでディジタル
データの取込みを行える状態、すなわち同期状態となる
。
イミングはディジタルデータの遷移期間からずれること
になり、クロック信号に準じたタイミングでディジタル
データの取込みを行える状態、すなわち同期状態となる
。
（実施例）
以下、図面を参照して本発明の一実施例にかかるディジ
タルインタフェース回路に付き説明する。
タルインタフェース回路に付き説明する。
第１図は同ディジタルインタフェース回路の構成を示す
回路図である。図中、１はデータ入力端子である。この
データ入力端子１はＤフリップフロップ回路（以下、Ｄ
−ＦＦと称する）２のデータ端子およびデータエッジ検
出部３の入力端に接続されている。データエッジ検出部
３は、データ入力端子１から入力されたデータを排他的
論理和回路（以下、ＥＸ−ＯＲと称する）３ａの一方の
入力端子に、またデータ入力端子１から入力されたデー
タをバッファ３ｂで所定時間遅延させたものをＥＸ−Ｏ
Ｒ３ａの他方の入力端子に入力する構成となっている。
回路図である。図中、１はデータ入力端子である。この
データ入力端子１はＤフリップフロップ回路（以下、Ｄ
−ＦＦと称する）２のデータ端子およびデータエッジ検
出部３の入力端に接続されている。データエッジ検出部
３は、データ入力端子１から入力されたデータを排他的
論理和回路（以下、ＥＸ−ＯＲと称する）３ａの一方の
入力端子に、またデータ入力端子１から入力されたデー
タをバッファ３ｂで所定時間遅延させたものをＥＸ−Ｏ
Ｒ３ａの他方の入力端子に入力する構成となっている。
そしてこのデータエッジ検出部３の出力端（ＥＸ−ＯＲ
３ａの出力端）は、バッファ４を介してＡＮＤゲート５
の一方の入力端子に接続されている。
３ａの出力端）は、バッファ４を介してＡＮＤゲート５
の一方の入力端子に接続されている。
６はクロック信号入力端子であり、反転クロック作或部
７に接続されている。反転クロック作威部７は、クロッ
ク信号入力端子６から入力されたクロック信号を２つに
分岐し、一方をインバータ７ａに、また他方をインバー
タ７ａの遅延時間と同じ遅延時間のバッファ７ｂに入力
する構成となっている。そして反転クロック作成部７は
、インバータ７ａの出力およびバッフｙ７ｂの出力を並
列的に出力する。反転クロック作成部７の２つの出力端
（インバータ７ａの出力端およびバッファ７ｂの出力端
）はセレクタ８の２つの入力端子にそれぞれ接続されて
いる。
７に接続されている。反転クロック作威部７は、クロッ
ク信号入力端子６から入力されたクロック信号を２つに
分岐し、一方をインバータ７ａに、また他方をインバー
タ７ａの遅延時間と同じ遅延時間のバッファ７ｂに入力
する構成となっている。そして反転クロック作成部７は
、インバータ７ａの出力およびバッフｙ７ｂの出力を並
列的に出力する。反転クロック作成部７の２つの出力端
（インバータ７ａの出力端およびバッファ７ｂの出力端
）はセレクタ８の２つの入力端子にそれぞれ接続されて
いる。
セレクタ８はセレクト信号入力端子に入力される信号の
状態に応じ、２つの入力端子にそれぞれ入力される信号
のいずれか一方を選択出力する。
状態に応じ、２つの入力端子にそれぞれ入力される信号
のいずれか一方を選択出力する。
このセレクタ８の出力端はクロック信号出力端子９、Ｄ
−ＦＦ２のクロック端子およびクロック立上り検出部１
０に接続されている。クロック立上り検出部１０は、セ
レクタ８が出力するクロック信号をＥＸ−ＯＲ１０ａの
一方の入力端子に、またセレクタ８が出力するクロック
信号をバッファ１０ｂで所定時間遅延させたものをＥＸ
−ＯＲ１０ａの他方の入力端子に入力する。そしてさら
に、ＥＸ−ＯＲ１０ａの出力をＡＮＤゲート１０ｃの一
方の入力端子に、またセレクタ８が出力するクロック信
号をＡＮＤゲート１０ａの他方の入力端子に入力する構
成となっている。このクロック立上り検出部１０の出力
端（ＡＮＤゲート１０ｃの出力端）はＡＮＤゲート５の
他端に接続されている。
−ＦＦ２のクロック端子およびクロック立上り検出部１
０に接続されている。クロック立上り検出部１０は、セ
レクタ８が出力するクロック信号をＥＸ−ＯＲ１０ａの
一方の入力端子に、またセレクタ８が出力するクロック
信号をバッファ１０ｂで所定時間遅延させたものをＥＸ
−ＯＲ１０ａの他方の入力端子に入力する。そしてさら
に、ＥＸ−ＯＲ１０ａの出力をＡＮＤゲート１０ｃの一
方の入力端子に、またセレクタ８が出力するクロック信
号をＡＮＤゲート１０ａの他方の入力端子に入力する構
成となっている。このクロック立上り検出部１０の出力
端（ＡＮＤゲート１０ｃの出力端）はＡＮＤゲート５の
他端に接続されている。
ＡＮＤゲート５の出力端子はＤ−ＦＦ １ １のクロッ
ク端子に接続されている。このＤ−ＦＦＩ１は否定出力
端子とデータ入力端子とを接続しており、従ってクロッ
ク端子にパルスが入力されるたびに出力を反転させるも
のとなっている。そしてこのＤ−ＦＦＩＩの肯定出力端
子はクロックモ−ド信号出力端子１２およびセレクタ８
のセレクト信号入力端子に接続されている。
ク端子に接続されている。このＤ−ＦＦＩ１は否定出力
端子とデータ入力端子とを接続しており、従ってクロッ
ク端子にパルスが入力されるたびに出力を反転させるも
のとなっている。そしてこのＤ−ＦＦＩＩの肯定出力端
子はクロックモ−ド信号出力端子１２およびセレクタ８
のセレクト信号入力端子に接続されている。
一方Ｄ−ＦＦ２は、クロック端子にセレクタ８から入力
されるクロックに応じて、データ入力端子に入力される
データをデータ出力端子１３へと出力する。
されるクロックに応じて、データ入力端子に入力される
データをデータ出力端子１３へと出力する。
次に以上のように構成された本ディジタルインタフェー
ス回路の動作を説明する。まず、データ入力端子１に第
２図に示すようなデータが入力されたとする。そうする
と、ＥＸ−ＯＲ３ｂの入力は入力データの遷移期間、つ
まりデータが「１→Ｏ」またはｒｏ−ＩＪと変化する変
化点において、バッファ３ｂの遅延期間Ｄ１に亙って２
つの入力のレベルが叉なり、バッファ３ａの遅延期間Ｄ
１分のパルスが出力されることとなる。従ってＥＸ−Ｏ
Ｒ３ａの出力Ｓ２は、第２図に示すようなデータエッジ
の検出信号となる。
ス回路の動作を説明する。まず、データ入力端子１に第
２図に示すようなデータが入力されたとする。そうする
と、ＥＸ−ＯＲ３ｂの入力は入力データの遷移期間、つ
まりデータが「１→Ｏ」またはｒｏ−ＩＪと変化する変
化点において、バッファ３ｂの遅延期間Ｄ１に亙って２
つの入力のレベルが叉なり、バッファ３ａの遅延期間Ｄ
１分のパルスが出力されることとなる。従ってＥＸ−Ｏ
Ｒ３ａの出力Ｓ２は、第２図に示すようなデータエッジ
の検出信号となる。
一方、クロック信号入力端子６に第２図に示すようなク
ロック信号が入力されると、このクロック信号は２つに
分岐されて、一方はインバータ７ａでレベルの反転が行
われ、位相が１８０度変えられる。また他方は、バッフ
ァ７ｂでインバータ７ａの遅延時間分遅延されてインバ
ータ７ａが出力する反転クロックとちょうど１８０度の
位相差の正転クロックとされる。
ロック信号が入力されると、このクロック信号は２つに
分岐されて、一方はインバータ７ａでレベルの反転が行
われ、位相が１８０度変えられる。また他方は、バッフ
ァ７ｂでインバータ７ａの遅延時間分遅延されてインバ
ータ７ａが出力する反転クロックとちょうど１８０度の
位相差の正転クロックとされる。
ここで例えば第２図中の時点Ｔ１のように、正転クロッ
クの立上りがデータの中央に位置している状態、すなわ
ち入力データと入カクロックとの同期にずれが生じてい
ない状態である場合、セレクタ８は正転クロックを選択
している。
クの立上りがデータの中央に位置している状態、すなわ
ち入力データと入カクロックとの同期にずれが生じてい
ない状態である場合、セレクタ８は正転クロックを選択
している。
セレクタ８の出力するクロック信号、すなわち出力クロ
ック信号はクロック立上り検出部１０におイテ、ＥＸ−
ＯＲ１０ａ．バッフｙｌＯｂによってデータエッジと同
様な動作でクロックパルスのエッジ（立上りおよび立下
り）が検出される。
ック信号はクロック立上り検出部１０におイテ、ＥＸ−
ＯＲ１０ａ．バッフｙｌＯｂによってデータエッジと同
様な動作でクロックパルスのエッジ（立上りおよび立下
り）が検出される。
このパルスエッジ検出の結果を示す信号は、さらにＡＮ
Ｄゲート１０Ｃにおいて出力クロック信号とのＡＮＤが
取られ、これによりクロック信号の立上りのみが抽出さ
れる。このＡＮＤゲート１０ｃの出力信号Ｓ２は第２図
示のようなものとなる。
Ｄゲート１０Ｃにおいて出力クロック信号とのＡＮＤが
取られ、これによりクロック信号の立上りのみが抽出さ
れる。このＡＮＤゲート１０ｃの出力信号Ｓ２は第２図
示のようなものとなる。
そして、ＥＸ−ＯＲ３ａの出力信号Ｓ１とＡＮＤゲート
１０ｃの出力信号Ｓ２とはともにＡＮＤゲート５に入力
され、このＡＮＤゲート５においてＡＮＤがとられる。
１０ｃの出力信号Ｓ２とはともにＡＮＤゲート５に入力
され、このＡＮＤゲート５においてＡＮＤがとられる。
ここでデータと出力クロック信号が同期している場合、
出力クロック信号の立上りエッジはデータの中央付近に
位置しているのだから、ＡＮＤゲート５において２つの
入力がともにｒＨＪとなることはない。従ってここでは
、゜セレクタ８において正転クロックが引き続き選択出
力される。
出力クロック信号の立上りエッジはデータの中央付近に
位置しているのだから、ＡＮＤゲート５において２つの
入力がともにｒＨＪとなることはない。従ってここでは
、゜セレクタ８において正転クロックが引き続き選択出
力される。
そしてクロック信号の入力タイミングが変化し（第２図
中の時点Ｔ２）、入カクロック信号の立上りがデータエ
ッジに一致してしまうと、ＡＮＤゲート５の２つの入力
はともにｒＨＪレベルとなるから、ＡＮＤゲート５から
はパルスが出力される。すなわち、ＡＮＤゲート５は入
力クロック信号の立上りとデータエッジとが一致すると
パルスを発するものとなっており、一致検出手段として
働くものとなっている。
中の時点Ｔ２）、入カクロック信号の立上りがデータエ
ッジに一致してしまうと、ＡＮＤゲート５の２つの入力
はともにｒＨＪレベルとなるから、ＡＮＤゲート５から
はパルスが出力される。すなわち、ＡＮＤゲート５は入
力クロック信号の立上りとデータエッジとが一致すると
パルスを発するものとなっており、一致検出手段として
働くものとなっている。
このようにしてＡＮＤゲート５からパルスが出力される
と、Ｄ−ＦＦ１１にクロックが供給され、Ｄ−ＦＦＩＩ
は出力レベルを反転する。そうすると、Ｄ−ＦＦＩＩの
肯定出力信号Ｓ４はｒＨＪレベルとなり、このｒＨＪ−
レベルの信号がセレクト信号としてセレクタ８に入力さ
れる。セレクタ８はセレクタ信号入力端子にｒＨＪレベ
ルの信号が入力されると、インバータ７ａが出力する反
転クロックを還択出力する。これにより、出力クロック
信号は１８０度位相が変化し、出力クロック信号の立上
りはデータの中央付近に位置するようになる。すなわち
、反転クロック作成部７およびセレクタ８によって出力
クロック信号の位相の可変を行っており、この反転クロ
ック作成部７およびセレクタ８がクロック位相可変手段
を構成している。
と、Ｄ−ＦＦ１１にクロックが供給され、Ｄ−ＦＦＩＩ
は出力レベルを反転する。そうすると、Ｄ−ＦＦＩＩの
肯定出力信号Ｓ４はｒＨＪレベルとなり、このｒＨＪ−
レベルの信号がセレクト信号としてセレクタ８に入力さ
れる。セレクタ８はセレクタ信号入力端子にｒＨＪレベ
ルの信号が入力されると、インバータ７ａが出力する反
転クロックを還択出力する。これにより、出力クロック
信号は１８０度位相が変化し、出力クロック信号の立上
りはデータの中央付近に位置するようになる。すなわち
、反転クロック作成部７およびセレクタ８によって出力
クロック信号の位相の可変を行っており、この反転クロ
ック作成部７およびセレクタ８がクロック位相可変手段
を構成している。
この状態において、再びクロック信号の入力タイミング
が変化し（第２図中の時点Ｔ３）、入力クロック信号の
立上りがデータエッジに一致してしまうと、前述したの
と同じ手順によってＡＮＤゲート５からパルスが出力さ
れる。これにより、Ｄ−ＦＦＩ１の肯定出力がｒＬＪレ
ベルに戻り、セレクタ８は再び正転クロックを選択出力
するようになる。これによりクロックは再びデータに同
期する。
が変化し（第２図中の時点Ｔ３）、入力クロック信号の
立上りがデータエッジに一致してしまうと、前述したの
と同じ手順によってＡＮＤゲート５からパルスが出力さ
れる。これにより、Ｄ−ＦＦＩ１の肯定出力がｒＬＪレ
ベルに戻り、セレクタ８は再び正転クロックを選択出力
するようになる。これによりクロックは再びデータに同
期する。
以降以上のような手順を繰返し、入力クロック信号の立
上りとデータエッジとが一致するごとに正転クロックと
反転クロックとを切換える。
上りとデータエッジとが一致するごとに正転クロックと
反転クロックとを切換える。
なお、Ｄ−ＦＦＩＩの肯定出力信号Ｓ４は、出力クロッ
ク信号が正転クロックであるか反転クロックであるかを
識別するためのクロックモード信号としてクロックモー
ド信号出力端子１２より出力される。
ク信号が正転クロックであるか反転クロックであるかを
識別するためのクロックモード信号としてクロックモー
ド信号出力端子１２より出力される。
このように本実施例によれば、入力クロック信号の立上
りとデータエッジとが一致するごとに出カクロック信号
の位相を１８０度変化させる。従って、クロック信号の
立上りがデータの中央付近に移ることになり、データと
クロック信号とが同期する。これにより、複雑な現物合
わせを行わずとも、データとクロック信号との伝送時間
の差を自動的な補正できる。
りとデータエッジとが一致するごとに出カクロック信号
の位相を１８０度変化させる。従って、クロック信号の
立上りがデータの中央付近に移ることになり、データと
クロック信号とが同期する。これにより、複雑な現物合
わせを行わずとも、データとクロック信号との伝送時間
の差を自動的な補正できる。
なお本発明は上記実施例に限定されるものではない。例
えば、クロック信号の立上りのタイミングでデータの取
込みを行うシステムを対象とし、データエッジ（データ
の遷移期間）とクロック信号との立上りとが一致したと
きにクロック信号の位相を変えるものとしているが、ク
ロック信号の立下りのタイミングでデータの取込みを行
うシステムを対象とする場合には、クロック信号の立下
りを検出し、データエッジ（データの遷移期間）とクロ
ック信号との立下りとが一致したときにクロック信号の
位相を変えるようにすれば良い。また上記実施例ではデ
ータエッジ（データの遷移期間）とクロック信号との立
上りとが一致したときにクロック信号の位相を１８０度
変えるものとしているが、クロック信号の位相を変える
量は任意の値であって良い。このほか、本発明の要旨を
逸脱しない範囲で種々の変形実施が可能である。
えば、クロック信号の立上りのタイミングでデータの取
込みを行うシステムを対象とし、データエッジ（データ
の遷移期間）とクロック信号との立上りとが一致したと
きにクロック信号の位相を変えるものとしているが、ク
ロック信号の立下りのタイミングでデータの取込みを行
うシステムを対象とする場合には、クロック信号の立下
りを検出し、データエッジ（データの遷移期間）とクロ
ック信号との立下りとが一致したときにクロック信号の
位相を変えるようにすれば良い。また上記実施例ではデ
ータエッジ（データの遷移期間）とクロック信号との立
上りとが一致したときにクロック信号の位相を１８０度
変えるものとしているが、クロック信号の位相を変える
量は任意の値であって良い。このほか、本発明の要旨を
逸脱しない範囲で種々の変形実施が可能である。
本発明によれば、入力されるデイジタルデ−夕とこのデ
ィジタルデータのクロック信号とを監視して上記ディジ
タルデー夕の遷移期間と上記クロック信号の立上りまた
は立下りのうちのデータ取込みタイミングとして使われ
る一方との一致を検出する検出手段を備え、この検出手
段によって上記ディジタルデータの遷移期間と上記クロ
ック信号の立上りまたは立下りのうちのデータ取込みタ
イミングとして使われる一方との一致が検出されたとき
、前記クロック信号の位相を例えば１８０度ずらすよう
にしたので、非常に容易な構成でありながらデータとク
ロック信号とを同期させることができ、かつ途中でデー
タとクロック信号とのタイミングが変化した場合でも追
従してデータとクロック信号とを同期させることができ
るディジタルインタフェース回路となる。
ィジタルデータのクロック信号とを監視して上記ディジ
タルデー夕の遷移期間と上記クロック信号の立上りまた
は立下りのうちのデータ取込みタイミングとして使われ
る一方との一致を検出する検出手段を備え、この検出手
段によって上記ディジタルデータの遷移期間と上記クロ
ック信号の立上りまたは立下りのうちのデータ取込みタ
イミングとして使われる一方との一致が検出されたとき
、前記クロック信号の位相を例えば１８０度ずらすよう
にしたので、非常に容易な構成でありながらデータとク
ロック信号とを同期させることができ、かつ途中でデー
タとクロック信号とのタイミングが変化した場合でも追
従してデータとクロック信号とを同期させることができ
るディジタルインタフェース回路となる。
第１図および第２図は本発明の一実施例にかかるディジ
タルインタフェース回路を説明する図であり、第１図は
構成を示す回路図、第２図は動作タイムチャートである
。 ２・・・Ｄフリップフロップ回路（Ｄ−ＦＦ）、３・・
・データエッジ検出部、３ａ・・・排他的論理和回路（
ＥＸ−ＯＲ） 、３ｂ・・・バッファ、５・・・ＡＮＤ
ゲート、７・・・反転クロック作成部、７ａ・・・イン
バータ、７ｂ・・・バッファ、８・・・セレクタ、１０
・・・クロック立上り検出部、１０ａ・・・排他的論理
和回路（ Ｅ Ｘ − Ｏ Ｒ ） １ ０ ｂ
．．．バッファ、１ ０ ｃ ・・・ＡＮＤゲート、１
１・・・Ｄフリップフロップ回路（Ｄ−ＦＦ）。
タルインタフェース回路を説明する図であり、第１図は
構成を示す回路図、第２図は動作タイムチャートである
。 ２・・・Ｄフリップフロップ回路（Ｄ−ＦＦ）、３・・
・データエッジ検出部、３ａ・・・排他的論理和回路（
ＥＸ−ＯＲ） 、３ｂ・・・バッファ、５・・・ＡＮＤ
ゲート、７・・・反転クロック作成部、７ａ・・・イン
バータ、７ｂ・・・バッファ、８・・・セレクタ、１０
・・・クロック立上り検出部、１０ａ・・・排他的論理
和回路（ Ｅ Ｘ − Ｏ Ｒ ） １ ０ ｂ
．．．バッファ、１ ０ ｃ ・・・ＡＮＤゲート、１
１・・・Ｄフリップフロップ回路（Ｄ−ＦＦ）。
Claims (1)
- 【特許請求の範囲】 入力されるディジタルデータとこのディジタルデータ
のクロック信号とを監視し、上記ディジタルデータの遷
移期間と上記クロック信号の立上りまたは立下りのうち
のデータ取込みタイミングとして使われる一方との一致
を検出する一致検出手段と、 この一致検出手段によって上記ディジタルデータの遷移
期間と上記クロック信号のパルスエッジとの一致が検出
されたとき、前記クロック信号の位相をずらすクロック
位相可変手段とを具備したことを特徴とするディジタル
インタフェース回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1230636A JPH0393333A (ja) | 1989-09-06 | 1989-09-06 | ディジタルインタフェース回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1230636A JPH0393333A (ja) | 1989-09-06 | 1989-09-06 | ディジタルインタフェース回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0393333A true JPH0393333A (ja) | 1991-04-18 |
Family
ID=16910896
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1230636A Pending JPH0393333A (ja) | 1989-09-06 | 1989-09-06 | ディジタルインタフェース回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0393333A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2722355A1 (fr) * | 1994-06-06 | 1996-01-12 | Ricoh Kk | Circuit de communication |
| US5724615A (en) * | 1994-06-06 | 1998-03-03 | Ricoh Company, Ltd. | Communication circuit receiving data selectably synchronized to the rising or falling edge of a timing signal provided from the data source |
| EP2573975B1 (en) * | 2011-09-26 | 2019-03-13 | Huawei Technologies Co., Ltd. | Method and device for selecting sampling clock signal |
-
1989
- 1989-09-06 JP JP1230636A patent/JPH0393333A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2722355A1 (fr) * | 1994-06-06 | 1996-01-12 | Ricoh Kk | Circuit de communication |
| US5724615A (en) * | 1994-06-06 | 1998-03-03 | Ricoh Company, Ltd. | Communication circuit receiving data selectably synchronized to the rising or falling edge of a timing signal provided from the data source |
| EP2573975B1 (en) * | 2011-09-26 | 2019-03-13 | Huawei Technologies Co., Ltd. | Method and device for selecting sampling clock signal |
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