JP2009510403A - デジタル信号にタイムスタンプを付与するためのストローブ技法 - Google Patents

Abstract

システム及び装置が、タイムスタンプを生成し、データ信号又はクロック信号において受信されるエッジのような事象の時間を特定し、記録する。外部クロック信号を、徐々に遅延値が増加していく遅延素子にルーティングすることによって、１組のストローブパルスを生成することができる。データ信号又は被試験デバイスクロック信号を、ストローブパルスによってクロックを供給される１組のラッチのそれぞれへの入力に印加することができる。それにより、１組のラッチはデータ信号又はクロック信号の一連のサンプルを捕捉することができる。一連のサンプルは、クロックサイクル内のエッジ時間として符号化することができる。クロックサイクルカウンタをエッジ時間に加えて、タイムスタンプを生成することができる。

Description

本発明は概括的には、半導体チップの自動試験に関し、より具体的にはデジタル信号のタイミング測定に関する。
関連出願の参照
本願は、全て２００５年９月２３日に出願の米国特許出願第１１／２３４，８１４号、同第１１／２３４，５４２号及び同第１１／２３４，５９９号の優先権を主張し、それらの特許出願の内容は、参照により全体が本明細書に援用される。

製造中の半導体チップ及び集積回路を試験するために、自動試験装置（ＡＴＥ）が広く用いられる。通常、或る特定の接続点において被試験デバイス（ＤＵＴ）の出力応答を測定しながら、ＤＵＴ上の多数の接続点に電気信号を印加するようにＡＴＥを構成することによって、機能試験が実行される。

ＡＴＥは通常、ＤＵＴの性能を評価するときに、印加される入力信号と測定される出力信号との間の相対的なタイミングを測定する。高速信号に対するＤＵＴの応答を評価するときには特に、適当なデータが確実に収集されるようにするために、多くの場合に、試験システムクロックのタイミングを極めて正確にする必要がある。

多くの場合に、ＤＵＴのシステムクロックに対するＤＵＴの性能を試験することが望ましい。したがって、ＡＴＥは典型的には、ＤＵＴの内部クロックに対する複数の時点において出力を測定するように構成することができる。しかしながら、信号のスルーイング（slewing）及びジッタが測定結果に大きく影響を及ぼすので、データ速度及びクロック速度が速くなると、ＤＵＴのシステムクロックに対する測定値が正確でなくなることがある。

現在、多数の集積回路（ＩＣ）が、データに付随する同期クロックを有するバスを含む。貴重な試験システムハードウエアチャネルと関連を持つことなく、ＤＵＴの同期内部クロックにアクセスするのは実用的ではない。また、バス上のデータは、試験システムクロックに比べて非常に高いジッタを有することがあるので、これまで、試験システムクロックを用いて、同期クロックを有するバス上でデータを試験することには問題があった。

システムクロックを使用することに伴って一般的に生じる過剰なスルー（slew）及びジッタを受けることなく、試験システムクロックを用いて、ＤＵＴデータ信号と比較するためのＤＵＴクロックをエミュレートする方法及び装置が、２００５年９月２３日に本出願人によって出願された「STROBE TECHNIQUE FOR TEST OF DIGITAL SIGNAL TIMING」と題する同時係属中の米国特許出願第１１／２３４，５４２号（代理人整理番号１９５４−ＵＳ（４０５７／８１）０７７３１１−０１０４）に記述されており、その特許出願は参照により本明細書に援用される。

多くの場合に、データ信号又はクロック信号の正確なエッジ時間を捕捉し、それとタイムスタンプとを関連付けることが望ましい。たとえば、ＡＴＥの分野では、多くの場合に、特定のデータ信号エッジ又はクロック信号エッジがＤＵＴから受信された時間を記録するためにタイムスタンプを有することが望ましい。

本発明の実施の形態は、データ信号又はクロック信号において受信されたエッジのような事象の時間を特定し、記録するためにタイムスタンプを生成する。１つの例示的な実施の形態では、ＭＯＳＣ／８クロックのような外部クロック信号を、遅延値が徐々に増加していく一連の遅延部にルーティングすることによって、１組のストローブパルスが生成される。データ信号又は同期クロック信号のようなデジタル信号が、ストローブパルスによってクロックを供給される１組の並列ラッチのそれぞれの入力に印加される。それにより、１組の並列ラッチは、データ信号又はクロック信号のシングルショットの一連のサンプルを捕捉する。

符号器が、シングルショットの一連のサンプルを、サンプリングされたデータのエッジ時間及び極性を表すワードに変換する。その信号がデータ信号である場合には、そのワードはランダムアクセスメモリに格納することができる。その信号がクロック信号である場合には、そのワードはクロックバスにルーティングされ、ランダムアクセスメモリをアドレス指定するために用いることができる。クロックエッジ時間とデータエッジ時間との間の差を求めて、予想される値と比較することができる。

外部クロック信号も受信するカウンタを用いて、どのクロックサイクルが現時点でサンプラ（サンプリング装置）に入力されるかを特定することができる。符号器から出力される、データ信号又はクロック信号の符号化されたエッジ時間は、カウンタからの出力と共に、タイムスタンプ回路に入力することができる。タイムスタンプ回路は、カウンタ出力と、符号化されたエッジ時間とを合成して、現在のクロックエッジの正確な時間を出力する。タイムスタンプロジックを追加して、正確な時間情報をラッチするか、又はその情報をメモリにルーティングすることができる。

１つの例示的な実施の形態では、本発明は、タイムスタンプクロックによってトリガされるストローブを与えること、デバイスのデジタル信号にストローブを適用すること、ストローブの各ストローブパルスの時間においてデジタル信号の状態を格納すること、及びタイムスタンプクロックカウントと、ストローブパルスのうちの少なくとも１つのパルスの時間とを合成することによって、デジタル信号のためのタイムスタンプを生成するための方法を提供する。その例示的な実施の形態では、ストローブは、デジタル信号の周波数以上の周波数を有する、複数の等間隔のストローブパルスを含む。そのデジタル信号として、たとえば、デジタル信号又はクロック信号を用いることができる。

本発明の特定の実施の形態は、ストローブパルスに対応する、クロック信号の状態変化が生じる時間において、データ信号の格納された状態を読み出す。データ信号の状態変化とクロック信号の状態変化との間のストローブパルスをカウントすることによって、その間の遅延を求めることができる。

ストローブは、複数の遅延素子を含む遅延回路にタイムスタンプクロックを印加し、次々に遅延していくタイムスタンプクロック信号内のパルスを遅延素子が受信するように各遅延素子間を接続することによって生成することができる。１つの例示的な実施の形態では、複数の遅延素子は、直列に構成される。その遅延回路は遅延ロックループによって制御することができ、それらの遅延素子は、遅延線誤差を補正するために調整可能である制御可能な加算素子を備える。

その例示的な実施の形態では、ストローブの各パルスをラッチクロック信号として複数のラッチのうちの対応するラッチに印加すること、被試験デバイスのデジタル信号を各ラッチの入力に印加すること、及び被試験デバイスのデジタル信号の状態を各ラッチの出力として受信することによって、ストローブを被試験デバイスのデジタル信号に適用することができる。

データ信号の格納は、被試験デバイスのデジタル信号のストローブされたサンプルを一連のサンプルとして並列に受信すること、及びストローブされたサンプルをデジタルワードとして符号化して、デジタル信号の状態変化の時間を特定することによって果たすことができる。１つの特定の実施の形態では、そのデジタルワードをクロックカウントに加えて、タイムスタンプを生成することができる。こうして生成されたデジタルワードを逆多重化して、ワードのデータ転送速度を低下させることができる。その後、タイムスタンプを、被試験デバイスのデータ信号又はクロック信号の遷移事象に関連して出力することができる。

別の例示的な実施の形態では、本発明は、デジタル信号のためのタイムスタンプを生成するための装置を提供する。その例示的な装置は、サンプリング回路への入力を与えるタイムスタンプクロックを含む。サンプリング回路は、タイムスタンプクロックのストローブを徐々に遅延させる複数の遅延部を含み、各遅延部が１つのラッチをトリガし、そのラッチが被試験デバイスのデジタル信号をサンプリングする。サンプリング回路と通信可能に（信号伝達可能に）符号器が配置される。符号器は、サンプリングされたデジタル信号を２値ワードのエッジ時間データに変換する。タイムスタンプクロックと信号伝達可能にカウンタが配置され、タイムスタンプクロックのカウントをタイムスタンプ回路に出力する。タイムスタンプ回路は、そのカウントを２値ワードと合成して、デジタル信号内のエッジ／事象のタイムスタンプを生成する。１つの特定の実施の形態では、タイムスタンプ回路と信号伝達可能にタイムスタンプ論理回路が配置される。タイムスタンプ論理回路は、エッジ／事象のタイムスタンプを出力するようになっている。

本発明の、上記の特徴及び利点並びに他の特徴及び利点は、添付の図面を参照する例示的な実施形態の以下の詳細な説明からさらに十分に理解されるであろう。

同期クロック信号と被試験データ信号とを直接的に比較することなく、同期したクロックによって生成されるデータを試験し、評価するための１つの例示的な方法が図１に包括的に示される。

サンプリングステップ１０では、ストローブを用いて、被試験デバイス（ＤＵＴ）のデータ信号及びクロック信号がサンプリングされ、高い速度で、その状態の２値（２進値）が得られる。こうして、サンプリングされたデータは、被試験信号のシングルショットの一連のサンプルとして得られる。本明細書では、用語「シングルショット」が用いられるが、本発明の種々の実施形態では、複数の「シングルショットの」一連のサンプルを捕捉することができるように、たとえば複数のチャネル上で、又は時間と共に、本発明のタイムスタンプ付与方法を何度も繰り返すことによって、サンプリングステップ１０を何度も繰返し実行することができることは理解されるであろう。

シングルショットの一連のサンプル内で、被試験デバイスのデータ信号及び／又はクロック信号のエッジ時間及びエッジ極性が検出される。符号化ステップ１２では、検出されたエッジ時間及び極性が２値ワードに符号化される。１つの例示的な実施形態では、符号化されたエッジ時間は、６ビットワードのうちの下位５ビットとして表され、極性は最上位ビットとして表される。

本発明の方法を用いる高速試験装置の一例では、符号化された６ビットワードは、約２ギガバイト／秒で生成される。下流の記憶ステップ及び比較ステップのためにさらに適したデータ速度を与えるために、符号化されたワードを逆多重化（デマルチプレックス）して、わずか２５０メガバイト／秒において４８ビットワードを与えることができる。４８ビットワードは、８つの５ビットエッジ時間と、対応する８つの１ビットエッジ極性とを表す。

セレクタステップ１４では、符号化されたデータが、サンプリングされたデータ信号のエッジ時間及び極性を表すか、又はサンプリングされたクロック信号のエッジ時間及び極性を表すかが判定される。符号化されたデータがサンプリングされたデータ信号のエッジ時間及び極性を表す場合には、記憶ステップ１６が実行され、符号化されたデータがランダムアクセスメモリに格納される。その例示的な方法では、９６×４０ランダムアクセスメモリを用いて、符号化されたデータが格納される。

符号化されたデータがサンプリングされた同期クロック信号のエッジ時間及び極性を表す場合には、１つの極性を有する符号化されたデータだけが選択され、クロックエッジ時間として用いられる。クロック選択ステップ１８では、符号化されたクロックエッジ時間がクロックバスにルーティングされる。こうして、クロックエッジデータを、複数のチャネルにルーティングし、１つ又は複数のチップにおいて用いることができる。

メモリアクセスステップ２０では、クロックデータが、対応する符号化されたデータ信号エッジ時間のランダムアクセスメモリアドレスへのポインタとして用いられる。比較ステップ２２では、クロックアドレスにおいてメモリ内で見つけられたデータエッジ時間が、予想される値と比較され、代表データ信号エッジ時間が、代表クロックエッジ時間の所定の限度内にあるか否かが判定される。それにより、合否指示を自動的に生成することができる。

サンプリングステップ１０を実行して、ＤＵＴのデータ信号及び／又はクロック信号の状態の短い間隔の読み値が得られる。図２は、被試験デバイスのデータ信号２４エッジ及びクロック信号２６の相対的なタイミングの一例を示す概略的なタイミング図である。被試験デバイス内のデータ信号２４は、エッジ２８において状態を変更する電圧／論理レベルとして示される。クロック信号２６はエッジ３０において状態を変更する。ストローブ３２、３４は、短い間隔のパルスを与え、各パルスが、被試験データ信号の状態のサンプリングをトリガする。

それにより、サンプリングの結果として、短い間隔の時間間隔において、被試験データ信号又はクロック信号の状態を示す一連のビット３６、３８が生成される。クロック信号を表す一連のビット３８内の状態４０の変化は、データ信号を表す一連のビット３６内のデータ信号の状態４２と比較するためのタイミング基準として用いることができる。その例示的な実施形態では、一連のビット３６及び３８は、図１及び図４を参照して本明細書において説明されるように、その間の比較が行われる前にさらに符号化される。

本明細書全体を通して、一連のストローブパルス又は信号を説明するために用いられる用語「短い間隔の」は広く解釈されるべきであること、及びそのような間隔は特定の試験形態の要件に応じて異なることがあることは、当業者であれば理解されるであろう。被試験デバイスのタイミングに対して「短い間隔」であるそのようなパルス又は信号は、おそらく被試験信号又はクロック信号よりも高い周波数を有するか、又は同じ周波数を有することがあることは理解されるであろう。

被試験データ信号又はクロック信号のストローブされたサンプルを得るためのサンプリング装置６２が図３に示される。単一のストローブパルスのような開始信号が、従来のエッジ発生器によって生成され、遅延線入力４４に印加される。一連の遅延素子が、徐々に遅延が増加していく開始信号４８を出力する。その例示的な装置では、徐々に遅延が増加していく開始信号４８は、当該技術分野において知られているような加算回路５０の中に導かれ、遅延素子間で補間が行われ、それにより、開始信号の間隔をさらに短くしたさらなる信号５２が与えられる。

その例示的な装置では、加算回路５０は加算素子５２を備えており、各加算素子は、８段階の設定（すなわち、３ビット制御）を有する精細なバーニアに基づくギルバートセルを含む。その設定は、遅延線誤差を補正するために調整することができる。遅延線素子４６のための速度制御電流が、遅延ロックループ５６によって与えられる。入力ストローブパルスの遅延信号はそれぞれ、対応するＤ−ラッチ５８のクロック入力に与えられる。被試験データ信号又は同期クロック信号６０が、Ｄ−ラッチのそれぞれへの入力としてルーティングされる。結果として、Ｄ−ラッチに格納されるデータは、被試験データ信号又はクロック信号の状態の２値スナップショットを表す。その例示的な装置では、被試験信号の３１ビット幅のストローブされた表現を得るために、１組の３１個のＤ−ラッチが用いられる。

本発明の１つの例示的な実施形態による、同期クロックのストローブされた表現を用いてＤＵＴ内のデータ信号を試験するための装置を、図４を参照しながら説明する。被試験信号５９及びストローブ６１がサンプリング回路６２に印加される。その例示的な装置では、サンプリング回路６２は、図３を参照しながら詳細に説明したサンプリング装置である。サンプリング回路６２と通信する符号器（エンコーダ）回路６４が、サンプリング回路６２から、被試験信号のストローブされた表現を受信し、それを、被試験信号５９のエッジ時間及びエッジ極性（すなわち、ハイからロー、又はローからハイ）を表すデータワードに変換する。その例示的な装置では、符号器は、エッジ遷移の３１ビット２値スナップショットを６ビットワードに変換する。最上位ビットを用いて、エッジ極性が表され、残りの５ビットを用いて、被試験信号のエッジ時間が表される。本明細書において説明される符号化は、例示するために、６ビットワード及び１ビット極性表現を用いるが、数多くの他のワード長を用いることができ、他の方式を用いてそのようなデータ長にデータを符号化することができることは当業者には理解されよう。

例示的な装置では、符号器から約２ギガバイト／秒において６ビットワードが出力される。符号器６４と通信するデマルチプレクサ６６を用いて、データが、２５０メガバイト／秒のデータ速度の４８ビットワードに変換される。その４８ビットワードは、エッジ時間を表す８つの５ビットデータワードと、その対応する８つの単一の極性ビットとを含む。逆多重化は全ての事例において必ずしも必要でないことがあり、本開示の範囲内で、種々の他のビット速度及び／又は逆多重化の細部を選ぶことができることは当業者には理解されよう。

ルータ回路７０を用いて、ＤＵＴの同期クロックを表す信号が、テスタクロックバス７２上にルーティングされる。また、ルーティング回路７０は、システムクロックを表すために、１つの極性を有するクロックエッジ時間だけを選択し、すなわち、クロックセット（立ち上がり極性）を表すエッジ時間を選択し、クロックリセット（立ち下がり極性）を無視する。それによりテスタバス７２にルーティングされるクロックエッジ時間を、複数のチャネル上で用いることができる。

ＤＵＴのデータ信号を表す、デマルチプレクサ６６から出力されるワードは、クロック信号として選択されることはなく、ランダムアクセスメモリ６８にそのまま格納される。その例示的な装置では、データは９６×４０ランダムアクセスメモリに格納される。本開示の範囲内で、数多くの他のランダムアクセスメモリ構成を用いることができることは当業者には理解されよう。

テスタバス７２上のクロックエッジ時間は、ランダムアクセスメモリ６８内に格納されるデータをアドレス指定するためのポインタとして用いられる。ルーティング回路７４が、ポインタとして用いるバス上のクロックを選択し、そのクロックエッジ時間を比較回路７６にルーティングする。比較回路７６は、クロックエッジ時間をランダムアクセスメモリ６８へのアドレスとして与え、そのアドレスに格納されるデータエッジ時間を読み出す。ランダムアクセスメモリにおいてアドレス指定されたデータエッジ時間がクロックエッジ時間と比較されて、その間の差が決定される。

比較回路７８が、データエッジと同期クロックエッジとの間の差の予想される値７７を、比較回路７６によって見いだされた差と比較する。比較回路７８は、予想からの差が指定された限度内にあるか否かに応じて、比較毎に合否信号８０を出力する。

したがって、本明細書で説明される種々の実施形態は、被試験信号を、その正確なエッジ時間、及び対応するエッジ時間における遷移の極性の点から表現するための手段を提供することができる。こうして表されるエッジ時間及び極性は、被試験デバイスの同期クロックのようなタイミング信号と比較するために格納される。そのタイミング信号も、その正確なエッジ時間に関して表される。タイミング信号エッジ時間のこの表現は、たとえば、ランダムアクセスメモリ内の対応するデータ信号エッジ時間と比較するために、試験システム全体を通して用いるためのクロックバスに与えることができる。そのような比較の結果を、予想される値とつき合わせて、被試験デバイスが試験仕様に準拠しているか否かを判定することができる。

タイムスタンプ動作を実行する１つの例示的な方法は、図１を参照しながら上述したような、同期クロック信号と被試験データ信号とを直接的に比較することなく、同期したクロックによって生成されるデータを試験し、評価するための方法に、少数のステップを追加することによって果たすことができる。タイムスタンプ動作を実行するための例示的な方法は、図５を参照しながら包括的に説明する。

オプションのタイムスタンプ開始ステップ９では、タイムスタンプを実施（実装）するか、又はタイムスタンプをバイパスして図１に示されるような信号解析のマルチストローブ方法を実行するかを決定する。本発明による１つの代替的な方法は、タイムスタンプをバイパスするオプションを用いることなく、タイムスタンプシステムを永続的に呼び出すことができることは理解されるであろう。

タイムスタンプが呼び出される場合には、サンプリングステップ１１が実行され、これ以降、タイムスタンプクロックと呼ばれるクロックが入力ストローブを開始する。限定はしないが、一例として、タイムスタンプクロックとして、システム主発振器クロックを８分の１に分周したクロック（ＭＯＳＣ／８クロック）を用いることができる。タイムスタンプが呼び出されない場合には、サンプリングステップ１０が実行されて、エッジ発生器が入力ストローブを開始する。いずれの場合でも、ストローブを用いて、被試験デバイス（ＤＵＴ）のデータ信号及びクロック信号がサンプリングされて、高い速度で、その状態の２値が得られる。したがって、サンプリングされたデータは、サンプリングされた信号のシングルショットの一連のサンプルとして得られる。符号化ステップ１２、セレクタステップ１４、記憶ステップ１６及びクロック選択ステップ１８は、図１を参照しながら上述したように実行される。

ステップ９においてタイムスタンプが選択されるか、又は永続的に構成される場合には、タイムスタンプ計算ステップ１９が実行され、エッジ時間がクロックサイクルカウンタに加えられて、タイムスタンプが得られる。クロックサイクルカウンタは、サンプリングステップ１１において入力ストローブを開始したクロックのサイクルカウントを測定する。

タイムスタンプを生成するための１つの例示的な装置が、同期クロックのストローブされた表現を用いてＤＵＴ内のデータ信号を試験するための図４の装置に構成要素を追加することによって説明される。タイムスタンプを生成するための例示的な装置は、図６を参照しながら包括的に説明される。

ＤＵＴからのデジタル信号５９が、サンプリング回路６２に印加される。ルータ８４を用いて、サンプリング回路６２への第２の入力が選択される。タイムスタンプが実施（実装）されることになる場合には、ルータ８４によって、ＭＯＳＣ／８クロック８２によって生成される信号のようなクロック信号が、サンプリング回路６２への第２の入力として導かれる。タイムスタンプの実装が選択されない場合には、ルータ８４によって、エッジ発生器６１からの信号が、サンプリング回路６２への第２の入力として印加される。その例示的な装置では、サンプリング回路６２は、図３を参照しながら詳細に説明したサンプリング装置である。符号器回路６４、デマルチプレクサ６６、ルータ回路７０、テスタクロックバス７２、ランダムアクセスメモリ６８、ルータ回路７４、比較回路７６及び予想される値７７に対する合否信号８０を生成するように動作する比較回路７８は、図３を参照しながら上述したように構成されると共に動作する。

図５のステップ９において、タイムスタンプの実装が選択される場合には、ルータ回路８６が、クロックエッジ時間又はデータエッジ時間を表すワードを、デマルチプレクサ６６からタイムスタンプ回路９０に導く。サンプラ開始クロック８２と通信するカウンタ８８が、タイムスタンプを付与されたクロックのサイクルをカウントする。カウンタ８８は、タイムスタンプ回路９０に、タイムスタンプを形成するためにエッジ時間を表すワードと合成することができる情報を提供する。１つの例示的な実施形態では、タイムスタンプ回路９０は、符号化されたエッジ時間にカウンタ出力を加えて、タイムスタンプを形成する。タイムスタンプは、たとえば、出力するために、又は格納するために、タイムスタンプ論理回路９２に送ることができる。

したがって、本発明の種々の実施形態は、上述したマルチストローブ装置に少数の構成要素を追加することによって、被試験信号の正確なタイムスタンプを生成するための手段を提供する。そのタイムスタンプは、マルチストローブ試験方法を補うために用いることができるか、又は独立して、タイムスタンプ動作だけを実行することができる。

本明細書において、本発明の例示的な実施形態は、ルータを使用することによって、タイムスタンプモードに切り替えることができるマルチストローブ試験装置に関して包括的に説明されるが、本発明が専用のタイムスタンプとしても構成できることは当業者には理解されよう。専用タイムスタンプの実施形態では、たとえば、サンプリング回路（図６の６２）への入力が常に、クロック８２によって与えられるであろう。この実施形態では、エッジ発生器６１及びルータ回路８４は省くことができる。また、専用タイムスタンプの実施形態では、デマルチプレクサ６６とタイムスタンプ回路９０との間を結線することができるので、ルータ回路８６も省くことができる。

本明細書において、本発明の例示的な実施形態を、ストローブパルスに関して包括的に説明したが、ストローブパルスは、対応するラッチをトリガするために、方形波信号、正弦波信号、三角波、インパルス等の種々の波形サイクルにおいてしきい値電圧を印加することを含むことができることは当業者には理解されよう。たとえば、本発明の例示的な実施形態では、矩形波パルスのリーディングエッジ（前縁）をストローブパルスとして用いることができるものと考えられる。

本明細書において、本発明の例示的な実施形態を自動試験装置に関して包括的に説明したが、本発明は、数多くの他の信号比較演算において役に立ち得ることは当業者には理解されよう。たとえば、本発明は、数限りない高速処理の用途において、信号タイムスタンプとしての有用性を見いだすことになるものと考えられる。

本明細書において開示される実施形態に対して種々の変更を加えることができることは理解されよう。それゆえ、上記の説明は、限定するものと解釈されるべきではなく、単に種々の実施形態を例示するものと見なされるべきである。当業者であれば、特許請求の範囲の範囲内で、他の変更を思いつくであろう。

本発明の例示的な実施形態の個々の構成要素を用いて、被試験デバイスのデータ信号又はクロック信号を試験するための方法の機能ブロック図である。 本発明の１つの例示的な実施形態による、データ信号及びクロック信号にストローブを印加することを示す概略的なタイミング図である。 本発明のいくつかの例示的な実施形態において用いられるマルチストローブサンプラの概略図である。 本発明の例示的な実施形態の個々の構成要素を用いて、被試験デバイスのデータ信号又はクロック信号を試験するための装置の概略図である。 本発明の１つの例示的な実施形態による、データ信号又はクロック信号のエッジ／事象にタイムスタンプを与えるための方法の機能ブロック図である。 本発明の１つの例示的な実施形態による、データ信号又はクロック信号のエッジ／事象にタイムスタンプを与えるための装置の概略図である。

Claims (21)

1. デジタル信号用のタイムスタンプを生成する方法であって、
   タイムスタンプクロックによってトリガされ、複数のストローブパルスを含むストローブを提供し、
   前記ストローブをデバイスのデジタル信号に適用し、
   前記ストローブのストローブパルスの時間における前記デジタル信号の状態を格納し、
   タイムスタンプクロックカウントを前記ストローブパルスのうちの少なくとも１つのパルスの時間と合成する、
   ことを含み、前記ストローブは、前記デジタル信号の周波数以上の周波数を有する、
   方法。
2. 前記ストローブは複数の等間隔のストローブパルスを含む、請求項１に記載の方法。
3. 前記デジタル信号はデータ信号を含む、請求項１に記載の方法。
4. 前記デジタル信号はクロック信号を含む、請求項１に記載の方法。
5. 前記ストローブは、
   複数の遅延素子を含む遅延回路に前記タイムスタンプクロックを印加し、
   前記遅延素子のそれぞれの間を接続して、順次遅延された前記タイムスタンプクロック信号のパルスを受信する、
   ことによって生成される、請求項１に記載の方法。
6. 前記遅延素子は直列に構成される、請求項５に記載の方法。
7. 前記遅延回路は遅延ロックループによって制御され、前記遅延素子は制御可能な加算素子を含み、前記加算素子は遅延線誤差を補正するように調整可能である、請求項６に記載の方法。
8. 前記ストローブは、
   前記ストローブのパルスのそれぞれをラッチクロック信号として複数のラッチのうちの対応するラッチに印加し、
   前記デジタル信号をラッチのそれぞれの入力に印加し、
   前記被試験デバイスの前記デジタル信号の前記状態を前記ラッチのそれぞれの出力として受信する、
   ことによって前記デジタル信号に印加される、請求項１に記載の方法。
9. 前記格納は、
   前記デジタル信号の状態を一連のサンプルとして受信すること、及び
   前記一連のサンプルをデジタルワードとして符号化して、前記デジタル信号の状態変化の時間を特定すること、
   を含む、請求項１に記載の方法。
10. 前記デジタルワードは前記クロックカウントに加えられ、前記タイムスタンプが生成される、請求項９に記載の方法。
11. 前記デジタル信号の遷移事象に関連して前記タイムスタンプを出力することをさらに含む、請求項１０に記載の方法。
12. 前記符号化するステップの結果としてマルチビットワードが生成され、前記マルチビットワードのうちの第１のビット範囲は前記状態変化の時間を特定し、第２のビット範囲は前記状態変化の極性を特定する、請求項９に記載の方法。
13. 前記マルチビットワードの伝送を逆多重化して、その伝送速度を低下させることをさらに含む、請求項１２に記載の方法。
14. 前記逆多重化されたワードを前記低下した伝送速度でランダムアクセスメモリに格納することをさらに含む、請求項１３に記載の方法。
15. 被試験デバイスのデータ信号又はクロック信号用のタイムスタンプを生成する方法であって、
    タイムスタンプクロック信号でストローブを開始し、該ストローブは、前記被試験デバイスのデータ信号又はクロック信号の少なくとも一方の信号の周波数以上の周波数を有し、
    タイムスタンプを一連の遅延素子を含む遅延回路に印加し、
    前記遅延素子のそれぞれの間を接続して、前記タイムスタンプクロック信号の複数のパルスの順次遅延されるコピーを受信して、前記ストローブを生成し、
    前記ストローブのそれぞれのパルスをラッチクロック信号として複数のラッチのうちの対応するラッチに印加し、
    前記被試験デバイスの前記データ信号又は前記クロック信号を前記ラッチのそれぞれの入力に印加し、
    前記被試験デバイスの前記データ信号又は前記クロック信号の状態を前記ラッチのそれぞれの出力として受信し、
    前記ストローブパルスのうちの少なくとも１つのストローブパルスの時間を表すデジタルワードをタイムスタンプクロックカウントに加えることによって、該タイムスタンプクロックカウントを前記少なくとも１つのストローブパルスの時間と合成する、
    ことを含む方法。
16. デジタル信号用のタイムスタンプを生成する装置であって、
    サンプリング回路への入力を与えるタイムスタンプクロックであって、該サンプリング回路は、該タイムスタンプクロックと通信し、複数の増加するストローブ遅延の遅延素子を含み、該遅延素子はそれぞれ対応するラッチをトリガし、該ラッチは被試験デバイスのデータ信号又はクロック信号をサンプリングする、タイムスタンプクロックと、
    前記サンプリング回路と通信し、前記サンプリングされたデジタル信号を２値ワードのエッジ時間データに変換する符号器と、
    前記タイムスタンプクロックと通信するカウンタであって、該カウンタは前記タイムスタンプクロックのカウントをタイムスタンプ回路に出力し、該タイムスタンプ回路は、前記カウントと前記２値ワードとを合成して、前記デジタル信号のエッジのタイムスタンプを生成する、カウンタと、
    を備える装置。
17. 前記タイムスタンプ回路と通信するタイムスタンプ論理回路をさらに備え、該タイムスタンプ論理回路は、前記エッジの前記タイムスタンプを出力するように適応される、請求項１６に記載の装置。
18. 前記符号器と通信するメモリであって、前記デジタル信号がデータ信号である場合、前記２値ワードを格納する、メモリと、
    前記符号器と通信するルーティング回路であって、前記デジタル信号がクロック信号である場合、セット極性を有する前記２値ワードを選択すると共に、複数のチャネルにおいて用いるためにクロックバスに前記２値ワードをルーティングする、ルーティング回路と、
    前記クロックバスと通信するメモリアドレス線であって、前記バスのクロック時間データを選択し、該クロック時間データを用いて、前記メモリに格納されるデータをアドレス指定する、メモリアドレス線と、
    前記メモリと通信し、前記クロック時間データと前記メモリに格納されるデータとを比較するための第１の比較回路と、
    前記第１の比較回路と通信する第２の比較回路であって、特定のクロック時間に対応するデータの予想される値と前記メモリ内の前記２値ワードによって表される値と比較する、第２の比較回路と、
    をさらに備える、請求項１６に記載の装置。
19. 前記サンプリング回路と通信する入力ルーティング回路と、
    前記入力ルーティング回路と通信するエッジ発生器と、
    をさらに備え、前記ルーティング回路は、前記サンプリング回路に入力するために、前記入力発生器と前記タイムスタンプクロックとの間で選択を行う、請求項１６に記載の装置。
20. 前記デジタル信号はデータ信号を含む、請求項１６に記載の装置。
21. 前記デジタル信号はクロック信号を含む、請求項１６に記載の装置。

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