KR20080047403A - 디지털 신호에서 클록을 회복하기 위한 스트로브 기술 - Google Patents

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KR20080047403A
KR20080047403A KR1020087006701A KR20087006701A KR20080047403A KR 20080047403 A KR20080047403 A KR 20080047403A KR 1020087006701 A KR1020087006701 A KR 1020087006701A KR 20087006701 A KR20087006701 A KR 20087006701A KR 20080047403 A KR20080047403 A KR 20080047403A
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로널드 에이. 사르체프
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Abstract

디지털 신호와 같은 디지털 신호내에 포함된 클록 정보를 회복하기 위한 방법 및 장치가 제공된다. 스트로브 펄스의 세트는 지연값이 점증적으로 증가하는 지연 엘리먼트에 에지 생성기를 라우팅함으로써 생성될 수 있다. 상기 에지 생성기로부터의 점증적으로 지연된 신호에 의해 트리거링되는 래치의 세트는 데이터 신호의 샘플을 포착할 수 있다. 인코더는 상기 샘플을 샘플링된 신호의 에지 타임 및 극성을 나타내는 워드로 전환할 수 있다. 에지 타임을 나타내는 워드는 메모리에 저장될 수 있다. 누산기는 N개의 샘플에 대해 평균 에지 타임을 수집할 수 있다. 평균 에지 타임은 추출된 클록 정보를 산출하기 위해 고정 디스큐 값에 의해 조정될 수 있다. 이 추출된 클록 정보는 메모리에 저장된 워드에 대한 포인터로서 사용될 수 있다.
클록 정보, 스트로브 펄스, 지연값, 지연 엘리먼트, 에지 생성기, 래치, 샘플, 디지털 워드, 누산기, 디스큐, 포인터, 메모리

Description

디지털 신호에서 클록을 회복하기 위한 스트로브 기술{STROBE TECHNIQUE FOR RECOVERING A CLOCK IN A DIGITAL SIGNAL}
본 발명은 보통 반도체 칩의 테스트에 관한 것이고, 보다 상세하게는 디지털 디바이스의 클로킹에 관한 것이다.
자동 테스트 장비(ATE)는 반도체 칩 및 집적 회로를 그 제조 동안 테스트하는데 일반적으로 사용된다. 기능 테스팅은 보통 특정 접속 포인트에서 DUT의 출력 응답을 측정하는 동안 피시험 디바이스(DUT)상의 다수의 접속 포인트에 전기 신호를 인가하도록 ATE를 구성함으로써 실행된다.
ATE는 보통 DUT의 실행을 측정할 때 인가된 입력 신호와 측정된 출력 신호 사이의 상대 타이밍을 측정한다. 테스트 시스템 클록의 매우 정확한 타이밍은 특히 스피드 신호에 대한 DUT의 응답을 평가할 때 적합한 데이터가 수집되었음을 확신하는데 필요하다.
그 자체 시스템 클록에 대한 DUT의 성능을 테스트하는 것이 요구된다. 이에 따라, ATE는 DUT의 내부 클록에 대한 시각에서 출력을 측정하도록 구성될 수 있다. 그러나, DUT의 시스템 클록에 대한 측정은 신호 슬류잉 및 지터가 측정 결과에 상당히 영향을 주기 때문에 고속 데이터율 및 클록 속도에서 부정확할 수 있다.
많은 집적 회로(IC)는 데이터를 수반하는 동기 클록과 함께 버스를 포함하고 있다. 비싼 테스트 시스템 하드웨어 채널의 도움없이 DUT의 동기 내부 클록에 액세스하는 것은 비실제적이다. 버스상의 데이터가 테스트 시스템 클록에 대한 매우 높은 지터를 가질 수 있기 때문에 동기 클록을 갖는 버스상의 데이터를 테스트하기 위해 테스트 시스템을 사용하는 것은 문제가 되어 왔다.
클록 시스템의 사용과 주로 연관된 과도한 슬류 및 지터 없이 DUT 데이터 신호와의 비교를 위하여 DUT 클록을 에뮬레이팅하도록 테스트 시스템을 사용하는 방법이 장치가 여기에 언급되어 통합되고, 사건번호 1954-US(4057/81)077331-0104이고, 2005년 9월 23일에 출원된 "디지털 신호 타이밍을 위한 스트로브 기술" 표제의, 출원인의 함께 계류중인 미국 출원 번호 제11/234,542호에 기술되어 있다.
디지털 신호에 포함된 클록 정보를 갖는 시스템에서, 테스트 목적을 위해 클록 정보를 회복하는 것이 자주 요구된다. 예를 들어, ATE 분야에서, DUT로부터 수신되는 디지털 신호내에 포함된 클록 정보를 회복하는 것이 자주 요구된다. 이전에 클록 정보는 보통 위상 잠금 루프 PLL 기반 클록 회복 회로를 사용함으로써 디지털 신호로부터 회복되었다. PPL 기반 클록 회복 회로는 특정 사전 설정된 대역폭에서 사용하도록 제한되어 있는 단점이 있다.
본 발명의 실시예는 디지털 신호와 같은 디지털 신호내에 포함된 클록 정보를 회복한다. 일실시예에서, 스트로브 펄스의 세트는 지연값이 점증적으로 증가하는 일련의 딜레이에 에지 생성기를 라우팅함으로써 생성된다. 디지털 신호는 스트로브 펄스에 의해 클로킹되는 병렬 래치의 세트의 각각의 입력부에 인가된다. 이로 인해 상기 병렬 래치의 세트는 점증적으로 증가하는 지연된 타임에서의 데이터 신호의 샘플의 단일 숏 시리즈를 포착한다.
실시예에서, 인코더는 상기 샘플의 단일 숏 시리트를 샘플링된 신호의 에지 타임 및 극성을 나타내는 워드로 전환한다. 에지 타임을 나타내는 워드는 메모리에 저장될 수 있다. 누산기는 다수(N)의 샘플에 대한 평균 에지 타임을 수집한다. 데이터를 평균화하는 샘플의 수를 설정하는, 누산기에서 사용되는 값 N은 본 발명의 실시예의 효과적인 대역폭을 설정한다. 이 평균 에지 타임은 예를 들어, 레지스터에 저장될 수 있는 고정된 디스큐(de-skew) 값에 의해 조정된다. 최종 조정된 타임은 회복된 클록 타임을 나타내고, 이 클록 타임은 메모리에 대한 포인터로서 사용된다. 이 회복된 클록에 의해 지시된 주소에 저장된 회복된 클록 타임 및 데이터 에지 타임 사이의 차이가 산출되어 예측된 값과 비교될 수 있다.
일실시예에서, 본 발명은 복수의 스트로브 펄스를 포함하는 스트로브를 상기 디지털 신호에 인가하는 단계; 상기 스트로브의 스트로브 펄스의 타임의 상기 디지털 신호의 상태를 저장하는 단계; 상기 디지털 신호내의 상태 변화의 에지 타임을 식별하기 위해 상기 저장된 상태를 디지털 워드로서 인코딩하는 단계; 및 상기 디지털 워드의 사전결정된 수의 샘플에 대한 평균 에지 타임을 결정하는 단계;에 의해 디지털 신호로부터 클록 신호를 추출하기 위한 방법을 제공한다. 디지털 신호는 예를 들어, 피시험 디바이스의 데이터 신호일 수 있다. 특정 실시예에서, 이 디지털 워드는 메모리 로케이션에 저장될 수 있고 평균 에지 타임은 메모리 로케이션에대한 포인터로서 사용될 수 있다.
특정 실시예에서, 고정된 디스큐 값은 조정된 평균 에지 타임을 산출하기 위해 평균 에지 타임에 더해질 수 있다. 이 조정된 평균 에지 타임은 메모리에 대한 포인터로서 사용될 수 있는 추출된 클록을 나타낸다. 평균 에지 타임 또는 조정된 평균 에지 타임은 버스를 통해 복수의 채널에 분배될 수 있고 복수의 채널의 수신 채널상의 메모리에 대한 포인터로서 사용될 수 있다. 평균 에지 타임 또는 조정된 평균 에지 타임에 의해 주소지정된, 메모리내에 저장된 데이터 에지 타임은 예측된 데이터와 비교되어 피시험 디바이스에 대한 합격/불합격 지시를 제공한다.
상기 스트로브는, 상기 스트로브의 각각의 펄스를 복수의 래치의 대응하는 래치에 래치 클록 신호로서 인가하는 단계; 상기 디지털 신호를 상기 래치의 각각의 입력부에 인가하는 단계; 및 상기 디지털 신호의 상태를 상기 래치의 각각의 출력으로서 수신하는 단계;에 의해 상기 디지털 신호에 인가될 수 있다. 특정 실시예에서, 상기 인코딩 단계에 의해, 상기 상태 변화의 타임을 식별하는 제1 부분 및 상기 상태 변화의 극성을 식별하는 제2 부분을 갖는 멀티 비트 워드를 산출한다. 상기 멀티 비트 워드의 전송율을 감소시키기 위해 상기 멀티 비트 워드의 전송이 디멀티플렉싱될 수 있다.
본 발명의 실시예에서, 상기 스트로브는, 에지 생성기 출력 신호를 일련의 지연 엘리먼트를 포함하는 지연 회로에 인가하는 단계; 및 상기 에지 생성기 출력 신호의 에지의 복수의 순차 지연된 카피를 수신하기 위해 상기 지연 엘리먼트의 각각의 사이의 접속을 제공하는 단계;에 의해 생성될 수 있다. 상기 지연된 카피의 각각은 스트로브 펄스중 하나를 산출한다. 이 지연 회로는 지연 잠금 루프에 의해 제어될 수 있고, 상기 지연 엘리먼트는 제어가능한 합산 엘리먼트를 포함하고, 상기 합산 엘리먼트는 지연 라인 에러를 보정하기 위해 튜닝가능한다.
본 발명의 또 다른 실시예는 디지털 신호로부터 클록 신호를 추출하기 위한 장치를 제공한다. 이러한 장치예는 에지 생성기와 통신상태에 있는 복수의 증가하는 스트로브 지연 엘리먼트; 각각, 상기 지연 엘리먼트중 대응하는 하나에 접속된 클로킹 입력을 갖고 있고 데이터 신호를 수신하는 데이터 입력부를 갖고 있는 복수의 래치; 상기 복수의 래치와 통신상태에 있고, 상기 복수의 래치에 저장된 정보를 상기 디지털 신호의 에지 타임을 나타내는 디지털 워드로 전환하는 인코더를 포함한다. 이러한 실시예는 또한, 상기 인코더로부터 복수의 디지털 워드를 수신하고 상기 복수의 디지털 워드의 평균을 계산하는 애브리징 회로를 포함한다. 상기 인코더와 통신상태에 있고, 상기 디지털 워드를 수신하고 저장하기 위한 메모리가 제공될 수 있다. 상기 인코더 및 상기 메모리와 통신상태에 있고 상기 메모리로의 데이터 전송율을 감소시키는 디멀티플렉싱 회로가 제공될 수 있다.
특정 실시예에서, 상기 애브리징 회로는 상기 디지털 워드를 수신하기 위해 상기 인코더와 통신상태에 있는 누산기를 포함할 수 있다. 클록 지연 데이터 레지스터는 디스큐 값을 저장한다. 가산 회로가 상기 누산기와 상기 클록 지연 레지스터와 통신상태에 있고, 추출된 클록값을 산출하기 위해 평균 에지 타임을 고정된 디스큐값에 더하도록 구성되어 있다.
상기 애브리징 회로 및 상기 메모리와 통신상태에 있고, 상기 메모리에 대한 포인터로서 상기 추출된 클록 값을 사용하여 상기 메모리를 주소지정하기 위해 제공될 수 있다. 상기 라우팅 회로는 복수의 채널과 통신하도록 구성되고 예를 들어, 클록 버스를 포함할 수 있다. 상기 메모리와 통신상태에 있는 비교 회로가 상기 추출된 클록값에 의해 주소지정된 메모리내의 데이터의 값과 특정 클록 타임과 대응하는 예측된 값을 비교하기 위해 제공될 수 있다.
본 발명의 상기 및 다른 특징 및 장점은 다음의 도면과 그 설명을 참조할 때 보다 잘 이해될 것이다.
도 1은 본 발명의 실시예의 특정 엘리먼트를 사용하여 피시험 디바이스의 데이터 신호 또는 클록 신호를 테스트하기 위한 방법의 기능 블록도,
도 2는 본 발명의 실시예에 따른 디지털 신호에 스트로브를 인가하는 것을 도시하는 개략 타이밍도,
도 3은 본 발명의 복수의 실시예에서 사용되는 멀티스트로브 샘플러의 개략도, 및
도 4는 본 발명의 실시예의 특정 엘리먼트를 사용하여 피시험 디바이스의 데이터 신호 또는 클록 신호를 테스트하기 위한 장치의 개략도.
도 5는 본 발명의 실시예에 따른 디지털 신호로부터 클록 정보를 회복하기 위한 방법의 기능 블록도, 및
도 6은 본 발명의 일실시예에 따른 디지털 신호로부터 클록 정보를 회복하기 위한 장치의 개략도.
피시험 데이터 신호에 동기 신호를 직접 비교함없이 동기 클로킹된 데이터를 테스트하고 평가하기 위한 방법의 일예가 도 1을 참조하여 설명된다.
샘플링 단계(10)에서, 피시험 디바이스(DUT)의 데이터 신호 및 클록 신호는 스트로브를 사용하여 고속으로 상기 신호의 상태의 이진값을 얻기 위해 샘플링된다. 따라서, 샘플링된 데이터가 점증적으로 지연되는 인터벌에서 데이터 신호 또는 피시험 클록 신호의 조밀한 샘플의 단일 숏 시리즈로서 래칭된 상태로 얻어진다. 용어 "단일 숏"이 여기에 사용되고 있지만, 복수의 "단일 숏" 시리즈가 본 발명의 다양한 실시예에서 획득될 수 있도록 예를 들어, 타임 스탬핑 방법의 복수의 반복으로 여러번 또는 복수의 채널에서 샘플링 단계(10)의 복수의 반복이 실행될 수 있다는 것을 이해해야 한다.
단일 숏 시리즈에서, 피시험 신호의 에지 타임 및 에지 극성이 검출된다. 인코딩 단계(12)에서, 검출된 에지 타임 및 극성은 이진 워드로 인코딩된다. 실시예에서, 인코딩된 에지 타임은 6 비트 워드의 5개의 최하위 비트로서 표시되고 극성은 최상위 비트로서 표시된다.
본 발명을 사용한 고속 테스트 장비의 일예에서, 인코딩된 6비트 워드는 대략 초당 2기가바이트로 생성된다. 저장 및 비교 단계 다운스트림에 대한 보다 적합한 데이터율을 제공하기 위해, 인코딩된 워드는 단지 초당 250 메가바이스에서 489 비트 워드를 제공하도록 멀티플렉싱될 수 있다. 48 비트 워드는 8개의 5비트 에지 타임 및 그에 상응하는 8개의 1비트 에지 극성을 표시한다.
실렉터 단계(14)에서, 인코딩된 데이터가 샘플링된 데이터의 에지 타임 및 극성을 표시하거나 샘플링된 클록 신호의 에지 타임 및 극성을 표시하는 여부가 판정된다. 인코딩된 데이터가 샘플링된 데이터 신호의 에지 타임 및 극성을 표시한다면, 인코딩된 데이터가 램에 저장되는 저장 단계(16)가 실행된다. 상기 실시예에서, 96×40 램이 인코딩된 데이터를 저장하기 위해 사용된다.
인코딩된 데이터가 샘플링된 동기 클록 신호의 에지 타임 및 극성을 표현한다면, 하나의 극성을 가진 인코딩된 데이터만이 클록 에지 타임으로서 선택되고 사용된다. 클록 선택 단계(18)에서, 인코딩된 클록 에지 타임은 클록 버스에 라우팅된다. 따라서, 클록 에지 데이터는 복수의 채널에 라우팅될 수 있고 하나 이상의 칩에서 사용될 수 있다.
메모리 액세스 단계(20)에서, 클록 데이터는 상응하는 인코딩된 데이터 신호 에지 타임의 램 주소에 대한 포인터로서 사용된다. 비교 단계(22)에서, 클록 주소의 메모리에서 회복된 데이터 에지 타임은 표시된 데이터 신호 에지 타임이 표시된 클록 에지 타임의 사전 명기된 한계내에 있는지 여부를 판단하기 위해 예측된 값에 비교된다. 이로 인해 합격/불합격 지시는 자동으로 발생될 수 있다.
샘플링 단계(10)는 DUT의 데이터 신호 및/또는 클록 신호의 상태의 조밀한 판독을 획득하기 위해 실행된다. 도 2는 피시험 디바이스의 데이터 신호(24) 및 클록 신호(26)의 상대 타이밍의 일예를 도시하는 개략 타이밍도이다. 피시험 디바이스내의 데이터 신호(24)는 에지(28)에서 상태를 변경시키는 전압/로직 레벨로서 도시되어 있다. 클록 신호(26)은 에지(30)에서 상태를 변경시키고 있다. 스트로 브(32, 34)는 피시험 데이터 신호의 상태의 샘플링을 각각 트리거링하는 조밀한 펄스를 제공한다.
이로 인해, 샘플링에 의해 조밀한 타임 인터벌에서 피시험 데이터 또는 클록 신호의 상태를 지시하는 일련의 비트(36,38)를 얻게 된다. 클록 신호를 표시하는 일련의 비트(38)내의 상태(40)의 변화는 데이터 신호를 표시하는 일련의 비트(36)내의 데이터 신호의 상태(42)에 대해 비교하기 위해 기준 타이밍으로서 사용될 수 있다. 상기 실시예에서, 일련의 비트(36, 38)는 도 1 및 도 4에 대하여 여기에서 설명된 바와 같이 비교되기 전에 추가 인코딩된다.
일련의 스트로브 펄스 또는 신호를 기술하도록 본 명세서 전반에서 사용되는 용어 "조밀한"은 광범위하게 해석되어야 하고 이러한 이격은 특정 테스트 애플리케이션의 필요를 따라 변할 수 있다는 것을 이해해야 한다. 피시험 디바이스의 타이밍에 관련하여 "조밀한" 이러한 펄스 또는 신호는 피시험 신호 또는 클록 신호보다 높은 주파수를 가질 가능성이 높거나 동일한 가질 수 있음을 이해해야 한다.
피시험 데이터 또는 클록 신호의 스트로빙된 샘플을 획득하기 위한 샘플링 회로가 도 3에 도시되어 있다. 단일한 스트로브 펄스와 같은 이니시에이터 신호는 종래의 에지 생성기에 의해 생성되어 지연 라인 입력부(44)에 인가된다. 일련의 지연 엘리먼트는 이니시에이터 신호의 점진적으로 지연된 카피(48)를 출력한다. 상기 실시예에서, 이니시에이터 신호의 점진적으로 지연된 카피(48)는 지연 엘리먼트 사이에 보간하기 위해 당업분야에서 알려진 바와 같이 합산 회로(SUM: 50)로 전송되어서 이니시에이터 신호의 보다 조밀한 카피(52)를 제공한다.
상기 실시예에서, 합산 회로(50)는 8개의 세팅(즉, 3 비트 컨트롤)을 갖는 미세한 버니어에 기초한 길버트 셀을 각각 포함하는 합산 엘리먼트(54)를 포함한다. 이 세팅은 지연 라인 에러를 보정하기 위해 튜닝될 수 있다. 상기 지연 라인 엘리먼트(46)를 위한 스피드 제어 전류가 지연 잠금 루프(DDL: 56)에 의해 제공된다. 입력 스트로브 펄스의 조밀한 지연 카피의 각각은 상응하는 D 래치(58)의 클록 입력부에 제공된다. 피시험 데이터 신호 또는 동기 클록 신호는 D 래치의 각각에 그 입력부로 전송된다. 그 결과, D 래치내에 저장된 데이터는 피시험 데이터 시험 또는 클록 신호의 상태의 이진 스냅 숏을 표시한다. 상기 실시예에서, 31개의 D 래치의 세트는 피시험 신호의 31 비트 폭, 스트로빙된 표시를 획득하기 위해 사용된다.
DUT내의 데이터 신호를 테스트하기 위해 동기 클록의 스트로빙된 표시를 사용하기 위한 장치가 도 4에 설명되어 있다. 피시험 신호(59) 및 스트로브(61)가 샘플링 회로(62)에 인가된다. 상기 실시예에서, 샘플링 회로(62)는 도 3에 상세하게 설명된 샘플링 장치이다. 샘플링 회로(62)와 통신하는 인코더 회로(64)는 샘플링 회로(62)로부터 피시험 신호의 조밀하게 스트로빙된 표시를 수용하고 이것을 에지 타임 및 에지 극성(즉, 하이에서 로우로 또는 로우에서 하이로)을 표시하는 데이터 워드로 전환한다. 상기 실시예에서, 인코더는 에지 트랜지션의 31 비트 이진 스냅 숏을 6 비트 워드로 전환한다. 최상위 비트는 에지 극성을 표시하는데 사용되고 나머지 5개의 비트는 에지 타임을 표시하는데 사용된다. 여기에 설명된 인코딩이 설명을 위해 6 비트 워드 및 1 비트 극성 표시를 사용하지만, 당업자는 수많 은 다른 워드 길이가 사용될 수 있고 데이터가 본 발명의 범위내의 다른 설계하에서 인코딩될 수 있음을 이해해야 한다.
본 발명의 실시예에서, 6 비트 워드는 대략 초당 2 기가바이트에서 인코더로부터 출력된다. 인코더(64)와 통신하는 디멀티플렉서(66)는 초당 250 기가바이트의 데이터율에서 48 비트 워드로 상기 데이터를 전환하는데 사용된다. 48 비트 워드는 에지 타임 및 이들의 상응하는 8개의 단일 극성 비트를 표시하는 8개의 5 비트 워드를 포함한다. 당업자는 디멀티플렉싱이 모든 경우에 필요한 것이 아니고 다양한 다른 비트율 및/또는 디멀티플렉싱 세부사항들이 선택될 수 있음을 이해해야 한다.
라우터 회로(70)는 테스터 클록 버스(72)에 DUT의 동기 클록을 표시하는 신호를 전송하는데 사용된다. 이 라우팅 회로(70)는 또한 시스템 클록을 표시하기 위해 하나의 극성을 갖는 클록 에지 타임만을 선택한다. 즉, 클록 세트(업 극성)을 표시하는 에지 타임을 선택하고 클록 리셋(다운 극성)은 무시한다. 이로 인해 테스터 버스(72)에 전송된 클록 에지 타임은 복수의 채널에 사용될 수 있다.
DUT의 데이터 신호를 표시하는 디멀티플렉서(66)로부터 출력된 워드는 클록 신호로서 선택되지 않고 램(68)에 직접 저장된다. 상기 실시예에서, 데이터는 96×40 램에 저장된다. 당업자는 수많은 다른 램 구성이 사용될 수 있음을 이해해야 한다.
테스터 버스(72)상의 클록 에지 타임은 램(68)에 저장된 데이터의 주소를 지정하기 위한 포인터로서 사용된다. 라우팅 회로(74)는 상기 버스상의 어느 클록을 포인터로서 사용할 것이지 선택하여 그 클록 에지 타임을 비교 회로(76)에 전송한다. 비교 회로(76)는 상기 클록 에지 타임을 램(68)에 주소로서 제공하고 이러한 주소에 저장된 데이터 에지 타임을 판독한다. 이로 인해 램에 주소지정된 데이터 에지 타임은 클록 에지 타임과 비교되어 그 차를 측정한다.
비교 회로(78)는 데이터 에지와 동기 클록 에지 사이의 차의 예측된 값(77)을 비교 회로(76)에 의해 회복된 차와 비교한다. 비교 회로(78)는 예측된 차이가 특정 한계내에 있는 여부에 따라 각각의 비교에 대한 합격 또는 불합격 신호(80)를 출력한다.
이에 따라, 본 발명의 다양한 실시예는 정밀한 에지 타임 및 그에 상응하는 에지 타임에서의 트랜지션의 극성에 있어서 피시험 신호를 표시하기 위한 수단을 제공한다. 이렇게 표시된 에지 타임 및 극성은 피시험 디바이스의 동기 클록과 같은 타이밍 신호와의 비교를 위해 저장된다. 이 타이밍 신호는 또한 그 정밀한 에지 타임에 대하여 표시된다. 이러한 타이밍 신호 에지 타임의 표시는 예를 들어, 램내의 상응하는 데이터 신호 에지 타임과 비교하기 위해 테스트 시스템를 통해 사용되도록 클록 버스에 제공될 수 있다. 이러한 비교의 결과는 예측된 값에 대하여 체크되어 피시험 디바이스가 테스트 명세와 합치하는지 여부를 판정한다.
데이터 신호로부터 클록 정보를 회복하는 방법예는 도 1을 참조하여 상술된 동기 클로킹된 데이터를 테스트하고 평가하기 위한 방법에 의해 달성될 수 있다. 데이터 신호로부터 클록 정보를 회복하기 위한 방법예는 도 5를 참조하여 기술되어 있다.
에지 생성기가 입력 스트로브를 개시하는 샘플링 단계(82)가 실행된다. 피시험 디바이스(DUT)의 데이터 신호와 같은 디지털 신호는 스트로브를 사용하여 고속 전송율로 상기 데이터 신호의 상태의 이진값을 획득하도록 샘플링된다. 이러한 획득된 이진값은 점증적으로 지연된 인터벌에서 디지털 신호의 단일 숏 시리즈의 샘플을 제공한다.
상기 단일 숏 시리즈에서, 에지 타임 및 에지 극성이 검출된다. 인코딩 단계(84)에서, 상기 검출된 에지 타임 및 극성이 이진 워드로서 인코딩된다. 일예에서, 인코딩된 에지 타임은 6 비트 워드의 5개의 최하위 비트로서 표시되고 극성은 최상위 비트로서 표시된다.
본 발명의 방법예를 사용하는 고속 테스트 장비의 일예에서, 인코딩된 6 비트 워드는 초당 약 2 기가바이트에서 생성된다. 저장 및 비교 단계 다운스트림에 보다 적합한 데이터전송율을 제공하기 위해, 상기 인코딩된 워드는 초당 단지 250 메가바이트에서 48 비트 워드를 제공하기 위해 디멀티플렉싱될 수 있다. 48 비트 워드는 8개의 5 비트 에지 타임 및 대응하는 8개의 1 비트 에지 극성을 나타낸다.
인코딩된 에지 타임이 메모리에 저장된 저장 단계(86)가 실행된다. 방법예에서, 96×40 램이 상기 인코딩된 에지 타임을 저장하기 위해 사용된다.
인코딩된 에지 타임이 다수(N)의 샘플에 대해 누산되고 N개의 샘플에 대한 평균 에지 타임이 결정되는 평균 누산기 단계(88)가 실행된다. 그다음, 평균 에지 타임이 디스큐 값에 의해 조정되는 평균 조정 단계(90)가 실행될 수 있다. 실시예에서, 디스큐값은 고정된 값이다. 버스에 대한 옵셔널 기록 단계(92)에서, 조정된 평균값이 클록 버스에 기록될 수 있다. 이러한 조정된 평균값은 추출된 클록을 나타낸다.
메모리 액세스 단계(92)에서, 상기 조정된 값은 대응하는 인코딩된 데이터 신호 에지 타임의 메모리 주소에 대한 포인터로서 사용된다. 비교 단계(96)에서, 상기 추출된 클록에 의해 지시된 주소에서 메모리내에 회복된 데이터 에지 타임이 상기 표시된 데이터 신호 에지 타임이 상기 추출된 클록 타임의 사전 명기된 한계내에 있는지 여부를 판별하기 위해 예측된 값에 비교된다. 이로 인해, 최종 단계(98)에서, 합격/불합격 지시가 자동으로 생성될 수 있다.
디지털 신호로부터 클록 정보를 추출하기 위한 장치예는 도 4를 참조하여 상술된 DUT내의 데이터 신호를 테스트하기 위해 동기 클록의 스트로빙된 표시를 사용하기 위한 엘리먼트를 상기 장치에 더하는 것으로 기술되어 있다. 클록 정보를 추출하기 위한 장치예는 보통 도 6을 참조하여 기술되어 있다.
장치예에서, DUT로부터의 디지털 신호(59)는 샘플링 회로(62)에 인가된다. 에지 생성기(61)로부터의 신호는 샘플링 회로(62)에 대한 제2 입력으로서 인가된다. 장치예에서, 샘플링 회로962)는 도 3에서 상세하게 기술된 샘플링 장치이다. 인코더 회로(64), 디멀티플렉서(66), 램(68), 비교 회로(76) 및 합격/불합격 신호(80)를 출력하기 위해 예측된 값(77)에 작용하는 비교 회로(78)가 구성되어 있고 도 4를 참조하여 상술된 바와 같이 동작한다.
라우터 회로(100)는 디멀티플렉서(66)로부터 누산기(102)로 인코딩된 에지 타임을 지향시키기 위해 사용될 수 있다. 누산기(102)는 인코딩된 에지 타임의 N개 의 샘플을 수집하고 N개의 샘플에 대한 평균 에지 타임을 결정한다. 누산기(102)와 통신 상태에 있는 초기값 레지스터(104)는 누산기 초기값을 저장하고 이것을 평균 에지 타임 연산을 위해 누산기에 제공한다. 클록 지연 데이터 레지스터(106)는 보정 포인터값을 제공하기 위해 필요한 평균 타임을 조정하기 위해 누산기(102)에 의해 제공된 평균 에지 타임과 조합하기 위한 디스큐 값을 저장하도록 사용될 수 있다. 클록 지연 데이터 레지스터(106) 및 누산기(102)와 통신 상태에 있는 가산기 회로(108)는 조정된 평균 에지 타임을 형성하기 위해 누산기(102)에 의해 결정된 평균 에지 타임과 상기 디스큐 값을 조합하기 위해 사용될 수 있다. 조정된 평균 에지 타임은 클록 버스(72)에 전송될 수 있다. 이 조정된 평균 에지 타임은 추출된 클록을 나타낸다. 이로 인해 테스터 버스(72)에 라우팅된 클록 에지 타임이 복수의 채널에서 사용될 수 있다 그러나, 추출된 클록이 단지 로컬식으로 사용될 때, 추출된 클록은 클록 버스(72)를 통해 전송되지 않고, 메모리(68)에 대한 포인팅을 위해 사용되도록 신호를 선택하기 위해 사용되는 라우팅 회로(74)에 직접 공급될 수 있다. 이러한 신호는 램 포인터가 된다.
가산기 회로(108)로부터 추출된 클록 타임은 메모리(68)에 저장된 데이터를 주소지정하기위해 포인터로서 사용될 수 있다. 라우팅 회로(54)는 가산기 회로(108)로부터 오는 로컬 클록을 선택해야만 한고 이러한 클록 에지 타임을 비교 회로(76)에 라우팅하여야 한다. 또한, 가산기 회로(108)로부터의 클록은 필요하다면, 다른 채널을 위한 클록으로서 사용되기 위해 클록 버스(72)에 라우팅될 수 있다. 이러한 비교 회로(76)는 클록 에지 타임을 메모리(68)에 대한 주소로서 제공하 고 이러한 주소에 저장된 데이터 에지 타임을 판독한다. 메모리로부터 판독된 데이터는 클록 에지 타임과 비교되어 그 차이가 계산된다.
따라서, 본 발명의 다양한 실시예는 상술된 멀티 스트로브 장치에 엘리먼트를 더함으로써 피시험 디바이스의 디지털 신호로부터 클록 신호를 추출하기 위한 수단을 제공한다. 이러한 클록 추출 수단은 멀티스트로브 테스트 방법을 보완하기 위해 사용될 수 있거나 독립형으로 되어 오직 클록 추출 동작만을 실행할 수도 있다.
본 발명의 실시예가 일반적으로 스트로브 펄스에 대하여 여기에 설명되었지만, 당업자는 스트로브 펄스가 상응하는 래치를 트리거링하기 위해 구형파, 정현파, 삼각파, 임펄스등과 같은 다양한 파형의 사이클에서 임계 전압을 인가하는 구성을 포함할 수 있다는 것을 이해해야 한다. 예를 들어, 방형파 펄스의 리딩 에지가 본 발명의 실시예에서 스트로브 펄스로서 사용될 수 있다는 것을 생각해 볼 수 있다.
본 발명의 실시예가 일반적으로 일련의 순차 지연 엘리먼트에 의해 생성된 스트로브에 대하여 여기에 설명되었지만, 당업자는 지연 엘리먼트가 본 발명의 범위내에서 다수의 대안의 구성으로 구성될 수 있음을 이해해야 한다. 예를 들어, 본 발명은 무제한 수의 고속 처리 애플리케이션에서 디지털 신호로부터 클록 정보를 추출하기 위한 유틸리티를 포함한다.
다양한 수정이 여기에 개시된 실시예에 만들어질 수 있음을 이해해야 한다. 따라서, 상기 설명은 본 발명은 제한하기 위한 것이 아니라 단자 다양한 실시예의 한 예로서 제시되었다. 당업자는 다른 수정이 여기에 첨부된 청구범위내에 있음을 이해할 것이다.

Claims (20)

  1. 디지털 신호로부터 클록 신호를 추출하기 위한 방법으로서,
    복수의 스트로브 펄스를 포함하는 스트로브를 상기 디지털 신호에 인가하는 단계;
    상기 스트로브의 스트로브 펄스의 타임의 상기 디지털 신호의 상태를 저장하는 단계;
    상기 디지털 신호내의 상태 변화의 에지 타임을 식별하기 위해 상기 저장된 상태를 디지털 워드로서 인코딩하는 단계; 및
    상기 디지털 워드의 사전결정된 수의 샘플에 대한 평균 에지 타임을 결정하는 단계;를 포함하는 것을 특징으로 하는 디지털 신호로부터 클록 신호를 추출하기 위한 방법.
  2. 제1항에 있어서,
    상기 디지털 워드를 메모리 로케이션에 저장하는 단계; 및
    상기 메모리 로케이션에 대한 포인터로서 상기 평균 에지 타임을 사용하는 단계;를 더 포함하는 것을 특징으로 하는 디지털 신호로부터 클록 신호를 추출하기 위한 방법.
  3. 제1항에 있어서, 조정된 평균 에지 타임을 형성하기 위해 상기 평균 에지 타 임에 디스큐 값을 더하는 단계를 더 포함하는 것을 특징으로 하는 디지털 신호로부터 클록 신호를 추출하기 위한 방법.
  4. 제3항에 있어서,
    상기 디지털 워드를 메모리 로케이션에 저장하는 단계; 및
    상기 조정된 평균 에지 타임을 상기 메모리 로케이션에 대한 포인터로서 사용하는 단계;를 더 포함하는 것을 특징으로 하는 디지털 신호로부터 클록 신호를 추출하기 위한 방법.
  5. 제4항에 있어서, 상기 평균 에지 타임을 버스를 통해 복수의 채널에 분배하는 단계를 더 포함하고, 상기 조정된 평균 에지 타임은 상기 복수의 채널의 수신 채널상의 메모리에 대한 포인터로서 사용되는 것을 특징으로 하는 디지털 신호로부터 클록 신호를 추출하기 위한 방법.
  6. 제4항에 있어서, 상기 조정된 평균 에지 타임에 의해 주소지정된 메모리내의 데이터 에지 타임을 예측된 데이터와 비교하는 단계; 및
    상기 비교의 결과로서 합격/불합격 지시를 제공하는 단계;를 더 포함하는 을 특징으로 하는 디지털 신호로부터 클록 신호를 추출하기 위한 방법.
  7. 제1항에 있어서, 상기 스트로브는,
    상기 스트로브의 각각의 펄스를 복수의 래치의 대응하는 래치에 래치 클록 신호로서 인가하는 단계;
    상기 디지털 신호를 상기 래치의 각각의 입력부에 인가하는 단계; 및
    상기 디지털 신호의 상태를 상기 래치의 각각의 출력으로서 수신하는 단계;에 의해 상기 디지털 신호에 인가되는 것을 특징으로 하는 디지털 신호로부터 클록 신호를 추출하기 위한 방법.
  8. 제1항에 있어서, 상기 인코딩 단계에 의해, 상기 상태 변화의 타임을 식별하는 제1 부분 및 상기 상태 변화의 극성을 식별하는 제2 부분을 갖는 멀티 비트 워드를 산출하는 것을 특징으로 하는 디지털 신호로부터 클록 신호를 추출하기 위한 방법.
  9. 제8항에 있어서, 상기 멀티 비트 워드의 전송율을 감소시키기 위해 상기 멀티 비트 워드의 전송을 디멀티플렉싱하는 단계를 더 포함하는 것을 특징으로 하는 디지털 신호로부터 클록 신호를 추출하기 위한 방법.
  10. 제1항에 있어서, 상기 디지털 신호는 피시험 디바이스의 데이터 신호를 포함하는 것을 특징으로 하는 디지털 신호로부터 클록 신호를 추출하기 위한 방법.
  11. 제1항에 있어서,
    에지 생성기 출력 신호를 일련의 지연 엘리먼트를 포함하는 지연 회로에 인가하는 단계; 및
    상기 에지 생성기 출력 신호의 에지의 복수의 순차 지연된 카피를 수신하기 위해 상기 지연 엘리먼트의 각각의 사이의 접속을 제공하는 단계;에 의해 스트로브를 생성하는 단계를 더 포함하는 것을 특징으로 하는 디지털 신호로부터 클록 신호를 추출하기 위한 방법.
  12. 제11항에 있어서, 상기 지연 회로는 지연 잠금 루프에 의해 제어되고, 상기 지연 엘리먼트는 제어가능한 합산 엘리먼트를 포함하고, 상기 합산 엘리먼트는 지연 라인 에러를 보정하기 위해 튜닝가능한 것을 특징으로 하는 디지털 신호로부터 클록 신호를 추출하기 위한 방법.
  13. 디지털 신호로부터 클록 신호를 추출하기 위한 장치로서,
    에지 생성기와 통신상태에 있는 복수의 증가하는 스트로브 지연 엘리먼트;
    각각, 상기 지연 엘리먼트중 대응하는 하나에 접속된 클로킹 입력을 갖고 있고 데이터 신호를 수신하는 데이터 입력부를 갖고 있는 복수의 래치;
    상기 복수의 래치와 통신상태에 있고, 상기 복수의 래치에 저장된 정보를 상기 디지털 신호의 에지 타임을 나타내는 디지털 워드로 전환하는 인코더; 및
    상기 인코더로부터 복수의 디지털 워드를 수신하고 상기 복수의 디지털 워드의 평균을 계산하는 애브리징 회로;를 포함하는 것을 특징으로 하는 디지털 신호로 부터 클록 신호를 추출하기 위한 장치.
  14. 제13항에 있어서, 상기 애브리징 회로는,
    상기 디지털 워드를 수신하기 위해 상기 인코더와 통신상태에 있는 누산기;
    디스큐 값을 저장하는 클록 지연 데이터 레지스터; 및
    상기 누산기와 상기 클록 지연 레지스터와 통신상태에 있고, 추출된 클록값을 산출하기 위해 평균 에지 타임을 고정된 디스큐값에 더하는 가산 회로;를 포함하는 것을 특징으로 하는 디지털 신호로부터 클록 신호를 추출하기 위한 장치.
  15. 제14항에 있어서, 상기 인코더와 통신상태에 있고, 상기 디지털 워드를 수신하고 저장하기 위한 메모리를 더 포함하는 것을 특징으로 하는 디지털 신호로부터 클록 신호를 추출하기 위한 장치.
  16. 제15항에 있어서, 상기 인코더 및 상기 메모리와 통신상태에 있고 상기 메모리로의 데이터 전송율을 감소시키는 디멀티플렉싱 회로를 더 포함하는 것을 특징으로 하는 디지털 신호로부터 클록 신호를 추출하기 위한 장치.
  17. 제15항에 있어서, 상기 디지털 신호는 피시험 디바이스의 데이터 신호인 것을 특징으로 하는 디지털 신호로부터 클록 신호를 추출하기 위한 장치.
  18. 제15항에 있어서, 상기 애브리징 회로 및 상기 메모리와 통신상태에 있고, 상기 메모리에 대한 포인터로서 상기 추출된 클록 값을 사용하여 상기 메모리를 주소지정하기 위한 라우팅 회로를 더 포함하는 것을 특징으로 하는 디지털 신호로부터 클록 신호를 추출하기 위한 장치.
  19. 제15항에 있어서, 상기 라우팅 회로는 상기 애브리징 회로 및 상기 메모리와 통신상태에 있는 클록 버스를 포함하고, 복수의 채널과 통신하도록 구성된 것을 특징으로 하는 디지털 신호로부터 클록 신호를 추출하기 위한 장치.
  20. 제15항에 있어서, 상기 메모리와 통신상태에 있고, 상기 추출된 클록값에 의해 주소지정된 메모리내의 데이터의 값과 특정 클록 타임과 대응하는 예측된 값을 비교하도록 구성된 비교 회로를 더 포함하는 것을 특징으로 하는 디지털 신호로부터 클록 신호를 추출하기 위한 장치.
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