JP2009510842A - デジタル信号においてクロックを再生するストローブ技法 - Google Patents

Abstract

デジタル信号のようなデジタル信号内に埋め込まれるクロック情報を再生する方法及び装置が提供される。エッジ発生器を、徐々に遅延値が増加していく遅延素子にルーティングすることによって、１組のストローブパルスを生成することができる。エッジ発生器からの、遅延が増加していく信号によってトリガされる１組のラッチが、データ信号のサンプルを捕捉することができる。符号器（８４）が、サンプルを、サンプリングされた信号のエッジ時間及び極性を表すワードに変換することができる。エッジ時間を表すワードはメモリに格納することができる（８６）。アキュームレータが、Ｎ個のサンプルにわたる平均エッジ時間を収集することができる（８８）。平均エッジ時間を一定のデスキュー値によって調整して、抽出されたクロック情報を形成することができる。抽出されたクロック情報は、メモリに格納されるワードへのポインタとして用いることができる。

Description

本発明は概括的には、半導体チップの試験に関し、より具体的にはデジタルデバイスのクロッキングに関する。
関連出願の参照
本出願は、全て２００５年９月２３日に出願の米国特許出願第１１／２３４，５９９号、同第１１／２３４，８１４号、及び同第１１／２３４，５４２号の優先権を主張し、それらの特許出願の内容は、参照により全体が本明細書に援用される。

製造中の半導体チップ及び集積回路を試験するために、自動試験装置（ＡＴＥ）が広く用いられる。通常、或る特定の接続点において被試験デバイス（ＤＵＴ）の出力応答を測定しながら、ＤＵＴ上の多数の接続点に電気信号を印加するようにＡＴＥを構成することによって、機能試験が実行される。

ＡＴＥは通常、ＤＵＴの性能を評価するときに、印加される入力信号と測定される出力信号との間の相対的なタイミングを測定する。高速信号に対するＤＵＴの応答を評価するときには特に、適当なデータが確実に収集されるようにするために、多くの場合に、試験システムクロックのタイミングを極めて正確にする必要がある。

多くの場合に、ＤＵＴのシステムクロックに対するＤＵＴの性能を試験することが望ましい。したがって、ＡＴＥは通常、ＤＵＴの内部クロックに対する複数の時点において出力を測定するように構成することができる。しかしながら、信号のスルーイング（slewing）及びジッタが測定結果に大きく影響を及ぼすので、データ速度及びクロック速度が速くなると、ＤＵＴのシステムクロックに対する測定値が正確でなくなることがある。

現在、多数の集積回路（ＩＣ）が、データに付随する同期クロックを有するバスを含む。貴重な試験システムハードウエアチャネルと関連を持つことなく、ＤＵＴの同期内部クロックにアクセスするのは実用的ではない。また、バス上のデータは、試験システムクロックに比べて非常に高いジッタを有することがあるので、これまで、試験システムクロックを用いて、同期クロックを有するバス上でデータを試験することには問題があった。

システムクロックを使用することに伴って一般的に生じる過剰なスルー（slew）及びジッタを受けることなく、試験システムクロックを用いて、ＤＵＴデータ信号と比較するためのＤＵＴクロックをエミュレートする方法及び装置が、２００５年９月２３日に本出願人によって出願された「STROBE TECHNIQUE FOR TEST OF DIGITAL SIGNAL TIMING」と題する同時係属中の米国特許出願第１１／２３４，５４２号（代理人整理番号１９５４−ＵＳ（４０５７／８１）０７７３１１−０１０４）に記述されており、その特許出願は参照により本明細書に援用される。

クロック情報がデジタル信号内に埋め込まれているシステムでは、多くの場合に、試験の目的上、クロック情報を再生することが望ましい。たとえば、ＡＴＥの分野では、多くの場合に、ＤＵＴから受信されるデジタル信号内に埋め込まれるクロック情報を再生することが望ましい。これまで、クロック情報は通常、位相同期ループＰＬＬを基にするクロック再生回路を用いることによって、デジタル信号から再生されてきた。ＰＬＬを基にするクロック再生回路は、特定の予め設定された帯域幅において使用することに限定されるという不都合がある。

本発明の実施の形態は、データ信号のようなデジタル信号内に埋め込まれるクロック情報を再生する。１つの例示的な実施の形態では、エッジ発生器を、徐々に遅延値が増加していく一連の遅延部にルーティングすることによって、１組のストローブパルスが生成される。デジタル信号が、ストローブパルスによってクロック供給される１組の並列ラッチのそれぞれの入力に印加される。それにより、１組の並列ラッチが、徐々に遅延が増加していく複数の時点において、データ信号のシングルショットの一連のサンプルを捕捉する。

その例示的な実施の形態では、符号器が、シングルショットの一連のサンプルを、サンプリングされた信号のエッジ時間及び極性を表すワードに変換する。エッジ時間を表すワードは、メモリに格納することができる。アキュームレータが，多数（Ｎ個）のサンプルにわたる平均エッジ時間を収集する。アキュームレータにおいて用いられる値Ｎは、データを平均するサンプルの数を設定し、それにより、本発明の例示的な実施の形態の実効的な帯域幅を設定する。平均エッジ時間は、一定のデスキュー値によって調整され、そのデスキュー値はたとえば、レジスタに格納することができる。結果として調整された時間は、再生されたクロック時間を表しており、その後、メモリへのポインタとして用いられる。再生されたクロック時間と、再生されたクロックによって指示されるアドレスに格納されるデータエッジ時間との間の差を求め、予想される値と比較することができる。

１つの例示的な実施の形態では、本発明は、デジタル信号にストローブを適用すること、ストローブの各ストローブパルスの時間においてデジタル信号の状態を格納すること、格納されたデータを、デジタル信号の状態変化のエッジ時間を特定するデジタルワードとして符号化すること、及びデジタルワードの所定の数のサンプルにわたる平均エッジ時間を求めることによって、デジタル信号からクロック信号を抽出する方法を提供する。デジタル信号として、たとえば、被試験デバイスのデータ信号を用いることができる。１つの特定の実施の形態では、デジタルワードは、１つのメモリ位置に格納することができ、平均エッジ時間を、そのメモリ位置へのポインタとして用いることができる。

特定の実施の形態では、一定のデスキュー値を平均エッジ時間に加えて、調整済みの平均エッジ時間を形成することができる。調整済みの平均エッジ時間は、メモリへのポインタとして用いることができる、抽出されたクロックを表す。平均エッジ時間又は調整済みの平均エッジ時間は、バスを介して、複数のチャネルに供給することができ、複数のチャネルの受信側チャネル上でメモリへのポインタとして用いることができる。平均エッジ時間又は調整済みの平均エッジ時間によってアドレス指定されるメモリに格納されるデータエッジ時間を、予想されるデータと比較して、被試験デバイスのための合否指示を与えることができる。

ストローブの各エッジをラッチクロック信号として複数のラッチのうちの対応するラッチに印加すること、デジタル信号を、ラッチのそれぞれの入力に印加すること、及びデジタル信号の状態をラッチのそれぞれの出力として受信することによって、ストローブをデジタル信号に印加することができる。特定の実施の形態では、符号化ステップの結果として、マルチビットワードが生成され、その第１の部分は状態変化の時間を特定し、第２の部分は状態変化の極性を特定する。マルチビットワードの伝送を逆多重化（デマルチプレックス）して、その伝送速度を低下させることができる。

本発明の例示的な実施の形態では、エッジ発生器出力信号を一連の遅延素子を含む遅延回路に印加すること、及び次々に遅延していくエッジ発生器出力信号のパルスを一連の遅延素子が受信するように各遅延素子間を接続することによってストローブを生成することができる。次々に遅延していくパルスはそれぞれ、ストローブパルスのうちの１つを形成する。遅延回路は、遅延ロックループによって制御することができ、その遅延素子は、遅延線誤差を補正するために調整することができる制御可能な加算素子を含む。

本発明の別の例示的な実施の形態は、デジタル信号からクロック信号を抽出する装置を提供する。その例示的な装置は、エッジ発生器と通信し（信号伝達可能に接続され）、徐々にストローブを遅延させる複数の遅延素子と、それぞれが遅延素子のうちの対応する遅延素子に接続されるクロック供給入力を有し、データ信号を受信するデータ入力を有する複数のラッチと、複数のラッチと信号伝達可能に接続される符号器とを備える。符号器は、複数のラッチに格納される情報を、デジタル信号のエッジ時間を表すデジタルワードに変換するようになっている。その例示的な実施の形態は、符号器からの複数のデジタルワードを受信し、その平均を求めるようになっている平均化回路も備える。デジタルワードを受信し、格納するために、符号器と信号伝達可能に接続されるメモリを設けることができる。メモリへのデータ転送速度を低下させるために、符号器及びメモリと信号伝達可能に接続される逆多重化回路を設けることができる。

１つの特定の実施の形態では、平均化回路は、符号器と信号伝達可能に接続され、デジタルワードを受信するアキュームレータを備えることができる。クロック遅延データレジスタがデスキュー値を格納する。アキュームレータ及びクロック遅延レジスタと信号伝達可能に接続される加算回路が、平均エッジ時間をデスキュー値に加算して、抽出されたクロック値を表す調整済みの平均エッジ時間を与えるようになっている。

抽出されたクロック値をメモリへのポインタとして用いてメモリをアドレス指定するために、平均化回路及びメモリと信号伝達可能に接続されるルーティング回路を設けることができる。ルーティング回路は、複数のチャネルとの間で信号を伝達するように構成することができ、たとえば、クロックバスを含むことができる。特定のクロック時間におけるデータの予想される値と、抽出されたクロック値によってアドレス指定されるメモリ内のデータの値とを比較するために、メモリと信号伝達可能に接続される比較回路を設けることができる。

本発明の、上記の特徴及び利点並びに他の特徴及び利点は、添付の図面を参照する例示的な実施形態の以下の詳細な説明からさらに十分に理解されるであろう。

同期クロック信号と被試験データ信号とを直接的に比較することなく、同期したクロックによって生成されるデータを試験し、評価する１つの例示的な方法が図１を参照しながら包括的に説明される。

サンプリングステップ１０では、ストローブを用いて、被試験デバイス（ＤＵＴ）のデータ信号及びクロック信号がサンプリングされて、高い速度で、その状態の２値（２進値）が得られる。こうして、サンプリングされたデータは、徐々に遅延量が増加していく間隔において、被試験信号のシングルショットの一連のサンプルとして得られる。本明細書では、用語「シングルショット」が用いられるが、本発明の種々の実施形態では、複数の「シングルショットの」一連のサンプルを捕捉することができるように、たとえば複数のチャネル上で、又は時間と共に、本発明のクロック再生方法を何度も繰り返すことによって、サンプリングステップ１０を何度も繰返し実行することができることは理解されるであろう。

シングルショットの一連のサンプル内で、被試験信号のエッジ時間及びエッジ極性が検出される。符号化ステップ１２では、検出されたエッジ時間及び極性が２値ワードに符号化される。１つの具体例では、符号化されたエッジ時間は、６ビットワードのうちの下位５ビットとして表され、極性は最上位ビットとして表される。

本発明の方法を用いる高速試験装置の一例では、符号化された６ビットワードは、約２ギガバイト／秒で生成される。下流の記憶ステップ及び比較ステップのためにさらに適したデータ速度を与えるために、符号化されたワードを逆多重化して、わずか２５０メガバイト／秒において４８ビットワードが与えられる。４８ビットワードは、８つの５ビットエッジ時間と、対応する８つの１ビットエッジ極性とを表す。

セレクタステップ１４では、符号化されたデータが、サンプリングされたデータ信号のエッジ時間及び極性を表すか、又はサンプリングされたクロック信号のエッジ時間及び極性を表すかが判定される。符号化されたデータがサンプリングされたデータ信号のエッジ時間及び極性を表す場合には、記憶ステップ１６が実行され、符号化されたデータがランダムアクセスメモリに格納される。その例示的な実施形態では、９６×４０ランダムアクセスメモリを用いて、符号化されたデータが格納される。

符号化されたデータがサンプリングされた同期クロック信号のエッジ時間及び極性を表す場合には、１つの極性を有する符号化されたデータだけが選択され、クロックエッジ時間として用いられる。クロック選択ステップ１８では、符号化されたクロックエッジ時間がクロックバスにルーティングされる。こうして、クロックエッジデータを、複数のチャネルにルーティングし、１つ又は複数のチップにおいて用いることができる。

メモリアクセスステップ２０では、クロックデータが、対応する符号化されたデータ信号エッジ時間のランダムアクセスメモリアドレスへのポインタとして用いられる。比較ステップ２２では、クロックアドレスにおいてメモリ内で見つけられたデータエッジ時間が、予想される値と比較され、代表データ信号エッジ時間が、代表クロックエッジ時間の所定の限度内にあるか否かが判定される。それにより、合否指示を自動的に生成することができる。

サンプリングステップ１０を実行して、ＤＵＴのデータ信号及び／又はクロック信号の状態の短い間隔の読み値が得られる。図２は、被試験デバイスのデータ信号２４エッジ及びクロック信号２６の相対的なタイミングの一例を示す概略的なタイミング図である。被試験デバイス内のデータ信号２４は、エッジ２８において状態を変更する電圧／論理レベルとして示される。クロック信号２６はエッジ３０において状態を変更する。ストローブ３２、３４は、短い間隔のパルスを与え、各パルスが、被試験データ信号の状態のサンプリングをトリガする。

それにより、サンプリングの結果として、短い間隔の時間間隔において、被試験データ信号又はクロック信号の状態を示す一連のビット３６、３８が生成される。クロック信号を表す一連のビット３８内の状態４０の変化は、データ信号を表す一連のビット３６内のデータ信号の状態４２と比較するためのタイミング基準として用いることができる。その例示的な実施形態では、一連のビット３６及び３８は、図１及び図４を参照して本明細書において説明されるように、その間の比較が行われる前にさらに符号化される。

本明細書全体を通して、一連のストローブパルス又は信号を説明するために用いられる用語「短い間隔の」は広く解釈されるべきであること、及びそのような間隔は特定の試験形態の要件に応じて異なることがあることは、当業者であれば理解されるであろう。被試験デバイスのタイミングに対して「短い間隔」であるそのようなパルス又は信号は、おそらく被試験信号又はクロック信号よりも高い周波数を有するか、又は同じ周波数を有することがあることは理解されるであろう。

被試験データ信号又はクロック信号のストローブされたサンプルを得るサンプリング装置が図３に示される。単一のストローブパルスのような開始信号が、従来のエッジ発生器によって生成され、遅延線入力４４に印加される。一連の遅延素子が、徐々に遅延が増加していく開始信号４８を出力する。その例示される装置では、徐々に遅延が増加していく開始信号４８は、当該技術分野において知られているような加算回路５０の中に導かれ、遅延素子間で補間が行われ、それにより、開始信号の間隔をさらに短くしたさらなる信号５２が与えられる。

その例示的な装置では、加算回路５０は加算素子５２を備えており、各加算素子は、８段階の設定（すなわち、３ビット制御）を有する精細なバーニアに基づくギルバートセルを含む。その設定は、遅延線誤差を補正するために調整することができる。遅延線素子４６のための速度制御電流が、遅延ロックループ５６によって与えられる。入力ストローブパルスの間隔を短くした遅延信号はそれぞれ、対応するＤ−ラッチ５８のクロック入力に与えられる。被試験データ信号又は同期クロック信号６０が、Ｄ−ラッチのそれぞれへの入力としてルーティングされる。結果として、Ｄ−ラッチに格納されるデータは、被試験データ信号又はクロック信号の状態の２値スナップショットを表す。その例示的な装置では、被試験信号の３１ビット幅のストローブされた表現を得るために、１組の３１個のＤ−ラッチが用いられる。

同期クロックのストローブされた表現を用いてＤＵＴ内のデータ信号を試験する装置を、図４を参照しながら説明する。被試験信号５９及びストローブ６１がサンプリング回路６２に印加される。その例示的な装置では、サンプリング回路６２は、図３を参照しながら詳細に説明されたサンプリング装置である。サンプリング回路６２と通信する符号器（エンコーダ）回路６４が、サンプリング回路６２から、被試験信号の短い間隔のストローブされた表現を受信し、それを、エッジ時間及びエッジ極性（すなわち、ハイからロー、又はローからハイ）を表すデータワードに変換する。その例示的な装置では、符号器は、エッジ遷移の３１ビット２値スナップショットを６ビットワードに変換する。最上位ビットを用いて、エッジ極性が表され、残りの５ビットを用いて、エッジ時間が表される。本明細書において説明される符号化は、例示するために、６ビットワード及び１ビット極性表現を用いるが、数多くの他のワード長を用いることができ、他の方式を用いてそのようなデータ長にデータを符号化することができることは当業者には理解されよう。

本発明の例示的な装置では、符号器から約２ギガバイト／秒において６ビットワードが出力される。符号器６４と通信するデマルチプレクサ６６を用いて、データが、２５０メガバイト／秒のデータ速度の４８ビットワードに変換される。その４８ビットワードは、エッジ時間を表す８つの５ビットデータワードと、その対応する８つの単一の極性ビットとを含む。逆多重化は全ての事例において必ずしも必要でないことがあり、種々の他のビット速度及び／又は逆多重化の細部を選ぶことができることは当業者には理解されよう。

ルータ回路７０を用いて、ＤＵＴの同期クロックを表す信号が、テスタクロックバス７２上にルーティングされる。また、ルーティング回路７０は、システムクロックを表すために、１つの極性を有するクロックエッジ時間だけを選択し、すなわち、クロックセット（立ち上がり極性）を表すエッジ時間を選択し、クロックリセット（立ち下がり極性）を無視する。それによりテスタバス７２にルーティングされるクロックエッジ時間を、複数のチャネル上で用いることができる。

ＤＵＴのデータ信号を表す、デマルチプレクサ６６から出力されるワードは、クロック信号として選択されることはなく、ランダムアクセスメモリ６８にそのまま格納される。その例示的な装置では、データは９６×４０ランダムアクセスメモリに格納される。数多くの他のランダムアクセスメモリ構成を用いることができることは当業者には理解されよう。

テスタバス７２上のクロックエッジ時間は、ランダムアクセスメモリ６８内に格納されるデータをアドレス指定するポインタとして用いられる。ルーティング回路７４が、ポインタとして用いるバス上のクロックを選択し、そのクロックエッジ時間を比較回路７６にルーティングする。比較回路７６は、クロックエッジ時間をランダムアクセスメモリ６８へのアドレスとして与え、そのアドレスに格納されるデータエッジ時間を読み出す。ランダムアクセスメモリから読み出されたデータがクロックエッジ時間と比較され、その間の差が決定される。

比較回路７８が、データエッジと同期クロックエッジとの間の差の予想される値７７を、比較回路７６によって見いだされた差と比較する。比較回路７８は、予想からの差が指定された限度内にあるか否かに応じて、比較毎に合否信号を出力する。

したがって、本明細書に説明される、マルチストローブ試験の方法及び装置の種々の実施形態は、被試験信号を、その正確なエッジ時間、及び対応するエッジ時間における遷移の極性の点から表現する手段を提供することができる。こうして表されるエッジ時間及び極性は、被試験デバイスの同期クロックのようなタイミング信号と比較するために格納される。そのタイミング信号も、その正確なエッジ時間に関して表される。タイミング信号エッジ時間のこの表現は、たとえば、ランダムアクセスメモリ内の対応するデータ信号エッジ時間と比較するために、試験システム全体を通して用いるクロックバスに与えることができる。そのような比較の結果を、予想される値とつき合わせて、被試験デバイスが試験仕様に準拠しているか否かを判定することができる。

データ信号からクロック情報を再生する１つの例示的な方法は、図１を参照しながら上述した、同期したクロックによって生成されるデータを試験し、評価する方法に、ステップを追加することによって果たすことができる。データ信号からクロック情報を再生する例示的な方法を、図５を参照しながら包括的に説明する。

サンプリングステップ８２が実行され、エッジ発生器が入力ストローブを開始する。ストローブを用いて、被試験デバイス（ＤＵＴ）のデータ信号のようなデジタル信号がサンプリングされて、高い速度で、その状態の２値が得られる。得られた２値は、徐々に遅延量が増加していく間隔において、デジタル信号のシングルショットの一連のサンプルを与える。

シングルショットの一連のサンプルの中で、エッジ時間及びエッジ極性が検出される。符号化ステップ８４では、検出されたエッジ時間及び極性が２値ワードに符号化される。１つの具体例では、符号化されるエッジ時間は、６ビットワードの下位５ビットとして表され、極性は最上位ビットとして表される。

本発明の例示的な方法を用いる高速試験装置の一例では、符号化された６ビットワードは、毎秒約２ギガバイトにおいて生成される。下流にある記憶ステップ及び比較ステップのためにさらに適したデータ速度を与えるために、符号化されたワードを逆多重化して、わずか毎秒２５０メガバイトの４８ビットワードを与えることができる。４８ビットワードは、８つの５ビットエッジ時間、及び対応する８つの１ビットエッジ極性を表す。

記憶ステップ８６が実行され、符号化されたエッジ時間がメモリに格納される。その例示的な方法では、９６×４０ランダムアクセスメモリを用いて、符号化されたエッジ時間が格納される。

平均アキュームレータステップ８８が実行され、符号化されたエッジ時間が多数（Ｎ個）のサンプルにわたって累算され、Ｎ個のサンプルにわたる平均エッジ時間が求められる。その後、平均調整ステップ９０が実行され、デスキュー値によって平均エッジ時間が調整される。１つの例示的な実施形態では、デスキュー値は一定の値である。オプションのバスへの書込みステップ９２では、調整済みの平均をクロックバスに書き込むことができる。調整済みの平均は、抽出されたクロックを表す。

メモリアクセスステップ９４では、調整済みの平均が、対応する符号化されたデータ信号エッジ時間のメモリアドレスへのポインタとして用いられる。比較ステップ９６では、抽出されたクロックによって指示されるアドレスにおいてメモリ内で見いだされるデータエッジ時間が、予想される値と比較され、代表的データ信号エッジ時間が、抽出されたクロック時間の所定の限度内にあるか否かが判定される。最後のステップ９８では、それにより、合否指示を自動的に生成することができる。

デジタル信号からクロック情報を抽出する１つの例示的な装置を、図４を参照しながら上述した、同期クロックのストローブされた表現を用いてＤＵＴ内のデータ信号を試験する装置に構成要素を追加することによって説明する。クロック情報を抽出する例示的な装置は、図６を参照しながら包括的に説明する。

例示的な装置では、ＤＵＴからのデジタル信号５９が、サンプリング回路６２に印加される。エッジ発生器６１からの信号が、第２の入力として、サンプリング回路６２に印加される。例示的な装置では、サンプリング回路６２は、図３に関して詳細に説明されたサンプリング装置である。符号器回路６４、デマルチプレクサ６６、ランダムアクセスメモリ６８、比較回路７６、及び予想される値７７を処理して（operate on）合否信号８０を出力するように動作する比較回路７８は、図４を参照しながら上述したように構成されると共に動作する。

デマルチプレクサ６６からアキュームレータ１０２に符号化されたエッジ時間を導くために、ルータ回路１００を用いることができる。アキュームレータ１０２は、符号化されたエッジ時間のＮ個のサンプルを収集して、Ｎ個のサンプルにわたる平均エッジ時間を求める。アキュームレータ１０２と通信する初期値レジスタ１０４が、アキュームレータ初期値を格納し、平均エッジ時間を計算するために、その初期値をアキュームレータに与える。クロック遅延データレジスタ１０６を用いて、アキュームレータ１０２によって与えられる平均エッジ時間と合成するためのデスキュー値を格納し、正確なポインタ値を与えるために必要に応じて平均時間を調整することができる。クロック遅延データレジスタ１０６及びアキュームレータ１０２と通信する加算器回路１０８を用いて、デスキュー値と、アキュームレータ１０２によって決定された平均エッジ時間とを合成して、調整済みの平均エッジ時間を形成することができる。調整済みの平均エッジ時間は、クロックバス７２に伝達することができる。調整済みの平均エッジ時間は、抽出されたクロックを表す。それによってテスタバス７２にルーティングされるクロックエッジ時間は、複数のチャネルにおいて用いることができる。しかしながら、抽出されたクロックが局所的に用いられるだけであるとき、それはクロックバス７２を介して送信されるのではなく、ルーティング回路７４に直に送られ、ルーティング回路７４を用いて、メモリ６８を指示するために用いられるべき信号が選択される。この信号は、ランダムアクセスメモリへのポインタになる。

加算器回路１０８からの抽出されたクロック時間は、メモリ６８に格納されるデータをアドレス指定するポインタとして用いることができる。ルーティング回路５４は、加算器回路１０８から入力されるローカルクロックを選択し、このクロックエッジ時間を比較回路７６にルーティングしなければならない。さらに、加算器回路１０８からのクロックをクロックバス７２にルーティングして、必要に応じて、他のチャネルのためのクロックとして用いることができる。比較回路７６は、メモリ６８へのアドレスとしてクロックエッジ時間を与え、そのアドレスに格納されるデータエッジ時間を読み出す。メモリから読み出された値をクロックエッジ時間と比較して、その間の差が決定される。

したがって、本発明の種々の実施形態は、上記で説明されたマルチストローブ装置に構成要素を追加することによって、被試験デバイスのデジタル信号からクロック信号を抽出する手段を提供する。そのクロック抽出手段を用いて、マルチストローブ試験方法を補うことができるか、又は単独で動作し、クロック抽出動作のみを実行することができる。

本明細書において、本発明の例示的な実施形態を、ストローブパルスに関して包括的に説明したが、ストローブパルスは、対応するラッチをトリガするために、方形波信号、正弦波信号、三角波、インパルス等の種々の波形サイクルにおいてしきい値電圧を印加することを含むことができることは当業者には理解されよう。たとえば、本発明の例示的な実施形態では、矩形波パルスのリーディングエッジ（前縁）をストローブパルスとして用いることができるものと考えられる。

本明細書において、本発明の例示的な実施形態を自動試験装置に関して包括的に説明したが、本発明は、数多くの他の信号比較演算において有用であることは当業者には理解されよう。たとえば、本発明は、数限りない高速処理の用途において、デジタル信号からクロック情報を抽出することに関する有用性を見いだすことになるものと考えられる。

本明細書において開示される実施形態に対して種々の変更を加えることができることは理解されよう。それゆえ、上記の説明は、限定するものと解釈されるべきではなく、単に種々の実施形態を例示するものと見なされるべきである。当業者であれば、特許請求の範囲の範囲内で、他の変更を思いつくであろう。

本発明の例示的な実施形態の個々の構成要素を用いて被試験デバイスのデータ信号又はクロック信号を試験する方法の機能ブロック図である。 本発明の例示的な実施形態の例示的な実施形態による、デジタル信号にストローブを印加することを示す概略的なタイミング図である。 本発明のいくつかの例示的な実施形態において用いられるマルチストローブサンプラの概略図である。 本発明の例示的な実施形態の個々の構成要素を用いて被試験デバイスのデータ信号又はクロック信号を試験する装置の概略図である。 本発明の例示的な実施形態による、デジタル信号からクロック情報を再生する方法の機能ブロック図である。 本発明の例示的な実施形態による、デジタル信号からクロック情報を再生する装置の概略図である。

Claims (20)

1. デジタル信号からクロック信号を抽出する方法であって、
   前記デジタル信号に複数のストローブパルスを含むストローブを印加し、
   前記ストローブのストローブパルスの時間における前記デジタル信号の状態を格納し、
   前記格納された状態をデジタルワードとして符号化し、それにより、前記デジタル信号の状態変化のエッジ時間を特定し、
   前記デジタルワードの所定の数のサンプルにわたる平均エッジ時間を決定する、
   ことを含む方法。
2. 前記デジタルワードを１つのメモリ位置に格納すること、及び
   前記平均エッジ時間を前記メモリ位置へのポインタとして用いること、
   をさらに含む、請求項１に記載の方法。
3. 前記平均エッジ時間にデスキュー値を加え、調整済みの平均エッジ時間を形成することをさらに含む、請求項１に記載の方法。
4. 前記デジタルワードを１つのメモリ位置に格納すること、及び
   前記調整済みの平均エッジ時間を前記メモリ位置へのポインタとして用いること、
   をさらに含む、請求項３に記載の方法。
5. バスを介して前記平均エッジ時間を複数のチャネルに分散させることさらに含み、前記調整済みの平均エッジ時間は、前記複数のチャネルのうちの受信側チャネル上でメモリへのポインタとして用いられる、請求項４に記載の方法。
6. 前記調整済みの平均エッジ時間によってアドレス指定される前記メモリ位置にあるデータエッジ時間と、予想されるデータとを比較すること、及び
   前記比較することの結果として、合否指示を与えること、
   をさらに含む、請求項４に記載の方法。
7. 前記ストローブは、
   前記ストローブの前記パルスのそれぞれをラッチクロック信号として複数のラッチのうちの対応するラッチに印加すること、
   前記デジタル信号を前記ラッチのそれぞれの入力に印加すること、及び
   前記デジタル信号の状態を前記ラッチのそれぞれの出力として受信すること、
   によって、前記デジタル信号に印加される、請求項１に記載の方法。
8. 前記符号化の結果として、マルチビットワードが生成され、該マルチビットワードの第１の部分は、前記状態変化の時間を特定し、該マルチビットワードの第２の部分は前記状態変化の極性を特定する、請求項１に記載の方法。
9. 前記マルチビットワードの伝送を逆多重化して、その伝送速度を低下させることをさらに含む、請求項８に記載の方法。
10. 前記デジタル信号は被試験デバイスのデータ信号を含む、請求項１に記載の方法。
11. エッジ発生器出力信号を、一連の遅延素子を含む遅延回路に印加し、
    順次遅延されたエッジ発生器出力信号のエッジのコピーを受信するように前記遅延素子のそれぞれの間を接続し、前記順次遅延されたエッジのコピーがそれぞれ、前記ストローブパルスのうちの１つを形成する、
    ことによってストローブを生成することをさらに含む、請求項１に記載の方法。
12. 前記遅延回路は遅延ロックループによって制御され、前記遅延素子は制御可能な加算素子を含み、該加算素子は遅延線誤差を補正するために調整することができる、請求項１１に記載の方法。
13. デジタル信号からクロック信号を抽出する装置であって、
    エッジ発生器と通信し、増加するストローブ遅延の複数の遅延素子と、
    複数のラッチであって、それぞれが前記遅延素子の対応する遅延素子に接続されるクロック供給入力および前記データ信号を受信するデータ入力を有する、複数のラッチと、
    前記複数のラッチと通信する符号器であって、前記複数のラッチに格納される情報を、前記デジタル信号のエッジ時間を表すデジタルワードに変換するように適応される、符号器と、
    前記符号器から複数のデジタルワードを受信すると共にその平均を決定するように適応される平均化回路と、
    を備える装置。
14. 前記平均化回路は、
    前記符号器と通信し、前記デジタルワードを受信するアキュームレータと、
    デスキュー値を格納するクロック遅延データレジスタと、
    前記アキュームレータ及び前記クロック遅延レジスタと通信する加算回路と、
    を備え、前記加算回路は、前記平均エッジ時間を前記一定のデスキュー値に加えて、抽出されたクロック値を形成するように適応される、請求項１３に記載の装置。
15. 前記符号器と通信するメモリをさらに備え、該メモリは、前記デジタルワードを受信すると共に格納するように適応される、請求項１４に記載の装置。
16. 前記符号器及び前記メモリと通信する逆多重化回路をさらに備え、該逆多重化回路は、前記メモリへのデータ転送速度を低下させるように適応される、請求項１５に記載の装置。
17. 前記デジタル信号は被試験デバイスのデータ信号である、請求項１５に記載の装置。
18. 前記平均化回路及び前記メモリと通信し、前記抽出されたクロック値を前記メモリへのポインタとして用いて、該メモリをアドレス指定するように適応されるルーティング回路をさらに備える、請求項１５に記載の装置。
19. 前記ルーティング回路は、前記平均化回路及び前記メモリと通信するクロックバスを備え、前記ルーティング回路は、複数のチャネルとの間で通信するように適応される、請求項１５に記載の装置。
20. 前記メモリと通信し、特定のクロック時間に対応する予想される値を、前記抽出されたクロック値によってアドレス指定される前記メモリ内のデータの値とを比較するように適応される比較回路をさらに備える、請求項１５に記載の装置。

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