JPWO2011033589A1 - 試験装置および試験方法 - Google Patents

Abstract

第１変換部５０は、クロック信号ＤＱＳの変化タイミングを示すクロック変化点情報ＴＣを周波数領域の情報に変換し、第１クロック変化点周波数情報ＦＣ１を生成する。デジタルフィルタ５２は、第１クロック変化点周波数情報ＦＣ１をフィルタリングし、第２クロック変化点周波数情報ＦＣ２を生成する。第２変換部５４は、第２クロック変化点周波数情報ＦＣ２を、時間領域の情報に逆変換し、第２クロック変化点情報ＴＣ２を生成する。判定部２０は、各相ごとに、その相のデータ変化点情報ＴＤが示す変化タイミングと第２クロック変化点情報ＴＣ２が示す変化点タイミングの差分データΔＴにもとづき、ＤＵＴ１０２を評価する。

Description

本発明は、試験装置に関する。

半導体デバイス間の高速データ伝送方式として、ソースシンクロナス方式、Forwarded Clock方式、ＣＤＲ（Clock Data Recovery）方式などが知られている。

ソースシンクロナス方式では、データ信号に加えて、それと同期したクロック信号が、２本の伝送線路を介して伝送される。たとえば１．６ＧＨｚの伝送レートにおいては、８００ＭＨｚの基準クロックと、基準クロックのポジティブエッジのネガティブエッジそれぞれに割り当てられた１．６Ｇｂｐｓのデータが伝送される。受信側においては、基準クロックのポジティブエッジとネガティブエッジそれぞれのタイミングでデータがラッチされる。つまり、送信デバイスが出力するデータとクロック信号は一対一で対応している。

これに対して、Forwarded Clock方式では、データの周波数が基準クロックの整数倍（ｎ倍）で伝送される。受信側のデバイスは、ＰＬＬ回路によって基準クロックをｎ逓倍し、逓倍されたクロックを用いて、データをラッチする。またＣＤＲ方式では、シリアルデータ列に８Ｂ１０Ｂ符号化などを施すことにより、クロック信号がシリアルデータ列に埋め込まれる。受信デバイスは、シリアルデータ列からクロック信号を抽出、再生し、シリアルデータ列の各データをラッチする。

特開平７−２８０８８４号公報

したがって、Forwarded Clock方式やＣＤＲ方式では、送信デバイスのみでなく、受信デバイスによっても、伝送レートが影響を受けることになる。

本発明はこうした課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、送信デバイスを試験する際に、試験装置において受信デバイスをエミュレートする技術の提供にある。

本発明のある態様は、試験装置に関する。被試験デバイスは、クロック信号および前記クロック信号と同期しかつ前記クロック信号の１周期にｎ相（ｎは２以上の整数）のデータを含むデータ列（データ信号）を出力する。
試験装置は、第１時間デジタル変換器、第２時間デジタル変換器、第１変換部、フィルタ、第２変換部、演算部、判定部を備える。
第１時間デジタル変換器は、クロック信号を受け、クロック信号の変化タイミングを示すクロック変化点情報を生成する。第２時間デジタル変換器は、クロック信号の周期を単位とするデータ列を受け、各相のデータごとにその変化タイミングを示すデータ変化点情報を生成する。第１変換部は、クロック変化点情報を周波数領域の情報に変換し、第１クロック変化点周波数情報を生成する。フィルタは所定の周波数特性を有し、第１クロック変化点周波数情報をフィルタリングし、第２クロック変化点周波数情報を生成する。演算部は、各相ごとに、その相のデータ変化点情報が示す変化タイミングと、クロック変化点情報が示す変化点タイミングの差分データを演算する。判定部は、演算部からの差分データにもとづき、被試験デバイスを評価する。

この態様によれば、クロック信号の変化点（エッジ）が存在しない相において、クロック変化点情報が示す変化点が存在するものと仮定し、その仮想的なクロック信号の変化タイミングを、各データの変化タイミングそれぞれと比較することにより、被試験デバイスを評価することができる。またクロック変化点情報を周波数領域に変換して演算することにより、被試験デバイスの通信相手となる第２デバイスの特性をエミュレートすることができる。

なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置などの間で相互に置換したものもまた、本発明の態様として有効である。

本発明のある態様によれば、データの周波数が基準クロックの整数倍であるデータ伝送を行う被試験デバイスを評価できる。

実施の形態に係る試験装置の構成を示すブロック図である。 図１の試験装置が試験対象とするデバイスと、それに実使用時に接続される第２デバイスを示すブロック図である。 マルチストローブ回路の構成例を示す回路図である。 図１の試験装置の基本動作を示すタイムチャートである。 図１の試験装置の変形例を示すブロック図である。 位相変動を測定するための構成を示す回路図である。 図６の試験装置におけるデータ信号の位相変動を説明するタイムチャートである。 図８（ａ）、（ｂ）は、第２デバイスのＰＬＬ回路において逓倍クロック信号に重畳されるジッタを説明する図である。 第２デバイスのエミュレート機能を備える試験装置の構成例の一部を示す図である。 周波数解析機能を備える試験装置の構成例を示す図である。 図１０の試験装置の処理を示す図である。 ＣＤＲ方式の伝送を行うＤＵＴを試験する試験装置の構成を示す図である。

以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。

本明細書において、「部材Ａが、部材Ｂと接続」された状態とは、部材Ａと部材Ｂが物理的に直接的に接続される場合や、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。

また、以下の説明において、クロック信号の周期とは、クロック信号の一方のエッジ（ポジティブエッジまたはネガティブエッジ）のみが信号処理に利用される場合、そのエッジから次の対応するエッジまでの期間をいい、クロック信号の両方のエッジが信号処理に利用される場合には、ポジティブエッジとネガティブエッジの間隔（つまり半周期）をいう。周波数についても同様である。

図１は、実施の形態に係る試験装置１００の構成を示すブロック図である。図２は、図１の試験装置１００が試験対象とするデバイス（以下、ＤＵＴと称す）と、実使用時に接続される通信先の第２デバイスを示すブロック図である。

はじめに、図２を参照して、図１の試験装置１００が試験対象とするＤＵＴ１０２の伝送方式について説明する。ＤＵＴ１０２は、クロック信号ＤＱＳおよびデータ信号ＤＱを出力する。データ信号ＤＱは、クロック信号ＤＱＳと同期し、かつクロック信号ＤＱＳの１周期にｎ相（ｎは２以上の整数）のデータを含むデータ列である。別の観点から言えばデータ信号ＤＱの周波数は、クロック信号ＤＱＳの周波数のｎ倍である。たとえば、Ｆｏｒｗａｒｄｅｄ Ｃｌｏｃｋ伝送方式では、データ信号ＤＱの周波数は、クロック信号ＤＱＳの周波数の８倍である。

ＤＵＴ１０２の通信相手である第２デバイス１０４は、インタフェース回路としてＰＬＬ回路１０６とラッチ回路１０８を含む。ＰＬＬ回路１０６はクロック信号ＤＱＳを受け、その周波数はｎ逓倍する。逓倍されたクロックを逓倍クロックＣＫと称する。逓倍クロックＣＫの周波数は、ＤＵＴ１０２から出力されるデータ信号ＤＱの周波数と一致する。ラッチ回路１０８は、逓倍クロックＣＫのエッジのタイミングで、対応するデータの値をラッチする。ラッチされたデータＱは、後段の回路へと提供される。

以上がＤＵＴ１０２と第２デバイス１０４の伝送方式である。この伝送方式では、逓倍クロックＣＫのそれぞれのエッジが、対応するデータ信号ＤＱとの間で、セットアップタイム、ホールドタイムの要求を満たす必要がある。

図１に戻り、試験装置１００の構成を説明する。試験装置１００は、ＤＵＴ１０２から出力されるクロック信号ＤＱＳおよびデータ信号ＤＱを受ける。上述のように、データ信号ＤＱは、クロック信号ＤＱＳと同期し、かつクロック信号ＤＱＳの１周期にｎ相のデータＤ_１〜Ｄ_ｎを含むデータ列となっている。

試験装置１００は、主たる構成要素として、第１時間デジタル変換器１０、第２時間デジタル変換器１２、演算部１４、判定部２０を備える。

第１時間デジタル変換器１０は、クロック信号ＤＱＳを受け、クロック信号ＤＱＳの変化タイミングを示すクロック変化点情報ＴＣを生成する。

たとえば第１時間デジタル変換器１０は、各相ごとにクロック信号ＤＱＳの変化タイミングを示すクロック変化点情報ＴＣ_１〜ＴＣ_ｎを生成してもよい。クロック信号ＤＱＳの有効な変化点は、クロック信号ＤＱＳの１周期ｎ相のうち、第ｋ相（１≦ｋ≦ｎ）にのみ発生することとなる。そこで複数のクロック変化点情報ＴＣ_１〜ＴＣ_ｎのうち、有効な変化点を有する相のクロック変化点情報ＴＣ_ｋのみを後段の信号処理に利用する。以下では、クロック信号ＤＱＳの有効な変化点は、ｋ＝１に発生するものとする。

第２時間デジタル変換器１２は、クロック信号ＤＱＳの周期を単位とするデータ列を受け、各相のデータＤ_１〜Ｄ_ｎごとにその変化（遷移）タイミングを示すデータ変化点情報ＴＤ_１〜ＴＤ_ｎを生成する。

第１時間デジタル変換器１０および第２時間デジタル変換器１２としては、時間をデジタル値に変換するさまざまな時間デジタル変換器が利用できるが、たとえば、マルチストローブ回路で構成してもよい。図３は、マルチストローブ回路３００の構成例を示す回路図である。

マルチストローブ回路３００は、評価対象の信号（被試験信号）Ｓ１を受け、複数のエッジを有するマルチストローブ信号ＭＳＴＲＢ（ＳＴＲＢ_１〜ＳＴＲＢ_Ｎ）のそれぞれのエッジのタイミングで、被試験信号Ｓ１の値を判定し、その変化タイミングを示す信号を生成する。なお、ここでの整数Ｎは、図１における整数ｎとは無関係に決められる。

図３のマルチストローブ回路３００は、バーニア方式を採用している。Ｎ個の第１遅延素子Ｄ１_１〜Ｄ１_Ｎ（第１遅延素子Ｄ１と総称される）は、多段にカスケード接続されている。１段目の第１遅延素子Ｄ１_１には被試験信号Ｓ１が入力され、被試験信号Ｓ１には第１遅延素子Ｄ１を１段経るごとに、所定の遅延Ｔｐｄが与えられる。つまりｉ段目の第１遅延素子Ｄ１_ｉからは、ＤＵＴから出力される被試験信号Ｓ１に対して、ｉ×Ｔｐｄだけ遅延した被試験信号Ｓ１_ｉが出力される。

Ｎ個の第２遅延素子Ｄ２_１〜Ｄ２_Ｎ（第２遅延素子Ｄ２と総称される）はそれぞれ、Ｎ個の第１遅延素子Ｄ１_１〜Ｄ１_Ｎごとに設けられ、多段にカスケード接続されている。１段目の第２遅延素子Ｄ２_１には、基準となるストローブ信号ＳＴＲＢが入力される。ストローブ信号ＳＴＲＢには、第２遅延素子Ｄ２を１段経るごとに、所定の遅延（Ｔｐｄ＋Δｔ）の遅延が与えられる。ｉ段目の第２遅延素子Ｄ２からは、基準ストローブ信号ＳＴＲＢに対して、ｉ×（Ｔｐｄ＋Δｔ）だけ遅延したｉ相目のストローブ信号ＳＴＲＢ_ｉが出力される。複数のＳＴＲＢ_１〜ＳＴＲＢ_Ｎがマルチストローブ信号ＭＳＴＲＢと総称される。

Ｎ個のラッチ回路Ｌ_１〜Ｌ_Ｎ（タイミングコンパレータともいう）もまた、Ｎ個の第１遅延素子Ｄ１_１〜Ｄ１_Ｎごとに設けられる。ｉ（ｉは１≦ｉ≦Ｎを満たす自然数）番目のラッチ回路Ｌ_ｉは、ｉ相目のストローブ信号ＳＴＲＢｉのエッジのタイミングで、ｉ番目の第１遅延素子Ｄ１_ｉの出力信号をラッチする。つまり、被試験信号Ｓ１は、互いにΔｔだけ位相がシフトしたＮ個のストローブ信号（マルチストローブ信号）ＳＴＲＢ_１〜ＳＴＲＢ_Ｎのタイミングでその値が判定される。

なお図１においてＤフリップフロップで示されるラッチ回路Ｌ１は、その他のフリップフロップやラッチ回路など、さまざまな素子で代替可能であることはいうまでもない。Ｎ個のラッチ回路Ｌ_１〜Ｌ_Ｎの出力信号ＳＬ_１〜ＳＬ_Ｎは、論理演算部３１０へと入力される。論理演算部３１０は、ＤＵＴの評価事項に応じた所定の信号処理を行い、変化点情報（ＴＣもしくはＴＤ）として出力する。

Ｎ個の第２遅延素子Ｄ２の前段に設けられた第３遅延素子Ｄ３によって、第１遅延素子Ｄ１に入力される被試験信号Ｓ１と、第２遅延素子Ｄ２に入力されるストローブ信号ＳＴＲＢの位相差（タイミング）が調整される。

マルチストローブ回路３００の動作を説明する。
第１遅延素子Ｄ１、第２遅延素子Ｄ２を１段通過するごとに、被試験信号Ｓ１とストローブ信号ＳＴＲＢの相対的な時間差は、Δｔだけ変化する。被試験信号Ｓ１とストローブ信号ＳＴＲＢの初期の時間差がτである場合、（τ／Δｔ）個のステージを経由した段階で、２つの信号のエッジのタイミングは逆転する。２つのエッジのタイミングが逆転する位置において、ラッチ回路の出力信号ＳＬ_１〜ＳＬ_Ｎの値が変化する。

したがって、出力信号ＳＬ_１〜ＳＬ_Ｎの値が変化する位置は、被試験信号Ｓ１のレベルの変化タイミングを示すことになる。そして、出力信号ＳＬ_１〜ＳＬ_Ｎは、変化点に対応するビットを境に０と１が変化するサーモメータコードとなる。したがって論理演算部３１０は、サーモメータコードをバイナリコードに変換するプライオリティエンコーダを含んでもよい。

また図３において、Ｔｐｄ＝０として第１遅延素子Ｄ１を省略し、ストローブ信号ＳＴＲＢ側のみを遅延させる変形例も有効である。

以上がマルチストローブ回路３００の構成の概要とその動作である。このマルチストローブ回路３００を、図１の時間デジタル変換器１０、１２として利用すれば、変化タイミングを好適に検出できる。

図１に戻る。演算部１４は、各相ｉ（１≦ｉ≦ｎ）ごとに、その相のデータ変化点情報ＴＤ_ｉが示す変化タイミングと、クロック変化点情報ＴＣ_ｋが示す変化点タイミングの差分を示す差分データΔＴ_ｉを生成する。繰り返しになるが、整数ｋは、クロック信号ＤＱＳの有効な変化点が生ずる相を表す。

図１において、演算部１４は、ｎ個の演算要素ＣＡＬ_１〜ＣＡＬ_ｎを含む。各演算要素ＣＡＬ_１〜ＣＡＬ_ｎはそれぞれ、各相ごとに設けられる。第ｉ相（１≦ｉ≦ｎ）の演算要素ＣＡＬ_ｉは、クロック変化点情報ＴＣ_ｋおよび対応する第ｉ相のデータ変化点情報ＴＤ_ｉを受ける。演算要素ＣＡＬ_ｉは、クロック変化点情報ＴＣ_ｋが示すクロック信号ＤＱＳの変化タイミングと、第ｉ相のデータ変化点情報ＴＤ_ｉが示す変化タイミングとの差分データΔＴ_iを演算する。

判定部２０は、ｎ個の差分データΔＴ_１〜ΔＴ_ｎにもとづき、ＤＵＴ１０２を評価する。たとえば判定部２０は、差分データをΔＴ_１〜ΔＴ_ｎの最小値、最大値、あるいは平均値などを算出し、それぞれが予め決められた仕様範囲に含まれているかを判定し、ＤＵＴ１０２の良否や性能を判定する。

以上が試験装置１００の基本的な構成である。続いてその動作を説明する。図４は、図１の試験装置１００の基本動作を示すタイムチャートである。
図４に示すように、クロック信号ＤＱＳの変化点（ポジティブエッジ）は、第ｋ相にのみ存在し、その他には存在しない。したがって、クロック変化点情報ＴＣ_１〜ＴＣ_ｎは、ｋ＝１相目についてのみ有効な値として取得される。

クロック信号ＤＱＳの変化点が存在しない第２相〜第ｎ相においては、第ｋ相（ｋ＝１）で取得されたクロック変化点情報ＴＣ_１が示す変化点が存在するものと仮定される。つまり演算要素ＣＡＬ_２〜ＣＡＬ_ｎは、その仮想的なクロック信号の変化タイミングを、各データの変化タイミングＴＤ_２〜ＴＤ_ｎそれぞれと比較する。

図１の試験装置１００によれば、エッジ（変化点）が存在しない相についても、クロック信号の位相を仮想的に再生することにより、試験装置１００を評価することが可能となる。

以上が試験装置１００の動作である。続いて、図１に戻りその詳細な構成を説明する。

図１の試験装置１００には、ｎ個の第１メモリＭ１_１〜Ｍ１_ｎ、ｎ個の第２メモリＭ２_１〜Ｍ２_ｎおよび複数のセレクタＳＥＬ_２〜ＳＥＬ_ｎが設けられる。

上述のように、ｎ相のクロック変化点情報ＴＣ_１〜ＴＣ_ｎのうち、ひとつ（図１では第１相）のみが、有効な変化点を示しており、その他の信号は意味をなさない。したがってこの場合、ｎ個の演算要素ＣＡＬ_１〜ＣＡＬ_ｎは、有効な変化点を有する相のクロック変化点情報ＴＣ_１を演算対象とする必要がある。

第１メモリＭ１_１〜Ｍ１_ｎのそれぞれは、各相ごとのクロック変化点情報ＴＣ_１〜ＴＣ_ｎを保持する。第１時間デジタル変換器１０は、相ごとに取得されるクロック変化点情報ＴＣ_１〜ＴＣ_ｎを、インタリーブにより複数の第１メモリに振り分ける。

同様に、第２メモリＭ２_１〜Ｍ２_ｎのそれぞれは、各相ごとのデータ変化点情報ＴＤ_１〜ＴＤ_ｎを保持する。第２時間デジタル変換器１２は、相ごとに取得されるデータ変化点情報ＴＤ_１〜ＴＤ_ｎを、インタリーブにより複数の第２メモリに振り分ける。

セレクタＳＥＬ_２〜ＳＥＬ_ｎは、各相ごとに設けられる。第ｉ相のセレクタＳＥＬ_ｉは、第１の入力端子（１）に、第ｋ相の第１メモリＭ１_ｋからクロック変化点情報ＴＣ_ｋを受け、第２の入力端子（２）に、第ｉ相の第１メモリＭ１_ｉからクロック変化点情報ＴＣ_ｉを受ける。セレクタＳＥＬ_ｉは、制御信号に応じた一方を選択する。第ｋ相のセレクタＳＥＬ_ｋについては、２つの第ｋ相のクロック変化点情報ＴＣ_ｋを受けることになり冗長であるため、省略できる。

そして、第ｉ相の演算要素ＣＡＬ_ｉは、第ｉ相のセレクタＳＥＬ_ｉからのクロック変化点情報と、第ｊ相の第２メモリＭ２_ｉに保持されたデータ変化点情報ＴＤ_ｉを受け、それらの差分を演算する。

セレクタＳＥＬ_２〜ＳＥＬ_ｎを設けることにより、第ｉ相（１≦ｉ≦ｎ）に対応する演算要素ＣＡＬ_ｉは、第ｋ相のクロック変化点情報ＴＣ_ｋと、第ｉ相のクロック変化点情報ＴＣ_ｉの一方を選択的に受信可能となる。

この構成による利点を説明する。試験装置１００に接続されるＤＵＴ１０２は、図２で説明したデータ伝送を行うとは限らない。つまり試験装置１００の汎用性を高めるためには、クロック信号ＤＱＳとデータ信号ＤＱの周波数が等しい場合も想定する必要がある。

（ａ） クロック信号ＤＱＳの周波数がデータ信号ＤＱの周波数のｎ倍である場合
セレクタＳＥＬ_２〜ＳＥＬ_ｎは、第１入力端子（１）を選択する。その結果、図４のタイムチャートに示す動作が実現できる。

（ｂ） クロック信号ＤＱＳの周波数がデータ信号ＤＱの周波数と一致する場合
この場合、すべての相において有効な変化点が発生する。そこでセレクタＳＥＬ_２〜ＳＥＬ_ｎそれぞれは、第２入力端子（２）を選択する。その結果、各相のデータＤ_１〜Ｄ_ｎの変化点を、それぞれ対応するクロック信号の変化点と比較することができる。

なおセレクタＳＥＬ_２〜ＳＥＬ_ｎに代えて、各相ごとに、クロック変化点情報ＴＣ_１〜ＴＣ_ｎを受け、そのひとつを選択するとともに、データ変化点情報ＴＤ_１〜ＴＤ_ｎを受け、そのひとつを選択するセレクタを設けてもよい。

図５は、図１の試験装置の変形例を示すブロック図である。図１の試験装置１００は、インタリーブ方式を採用していたが、図５の試験装置１００ａは非インタリーブ方式を採用する。

図５の試験装置１００ａには、シフトレジスタ３０およびセレクタ（マルチプレクサ）３２が設けられる。シフトレジスタ３０には、第１時間デジタル変換器１０から相ごとに出力されるクロック変化点情報ＴＣ_１、ＴＣ_２、…が順に入力される。シフトレジスタ３０は、少なくともｎ段で構成される。シフトレジスタ３０の各段は、図１の第１メモリＭ１_１〜Ｍ１_ｎに対応するものと把握することができる。

セレクタ３２は、シフトレジスタ３０の各段に格納されるクロック変化点情報ＴＣのひとつを選択する。

演算部１４は、セレクタ３２により選択されたクロック変化点情報ＴＣと、第２時間デジタル変換器１２から相ごとに順に出力されるデータ変化点情報ＴＤ_１、ＴＤ_２、…の差分データΔＴ_１、ΔＴ_２、…を演算する。

図５の試験装置１００ａの動作を説明する。
（ａ） クロック信号ＤＱＳの周波数がデータ信号ＤＱの周波数のｎ倍である場合
クロック信号ＤＱＳの有効な変化点が第ｋ相に発生するとき、そのクロック変化点情報ＴＣ_ｋは、シフトレジスタ３０上を順にシフトしていく。セレクタ３２は、このクロック変化点情報ＴＣ_ｋを追いかけるようにして、選択する段を１段ずつ後ろにシフトしていく。その結果、演算部１４には常時、有効な変化点を有するクロック変化点情報ＴＣ_ｋが供給され、図４のタイムチャートの動作が実現できる。

（ｂ） クロック信号ＤＱＳの周波数がデータ信号ＤＱの周波数と一致する場合
この場合、セレクタ３２は常にシフトレジスタ３０の１段目のクロック変化点情報を選択する。その結果、セレクタ３２からは、各相のクロック変化点情報ＴＣ_１、ＴＣ_２、…が順に出力される。この動作によって、演算部１４は、各相のデータ変化点情報ＴＤ_ｉと、それに対応する相のクロック変化点情報ＴＣ_ｉの差分データΔＴ_ｉを順に生成できる。

実施の形態に係る試験装置１００は、以下の機能をさらに備えてもよい。

（機能１） クロック信号、データ信号の位相変動の測定
マルチストローブ回路を用いる場合、帯域の制限を受けることなく、ナイキスト間隔までデータを取得することができる。したがって、シンボル間干渉ＩＳＩ（Inter Symbol Interference）等に起因する位相変動を捉えることができる。

図６は、位相変動を測定するための構成を示す回路図である。図６には、データ信号ＤＱに対する回路のみが示されるが、クロック信号ＤＱＳに対して同様の構成が設けられてもよい。あるいはいずれか一方のみであってもよい。

シフトレジスタ３０ｃには、第２時間デジタル変換器１２から相ごとに出力されるデータ変化点情報ＴＤ_１、ＴＤ_２、…が順に入力される。シフトレジスタ３０ｃは、少なくともｎ段で構成される。シフトレジスタ３０の各段は、図１の第２メモリＭ２_１〜Ｍ２_ｎに対応するものと把握することができる。

図６の演算部１４ｃは、シフトレジスタ３０ｃのステージごとに設けられた演算要素ＣＡＬ_１〜ＣＡＬ_ｎを含む。ｊ段目に対応する演算要素ＣＡＬ_ｊには、シフトレジスタ３０のｊ段目からｎ段目までのデータ変化点情報ＴＤ_ｊ〜ＴＤ_ｎが入力される。

演算要素ＣＡＬ_ｊは、隣接する、あるいは隣接しない２つのデータ変化点情報ＴＤの差分を演算する。２つのデータ変化点情報ＴＤの差分は、データ信号ＤＱの位相変動量（ジッタ量）を表す。

判定部２０ｃは、最大値回路２２、比較回路２４を含む。最大値回路２２は、演算要素ＣＡＬ_１〜ＣＡＬ_ｎからの差分データの最大値、つまり位相変動量の最大値を検出する。比較回路２４は、位相変動量の最大値を、所定のスペックデータＳＰＥＣと比較することにより、ＤＵＴ１０２の良否を判定する。

図７は、図６の試験装置１００ｃにおけるデータ信号ＤＱの位相変動を説明するタイムチャートである。図７のタイムチャートにおいて、差分データΔＴは、隣り合う相の位相変化を示す。たとえばスペックが３０ｐｓに設定される場合、第１相目と第２相目、第３相目と第４相目において変動量が４０ｐｓとスペックを超えているため、不良と判定される。

（機能２） ＤＵＴ１０２の通信先の第２デバイスのエミュレート機能
図１あるいは図３の試験装置では、クロック信号ＤＱＳの変化点が存在しない相において、仮想的な変化点が存在するものと仮定し、その変化点として、変化点が実在する第ｋ相のクロック変化点情報ＴＣ_ｋを一様に利用していた。

一方、図２に示す現実の使用状況においては、第２デバイス１０４のＰＬＬ回路によってデータ信号ＤＱがｎ逓倍され、逓倍クロック信号ＣＫの各エッジによって、対応する相のデータがラッチされる。逓倍クロック信号ＣＫの各エッジは、試験装置１００における仮想的な変化点に他ならない。ＰＬＬ回路１０６により生成される逓倍クロック信号ＣＫの周波数はドリフトすることが知られており、つまり逓倍クロック信号ＣＫの各エッジはＰＬＬ回路１０６の性能に応じたジッタＴＪを有している。

図８（ａ）、（ｂ）は、第２デバイスのＰＬＬ回路において逓倍クロック信号ＣＫに重畳されるジッタを説明する図である。たとえば、ＰＬＬ回路１０６のジッタの影響によって、逓倍クロック信号ＣＫの各エッジの位相（変化点）が、±ＴＪの範囲で変動する場合、第２相から第ｎ相における変化点は、第１相のクロック変化点情報ＴＣ_１が示す変化点に対して±ＴＪの範囲で変化しうる（図８（ａ））。

そこで、実施の形態に係る試験装置１００は、仮想的なクロック信号の変化点がＴＣ_１±ＴＪの範囲にあるものとして、対応する相のデータ変化点情報ＴＤ_１〜ＴＤ_ｎと比較する（図８（ｂ））。

図９は、第２デバイス１０４のエミュレート機能を備える試験装置１００ｄの構成例の一部を示す図である。

演算部１４ｄには、予め取得されたジッタ量ＴＪを示すデータが保持されている。ジッタ量ＴＪは、相ごとに異なっていてもよいし、すべての相で同じ値を用いてもよい。また、位相の進み方向と遅れ方向とで、同じ値を用いてもよいし、異なる値を用いてもよい。

ジッタ量ＴＪは、演算要素ＣＡＬ_２〜ＣＡＬ_ｎに入力されている。第ｊ相の演算要素ＣＡＬ_ｊは、ＴＤ_ｊとＴＣ_１の差分を演算し、さらにＴＪを加算もしくは減算する。なお、演算要素ＣＡＬ_１においても、ジッタ量ＴＪを考慮してもよい。

判定部２０ｄは、演算部１４ｄからの差分データΔＴ_１〜ΔＴ_ｎが仕様を満たすか否かを判定する。なお、演算部１４ｄにおいてジッタ量ＴＪを演算する代わりに、判定部２０ｄにおける判定条件に、ジッタ量ＴＪを反映させても、同様の処理ができる。

この実施の形態によれば、実動作状態において、ＤＵＴ１０２が正常に動作するか否かを判定することができる。
図９の試験装置１００ｄにおいて、シフトレジスタ形式ではなく、図１のインタリーブ形式をとってもよい。

（３） クロック信号およびデータ信号の周波数領域の判定・解析
マルチストローブ信号ＭＳＴＲＢの周波数を高めることは、クロック信号ＤＱＳあるいはデータ信号ＤＱのサンプリング周波数を高めることに他ならない。したがって、マルチストローブ信号ＭＳＴＲＢの周波数を高めることにより、クロック信号ＤＱＳあるいはデータ信号ＤＱの周波数成分を解析することが可能となる。
図１０は、周波数解析機能を備える試験装置１００ｅの構成例を示す図である。試験装置１００ｅには、第１周波数解析部４０、第２周波数解析部４２、周波数判定部２６、２８が設けられる。

第１周波数解析部４０および第２周波数解析部４２は、いわゆるロジック回路であり、周波数領域での信号処理に必要なＦＦＴ（Fast Fourier Transform）、ＩＦＦＴ（Inverse Fast Fourier Transform）、フィルタなどの機能が、ハードウェア的あるいはソフトウェア的に実装される。

第１周波数解析部４０は、第１変換部５０、フィルタ５２、第２変換部５４を含む。

第１変換部５０は、第１時間デジタル変換器１０からのクロック変化点情報ＴＣを受ける。第１変換部５０は、クロック変化点情報ＴＣを、ＦＦＴを利用して周波数領域の信号（第１クロック変化点周波数情報ＦＣ１）に変換する。フィルタ５２および第２変換部５４については後述する。

第２周波数解析部４２は、第１周波数解析部４０と同様に構成される。第２周波数解析部４２の第１変換部５０は、第２時間デジタル変換器１２からのデータ変化点情報ＴＤを周波数領域の信号（第１データ変化点周波数情報ＦＤ１）に変換する。

周波数判定部２６、２８は、クロック変化点周波数情報ＦＣおよびデータ変化点周波数情報ＦＤをそれぞれに規定される仕様ＳＰＥＣと比較し、ＤＵＴ１０２の良否を判定する。

たとえばＤＵＴ１０２の実動作時に、第２デバイス１０４側のＰＬＬ回路１０６はクロック信号ＤＱＳを逓倍するが、ＰＬＬ回路１０６が追従可能なクロック信号ＤＱＳの帯域は制限されており、その帯域から逸脱するとＰＬＬ回路１０６はロックできなくなり、伝送エラーが発生する。

ＤＵＴ１０２からのクロック信号ＤＱＳの周波数がシフトしたり、ジッタ量が大きくなると、そのスペクトルは広がり、あるいはスプリアスが発生するため、ＰＬＬ回路１０６の帯域から逸脱する。したがってクロック信号ＤＱＳの周波数成分を解析することは極めて有意義である。

そこで、周波数判定部２６において、クロック変化点周波数情報ＦＣが示すクロック信号ＤＱＳの周波数成分を、所定の周波数帯域の仕様ＳＰＥＣと比較することにより、ＤＵＴ１０２の良否を判定できる。たとえば、クロック変化点周波数情報ＦＣが示すスペクトル成分が、ＰＬＬ回路１０６の帯域に応じて定められた範囲ＦＰＬＬから逸脱するとき、ＤＵＴ１０２を不良と判定してもよい。周波数帯域の仕様ＳＰＥＣは、ＰＬＬ回路１０６以外の要因によって定めてもよい。

試験装置１００ｅは以下の処理を行ってもよい。図１１は、図１０の試験装置１００ｅの処理を示す図である。

１． 第１周波数解析部４０の第１変換部５０は、クロック変化点情報ＴＣをＦＦＴにより周波数領域の第１クロック変化点周波数情報ＦＣ１に変換する。
２． 第１周波数解析部４０のフィルタ５２は、第１クロック変化点周波数情報ＦＣ１をフィルタリングし、第２クロック変化点周波数情報ＦＣ２を生成する。フィルタ５２の周波数特性は、プログラマブルであることが望ましい。
３． 第１周波数解析部４０の第２変換部５４は、フィルタリングされた第２クロック変化点周波数情報ＦＣ２を、ＩＦＦＴによって時間領域の信号（第２クロック変化点情報ＴＣ２）に逆変換する。第２クロック変化点情報ＴＣ２は、後段の演算部１４に出力される。
４． 演算部１４は、第２クロック変化点情報ＴＣ２と各相のデータ変化点情報ＴＤの差分データΔＴ_１〜ΔＴ_ｎを演算する。
５． 判定部２０は差分データΔＴ_１〜ΔＴ_ｎにもとづき、ＤＵＴ１０２の良否を判定する。

第２時間デジタル変換器１２および第２周波数解析部４２は、データ信号ＤＱについて、同様の処理を行ってもよい。この場合、第２周波数解析部４２から第２データ変化点情報ＴＤ２が出力される。演算部１４は、第２クロック変化点情報ＴＣ２とデータ変化点情報ＴＤ２の差分を演算してもよい。

処理２において、フィルタ５２の周波数特性は、第２デバイス１０４のＰＬＬ回路１０６の帯域に応じて定めてもよい。この場合、第２クロック変化点情報ＴＣ２は、現実の第２デバイス１０４おいてＰＬＬ回路１０６において再生される逓倍クロック信号ＣＫの変化点をエミュレートした値となる。

そこで後段の演算部１４において、第２クロック変化点情報ＴＣ２とデータ変化点情報ＴＤの差分ΔＴにもとづいて、ＤＵＴ１０２の良否を判定することにより、実動作時において、第２デバイス１０４において正確にデータが受信できるか否かを判定できる。

図１０の試験装置１００ｅは、いわゆるＣＤＲ方式の伝送を行うＤＵＴ１０２にも適用することができる。

図１２は、ＣＤＲ方式の伝送を行うＤＵＴ１０２ｆを試験する試験装置１００ｆの構成を示す図である。

ＤＵＴ１０２は、シリアルデータ列（データ信号）ＤＱに８Ｂ１０Ｂ符号化などを施すことにより、クロック信号を埋め込む。つまりデータ信号ＤＱは８サイクル（８相）ごとに必ずエッジが変化点が発生するように符号化されている。

図１２の試験装置１００ｆは、図１０の試験装置１００ｅに加えて、クロック再生部６０、ラッチ６２を備える。

クロック再生部６０は、符号化されたデータ信号ＤＱを復号し、クロック信号ＣＫを抽出する。このクロック信号ＣＫは、データｎ相ごとにエッジを有している。

またクロック再生部６０は、抽出されたクロック信号ＣＫと同期しており、かつその周波数がｎ倍となるストローブ信号ＳＴＲＢを発生する。たとえばクロック再生部６０は、ＰＬＬ回路やＤＬＬ（Delay Locked Loop）回路を利用して構成される。クロック再生部６０はＣＤＲ回路と称される場合もある。

ラッチ６２は、ＤＵＴ１０２ｆからのデータ信号ＤＱを、ストローブ信号ＳＴＲＢのエッジのタイミングでラッチする。ラッチ６２の出力信号は、たとえば期待値と比較される。

クロック再生部６０により抽出されたクロック信号ＣＫは、第１時間デジタル変換器１０に入力される。その他の処理は、図１０と同様である。

ＤＵＴ１０２ｆの実動作時においてその通信相手となる第２デバイスには、試験装置１００ｆと同様に、クロック再生部およびラッチが設けられている。そして、第２デバイスのクロック再生部により生成されるストローブ信号には、ＰＬＬ回路やＤＬＬ回路に起因するジッタが重畳され、このジッタによって、第２デバイスの受信性能が劣化する。

図１２の試験装置１００ｆによれば、ＤＵＴ１０２ｆの通信相手のデバイスのＰＬＬ回路やＤＬＬ回路の影響を、試験装置１００ｆによってエミュレートすることができ、ＤＵＴ１０２ｆが実動作時において正常に動作するかを判定できる。

また、図１２において、第１周波数解析部４０は第２クロック変化点情報ＴＣ２を生成する際に、周波数領域に変換せずに時系列データのまま、フィルタリング処理してもよい。この場合、第１周波数解析部４０はデジタルフィルタを含む。第２周波数解析部４２についても同様である。

実施の形態にもとづき本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が可能である。

１００…試験装置、１０２…ＤＵＴ、１０４…第２デバイス、１０６…ＰＬＬ回路、１０８…ラッチ回路、３００…マルチストローブ回路、ＤＱ…データ信号、ＤＱＳ…クロック信号、１０…第１時間デジタル変換器、１２…第２時間デジタル変換器、１４…演算部、２０…判定部、２２…最大値回路、２４…比較回路、２６…判定部、２８…判定部、３０…シフトレジスタ、３２…セレクタ、４０…第１周波数解析部、４２…第２周波数解析部、ＴＣ…クロック変化点情報、ＴＤ…データ変化点情報、ＦＣ…クロック変化点周波数情報、ＦＤ…データ変化点周波数情報、ＳＥＬ…セレクタ、ＣＡＬ…演算要素、Ｍ１…第１メモリ、Ｍ２…第２メモリ、５０…第１変換部５０、５２…フィルタ、５４…第２変換部、６０…クロック再生部、６２…ラッチ。

本発明は、試験装置に利用できる。

Claims (4)

1. 被試験デバイスから出力される、クロック信号および前記クロック信号と同期しかつ前記クロック信号の１周期にｎ相（ｎは２以上の整数）のデータを含むデータ列を受け、前記被試験デバイスを試験する試験装置であって、
   前記クロック信号を受け、前記クロック信号の変化タイミングを示すクロック変化点情報を生成する第１時間デジタル変換器と、
   前記クロック信号の周期を単位とする前記データ列を受け、各相のデータごとにその変化タイミングを示すデータ変化点情報を生成する第２時間デジタル変換器と、
   前記クロック変化点情報を周波数領域の情報に変換し、第１クロック変化点周波数情報を生成する第１変換部と、
   所定の周波数特性を有し、前記第１クロック変化点周波数情報をフィルタリングし、第２クロック変化点周波数情報を生成するフィルタと、
   前記第２クロック変化点周波数情報を、時間領域の情報に逆変換し、第２クロック変化点情報を生成する第２変換部と、
   各相ごとに、その相のデータ変化点情報が示す変化タイミングと、前記第２クロック変化点情報が示す変化点タイミングの差分データを演算する演算部と、
   前記演算部からの差分データにもとづき、前記被試験デバイスを評価する判定部と、
   を備えることを特徴とする試験装置。
2. 被試験デバイスからＣＤＲ（Clock Data Recovery）方式で出力され、ｎ（ｎは２以上の整数）相ごとにクロック信号が埋め込まれたデータ列を受け、前記被試験デバイスを試験する試験装置であって、
   前記データ列を受け、当該データ列に埋め込まれたクロック信号を抽出して、当該クロック信号にもとづいた再生クロックを生成するクロック再生回路と、
   前記再生クロックを受け、前記再生クロックの変化タイミングを示すクロック変化点情報を生成する第１時間デジタル変換器と、
   前記データ列を受け、各相のデータごとにその変化タイミングを示すデータ変化点情報を生成する第２時間デジタル変換器と、
   前記クロック変化点情報を周波数領域の情報に変換し、第１クロック変化点周波数情報を生成する第１変換部と、
   所定の周波数特性を有し、前記第１クロック変化点周波数情報をフィルタリングし、第２クロック変化点周波数情報を生成するフィルタと、
   前記第２クロック変化点周波数情報を、時間領域の情報に逆変換し、第２クロック変化点情報を生成する第２変換部と、
   各相ごとに、その相のデータ変化点情報が示す変化タイミングと、前記第２クロック変化点情報が示す変化点タイミングの差分データを演算する演算部と、
   前記演算部からの差分データにもとづき、前記被試験デバイスを評価する判定部と、
   を備えることを特徴とする試験装置。
3. 被試験デバイスから出力される、クロック信号および前記クロック信号と同期しかつ前記クロック信号の１周期にｎ相（ｎは２以上の整数）のデータを含むデータ列を受け、前記被試験デバイスを試験する方法であって、
   前記クロック信号の変化タイミングを示すクロック変化点情報を生成するステップと、
   前記データ列の各相のデータごとにその変化タイミングを示すデータ変化点情報を生成するステップと、
   前記クロック変化点情報を周波数領域の情報に変換し、第１クロック変化点周波数情報を生成するステップと、
   所定の周波数特性を有し、前記第１クロック変化点周波数情報をフィルタリングし、第２クロック変化点周波数情報を生成するステップと、
   前記第２クロック変化点周波数情報を、時間領域の情報に逆変換し、第２クロック変化点情報を生成するステップと、
   各相ごとに、その相のデータ変化点情報が示す変化タイミングと、前記第２クロック変化点情報が示す変化点タイミングにもとづき、前記被試験デバイスを評価するステップと、
   を備えることを特徴とする方法。
4. 被試験デバイスからＣＤＲ（Clock Data Recovery）方式で出力され、ｎ（ｎは２以上の整数）相ごとにクロック信号が埋め込まれたデータ列を受け、前記被試験デバイスを試験する方法であって、
   前記データ列に埋め込まれたクロック信号を抽出して、当該クロック信号にもとづいた再生クロックを生成するステップと、
   前記再生クロックを受け、前記再生クロックの変化タイミングを示すクロック変化点情報を生成するステップと、
   前記データ列の各相のデータごとにその変化タイミングを示すデータ変化点情報を生成するステップと、
   前記クロック変化点情報を周波数領域の情報に変換し、第１クロック変化点周波数情報を生成するステップと、
   所定の周波数特性を有し、前記第１クロック変化点周波数情報をフィルタリングし、第２クロック変化点周波数情報を生成するステップと、
   前記第２クロック変化点周波数情報を、時間領域の情報に逆変換し、第２クロック変化点情報を生成するステップと、
   各相ごとに、その相のデータ変化点情報が示す変化タイミングと、前記第２クロック変化点情報が示す変化点タイミングにもとづき、前記被試験デバイスを評価するステップと、
   を備えることを特徴とする方法。

Images