JPH04152282A - Ｉｃテスター - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、ＩＣテスターに関し、詳しくは、ＩＣメモ
リやロジックＩＣなどの被検査デバイス（ＤＵＴ）の出
力本数がパターン発生器側の期待値の出力本数がより多
くてもＤＵＴの各出力について同時に結果判定ができ、
かつ、そのデジタルコンパレータの故障診断が容易にで
きるようなＩＣテスターに関する。

［従来の技術］ ＩＣテスターでは、ＯＵＴの出力結果と期待値とを比較
することでＤＵＴの電気的な特性や性能についてのデー
タを得る。期待値は、パターン発生器により発生され、
その出力本数で測定可能な最大入／出力数（Ｉ１０数）
のデバイスが決定ばれる。つまり、０本の期待が出力可
能なパター−発生器を備えたＩＣテスターでは、最大ｎ
本のＨ力を持つデバイスまで測定可能である。

［解決しようとする課題］ しかし、ＩＣが高集積化されるにつれて、最ｉでは、Ｉ
Ｃの出力端子数が増加し、従来の出力４数では対応でき
ないものも出て来ている。これに対応するためにパター
ン発生器の期待値の出力環数を増加させると、それに対
応する回路が増加し装置の大型化をまねき、かつ、装置
がコスト高になる。その割には、通常より多くの出力ピ
ン数を持つ特殊なＩＣに対応できるだけで、回路の活用
効率がよくない。

さらに、通常、ＩＣテスターにあっては、ＤＵＴの複数
の出力をその出力数に対応して設けられたアナログコン
パレータで比較してそのそれぞれの結果をデジタル値と
して発生してデジタルコンパレータに加え、出力数に対
応する本数のビットを同時に比較するデジタルコンパレ
ータで期待値と各アナログコンパレータの結果とを比較
することでＤＵＴの各出力について欠陥出力か否かの判
定をしている。このような判定回路系の故障診断は、通
常、デジタルコンパレータの判定結果に応じて行われる
が、判定の結果故障となったときにデジタルコンパレー
タの故障かアナログコンパレータの故障か不明であるた
めに実際にデジタルコンパレータが故障であるのか、ア
ナログコンパレータが故障でるのかを信号追跡処理で決
めなければならず、その解析に時間がかかる欠点がある
。

このようなことを回避するには、それぞれのコンパレー
タに故障診断回路を設ければ簡単であるが、ＤＵＴの出
力数に対応して設けなければならず、ＤＵＴの出力数が
増加するにつれて装置が大型化する欠点がある。

この発明の目的は、このような従来技術の問題点を解決
するものであって、テスターの大型化を抑え、ＤＵＴの
出力数より少ない出力数のパターン発生器等を有するＩ
Ｃテスターにおいてそれより多くの出力本数のデバイス
の測定ができるＩＣテスターを提供することにある。

［課題を解決するための手段］ このような目的を達成するための第１の発明のＩＣテス
ターの特徴は、パターン発生器のｎビットパラレルな（
ただしｎは２以上の整数）データ出力を入力対出力がｎ
対１のセレクタで受け、このセレクタをｍ個（ただしｍ
は整数でｍ＞ｎ）設けて、セレクタのｎ個の人力の選択
位置をそれぞれのセレクタに対応して設定されたデータ
により選択し、ｎビットのデータをｍビットのパターン
データに変換して発生するものである。

また、その第２の発明のＩＣテスターは、タイミング発
生器からのレートパルスを基準としてクロックをカウン
トするカウンタと、このカウンタの出力と、アナログコ
ンパレータの出力とを受けていずれかを選択する入力対
出力が２対１のセレクタと、レートパルスを被測定デバ
イスからの出力発生タイミングに合うように遅延させて
期待値信号を発生させる遅延回路と、セレクタが前記カ
ウンタの入力側に選択されたときに遅延回路の出力を期
待値として受けてセレクタの出力信号の判定を行うデジ
タルコンパレータとを備えていて、デジタルコンパレー
タの故障診断が行われるときに、カウンタのカウント値
が外部から設定され、セレクタの入力側かカウンタ側に
切換えられるものである。

［作用］ ところで、パターン発生装置から発生するＤＵＴ１ビン
対応のシリアルなパターンデータには、あるテスト項目
については、同じパターンデータあるいは同じようなパ
ターンデータをＤＵＴの複数の入力端子にシリアルに加
えるような場合も多い。また、ある時点ではあるパター
ンデータが他の時点では他のパターンデータがそれぞれ
ＤＵＴのいくつかの入力端子に共通に加えられることも
ある。

そこで、前記の第１の発明のように、ｎ対１の選択を行
うｍ個のセレクタを設けてｎ入力の１つを設定データに
より選択することによりパターン発生器から発生する各
ピン対応のｎビットバラレルなデータの任意のビットデ
ータを選択できるようにすることで、複数の入力ビンに
そのときどきで共通にシリアルに同じパターンデータを
加えることができる。これによりパラレルに発生するパ
ターンデータの出力数をパターン発生器から出力される
入力側の入力数より多くすることができる。

また、第２の発明は、２対１のセレクタとカウンタとい
う簡単な回路を付加するだけでデジタルコンパレータの
故障診断を行うことができる。

［実施例コ 以下、この発明の一実施例について図面を参照して詳細
に説明する。

第１図は、この発明のＩＣテスターの一実施例のブロッ
ク図、第２図は、デジタルコンパレータに対する故障診
断回路を追加したこの発明の他の一実施例のプロ、ツク
図である。

１０は、ＩＣテスターであって、その主要部な構成要素
として、アナログパターン発生器やシーケンスパターン
発生器などを有するパターン発生装置１と、テストプロ
セッサとしてのＣＰＵ２、タイミング発生器３とを有し
、ＤＵＴ６に対してテストパターン出力系としてパター
ン発生装置１から後述するセレクタ装Ｗ９を介してｍ個
のビットパラレルなテストパターン信号を受けてｍ個の
出力を発生するｍ個の波形フォーマツタ４ａ等を有する
フォーマットコントローラ４、ｍ個の独立な出力をそれ
ぞれ受けるｍ個のドライバ５ａ等を有するテストステー
ション５を備えている。また、ＤＵＴ８の出力を判定す
るＤＵＴ６からの出力信号判定系としてテストステーシ
ョン５に設けられたｍ個のアナログコンパレータ５ｂ等
によりＤＵＴ６のｍ個のビットパラレルな出力を受けて
その出力を判定回路７のｍ個のデジタルコンパレータ７
ａによりそれぞれ受け、これらとパターン発生装置１か
らの期待値とをそれぞれ比較して判定する。その判定結
果はファイル解析メモリ８に記憶されてテスタバス１１
を介してＣＰＵ２に吸い一ヒげられる。

ここで、パターン発生装置１から出力されるのはｎ個の
ビットパラレルな出力であり、ｎ＜ｍの関係にある。そ
こで、パターン発生装置１とフォーマットコントローラ
４及び判定回路７との間にビットパラレルなｍ個の出力
を発生するデータセレクタ装置９が設けられている。な
お、ＤＵＴ６は、ｍ個のビットパラレルな人力と出力と
を有するｍ　Ｉ　／　Ｏのデバイスである。

データセレクタ装置９は、ｍ個のｎ対１のセレクタ９ａ
をｍ個とｍ個のレジスタ＋デコーダ９ｂと有していて、
セレクタのｎ個の端子のうちの１つの選択がレジスタ＋
デコーダ９ｂのレジスタに設定されるデータにより行わ
れ、それが対応のデコーダによりデコードされることで
各セレクタ９ａに対する選択信号が発生する。

データセレクタ装Ｗ９のｍ個の各セレクタ９ａのｎ個の
端子は、それぞれパターン発生装置１からｎビットのパ
ターン出力をパラレルに受ける。

そして、前記の選択のためにレジスタ＋デコーダ９ｂの
ｍ個のレジスタに設定される値は、ＣＰＵ２からのテス
タバス１１を介してセットされるデータにより設定され
る。

その結果、各セレクタ９ａは、ｎビットのパターンデー
タのうちからその１つをそのレジスタに設定されたデー
タに応じて選択して出力する。したがって、データセレ
クタ装置９は、レジスタに設定した値に応じてｎビット
パラレルのデータからｍビットパラレルのパターンデー
タをフォーマットコントローラ４及び判定回路７に出力
することができる。

なお、以上の場合、パターン発生８１ｔｌに記憶される
ＤＵＴ８に対する出カバターンデータや期待値のパター
ンデータは、セレクタの位置の選択関数として決められ
るパターンであって、出カバターンや期待値パターンそ
のものと一致していなくてもよい。また、パターン発生
装置ｌのパターン発生の制御やそのプログラム、タイミ
ング発生器３からフォーマットコントローラ４及び判定
回路７に送出されるタイミング信号は、ＣＰＵ２の制御
に応じて選択される。

第２図は、判定回路７の故障診断回路を中心とするブロ
ック図である。ここでは、第１図におけるデジタルコン
パレータ７ａを有する判定回路７とタイミング発生器３
等、故障診断に関係する主要部の回路のみ示している。

他の回路は第１図と同様であるので省略しである。

ｍ個のアナログコンパレータ５ｂのｍ本の出力は、ｍ個
の２対１のセレクタ１２ａとレジスタ１２ｂとを有する
セレクタ回路１２にパラレルに入力される。各セレクタ
１２ａは、一方の入力にそれに対応するアナログコンパ
レータ５ｂからの出力を共通に受け、他方の入力にカウ
ンタ回路１３からの出力を受ける。レジスタ１２ｂは、
ｍビットのデータを記憶し、その各桁位置がそれぞれの
セレクタ１２ａに対応している。各セレクタ１２ａは、
レジスタ１２ｂのそれに対応する桁位置のビットが“０
”、“１”のいずれか一方の値を採ることにより２対１
の一方の入力か他方の入力かに出力側を接続する。なお
、レジスタ１２ｂのｍビットのデータはＣＰＵ２から設
定される。

カウンタ回路１３は、ＣＰＵ２から設定された値に応じ
て、タイミング発生器３からのクロックをカウントして
そのカウント終了後に出力信号をｍ個のセレクタ回路１
２ａにパラレルに送出する。

また、カウンタ回路１３のカウント開始タイミングは、
タイミング発生器３のテスト周期を決める基準となるレ
ートパルスを受けて行われる。

一方、判定回路７に入力される期待値の信号は、レート
パルスを遅延回路１４に入力してその出力として与えら
れる。この回路で波形フォーマツタ４ａからＤＵＴ６を
経てＤＵＴ８から出力された信号カデジタルコンパレー
タ７ａに加えられる時間だけレートパルスが遅延する。

それがＤＵＴＥ３の出力としてデジタルコンパレータ７
ａに加えられることになる。そして、この信号が期待値
として有効になるのは、デジタルコンパレータ７ａの故
障診断時においてであり、それは、ＣＰＵ２から故障診
断時に発生する制御信号２ａを受けたときである。この
制御信号２ａは、同時にセレクタ回路１２やカウンタ回
路１３に加えられる。この制御信号を受けたセレクタ回
路１２はカウンタ回路１３の出力側を受け、この出力を
その出力側に出力する接続切換をする。また、カウンタ
回路１３は、これによりイネーブルとなる。

故障診断時には、判定回路７は、パターン発生器ｆｔｌ
から受けたｍ個の判定ストローブパルスに応じて遅延回
路１４の期待値信号きカウンタ回路１３で生成されるレ
ートパルスから所定のタイミングで発生する出力信号と
を比較してこの出力の状態を判定する。それによる結果
がファイル解析メモリ８に記憶される。なお、遅延回路
１４の遅延時間は、ＣＰＵ２から選択的に設定すること
ができるようにしてもよい。

これにより、カウンタ回路１３に設定するカウント値を
変えれば、それに応じた判定ができ、ファイル解析メモ
リ８に記憶されたデータをＣＰＵ２が解析することによ
り判定回路７の性能や故障を診断することができる。

［発明の効果コ 以東の説明から理解できるように、第１の発明にあって
は、ｎ対ｌの選択を行うｍ個のセレクタを設けてｎ入力
の１つを設定データにより選択することによりパターン
発生器から発生する各ビン対応のｎピントパラレルなデ
ータの任意のビットデータを選択できるようにすること
で、複数の入力ビンにそのときどきで共通にシリアルに
同じパターンデータを加えることができる。これにより
パラレルに発生するパターンデータの出力数をパターン
発生器から出力される入力端の入力数より多くすること
ができる。

その結果、パターン発生装置の発生データより多いビッ
ト数のパターンデータを生成してより多くの入力ビンや
判定回路にパターンデータを供給することができる。

また、第２の発明にあっては、２対１のセレクタとカウ
ンタという簡単な回路を付加するだけでデジタルフンパ
レータの故障診断を行うことができるので、アナログコ
ンパレータの故障かデジタルコンパレータの故障かを容
易に判定でき、ＤＵＴの出力側の端子数が多くなっても
装置が大型化しないで済む。

【図面の簡単な説明】

第１図は、この発明のＩＣテスターの一実施例のブロッ
ク図、第２図は、デジタルコンパレータに対する故障診
断回路を追加したこの発明の他の一実施例のブロック図
である。 ■・・・パターン発生装置、２・・・ＣＰＵ１３・・・
タイミング発生器、４・・・フォーマットコントローラ
、５・・・テストステーション、５ａ・・・ドライバ、
５ｂ・・・アナログコンパレータ、６・・・被検査デバ
イス（ＤＵＴ）、 ７・・・デジタルコンパレータ、８・・・ファイル解析
メモリ、９・・・データセレクタ装置。

Claims (2)

【特許請求の範囲】
1. （１）パターン発生器のｎビットパラレル（ただしｎは
   ２以上の整数）なデータ出力を入力対出力がｎ対１のセ
   レクタで受け、このセレクタをｍ個（ただしｍは整数で
   ｍ＞ｎ）設けて、前記セレクタのｎ個の入力の選択位置
   をそれぞれのセレクタに対応して設定されたデータによ
   り選択し、前記ｎビットのデータをｍビットのパターン
   データに変換して発生することを特徴とするＩＣテスタ
   ー。
2. （２）タイミング発生器からのレートパルスを基準とし
   てクロックをカウントするカウンタと、このカウンタの
   出力と、アナログコンパレータの出力とを受けていずれ
   かを選択する入力対出力が２対１のセレクタと、前記レ
   ートパルスを被測定デバイスからの出力発生タイミング
   に合うように遅延させて期待値信号を発生させる遅延回
   路と、前記セレクタが前記カウンタ入力側に選択された
   ときに前記遅延回路の出力を期待値として受けて前記セ
   レクタの出力信号の判定を行うデジタルコンパレータと
   を備え、前記デジタルコンパレータの故障診断が行われ
   るときに、前記カウンタのカウント値が外部から設定さ
   れ、前記セレクタの入力側が前記カウンタ側に切換えら
   れることを特徴とするＩＣテスター。