CN1980118A - 通信装置 - Google Patents
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Abstract
一种通信装置，在具有多相时钟输入的CDR电路的双向通信电路的环回测试中，能高速地测试时钟的接线及CDR电路内的全电路。具备时钟选择电路(20)。在环回测试时，由时钟选择电路(20)选择了的时钟信号作为发送时钟(11)来使用，发送数据由输入输出兼用端子(4)送回，被输入到接收电路(6)，然后到CDR电路(7)，比较电路(8)进行来自CDR电路(7)的再生数据和期望值数据的比较，从而进行测试。由时钟选择电路(20)使发送时钟(11)的相位可变，使得发送电路延迟时间(tTx)和接收电路延迟时间(tRx)的和的延迟时间(＝tTx+tRx)自由可变。
Description
技术领域
本发明涉及通信装置的环回测试，特别涉及具有多相时钟输入方式的时钟数据恢复(CDR)电路的双向高速通信装置的环回测试。
背景技术
作为USB2.0(Universal Serial Bus Specification Revision 2.0)那样的双向的高速通信电路的测试，为了使发送接收电路的测试获得效率，一般采用把来自发送部的发送信号向接收部直接送回来进行测试的环回测试。
近来，在半导体装置的细微化工艺中不仅是构成电路的元件的功能不良，而且延迟不良的发生概率也变高了，在半导体装置的筛选工序中，期望实施精度高的高速测试。
具备使接收数据与内部时钟同步的时钟·数据恢复电路(CDR电路)的通信装置的环回测试已经有各种提案。例如专利文献1中披露了在具备CDR电路的通信装置中，采用环回测试，使得在接近实际动作的通信状态下接收机、发送机的异常检出测试成为可能，为此，在通常动作时，供给来自时钟生成电路(向CDR电路供给多相时钟)的内部时钟作为接收时钟，在环回测试时，供给内部时钟作为接收时钟，并且供给来自时钟调制电路的调制时钟信号作为发送时钟，依此进行切换控制的构成。在此专利文献1中，时钟调制电路具备与外部触发器同步而进行计数的计数器和接收来自时钟生成电路的多相时钟(多个时钟信号)，把多个时钟信号中与计数器值相应的1个作为调制时钟信号而选择性地输出的选择器(セレクタ)电路。
还有，专利文献2中披露了在不使用高价的测试器就能测试接收部的环回测试法中，作为用于解决不能提高CDR电路的故障检出率这样的课题的构成，具备：包含可根据接收串行数据来再生时钟并且使生成的时钟的相位变化的第1CDR电路在内的第1接收部；包含把并行数据变换为与发送时钟、第1CDR电路生成了的时钟中的任意一个同步了的串行数据的第1串行器在内的第1发送部；包含可根据接收串行数据来再生时钟并且使生成的时钟的相位变化的第2CDR电路在内的第2接收部；以及包含把并行数据变换为与发送时钟、第2CDR电路生成了的时钟中的任意一个同步了的串行数据的第2串行器在内的第2发送部，使得提高故障检出率成为可能的半导体集成电路装置。
图9是表示具备现有CDR电路的通信装置的环回测试电路的典型构成的一个例子的图。参照图9，此通信装置具备：生成相位彼此不同的多个时钟信号(多相时钟)16的PLL(Phase Locked Loop)1(模拟PLL)；从数据端子输入发送数据(第1发送数据)10，响应供给到时钟输入端子的发送时钟11而将其取样、输出的D型触发器(DFF)2；接收D型触发器2的输出，从输入输出兼用端子4输出发送信号的发送电路3(驱动器)；连接在输入输出兼用端子4和地电位间的终端电阻5；输入端与输入输出兼用端子4连接的接收电路6(接收器)；接收来自接收电路6的接收数据13，根据接收数据13而再生、输出再生时钟15，并且输出再生数据14的CDR电路7′；比较来自CDR电路7′的再生数据14和比较元数据17的比较电路8；以及控制测试的控制逻辑电路(LOGIC)9。
从PLL1向CDR电路7′供给相位彼此不同的多个时钟信号16(称为「CDR用多相时钟」)。CDR用多相时钟1 6在φ1～φn中具有等间隔的相位差，把串行数据的传输速率(1时钟周期)设为trate的话，各时钟间的相位差(时间间隔)为trate/n。
多相时钟16的1个时钟信号(图9中为φ1)作为发送时钟11被供给到控制逻辑电路9，被供给到发送用的D型触发器2的时钟端子。
从控制逻辑电路9输入与此发送时钟11同步了的第1发送数据10，D型触发器2的输出信号作为第2发送数据12被供给到发送电路3。
发送电路3把第2发送数据12以一定的延迟和振幅输出到输入输出兼用端子4。
在环回测试时，输入输出兼用端子4的信号原样被输入到接收电路6，接收电路6把接收数据13输出到CDR电路7′。
CDR电路7′检出接收数据13的沿，选择从PLL1输入的多相时钟16(φ1～φn)中的根据接收数据13的变化沿按给定的相位延迟了的时钟信号(被选择了的时钟信号的上升沿根据接收数据13的变化沿，按与接收数据13的中央部相当的量的相位来延迟)，把被选择了的时钟信号作为再生时钟15输出到控制逻辑电路9，并且使接收数据13与选择了时钟信号同步，将其作为再生数据14输出到控制逻辑电路9。与此同时，CDR电路7′把接收开始信号19输出到控制逻辑电路9和比较电路8，通知正常地接收了数据。
比较电路8对从控制逻辑电路9输出了的比较元数据17(期望值数据)和由CDR电路7′再生的再生数据14在紧接接收开始信号19变化之后开始比较，把发送了的数据是否被正确地环回作为比较结果18来检出，向控制逻辑电路9输出。另外，控制逻辑电路9具备生成测试用的第1发送数据10的图形发生器(未图示)。
图10是表示图9所示的电路的动作波形的一个例子的图，各波形的信号名与图9所示的东西对应。另外，从PLL1到CDR电路7′的多相时钟16设为8相。另外，在图10中，发送数据设为NRZ(Non-Returnto Zero)波形。第1发送数据10与第1相的时钟信号φ1的相位同步。作为接收电路6的输出的接收数据13被输入到CDR电路7′，作为与再生时钟15的上升沿同步了的再生数据14被输出。
此处，把发送电路延迟时间(tTx)设为从第1相的时钟信号φ1的上升沿到输入输出兼用端子4的信号电平的跳变(图10中上升跳变)为止的延迟时间。还有，接收电路延迟时间(tRx)设为从输入输出兼用端子4的信号电平的跳变到作为接收电路6的输出的接收数据13的跳变为止的延迟时间。
作为D型触发器2的输出数据的第2发送数据12具有与发送电路延迟时间和接收电路延迟时间的和(tTx+tRx)相等的延迟时间，作为到CDR电路7′的输入接收数据13(接收电路6的输出)被环回。
此延迟时间的和(tTx+tRx)取半导体装置的偏差要因、温度、电源电压所决定的值，在这些要因不变化的环境下是一定的。
因此，在以图10所示的定时进行环回的场合，CDR用多层时钟信号16中的第3相的时钟信号φ3作为同步沿被检出(即，φ3的上升沿与接收数据13的跳变沿在定时上重叠)，第7相时钟信号φ7作为再生时钟15被输出(φ7的上升沿相当于接收数据13的沿间的正中，将其作为再生时钟15)。从CDR电路7′输出的再生数据14是使接收数据13与第7相的时钟信号φ7同步而输出的东西。还有，接收开始信号19设定为HIGH电平。
比较电路8比较从控制逻辑电路9输入了的比较元数据17和再生数据14，在它们一致的场合，作为比较结果18而表示PASS(良)，例如作为HIGH电平而输出。
专利文献1：特开2004-260677号公报
专利文献2：特开2005-077274号公报
发明内容
发明打算解决的课题
在如上述那样，参照图9、图10说明了的环回测试中，在由发送电路延迟时间和接收电路延迟时间的和(tTx+tRx)构成的延迟时间一定的环境下，该延迟时间可一意地决定，系统稳定之后，在CDR电路7′内选择的再生时钟15的相位不会变化。例如，如图10所示，作为再生时钟15，在CDR用多相时钟16中，常选择第7相时钟信号φ7。
因此，在环回测试中，即使把与在CDR电路7′中选择了的时钟信号(再生时钟)同步了的再生数据14与比较元数据17进行比较，实质上也只能进行1条时钟线的接线和一部分电路动作的确认。
即，在对动作不贡献的其他时钟线上发生了断线等故障的场合、一部分电路以外的电路上发生了异常的场合，在环回测试中就不能作为不良来检出，这是其课题。换句话说，不能对时钟的接线及CDR电路内的全电路进行测试，测试所涉及的故障检出范围受到限制(测试性能差)。
用于解决课题的方案
本发明为了解决上述课题，通过追加在环回测试时能选择发送时钟的相位的时钟选择电路，从而在环回测试时，使发送时钟和来自CDR电路的再生时钟的相位关系移动，使得CDR的全部时钟接线和再生用电路的测试成为可能。
本发明的1个方面(侧面)所涉及的通信装置，具备：生成由相位彼此不同的多个时钟信号组成的多相时钟的时钟生成电路；以及输入来自上述时钟生成电路的多相时钟，选择与接收数据同步了的时钟信号，再生数据，把上述选择了的时钟信号作为再生时钟来输出的时钟·数据恢复电路，送回来自发送电路的发送信号，将其输入到接收电路，把来自上述接收电路的接收数据供给到上述时钟·数据恢复电路，把来自上述时钟·数据恢复电路的再生数据与期望值数据进行比较，依此进行环回测试，其中，使得可以从上述时钟生成电路供给到上述时钟·数据恢复电路的上述多相时钟中，基于被给予的时钟选择信号，选择1个相的时钟信号作为发送时钟来供给，可变地设定基于上述发送时钟而规定的、上述发送电路的延迟时间，进行环回测试。
本发明，具备：生成由相位彼此不同的多个时钟信号组成的多相时钟的时钟生成电路；输入来自上述时钟生成电路的多相时钟，选择与被输入了的数据同步了的时钟信号，再生数据的时钟·数据恢复电路；以及把从上述时钟生成电路供给到上述时钟·数据恢复电路的上述多相时钟信号作为输入，在上述多相时钟中，基于被给予了的时钟选择信号来选择、输出1个相的时钟信号的时钟选择电路，设为在环回测试时，由上述时钟选择电路选择了的时钟信号，作为发送时钟，被供给到生成环回测试用的发送数据的电路以及锁存上述生成了的发送数据的电路，上述发送数据由发送电路的输出送回而被输入到接收电路，被供给到上述时钟·数据恢复电路的构成，通过改变上述时钟选择电路所选择的时钟信号，使得从上述发送数据被输出到从上述接收电路作为接收数据被输出为止的延迟时间能可变地自由设定。
在本发明中也可以构成为，上述时钟·数据恢复电路具备输出表示上述多相时钟中的哪个相的时钟信号被选择了的第1选择时钟信号，把上述第1选择时钟信号作为输入的第1计数器电路，上述第1计数器电路在上述第1选择时钟信号表示上述多相时钟中的1个相的时钟信号持续在预定的给定期间被选择的场合，将其检出，把检出结果作为第2选择时钟信号来输出，可判断在上述时钟·数据恢复电路内选择了上述多相时钟中的哪个相的时钟信号作为再生时钟。
在本发明中也可以构成为，上述多相时钟由相位以等间隔分开的第1至第n相的时钟(φ1～φn)组成，上述第1选择时钟信号，与第1至第n相的时钟对应，由n个信号(s1～sn)组成，上述时钟·数据恢复电路在把i设为1～n之间的整数，把第1至第n相的时钟中的第i相的时钟作为再生时钟来选择了的场合，激活上述第1选择时钟信号的第i号信号(si)。
在本发明中也可以构成为，上述第1计数器电路具备分别输入来自上述时钟·数据恢复电路的构成上述第1选择时钟信号的n个信号(s1～sn)的n个计数器，上述n个计数器分别具备进行以下控制的电路：对被输入的时钟信号在构成第1选择时钟信号的n个信号(s1～sn)为激活状态期间进行计数，达到了给定的计数值的话，就输出激活状态的输出信号，在上述n个计数器的n个输出的任意1个激活了的场合，阻断对上述n个计数器的时钟信号的传递。
在本发明中也可以构成为，具备包含以下部分的第2计数器电路：把上述第1计数器电路的上述第1选择时钟信号作为时钟切换信号来输入，输入第1时钟输入信号和第2时钟输入信号，基于上述时钟切换信号来选择、输出任意一个的选择电路；以及具备对上述选择电路的输出进行计数的计数器，上述第2计数器电路的计数输出作为上述时钟选择信号被供给到上述时钟选择电路。
在本发明中也可以构成为，上述第2选择时钟信号与第1选择时钟信号的n个信号(s1～sn)对应，由n个信号(t1～tn)组成，其中的1个作为时钟切换信号被供给到上述第2计数器电路。
发明效果
根据本发明，在具有多相时钟输入的CDR电路的双向通信电路的环回测试中，能高速地测试时钟的接线及CDR电路内的全电路。
根据本发明，在具有多相时钟输入的CDR电路的双向通信电路的环回测试中，能检出时钟选择电路的故障。
根据本发明，在具有多相时钟输入的CDR电路的双向通信电路的环回测试中，能对时钟选择电路的故障检出以相同状态开始测试。
附图说明
图1是表示本发明的第1实施例的构成的图。
图2是表示本发明的第1实施例的动作波形的图。
图3是表示本发明的第2实施例的构成的图。
图4是表示本发明的第2实施例的计数器电路的构成的图。
图5是表示本发明的第2实施例的计数器电路的动作波形的图。
图6是表示本发明的第3实施例的构成的图。
图7是表示本发明的第3实施例的第2计数器电路的构成的图。
图8是表示本发明的第3实施例的第2计数器电路的动作波形的图。
图9是用于说明现有通信装置的环回测试的图。
图10是表示图9的通信装置的环回测试的动作波形的图。
标号说明
1 PLL(模拟PLL)
2 D型触发器
3 发送电路
4 输入输出兼用端子
5 终端电阻
6 接收电路
7，7′CDR电路
8 比较电路
9，9′，9″控制逻辑电路
10 第1发送数据
11 发送时钟
12 第2发送数据
13 接收数据
14 再生数据
15 再生时钟
16 CDR用多相时钟
17 比较元数据(期望值数据)
18 比较结果
19 接收开始信号
20 时钟选择电路
21 时钟选择信号
22 计数器
23 第1选择时钟信号(时钟选择信号)
24 第2选择时钟信号
25 计数器复位信号
26 第2计数器电路
101～106 输入端子
107 时钟输入端子
108 复位输入端子
109 n输入OR电路
110～115 选择器
1 16～121 计数器
122～127 输出端子
201 选择器电路
202 D型触发器
203 计数器(10进制计数器)
204 时钟切换信号
205 第1时钟输入
206 第2时钟输入
207 复位输入
具体实施方式
为更加详细述说上述本发明，以下参照附图来说明。本发明的一实施方式的构成，参照图1，具备把从PLL(1)到CDR电路(7)的CDR用多相时钟(16)作为输入，基于从外部供给了的时钟选择信号(21)，选择、输出CDR用多相时钟信号(16)中的任意1个的时钟选择电路(20)，在环回测试时，时钟选择电路(20)的输出作为发送时钟(11)来使用，发送数据由输入输出兼用端子(4)送回，被输入到接收电路(6)，来自接收电路(6)的数据被输入到CDR电路(7)，由比较电路(8)比较来自CDR电路(7)的再生数据与比较元数据(期望值数据)，从而进行环回所涉及的测试(性能测试)。由时钟选择电路(20)改变发送时钟(11)的相位，从而使得发送电路延迟时间和接收电路延迟时间的和(tTX+tRx)的延迟时间不同，在此基础上进行环回测试。
在本发明的第2实施方式中，参照图3，在上述实施方式的构成之外，还把CDR电路(7)中的时钟的选择结果(选择了CDR用多相时钟(16)中的哪个作为再生时钟(15))作为第1选择时钟信号(23)来输出。在本发明中，还具备把第1选择时钟信号(23)作为输入的计数器电路(22)，检出第1选择时钟信号(23)在一定期间保持预定的逻辑电平(例如HIGH电平)(表示某相的时钟信号在一定期间作为再生时钟被选择)，把检出结果作为第2选择时钟信号(24)输出到控制逻辑电路(9′)。根据这种构成，控制逻辑电路(9′)能判定在CDR电路(7)内CDR用多相时钟(16)中的几号相的时钟信号作为再生时钟(15)被选择了。
在本发明的第3实施方式中，参照图6，具备把计数器电路(22)的第1选择时钟信号(23)作为时钟切换信号(204)来输入，具有第1和第2时钟输入(205，206)的第2计数器电路(26)，把第2计数器电路(26)的时钟输入作为时钟选择信号(21)来使用，根据时钟切换信号(204)来切换第2计数器电路(26)的输出。以下就实施例进行说明。
实施例
图1是表示本发明的第1实施例的构成的图。参照图1，本实施例，与图9的构成同样，具备PLL电路1(模拟PLL)、D型触发器(DFF)2、发送电路3(驱动器)、输入输出兼用端子4、终端电阻5、接收电路6(接收器)、CDR电路7、比较电路8、控制测试的控制逻辑电路9，此外还具备输入从PLL1输出的多相时钟16，用从外部输入的时钟选择信号21来选择多相时钟16(图1中是n相时钟φ1～φn)中的1个作为发送时钟11来输出的时钟选择电路20。
从PLL1到CDR电路7供给相位彼此不同的多个时钟信号16(称为「CDR用多相时钟」)。
多相时钟16中的某相的时钟信号由时钟选择电路20选择，作为发送时钟11被供给到控制逻辑电路9，被供给到发送用的D型触发器2的时钟端子。
控制逻辑电路9输出与由时钟选择电路20选择了的发送时钟11同步了的第1发送数据10，D型触发器2的输出信号作为第2发送数据12被输入到发送电路3。
发送电路3把被输入了的第2发送数据12以某一定的延迟和振幅输出到输入输出兼用端子4。
在环回测试时，输入输出兼用端子4的信号原样被输入到接收电路6，从接收电路6输出的接收数据13被供给到CDR电路7。
CDR电路7检出被输入了的接收数据13的跳变沿，选择从PLL1供给的多相时钟16中的从接收数据13的跳变沿按给定的相位延迟了的时钟信号。该被选择了的时钟信号的跳变沿相当于接收数据的中央部。CDR电路7把选择了的时钟信号作为再生时钟信号15，输出到控制逻辑电路9，并且使接收数据13与选择了的时钟信号同步，将其作为再生数据14输出到控制逻辑电路9。与此同时，CDR电路7把接收开始信号19输出到控制逻辑电路9和比较电路8，通知接收了正常数据。
在本实施例中，CDR电路7把表示哪个时钟作为再生时钟15被选择了的信号作为选择时钟信号23(s1～sn)输出到控制逻辑电路9。选择时钟信号23(s1～sn)，在CDR用多相时钟16(φ1～φn)中的在CDR电路7中作为再生时钟15选择了第i相的时钟信号φi(1≤i≤n)的场合，把选择时钟信号23的si设为HIGH电平，其他则依旧设为LOW电平。
比较电路8对从控制逻辑电路9输出了的比较元数据17和由CDR电路7再生了的再生数据14在紧接接收开始信号19变化之后开始比较，把发送了的数据是否被正确地环回作为比较结果18来检出，输出到控制逻辑电路9。
图2是表示本实施例的动作波形的图。没有特别限制，在图2中，图1的多相时钟16的相数设为8相(φ1～φ8)。比较图2和图10的话，在根据时钟选择信号21，把时钟选择电路20的输出相位从第1相时钟φ1(参照图10)换成第2相时钟φ2(参照图2)的场合，第1发送数据10及第2发送数据12都从第1相时钟φ1按trate/n(其中，trate是1时钟周期，trate/n是时钟间的相位差)延迟相位，因而由CDR电路7选择的再生时钟15从第7相时钟φ7(参照图10)变更到第8相时钟φ8(参照图2)，选择时钟信号23的s8作为HIGH电平被输出。
其次，在使时钟选择电路20的输出相位从第2相时钟φ2变化到第3相时钟φ3的场合，同样，由CDR电路7选择的再生时钟15从第8相时钟φ8转一周，返回到第1相时钟φ1，选择时钟信号23的s1作为HIGH电平被输出。
如上所述，使时钟选择信号21与多相时钟16(φ1～φ8)各自对应，按比特数的量(图2的例子中是8比特)依次变化，使从时钟选择电路20输出的发送时钟11的相位变化，从而对于CDR电路7选择的时钟的全部组合的接线的测试，使电路动作成为可能。
还有，通过监视来自CDR电路7的选择时钟信号23(s1～s8)的切换(HIGH电平的信号从si切换到sj，其中，i≠j，1≤i，j≤n)，还能检出时钟选择电路20内的故障。例如，根据时钟选择信号21，在把发送时钟11从φ1依次切换到φ8的场合，在来自CDR电路7的选择时钟信号23(s1～s8)未切换的场合，就判断为时钟选择电路20有故障。
其次，说明本发明的第2实施例。图3是表示本发明的第2实施例的构成的图。在图3中，对于与图1的要素相同的构成，付以相同参照符号。在本实施例中，还具备输入从CDR电路7输出的选择时钟信号(称为「第1选择时钟信号」)(s1～sn)23的计数器电路22。
在本实施例中，来自CDR电路7的第1选择时钟信号23(s1～sn)，与上述图1的第1实施例同样，表示在CDR电路7的内部，现在CDR用多相时钟16中的哪个相的时钟信号作为再生时钟15被选择。即，在CDR电路7的内部第i相时钟信号φi(其中，1≤i≤n)被选择了的场合，第1选择时钟信号23(s1～sn)中的si设为HIGH电平。在CDR电路7的内部，作为再生时钟被选择了的时钟信号的相位没有变化的场合(φi持续被选择的场合)，si保持为HIGH电平。
计数器电路22由计数器复位信号25复位，对第1选择时钟信号23按一定期间进行计数，使其稳定，将其作为第2选择时钟信号(t1～tn)24来输出。
在上述第1实施例中，在时钟选择电路20出现故障，发送时钟11相位未切换的场合，就进行与图9相同的动作。因此，不能检出CDR电路7的故障。
因而，为了检出时钟选择电路20的故障，需要对从CDR电路7输出的第1选择时钟信号23(s1～sn)进行监视，与发送时钟11的相位的切换对应，确认再生时钟15的相位发生变化的情况。
还有，在由CDR电路7选择了的再生时钟15处于多相时钟16(φ1～φn)中的邻接的相位的时钟的境界附近的场合，第1选择时钟信号23不稳定，交替输出境界前后的值。
对此，在本实施例中，设置计数器电路22，只在第1选择时钟信号23的si(1≤i≤n)的HIGH电平在一定期间以上持续被输出了的场合，把第2选择时钟信号24输出到控制逻辑电路9′。
计数器复位信号25每次由计数器电路22的复位信号使时钟选择信号21变化时被输出。
图4是表示图3所示的计数器电路22的构成的一个例子的图。在图4中，参照标号101至106表示图3的第1选择时钟信号23的输入端子，参照号码122至127表示第2选择时钟信号24的输出端子。参照号码107是时钟输入端子，108是复位输入端子。参照号码110至115是选择向后段传递时钟还是阻断时钟的选择器。计数器116～121分别由在输入端子101～106的HIGH电平持续了一定期间以上的场合，在输入端子101～106的HIGH电平期间的时钟的计数值一定的场合，从输出端子122向127输出HIGH电平的计数器电路组成。
第1至第n输出端子122～127与n输入OR电路109的第1至第n输入分别连接，n输入OR电路109的输出与第1至第n选择器110～115的控制端子连接。第1至第n计数器电路116～121的任意1个输出HIGH电平的话，n输入OR电路109的输出就成为HIGH电平，第1至第n选择器110～115都从时钟输入(clk)切换到GND电位(LOW固定)而输出，从而阻断向第1至第n计数器电路116～121的时钟输入，保持输出的状态。
图5是表示图4的计数器116～121的动作波形的一个例子的图。测试开始时由来自复位输入端子108的复位信号来复位，此后，第1选择时钟信号s2及s3被交替选择，假定s3保持一定期间以上HIGH电平的话，就使t3变为HIGH，停止计数动作。
其次，说明本发明的第3实施例。图6是表示本发明的第3实施例的构成的图。参照图6，本发明的第3实施例，与图3的第2实施例相比，还具备第2计数器电路26。此第2计数器电路26从控制逻辑电路9″输入2种时钟信号205、206(tclk1，tclk2)，把来自计数器电路22的第2选择时钟信号24中的1个信号t1作为时钟的切换信号204来输入。
第2计数器电路26的输出作为时钟选择信号21输出到时钟选择电路20。即，在本实施例中，由第2计数器电路26生成时钟选择信号21，不要时钟选择信号21的输入用外部端子等。并且，基于时钟选择信号21在时钟选择电路20所涉及的时钟切换前后，作为发送时钟，从多相时钟16选择的时钟信号的相位被控制成例如相邻的。
复位信号输入207，从控制逻辑电路9″，在测试初期时为了把第2计数器电路26复位而被输入。
图7是表示图6的第2计数器电路26的构成的一个例子的图。参照图7，第2计数器电路26具备选择器电路201、D型触发器202和10进制计数器203。选择器电路201切换第1及第2时钟输入信号(tclk1，tclk2)。D型触发器202把第1时钟输入信号(tclk1)输入到时钟输入端子，把时钟切换信号204(t1)输入到数据端子，来自其输出端子Q的输出信号作为选择控制信号被供给到选择器电路201。
10进制计数器203把选择器电路201的输出作为输入，计数输出(C1～Cn)作为时钟选择信号21被供给到时钟选择电路20。
图8是表示图7的第2计数器电路26的动作波形的图。参照图8，首先，控制逻辑电路9″使第2时钟输入信号tclk2停止，向第2计数器电路26供给第1时钟输入信号tclk1。按照tclk1的计数，10进制计数器203输出计数结果。在时钟切换信号t1为LOW电平期间，选择器电路201选择第1时钟输入tclk1，向10进制计数器203供给，作为计数输出的时钟选择信号21的C1、C2、C3、C4依次成为HIGH电平。
此处，在CDR电路7中，选择第1相时钟信号φ1作为再生时钟15，第1选择时钟信号23的s1成为HIGH电平，从第1计数器电路22输出的第2选择时钟信号24(t1～tn)的t1成为HIGH电平的话，被输入到第2计数器电路26的时钟切换信号t1就成为HIGH电平，与第1时钟输入tclk1同步，D型触发器202的输出也成为HIGH电平。因此选择器电路201切换为第2时钟输入tclk2而输出。此时，第2时钟输入tclk2是LOW电平固定。因此，在第2计数器电路26中，向10进制计数器203的时钟输入被停止。
在时钟切换信号t1为HIGH电平的期间，第2时钟输入tclk2设为LOW固定，时钟选择信号21(C1～Cn)中的C4依旧保持为HIGH电平。此时，时钟选择电路20选择第4相时钟φ4。还有，CDR电路7设为选择了第1相的时钟φ1作为再生时钟15的状态。
接着，使得第2选择时钟信号24的t1从HIGH电平变为LOW电平(时钟切换信号t1成为LOW电平)。接收它后，D型触发器202的输出再次成为LOW电平，选择器电路201选择第1时钟tclk1。10进制计数器203接收来自选择器电路201的时钟(第1时钟tclk1)，对其进行计数。即，时钟选择信号21响应来自选择器电路201的时钟(tclk1)的上升而顺序增加。即，如图8所示，时钟切换信号t1成为LOW电平之后，时钟选择信号21(C1～Cn)从作为C4下面的相的C5依次被设定为HIGH电平。另外，当然，只要是基于时钟切换信号204(t1)，进行如上述那样的控制动作的构成，不限于选择第1、第2时钟输入(tclk1，tclk2)的一方的构成，而是也可以是其他任意的构成。
在图3所示的上述第2实施例中，由时钟选择信号21所对的CDR电路7选择的再生时钟15依赖于发送电路延迟时间(tTx)及接收电路延迟时间(tRx)，不能一意地决定。因此，在测试时需要预先求得时钟选择信号21所对的第2选择时钟信号24的状态。即，在基于时钟选择信号21，通过时钟选择电路20，多相时钟16中的某相的时钟信号作为发送时钟11被选择了的场合，需要根据测量等，预先求得第2选择时钟信号24(t1～tn)中的哪个为HIGH电平。
另一方面，在本发明的第3实施例中，如上述那样，例如作为发送时钟11，选择了多相时钟16的第4相时钟φ4时，由CDR电路选择第1相时钟φ1作为再生时钟15，这由第2计数器电路26来管理。
在本发明的第3实施例中，在判定CDR电路7中的再生时钟15的选择结果之前，按由时钟选择电路20选择的时钟信号的相位的量，进行时钟输入，从而必定能从相同状态开始测试。
根据上述各实施例，在环回测试手法中，能高速地测试时钟的接线及CDR内的全电路。还有，也能检出时钟选择电路的故障。
再有，根据本发明的第3实施例，对时钟选择电路的故障检出必定能以相同状态开始测试。
另外，在上述实施例中，示出了1个通道构成(输入输出兼用端子4是1个)，当然，本发明不限于这种构成，具备多个输入输出兼用端子，对应多个输入输出兼用端子4而具备多个发送电路和接收电路对的多通道构成也能适用。
还有，在上述实施例中，示出了发送电路3的输出和接收电路6的输入与输入输出兼用端子4共连的例子(I/O Common)，当然，本发明不限于这种构成，而是也可以分别具备与发送电路3的输出连接的输出端子和与接收电路6的输入连接的输入端子(I/O Separate)，在测试时，用测试器等或夹具等使这些端子电连接而进行环回测试。
以上就上述实施例说明了本发明，当然，本发明不限于上述实施例的构成，而是还包括在本发明的范围内本领域技术人员能做的各种变形、修正。
Claims (8)
1.一种通信装置，具备：
生成由相位彼此不同的多个时钟信号组成的多相时钟的时钟生成电路；以及
输入来自上述时钟生成电路的多相时钟，选择与接收数据同步了的时钟信号，再生数据，把上述选择了的时钟信号作为再生时钟来输出的时钟·数据恢复电路，
送回来自发送电路的发送信号，将其输入到接收电路，把来自上述接收电路的接收数据供给到上述时钟·数据恢复电路，把来自上述时钟·数据恢复电路的再生数据与期望值数据进行比较，依此进行环回测试，
其特征在于
具备在从上述时钟生成电路供给到上述时钟·数据恢复电路的上述多相时钟中，基于被给予了的时钟选择信号，选择1个相的时钟信号作为发送时钟来供给的电路，
能够可变地设定基于上述发送时钟而规定的、上述发送电路的延迟时间，进行环回测试。
2.一种通信装置，其特征在于，具备：
生成由相位彼此不同的多个时钟信号组成的多相时钟的时钟生成电路；
发送电路；
接收电路；
输入来自上述时钟生成电路的多相时钟，选择与被输入了的数据同步了的时钟信号，再生数据的时钟·数据恢复电路；以及
把从上述时钟生成电路供给到上述时钟·数据恢复电路的上述多相时钟信号作为输入，在上述多相时钟中，基于被给予了的时钟选择信号来选择、输出1个相的时钟信号的时钟选择电路，
设为在环回测试时，由上述时钟选择电路选择了的时钟信号，作为发送时钟，被供给到生成环回测试用的发送数据的电路以及锁存上述生成了的发送数据的电路，上述发送数据由上述发送电路的输出端送回而被输入到上述接收电路，从上述接收电路被供给到上述时钟·数据恢复电路的构成，通过改变上述时钟选择电路所选择的时钟信号，使得从上述发送数据被输出，到从上述接收电路作为接收数据被输出为止的延迟时间能可变地自由设定。
3.根据权利要求1所述的通信装置，其特征在于，
上述时钟·数据恢复电路具备
输出表示上述多相时钟中的哪个相的时钟信号被选择了的第1选择时钟信号，
把上述第1选择时钟信号作为输入的第1计数器电路，
上述第1计数器电路在上述第1选择时钟信号表示上述多相时钟中的1个相的时钟信号持续在预定的给定期间被选择的场合，将其检出，把检出结果作为第2选择时钟信号来输出，
可判断在上述时钟·数据恢复电路内选择了上述多相时钟中的哪个相的时钟信号作为再生时钟。
4.根据权利要求3所述的通信装置，其特征在于，
上述多相时钟由相位以等间隔分开的第1至第n相的时钟(φ1～φn)组成，
上述第1选择时钟信号，与第1至第n相的时钟对应，由n个信号(s1～sn)组成，
上述时钟·数据恢复电路在把i设为1～n之间的整数，把上述多相时钟的第1至第n相的时钟中的第i相的时钟信号作为上述再生时钟来选择了的场合，与上述第i相的时钟信号对应，激活上述第1选择时钟信号的第i信号(si)。
5.根据权利要求3所述的通信装置，其特征在于，
上述第1计数器电路具备分别输入来自上述时钟·数据恢复电路的构成上述第1选择时钟信号的n个信号(s1～sn)的n个计数器，
上述n个计数器分别具备进行以下控制的电路：
对被输入的时钟信号在构成上述第1选择时钟信号的n个信号(s1～sn)为激活状态期间进行计数，达到了给定的计数值的话，就输出激活状态的输出信号，
在上述n个计数器的n个输出中的任意1个激活了的场合，阻断对上述n个计数器的时钟信号的传递。
6.根据权利要求3所述的通信装置，其特征在于，
具备包含以下部分的第2计数器电路：
把上述第1计数器电路的上述第1选择时钟信号作为时钟切换信号来输入，基于上述时钟切换信号来选择、输出第1及第2时钟输入信号中的任意一个的选择电路；以及
对上述选择电路的输出进行计数的计数器，
上述第2计数器电路的计数输出作为上述时钟选择信号被供给到上述时钟选择电路。
7.根据权利要求6所述的通信装置，其特征在于，上述计数器在上述时钟切换信号为第1逻辑电平时，来自上述选择电路的时钟输入被停止的话，就停止计数动作，在上述时钟切换信号为第2逻辑电平时，基于来自上述选择电路的时钟输入进行计数动作。
8.根据权利要求3所述的通信装置，其特征在于，上述第2选择时钟信号，与第1选择时钟信号的n个信号(s1～sn)对应，由n个信号(t1～tn)组成，其中的1个作为时钟切换信号被供给到上述第2计数器电路。
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