DE10132241A1

DE10132241A1 - Verfahren und Vorrichtung zum Testen von Halbleiterbauelementen

Info

Publication number: DE10132241A1
Application number: DE10132241A
Authority: DE
Inventors: Takahiro Housako
Original assignee: Advantest Corp
Current assignee: Advantest Corp
Priority date: 2000-07-06
Filing date: 2001-07-04
Publication date: 2002-04-11
Anticipated expiration: 2021-07-05
Also published as: US20020003433A1; JP4782271B2; KR100413509B1; JP2002025294A; TW519569B; US6865698B2; DE10132241B4; KR20020005456A

Abstract

Bei einem Halbleiterbauelement, das Ausgabedaten und ein mit ihnen synchronisiertes Referenztaktsignal zur Verwendung der Weiterleitung der Daten an eine andere Vorrichtung ausgibt, werden die Zeitlage der Erzeugung des Referenztaktsignals und die Zeitlage der Erzeugung der Daten durch Zeitlagekomparatoren (11A) und (11B) mit einem ersten bzw. einem zweiten Strobo-Impuls verglichen, und die Logikwerte des zweiten Zeitlagevergleichsergebnisses werden durch Logikkomparatoren (12A) bzw. (12B) mit einem ersten bzw. einem zweiten Erwartungswert verglichen. Ein Logikbedingungsermittler (13) ermittelt, ob die Kombination der Logikvergleichsergebnisse eine vorbestimmte Bedingung erfüllt. Wenn die vorbestimmte Bedingung erfüllt ist, stellt der Ermittler (13) fest, daß die Phasendifferenz zwischen dem Referenztaktsignal und den Daten größer als ein vorbestimmter Wert ist, oder daß die Dauer der Datenlänge länger als eine vorbestimmte Zeitspanne ist.

Description

HINTERGRUND DER ERFINDUNG

Die vorliegende Erfindung betrifft ein Verfahren und eine Vorrichtung zum Testen von Halbleiter bauelementen, die ein Referenztaktsignal und mit ihm synchronisierte Daten ausgeben.

Unter einer großen Vielzahl von Halbleiterbauelementen gibt es Speicher derjenigen Art, die zusammen mit einem eingegebenen Taktsignal Daten einlesen, die an einen Anschluß angelegt werden, und die ein Referenztaktsignal sowie mit diesem synchronisierte Daten ausgeben. Beispielsweise nimmt ein DDSRDRAM (Double Data Rate Sychnronous Dynamic Random Access Memory) Adressendaten auf, die zusammen mit einem eingegebenen Taktsignal geliefert werden, erzeugt dann ein Referenztaktsignal, das durch eine DLL (Delayed Locked Loop) mit dem eingegebenen Taktsignal synchronisiert ist, und gibt von spezifizierten Adressen ausgelesene Daten in Synchronisation mit und zusammen mit dem Referenztaktsignal aus, wodurch auf einfache Weise Daten durch Verwendung der Zeitlage des Referenztaktsignals an andere Vorrichtungen weitergeleitet werden können.

Fig. 13 zeigt, wie diese Art von Speichervorrichtung ausgelesen wird. In Fig. 13A bezeichnen die Bezugszeichen DA, DB, DC, . . . Elemente von Daten, die aus der Speichervorrichtung ausgegeben werden (über einen bestimmten Pin ausgegebene Daten). Die Bezugszeichen TD1, TD2, . . . bezeichnen Testzyklen. In Fig. 13B bezeichnet das Bezugszeichen DQS ein Referenztaktsignal, das aus der Speichervorrichtung ausgegeben wird. Die Datenelemente DA, DB, DC, . . . (von denen ein gegebenes nachstehend durch DQ typisiert wird) werden in Synchronisation mit dem Referenztaktsignal DQS aus der Speichervorrichtung ausgegeben. Das Referenztaktsignal DQS wird als Sync-Signal (ein Daten-Strobe-Signal) zum Weiterleiten der Daten DA, DB, DC, . . . an eine andere Vorrichtung verwendet, wenn die Speichervorrichtung in Betrieb ist.

Das Testen dieser Arten von Speichervorrichtung umfaßt die Testgröße des Messens der Zeitdifferenzen oder -intervalle (Phasendifferenzen) dl1, dl2, dl3, . . . zwischen den vorderen oder hinteren Flanken (den vorderen Flanken in diesem Beispiel) jeweiliger Referenztaktsignale DQS und den Punkten der Änderung von Daten. Je kleiner beispielsweise die Zeitdifferenzen, desto schneller die Antwort und demzufolge desto höher das Niveau der Leistungscharakteristik. Somit müssen die obigen Zeitdifferenzen kleiner als ein vorbestimmter Wert Tdq sein. Des weiteren müssen die Zeitintervalle dJ1 und dJ2 zwischen der vorderen Flanke des Referenztaktsignals DQS und der hinteren Flanke der Daten DQ länger als zumindest ein vorbestimmter Wert Tdr sein; dies ist ein Erfordernis für eine Speichervorrichtung, die hinsichtlich des Haltevermögens von Daten hochwertig ist. Die Qualität der im Test befindlichen Speichervorrichtung hängt von diesen Zeitdauern ab.

Im Betrieb wird ein externes Taktsignal an die Speichervorrichtung angelegt, die wiederum das Referenztaktsignal DQS auf der Basis des Taktsignals erzeugt und die Daten DQ in Synchronisa tion mit dem Referenztaktsignal DQS ausgibt. Demzufolge wird auch beim Testen der Speicher vorrichtung durch einen Tester ein Taktsignal von der Testerseite an die im Test befindliche Speichervorrichtung angelegt, die das Referenztaktsignal DQS auf der Basis des Taktsignals erzeugt und die Daten DQ sowie das Referenztaktsignal DQS ausgibt, das zum Weiterleiten der Daten an eine andere Vorrichtung verwendet wird. Da der Punkt der Änderung der Daten DQ bezüglich der Zeitlage der vorderen oder hinteren Flanke des Referenztaktsignals DQS definiert ist, mißt und evaluiert der Test der Speichervorrichtung die Zeitintervalle dl1, dl2, dl3, . . . oder dJ1, dJ2, dJ3, . . . zwischen der Zeitlage der vorderen oder hinteren Flanke des Referenztaktsig nals DQS und den Punkten der Änderung der Datenelemente DA, DB, DC.

Wie oben beschrieben, wird, da das Referenztaktsignal von dem Halbleiterbauelement in ihm erzeugt wird, die Zeitlage von dessen Erzeugung stark durch die Temperatur des Bauelements beeinflußt; beispielsweise sind, wie in Fig. 14 dargestellt, Referenztaktsignale DQS1, DQS2, DQS3, . . . aus einzelnen im Test befindlichen Halbleiterbauelementen A, B, C, . . . gegeneinander phasenversetzt. Des weiteren wird im Fall von Speichervorrichtungen eine derartige Phasendiffe renz nicht nur durch eine Temperaturvariation von Vorrichtung zu Vorrichtung verursacht, sondern auch durch den Unterschied in der Speicheradresse, auf die in der jeweiligen Speicher vorrichtung zugegriffen wird, und durch sogenannten Jitter J in der Anstiegs- und Abfallszeitlage der einzelnen Referenztaktsignale, der durch eine Erhöhung der Vorrichtungstemperatur aufgrund einer verlängerten Betriebsperiode hervorgerufen wird, wie durch gestrichelte Linien angegeben.

Demzufolge ist es, um die Zeitintervalle dl1, dl2, dl3, . . . oder dJ1, dJ2, dJ3, . . . zwischen der Zeitlage der vorderen oder hinteren Flanke des Referenztaktsignals DQS und den Punkten der Änderung der Daten DA, DB, DC, . . . zu messen, erforderlich, als bekannten Wert die Zeitlage der vorderen oder hinteren Flanke des Referenztaktsignals DQS zu liefern, das aus den einzelnen Halbleiterbauelementen ausgegeben wird.

Die Zeitlage der Erzeugung des Referenztaktsignals DQS könnte als bekannter Wert gewonnen werden durch: Anlegen aller Testmuster (über alle Testzyklen) nacheinander an jedes DUT; Messen der Zeitlage der Erzeugung des Referenztaktsignals DOS, das zum Zeitpunkt des Auslesens der einzelnen Testmuster erzeugt wird; Speichern der gemessenen Werte in einem Speicher oder ähnlichem; und Ausführen des tatsächlichen Tests nach dem Gewinnen von Daten über die Zeitlage der Erzeugung des Referenztaktsignafs DQS über alle Testzyklen. D. h., die Zeitlage der Erzeugung des Referenztaktsignals DQS und der Punkt der Änderung der ausgegebe nen Daten werden unter Bezug auf den Betriebstakt gemessen, der den Testzyklus des Testers bestimmt.

Beim tatsächlichen Test wird die in dem Speicher vorgespeicherte Zeitlage der Erzeugung des Referenztaktsignals DQS für jeden Testzyklus aus ihm ausgelesen, und die Zeitdifferenz (die Phasendifferenz bezüglich des Testzyklus) von der ausgelesenen Zeitlage der Erzeugung des Reierenztaktsignals DQ5 bis zur Zeitlage der vorderen oder hinteren Flanke der einzelnen Datenelemente wird gemessen. Beim Testen der Zeitlage der vorderen Flanke der Daten DQ wird die Zeitlage als "gut" oder "schlecht" in Abhängigkeit davon beurteilt, ob die Phasendifferenz kleiner als der vorbestimmte Wert Tdq ist oder nicht. Beim Testen der hinteren Flanke der Daten DQ ist es nur erforderlich zu ermitteln, ob die Phasendifferenz zwischen der Zeitlage der Erzeugung des Referenztaktsignals DQS und der Zeitlage der hinteren Flanke der Daten DG größer als der vorbestimmte Wert Tdr ist.

Im Fall des Ausführens des tatsächlichen Tests nach dem Gewinnen der Zeitlage der Erzeugung des Referenztaktsignals DQS für alle Testzyklen gemäß obiger Beschreibung ist die Zeit für den Test im wesentlichen zweimal länger als gewöhnlich.

Des weiteren garantiert, da die Zeitlage der Erzeugung des Referenztaktsignals DQS zufälligen Jitter J gemäß Darstellung in Fig. 14 enthält, das Vor-Messen der Zeitlage der Erzeugung über alle Testzyklen keine Wiederholbarkeit und damit Zuverlässigkeit der gemessenen Werte. Daher weist der solche gemessenen Werte verwendende Test unweigerlich eine geringe Genauigkeit und demzufolge Zuverlässigkeit auf.

ZUSAMMENFASSUNG DER ERFINDUNG

Es ist daher eine Aufgabe der vorliegenden Erfindung, ein Halbleiterbauelement-Testverfahren zu schaffen, das ein Echtzeittesten ab dem Beginn und somit eine Reduzierung der Testzeit ermöglicht und die Zuverlässigkeit von Testschlußfolgerungen beim Test eines Halbleiterbauele ments von dem Typ sicherstellt, der das von dem Bauelement selbst erzeugte Referenztaktsignal verwendet, um zu ermitteln, ob die Phase jedes Datenelements innerhalb des Bereichs einer vorbestimmten Phasendifferenz liegt.

Gemäß einem Aspekt der Erfindung wird ein Verfahren zum Testen eines Halbleiterbauelements geschaffen, das Daten und ein mit ihnen synchronisiertes Referenztaktsignal ausgibt, zur Verwendung des Weiterleitens der ausgegebenen Daten an eine andere Einrichtung, wobei das Verfahren folgende Schritte umfaßt:

a) Wiederholen von Operationen des Vergleichens des Logikwerts des Referenztaktsignals und der Daten mit einem ersten bzw. einem zweiten Erwartungswert bei der Zeitlage eines ersten bzw. eines zweiten Strobe-Impulses sowie des Ausgebens eines ersten und eines zweiten Vergleichsergebnisses unter Verschiebung der Zeitlage des ersten bzw. des zweiten Strobe- Impulses jedes Mal um den gleichen Zeitabstand; und
b) bei jedem Vergleich bei der Zeitlage des ersten und des zweiten Strobe-Impulses: Ermitteln, ob eine Logikkombination des ersten und des zweiten Vergleichsergebnisses eine vorbestimmte Logikbedingung erfüllt, und auf der Basis des Ergebnisses der Ermittlung: Feststellen, ob die Zeitlage der Daten in einer vorbestimmten Phasenbeziehung zur Zeitlage des Referenztaktsignals steht.

Gemäß einem anderen Aspekt der vorliegenden Erfindung wird ein Halbleiterbauelement-Tester geschaffen, der umfaßt:
einen ersten Zeitlagekomparator zum Vergleichen der Zeitlage eines aus einem Takt signalausgangsanschluß eines im Test befindlichen Bauelements ausgegebenen Referenztaktsig nals mit der Zeitlage der Erzeugung eines ersten Strobe-Impulses;
einen zweiten Zeitlagekomparator zum Vergleichen der Zeitlage der aus den einzelnen Ausgangsanschlüssen des im Test befindlichen Bauelements ausgegebenen einzelnen Datenele mente mit der Zeitlage der Erzeugung eines zweiten Strobe-Impulses;
einen ersten Logikkomparator zum Vergleichen des Ergebnisses des Zeitlagevergleichs durch den ersten Zeitlagekomparator mit einem vorbestimmten ersten Erwartungswert;
einen zweiten Logikkomparator zum Vergleichen des Ergebnisses jedes Zeitlagever gleichs durch den zweiten Zeitlage komparator mit einem vorbestimmten zweiten Erwartungswert; und
einen Logikbedingungsermittler zum Ermitteln, ob eine Kombination der Logikvergleichs ergebnisse durch den ersten und den zweiten Logikkomparator eine vorbestimmte Logikbedin gung erfüllt.

Wie oben ausgeführt, erfassen das Verfahren und der Tester zum Testen eines Halbleiterbauele ments, daß eine Kombination der Ergebnisse der Ermittlung für das Referenztaktsignal und für die einzelnen Datenelemente eine vorbestimmte Logikbedingung erfüllt, wodurch festgestellt wird, daß die Zeitlage der Erzeugung der Daten nicht hinter der Zeitlage der Erfassung des Referenz taktsignals um mehr als einen vorbestimmten Wert hinterherhinkt. Alternativ wird ermittelt, oh die Dauer des Referenztaktsignals ab dessen Referenzflanke bis zur hinteren Flanke der Daten länger als eine vorbestimmte Zeitspanne ist.

Durch Einstellen der Phase des Strobe-Impulses für den Vergleich mit der Zeitlage der Erzeugung der Daten auf eine Phase, die um eine vorbestimmte Zeitspanne bezüglich der Phase des Strobe- Impulses für den Vergleich mit der Zeitlage der Erzeugung des Referenztaktsignals verzögert ist, ist es möglich zu ermitteln, daß, wenn eine Kombination der Ergebnisse der Ermittlung für das Referenztaktsignal und für die einzelnen Datenelemente eine vorbestimmte Logikbedingung erfüllt, die Zeitlage der Erzeugung der Daten nicht hinter der verzögerten Phase herhinkt oder die Dauer der Daten länger als eine vorbestimmte Zeitspanne ist.

Somit schafft die vorliegende Erfindung ein Verfahren und ein Gerät zum Testen von Halbleiter bauelementen, die es ermöglichen, daß Halbleiterbauelemente der vorgenannten Art in kurzer Zeit und mit hoher Zuverlässigkeit durch einen relativ einfachen Aufbau getestet werden können, bei dem nur der Logikbedingungsermittler in der den einzelnen Logikkomparatoren eines herkömmli chen Halbleiterbauelement-Testers folgenden Stufe vorgesehen ist.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

Fig. 1 ist ein Blockschaltbild zur Erläuterung einer Ausführungsform des Halbleiterbauelement- Testers gemäß der vorliegenden Erfindung;

Fig. 2 ist ein Blockschaltbild zur Erläuterung eines Pegelkomparators und eines Zeitlagekomparators zur Verwendung bei der vorliegenden Erfindung;

Fig. 3 ist ein Zeitlagediagramm zur Erläuterung des Betriebs des in Fig. 2 dargestellten Zeitlagekomparators;

Fig. 4 ist ein Zeitlagediagramm zur Erläuterung der Beziehung zwischen dem Referenztaktsignal aus dem im Test befindlichen Halbleiterbauelement und Daten;

Fig. 5A ist ein Zeitlagediagramm zur Erläuterung, wie die Zeitlage der vorderen Flanke von Daten mit Ta = Tdq zu testen ist;

Fig. 5B ist eine Tabelle, die die Ergebnisse eines Logikvergleichs durch das Testschema von Fig. 5A in zeitlicher Abfolge zeigt;

Fig. 6A ist ein Zeitlagediagramm zur Erläuterung, wie die Zeitlage der vorderen Flanke von Daten mit Ta < Tdq zu testen ist;

Fig. 6B ist eine Tabelle, die die Ergebnisse eines Logikvergleichs durch das Testschema von Fig. 6A in zeitlicher Abfolge zeigt;

Fig. 7A ist ein Zeitlagediagramm zur Erläuterung, wie die Zeitlage der vorderen Flanke von Daten mit Ta < Tdq zu testen ist;

Fig. 7B ist eine Tabelle, die die Ergebnisse eines Logikvergleichs durch das Testschema von Fig. 7A in zeitlicher Abfolge zeigt;

Fig. 8A ist ein Zeitlagediagramm zur Erläuterung, wie die Zeitlage der hinteren Flanke von Daten mit Tb = Tdq zu testen ist;

Fig. 8B ist eine Tabelle, die die Ergebnisse eines Logikvergleichs durch das Testschema von Fig. 8A in zeitlicher Abfolge zeigt;

Fig. 9A ist ein Zeitlagediagramm zur Erläuterung, wie die Zeitlage der hinteren Flanke von Daten mit Tb < Tdq zu testen ist;

Fig. 9B ist eine Tabelle, die die Ergebnisse eines Logikvergleichs durch das Testschema von Fig. 9A in zeitlicher Abfolge zeigt;

Fig. 10A ist ein Zeitlagediagramm zur Erläuterung, wie die Zeitlage der hinteren Flanke von Daten mit Tb < Tdq zu testen ist;

Fig. 10B ist eine Tabelle, die die Ergebnisse eines Logikvergleichs durch das Testschema von Fig. 10A in zeitlicher Abfolge zeigt;

Fig. 11A ist eine Wahrheitstabelle zur Erläuterung des Betriebs eines Logikbedingungsermittlers auf der Basis der Ergebnisse des Vergleichs mit der vorderen Flanke von Daten;

Fig. 11B ist eine Wahrheitstabelle zur Erläuterung des Betriebs eines Logikbedingungsermittlers auf der Basis der Ergebnisse des Vergleichs mit der hinteren Flanke von Daten;

Fig. 12 ist ein Blockschaltbild zur Erläuterung eines Beispiels einer konkreten Konfiguration des Logikbedingungsermittlers, der den Hauptteil der vorliegenden Erfindung bildet;

Fig. 13 ist ein Zeitlagediagramm zur Erläuterung des durch die vorliegende Erfindung zu lösenden Problems; und

Fig. 14 ist ein Zeitlagediagramm zur Erläuterung von Jitter bei Ausgabedaten des im Test befindlichen Halbleiterbauelements.

AUSFÜHRLICHE BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN

Fig. 1 stellt in Blockform eine Ausführungsform des erfindungsgemäßen Halbleiterbauelement- Testers zum Testen eines Halbleiterbauelements dar, das das Referenztaktsignal DQS erzeugt.

In Fig. 1 bezeichnet das Bezugszeichen DUT ein im Test befindliches Halbleiterbauelement. Eine Testerhaupteinheit 14 liefert an das DUT ein Taktsignal CLK und Daten (Daten, Adressen), die mit ihm synchronisiert sind. Das DUT weist einen Ausgangsanschluß TD auf, aus dem die Daten DQ ausgegeben werden, und einen Ausgangsanschluß TQS, aus dem das Referenztaktsignal DQS ausgegeben wird. An den Taktausgangsanschluß TQS ist eine Reihenschaltung aus einem Pegelkomparator 10A, einem ersten Zeitlagekomparator 11A und einem zweiten Logikkomparator 12B angeschlossen.

In ähnlicher Weise ist an den Datenausgangsanschluß TD eine Reihenschaltung aus einem Pegelkomparator 10B, einem Zeitlagekomparator 11B und einem zweiten Logikkomparator 12B angeschlossen. Das DUT ist mit nur einem Datenausgangsanschluß TD gezeigt, in der Praxis weist es jedoch etwa 16 Ausgabeanschlüsse TD auf. Daher sind jeweils ein Pegelkomparator, ein Zeitlagekomparator und ein Logikkomparator in Reihe an jeden der Datenausgangsanschlüsse TD angeschlossen. Die Reihenschaltung kann gleich sein wie die bei dem herkömmlichen Halbleiter bauelement-Tester verwendete.

Das Charakteristikum des Aufbaus der vorliegenden Erfindung liegt im Vorsehen eines Logikbe dingungsermittlers 13, der ermittelt, ob eine Logikkombination der Ergebnisse PA1 und PA2 des Vergleichs des Referenztaktsignals DQS und den einzelnen Datenelementen DQ mit entsprechen den Erwartungswerten, die von dem ersten und dem zweiten Logikkomparator 12A bzw. 128 geliefert werden, eine vorbestimmte Logikbedingung erfüllen.

Zuerst wird unter Bezug auf Fig. 2 eine Beschreibung der Funktionsweise des ersten und des zweiten Zeitlage komparators 11A bzw. 12A angegeben. Da der Pegelkomparator 10B, der zweite Zeitlagekomparator 11 B und der zweite Logikkomparator 12B den gleichen Aufbau aufweisen, wie der Pegelkomparator 10A, der erste Zeitlagekomparator 11A bzw. der erste Logikkomparator 12A, sind sie in Fig. 2 nicht gezeigt.

Der Pegelkomparator 10A umfaßt ein Paar Spannungskomparatoren CP1 und CP2. Ein nicht invertierender Eingangsanschluß des Spannungskomparators CP1 und ein invertierender Ein gangssanschluß des Spannungskomparators CP2 sind verbunden, und das Referenztaktsignal DQS aus dem DUT wird an den Anschlußpunkt geliefert. Eine H-Logikreferenzspannung VOH wird an einen invertierenden Eingangsanschluß des Spannungskomparators CP1 angelegt, und eine L-Logikreferenzspannung VOL wird an einen nicht-invertierenden Eingangsanschluß des Spannungskomparators CP2 angelegt. Von dem Paar Spannungskomparatoren CP1 und CP2 wird ermittelt, ob der Logikwert des Referenztaktsignals DQS (vgl. Fig. 8) aus dem DUT normale Spannungsbedingungen erfüllt. Der Spannungskomparator CP1 ermittelt, ob die H-Logik Spannung des Referenztaktsignals DQS oberhalb des Referenzspannungswerts VOH liegt. Der Spannungskomparator CP2 ermittelt, ob die L-Logik-Spannung des Referenztaktsignals DQS unterhalb des Referenzspannungswerts VOL liegt.

Die Ermittlungsergebnisse der Spannungskomparatoren CP1 und CP2 werden an den Zeitlage komparator 11A geliefert, aus dem die Zustände der Ausgangssignale aus den Spannungskompa ratoren CP1 und CP2 mit der Zeitlage des Anlegens eines Strobe-Impulses STB1 aus der Testerhaupteinheit 14 (vgl. Fig. 1) ausgelesen werden. Daher werden dann, wenn das Referenz taktsignal DQS höher als die Referenzspannung VOH ist, Ausgangssignale "1" und "0" aus den Spannungskomparatoren CP1 bzw. CP2 aus dem Zeitlagekomparator 11A geliefert. Wenn das Referenztaktsignal DQS niedriger als die Referenzspannung VOL ist, dann werden Ausgangssig nale "0" und "1 " aus den Spannungskomparatoren CP1 bzw. CP2 aus dem Zeitlagekomparator 11A geliefert. Wenn das Referenztaktsignal DQS zwischen den Referenzspannungen VOH und VOL liegt, werden "0" und "0" ausgegeben. Die zwei Ausgangssignale aus dem Zeitlagekompa rator 11A, der die Logikausgangssignale aus den Spannungskomparatoren CP1 und CP2 eingelesen hat, werden nachstehend durch "10", "01" oder "00" repräsentiert.

Der Logikkomparator 12A führt einen Vergleich zwischen dem vom Zeitlagekomparator 11A zum Zeitpunkt des Strobe-Impulses STB1 ausgelesenen Ergebnis und einem für jeden Testzyklus vorbestimmten Erwartungswert EXV1 (logisch H = "10" im Beispiel von Fig. 1) aus und trifft eine Gut/Schlecht-Entscheidung, was ein Gut/Schlecht-Ausgangssignal PA1 liefert.

Wenn der Erwartungswert EXV1 logisch H = "10" ist, liefert der Logikkomparator 12A das Gut- oder Schlecht-Ergebnis abhängig davon, ob die Logikwerte aus den Spannungskomparatoren CP1 und CP2 "10" oder aber "00" oder "01" sind. Wenn der Erwartungswert EXV1 logisch L = "01" ist, liefert der Logikkomparator 12A das Gut- oder Schlecht-Ergebnis abhängig davon, ob die Logikwerte aus den Spannungskomparatoren CP1 und CP2 "01" oder aber "00" oder "10" sind. Der Logikkomparator 12A gibt beispielsweise PA1 = "0", was das Gut-Ergebnis bezeichnet, und PA1 = "1", was das Schlecht-Ergebnis bezeichnet, aus. Der Aufbau und die Funktionsweisen des zweiten Pegelkomparators 10B, des zweiten Zeitlagekomparators 11B und des zweiten Logikkomparators 12B für die Datenelemente DQ sind gleich wie der oben beschriebene Aufbau und die Funktionsweisen des ersten Pegelkomparators 10A, des ersten Zeitlagekomparators 11A bzw. des ersten Logikkomparators 12A. Für die Ausgangsdatenelemente DQ aus dem DUT liefert der Logikkomparator 12B Gut/Schlecht-Ergebnisse PA2 auf der Basis eines Erwartungswerts EXV2.

Anhand von Fig. 3 wird nachstehend die Vorgehensweise der Erfassung der Anstiegszeitlage des Referenztaktsignals DQS beschrieben. In dem Testzyklus, in dem die Anstiegszeitlage des Referenztaktsignals DQS erfaßt werden soll, wird der gleiche Test unter Verzögerung des Strobe- Impulses STB1 in Schritten von τT (vgl. Fig. 3) wiederholt.

D. h., die Wiederholung des gleichen Tests unter Verzögerung des Strobe-Impulses STB1 in Schritten von τT bedeutet, daß für jeden Test der Strobe-Impuls STB1 in Schritten von τT verzögert und an den ersten Zeitlagekomparator 11A angelegt wird, um die Zustände der Ausgangssignale aus den Spannungskomparatoren CP1 und CP2 auszulesen. Bei jedem Anlegen der Ausgangssignale aus dem ersten Zeitlagekomparator 11A an den ersten Logikkomparator 12A vergleicht letzterer sie mit dem Erwartungswert EXV1 und liefert die Gut/Schlecht-Ergeb nisse PA1.

In diesem Fall wird durch eine Änderung des Ausgangssignals PA1 des ersten Logikkomparators 12A von "schlecht" ("1") auf "gut" ("0") erfaßt, welcher der Strobe-Impulse STB1, (Fig. 3B) zum Zeitpunkt der Umkehrung des Ausgangssignals aus dem ersten Pegel komparator 10A von logisch L auf logisch H an den ersten Pegel komparator 11A angelegt war, und die Anstiegszeitlage T_n des Referenztaktsignals DQS wird dementsprechend ermittelt.

Im Fall der Erfassung der Abfallszeitlage des Referenztaktsignals DQS wird der Erwartungswert EXV1 auf logisch L = "01" eingestellt, und wie im Fall der Erfassung der Anstiegszeitlage wird die Abfallszeitlage auf der Basis des Strobe-Impulses festgestellt, der angelegt war, als das Ausgangssignal aus dem ersten Logikkomparator 12A von "schlecht" auf "gut" wechselte.

Der zweite Pegelkomparator 10B, der zweite Zeitlagekomparator 11B und der zweite Logikkom parator 12B führen auch die gleichen Funktionen aus wie der erste Pegelkomparator 10A, der erste Zeitlagekomparator 11A bzw. der erste Logikkomparator 12A und stellen die Anstiegs- und Abfallszeitlage der Datenelemente DQ in gleicher Weise wie im Fall der Erfassung der Anstiegs- und Abfallszeitlage des Referenztaktsignals DQS fest.

Aus dem Obigen sind die Funktionsweisen der Pegelkomparatoren 10A, 10B, der Zeitlagekompa ratoren 11A, 11B und der Logikkomparatoren 12A, 12B ersichtlich, die gleich wie die Funk tionsweisen beim Stand der Technik sind.

Als nächstes wird eine Beschreibung der Funktionsweise der Zeitlagekomparatoren 11A und 11B unter Bezug auf die vorliegende Erfindung angegeben. Der erste Zeitlagekomparator 11A für den Vergleich der Zeitlage der Erzeugung des Referenztaktsignals DOS wird mit dem Strobe-Impuls STB1 beliefert, und der zweite Zeitlagekomparator 11B für den Vergleich der Zeitlage der Erzeugung der Datenelemente DQ wird mit dem Strobe-Impuls STB2 beliefert. Diese Strobe- Impulse STB1 und STB2 sind um Tdq phasenversetzt. Die Phasendifferenz Tdq ist eine vorbe stimmte Verzögerungszeit, die dazu verwendet wird festzulegen, daß der Datenanschluß, aus dem die Datenelemente DQ geliefert werden, schlecht (fehlerhaft) ist, wenn die Datenelemente DQ um mehr als die Phasendifferenz Tdq hinter der vorderen Flanke (in diesem Beispiel) des Referenztaktsignals DQS herhinken.

Die Strobe-Impulse STB1 und STB2 werden beispielsweise dazu verwendet, die Anstiegszeitlage des Referenztaktsignals DQS und den Punkt der Änderung der Datenelemente DQ zu erfassen, während der Bereich des zuvor unter Bezug auf Fig. 14 beschriebenen Jitters des Referenztakt signals DQS in kleinen Schritten verschoben wird. Dieser Vorgang wird nachstehend als Such operation bezeichnet.

Unter Bezug auf Fig. 4 wird der Bereich der Suchoperation beschrieben. Der Jitter J des Referenztaktsignals DQS tritt zentriert um die Zeitlage der vorderen Flanke des Taktsignals CLI< auf, das den Betrieb des DUT bestimmt. Wenn das DUT nicht-fehlerhaft ist, variiert auch der Punkt der Änderung der Datenelemente DQ innerhalb des Bereichs des Jitters J, der im Referenz taktsignal DQS auftritt. Demzufolge wird, wenn der Bereich des Auftretens des Jitters J auf ±Td bezüglich der vorderen Flanke des Taktsignals CLK gemäß Darstellung in Fig. 4B eingestellt wird, die Suche unter Verschiebung der Phase des Strobe-Impulses STB1 in kleinen Schrit ten(beispielsweise in Schritten von τT, die in Fig. 3 dargestellt sind) von -Td bis +Td und Verschiebung der Phase des Strobe-Impulses STB2 von -Td+Tdq bis +Td+Tdq ausgeführt.

Während der Suchoperation wird die Zeitlage der Erzeugung des Referenztaktsignals DOS durch den Strobe-Impuls STB1 erfaßt, und die Zeitlage der Erzeugung der Datenelemente DQ wird mit dem Strobe-Impuls STB2 verglichen.

Auf der Basis davon, welche der Differenzen, der Phasendifferenz Ta zwischen dem Referenz taktsignal DQS und den Datenelementen DS und der Phasendifferenz zwischen den Strobe- Impulsen STB1 und STB2, größer als die jeweils andere ist, gibt der Logikbedingungsermittler 13 das Ergebnis seiner Ermittlung aus.

Nachstehend wird eine Beschreibung des Falles angegeben, in dem der Erwartungswert logisch H ist, wenn das Referenztaktsignal DQS "H" und das effektive Datenelement der Datenelemente DQ ebenfalls "H" ist.

Der erste und der zweite Logikkomparator 12A bzw. 12B geben beide logisch "0" (gut) oder "1" (schlecht) abhängig davon aus, ob logisch "1" oder "0" des Referenztaktsignals DQS zum Zeitpunkt des Anlegens der Strobe-Impulse STB1 bzw. STB2 während der Periode von logisch "1" oder "0" des Referenztaktsignafs DaS bzw. der Datenelemente DQ aufgenommen ist.

Fig. 5A zeigt ein Zeitlagediagramm in dem Fall, in dem die Phasendifferenz Ta zwischen dem Anstieg des Referenztaktsignals DQS und dem Punkt der Änderung der Daten DQ gleich der Phasendifferenz Tdq zwischen den Strobe-Impulsen STB1 und STB2 ist. In diesem Fall geben, wenn die Strobe-Impulse STB1 und STB2 während der Periode von logisch "0" vor dem Zeit punkt des Anstiegs des Referenztaktsignals DQS und dem Punkt der Änderung der Daten DO (beispielsweise dem Punkt der Änderung, wo sie auf logisch "1" hochgehen) angelegt werden, sowohl der erste als auch der zweite Logikkomparator 12A und 12B logisch "1" (schlecht) aus, wie in T1, T2 und T3 der Vergleichszeitlagespalte in Fig. 5 angegeben. Wenn die Suchoperation durch die Strobe-Impulse STB1 und STB2 weitergeht und der Strobe-Impuls STB1 die vordere Flanke des Referenztaktsignals DQS erreicht, kommt auch der Strobe-Impuls STB2 am Punkt der Änderung des Datenelements DQ an, da gilt Ta = Tdq. Als Folge geben sowohl der erste als auch der zweite Logikkomparator 12A und 12B logisch "0" (gut) aus, wie in T4, T5 und T6 in Fig. 5B angegeben.

Als nächstes wird eine Beschreibung des Falls angegeben, für den gilt Ta < Tdq (d. h., die erforderlichen Spezifikationen sind erfüllt). In diesem Fall kommt der Strobe-Impuls STB2 bei der Suchoperation früher an dem Punkt der Änderung der Daten DQ an als der Strobe-Impuls STB1, wie in Fig. 6A gezeigt. Als Folge gibt der zweite Logikkomparator 12B logisch "0" (gut) bereits zum Zeitpunkt T2 aus, wie in Fig. 6B gezeigt, aber der erste Logikkomparator 12A gibt immer noch logisch "1" (schlecht) aus. Zu dem Zeitpunkt, zu dem die Suchoperation durch die Strobe- Impulse STB1 und STB2 den Logikvergleichszeitpunkt T4 erreicht, erreicht der Strobe-Impuls STB1 den Zeitpunkt der vorderen Flanke des Referenztaktsignals DQS. Als Folge gibt der erste Logikkomparator 12A zum Zeitpunkt T4 logisch "0" (gut) aus.

Im Fall von Ta < Tdq (die erforderlichen Spezifikationen sind nicht erfüllt) erreicht der Strobe- Impuls STB1 den Zeitpunkt der vorderen Flanke des Referenztaktsignals DQS früher als der Strobe-Impuls STB2, wie in Fig. 7A dargestellt. Als Folge hiervon gibt, wie in Fig. 7B gezeigt, der erste Logikkomparator 12A zum Zeitpunkt T3 logisch "0" (gut) aus, aber der zweite Logikkompa rator 12B gibt weiterhin logisch "1" (schlecht) aus. Wenn die Suchoperation durch die Strobe- Impulse STB1 und STB2 den Vergleichszeitpunkt T5 erreicht, kommt der Strobe-Impuls STB2 arn Punkt der Änderung der Daten DQ an, und das Logikvergleichsausgangssignal aus dem zweiten Logikkomparator 12B kehrt sich zu logisch "0" um, wie in Fig. 7B dargestellt.

Wie aus dem Obigen ersichtlich ist, ist es durch Erfassen des Zustands, in dem die Ausgangssig nale PA1 und PA2 aus dem ersten bzw. dem zweiten Logikkomparator 12A bzw. 12B "0" bzw. "1" sind, wie durch den Vergleichszeitpunkt T3 und T4 in Fig. 7B angegeben, möglich zu erfassen, daß die Phasendifferenz Ta zwischen dem Referenztaktsignal DQS und den Daten DO den vorbestimmten Wert Tdq übersteigt. Demzufolge ist es durch Einstellen einer Wahrheitsta belle des Logikbedingungsermittlers 13 derart, daß er ein Schlecht-Ausgangssignal "1" liefert wenn die Ausgangssignale PA1 und PA2 "0" bzw. "1" sind, und ein Gut-Ausgangssignal "0" zu allen anderen Zeitpunkten, möglich, logisch "1" (schlecht) im Fall von Ta < Tdq zu liefern.

Die obige Beschreibung wurde für den Fall der Ermittlung angegeben, ob sich die Zeitlage der vorderen Flanke der Daten DQ im Bereich der vorbestimmten Zeit Tdq nach der Anstiegszeitlage des Referenztaktsignals DQS befindet, aber der Einsatz kann es manchmal erfordern, eine Überprüfung auszuführen, um festzustellen, ob die hintere Flanke der Daten DQ zu einem vorbe stimmten Zeitpunkt nach der Anstiegszeitlage des Referenztaktsignals DQS auftritt.

Die Fig. 8 bis 10 zeigen, wie eine Überprüfung ausgeführt werden kann, um zu sehen, ob die hintere Flanke der Daten DQ zu einem vorbestimmten Zeitpunkt Tdr nach der Anstiegszeitlage des Referenztaktsignals DQS auftritt. Das Bezugszeichen Tb bezeichnet das Zeitintervall zwischen der vorderen Flanke des Referenztaktsignals DQS und der hinteren Flanke der Daten DQ, und Ddr bezeichnet die Phasendifferenz zwischen den Strobe-Impulsen STB1 und STB2. Auch in diesem Fall werden die Strobe-Impulse STB1 und STB2 dazu verwendet, die Suchopera tion über den Zeitbereich von T1 bis T6 auszuführen, der dem Bereich des Jitters entspricht, der im Referenztaktsignal DQS und den Daten DQ verursacht wird.

Fig. 8A zeigt den Fall für Tb = Tdr. In diesem Fall gibt, während der zweite Logikkomparator 12B zum Vergleichszeitpunkt T1, T2 und T3 in den Fig. 8A und 8B logisch "0" (gut) ausgibt, der erste Logikkomparator 12A logisch "1" (schlecht) aus. Bei Erfassung der Zeitlage der vorderen Flanke des Referenztaktsignals DQS durch den Strobe-Impuls STB1 gibt der erste Logikkompara tor 12A logisch "0" (gut) aus. Zu diesem Zeitpunkt fällt der Strobe-Impuls STB2 mit der hinteren Flanke der Daten DQ zusammen, und der zweite Logikkomparator 12B gibt zum Vergleichszeit punkt T4 den Schlecht-Logikwert "1" aus.

Die Fig. 9 A und 9B zeigen den Fall für Tb < Tdr (die erforderlichen Spezifikationen sind erfüllt). In diesem Fall geben sowohl der erste als auch der zweite Logikkomparator 12A und 12B zum Vergleichszeitpunkt T3 und T4 in den Fig. 9 A und 9B den Gut-Logikwert "0" aus, und danach beginnt der zweite Logikkomparator 12B zum Zeitpunkt T5, wenn der Strobe-Impuls STB2 die hintere Flanke der Daten DQ erfaßt, den Schlecht-Logikwert "1" auszugeben.

Die Fig. 10A und 10B zeigen den Fall für Tb < Tdr (die erforderlichen Spezifikationen sind nicht erfüllt). In diesem Fall tritt ein Zustand auf, in dem der erste und der zweite Logikkomparator 12A bzw. 12B gleichzeitig den Schlecht-Logikwert "1" ausgeben, wie durch den Vergleichszeitpunka T2 und T3 in Fig. 10B angegeben.

Demzufolge wird im Fall der Ausführung einer Überprüfung, um zu sehen, ob die Daten DQ über mehr als eine vorbestimmte Zeitspanne nach dem Zeitpunkt der vorderen Flanke des Referenz taktsignals DQS gültig bleiben, empfohlen, die Wahrheitstabelle des Logikbedingungsermittlers 13 so einzustellen, daß er den Schlecht-Logikwert "1" ausgibt, wenn die Ausgangssignale PA1 und PA2 aus dem ersten und dem zweiten Logikkomparator 12A bzw. 12B beide logisch "1" sind, und den Gut-Logikwert "0" zu allen anderen Zeiten ausgibt, wie in Fig. 11B dargestellt.

Fig. 12 stellt in Blockform ein konkretes Beispiel des Logikbedingungsermittlers 13 dar, der gemäß Darstellung vier Register RG1, RG2, RG3 und RG4 sowie einen Multiplexer MUX umfaßt, der Zwei-Bit-Auswahlsignale PA1 und PA2 verwendet, um in den vier Registern RG1 bis RG4 eingestellte Daten auszuwählen und auszulesen.

Dem Benutzer ist es gestattet, beliebig Gut- und Schlecht-Logikwerte in den Registern RG1 bis RG4 nach Maßgabe der Testinhalte einzustellen. Im Fall des Ausführens eines Tests auf die vordere Flanke der Daten DQ beispielsweise werden 0, 0, 1, 0 in den Registern RG1 bis RG4 nach Maßgabe der in der Wahrheitstabelle von Fig. 11A gegebenen Ermittlungsergebnisse eingestellt, und die Ausgangssignale aus dem ersten und dem zweiten Logikkomparator 12A und 12B werden als die Auswahlsignale PA1 und PA2 geliefert. Demzufolge wählt, wenn eine Kombination der Ausgangssignale PA1 und PA2 aus dem ersten bzw. dem zweiten Logikkompa rator 12A bzw. 12B "0"-"0" ist, der Multiplexer MUX den im Register RG1 eingestellten Gut- Logikwert "0" aus und gibt ihn aus. Wenn die Kombination der Ausgangssignale PA1 und PA2 "1"-"0" ist, wählt der Multiplexer MUX den im Register RG2 eingestellten Gut-Logikwert "0" aus und gibt ihn aus. Wenn die Kombination der Ausgangssignale PA1 und PA2 "0"-"1" ist, wählt der Multiplexer MUX den im Register RG3 eingestellten Schlecht-Logikwert "1 " aus und gibt ihn aus. Wenn die Kombination der Ausgangssignale PA1 und PA2 "1 "-" 1 " ist, wählt der Multiplexer MUX den im Register RG4 eingestellten Gut-Logikwert "0" aus und gibt ihn aus. Diese Ermitt lungsergebnisse werden beispielsweise an die Testerhaupteinheit 14 (Fig. 1) geliefert.

Im Fall der Ausführung eines Tests auf die hintere Flanke der Daten DQ werden 0, 0, 0, 1 in den Registern RG1 bis RG4 nach Maßgabe der in der Wahrheitstabelle von Fig. 11B gegebenen Ermittlungsergebnisse eingestellt.

Bei dem wie oben beschrieben aufgebauten Logikbedingungsermittler 13 kann der Benutzer seinen gewünschten Test frei ausführen. Des weiteren kann der Logikbedingungsermittler 13 nicht nur für die Zeitlage der vorderen und der hinteren Flanke der Daten DQ, sondern auch für andere Testgrößen verwendet werden.

Die Konfiguration des Logikbedingungsermittlers 13 ist nicht auf die Konfiguration von Fig. 12 beschränkt, sondern es ist auch möglich, eine Konfiguration zu verwenden, bei der ein wiederbe schreibbarer Speicher verwendet wird, in den die Wahrheitstabellen von Fig. 11A und 11B geschrieben sind, und die Auswahlsignale PA1 und PA2 als Adressen verwendet werden, um aus ihm die Ermittlungsergebnisse auszulesen.

Wie oben beschrieben, wenn der Logikbedingungsermittler 13 den Schlecht-Logikwert "1" sogar nur einmal in der Suchoperation durch die Strobe-Impulse STB1 und STB2 ausgibt, kann der entsprechende Ausgangs-Pin als fehlerhaft ermittelt werden. D. h., eine kleine Phasendifferenz Tdq ermöglicht die Auswahl eines qualitativ hochwertigen Halbleiters; und eine große Phasendif ferenz Tdq liefert eine erhöhte Erfolgsrate beim Auswählen nicht-fehlerhafter Bauelemente und ermöglicht die Auswahl von Halbleiterbauelementen mit einem hohen Datenhaltevermögen.

Während vorstehend beschrieben wurde, daß die Zeitlage des Punkts der Änderung der Daten unter Bezug auf die vordere Flanke des Referenztaktsignals gemessen werden soll, ist ersichtlich, daß sie auch unter Bezug auf die hintere Flanke des Referenztaktsignals gemessen werden kann.

WIRKUNG DER ERFINDUNG

Wie oben beschrieben, ermöglicht die vorliegende Erfindung die Reduzierung der Zeit zum Testen von Halbleiterbauelementen, da die Erfindung das Testverfahren einsetzt, das selbst dann, wenn die Phase des Referenztaktsignals DQS, die als Referenz zum Messen der Zeitlage der Erzeugung der einzelnen Datenelemente verwendet wird, variiert, einen Echtzeitvergleich zwischen der Phase des Referenztaktsignals DQS und der Phase der einzelnen Datenelemente für jeden Testzyklus ausführt, um zu erfassen, daß die Phasendifferenz Ta größer als der eingestellte Wert Tdq ist, und dies als schlecht ermittelt, und das Testverfahren, das erfaßt, daß die Phasendiffe renz Tb kleiner als der eingestellte Wert Tdr ist, und dies als schlecht ermittelt. Außerdem wird, da die Phasendifferenz zwischen dem Referenztaktsignal DQS und den Daten DQ tatsächlich unter Verwendung der Phase des beim Punkt der Ausführung jedes Testzyklus erzeugten Referenztaktsignals DQS gemessen wird, der Test unter Berücksichtigung von Phasenvariationen des Referenztaktsignals DQS aufgrund einer Temperaturänderung oder ähnlichem ausgeführt - dies gewährleistet eine hohe Zuverlässigkeit der Testschlußfolgerungen.

Es ist ersichtlich, daß viele Modifikationen und Variationen vorgenommen werden können, ohne den Bereich der neuen Konzepte der vorliegenden Erfindung zu verlassen.

Claims

1. Verfahren zum Testen eines Halbleiterbauelements, das Daten und ein mit ihnen syn chronisiertes Referenztaktsignal ausgibt, zur Verwendung des Weiterleitens der ausgegebenen Daten an eine andere Einrichtung, wobei das Verfahren folgende Schritte umfaßt:

a) Wiederholen von Operationen des Vergleichens des Logikwerts des Referenztaktsig nals und der Daten mit einem ersten bzw. einem zweiten Erwartungswert bei der Zeitlage eines ersten bzw. eines zweiten Strobe-Impulses sowie des Ausgebens eines ersten und eines zweiten Vergleichsergebnisses unter Verschiebung der Zeitlage des ersten bzw. des zweiten Strobe- Impulses jedes Mal um den gleichen Zeitabstand; und
b) bei jedem Vergleich bei der Zeitlage des ersten und des zweiten Strobe-Impulses: Ermitteln, ob eine Logikkombination des ersten und des zweiten Vergleichsergebnisses eine vorbestimmte Logikbedingung erfüllt, und auf der Basis des Ergebnisses der Ermittlung: Feststel len, ob die Zeitlage der Daten in einer vorbestimmten Phasenbeziehung zur Zeitlage des Referenz taktsignals steht.

2. Verfahren nach Anspruch 1, bei dem der Schritt (a) folgende Schritte umfaßt:
(a-1) Extrahieren des Logikwerts des Referenztaktsignals und der Daten bei der Zeitlage des ersten bzw. des zweiten Strobe-Impulses; und
(a-2) Vergleichen des bei der Zeitlage des ersten und des zweiten Strobe-Impulses extrahierten Logikwerts mit einem Erwartungswert des Referenztaktsignals bzw. einem Erwar tungswert der Daten und Ausgeben von Logikwerten, die angeben, ob die Logikwerte mit den Erwartungswerten übereinstimmen, als erste bzw. als zweite Vergleichsergebnisse.

3. Verfahren nach Anspruch 2, bei dem: der Schritt (a) den Schritt des Einstellens der Beziehung zwischen der Zeitlage des ersten Strobe-Impulses und der Zeitlage des zweiten Strobe- Impulses auf eine vorbestimmte zulässige Verzögerungszeit ausgehend von einer vorbestimmten der Flanken, der vorderen und der hinteren Flanke des Referenztaktsignals, bis zur hinteren Flanke der Daten enthält; und der Schritt (b) den Schritt des Erfassens, daß die Logikermittlungsergeb nisse hinsichtlich des Referenztaktsignals und der Daten als gut bzw. schlecht ermittelt werden, und des Feststellens enthält, daß die als schlecht ermittelten Daten mehr als eine vorbestimmte Zeit nach der vorbestimmten vorderen oder hinteren Flanke des Referenztaktsignals erzeugt wurden.

4. Verfahren nach Anspruch 2, bei dem: der Schritt (a) den Schritt des Einstellens der Beziehung zwischen der Zeitlage des ersten Strobe-Impulses und der Zeitlage des zweiten Strobe- Impulses auf eine vorbestimmte notwendige und verkürzte Dauer ausgehend von einer vorbe stimmten der Flanken, der vorderen und der hinteren Flanke des Referenztaktsignals, bis zur hinteren Flanke der Daten enthält; und der Schritt (b) den Schritt des Erfassens, daß die Logiker mittlungsergebnisse hinsichtlich des Referenztaktsignals und der Daten beide als schlecht ermittelt werden, und des Feststellens enthält, daß die hintere Flanke der als schlecht ermittelten Daten innerhalb einer vorbestimmten Zeit nach der vorbestimmten vorderen oder hinteren Flanke des Referenztaktsignals erzeugt wurden.

5. Verfahren nach Anspruch 3 oder 4, bei dem der Schritt (b) den Schritt des Auslesens einer angefertigten Wahrheitstabelle der Logikbedingungsermittlungsergebnisse entsprechend den ersten und zweiten Logikvergleichsergebnissen enthält.

6. Halbleiterbauelement-Tester, umfassend:
einen ersten Zeitlagekomparator zum Vergleichen der Zeitlage eines aus einem Takt signalausgangsanschluß eines im Test befindlichen Bauelements ausgegebenen Referenztaktsig nals mit der Zeitlage der Erzeugung eines ersten Strobe-Impulses;
einen zweiten Zeitlagekomparator zum Vergleichen der Zeitlage der aus den einzelnen Ausgangsanschlüssen des im Test befindlichen Bauelements ausgegebenen einzelnen Datenele mente mit der Zeitlage der Erzeugung eines zweiten Strobe-Impulses;
einen ersten Logikkomparator zum Vergleichen des Ergebnisses des Zeitlagevergleichs durch den ersten Zeitlagekomparator mit einem vorbestimmten ersten Erwartungswert;
einen zweiten Logikkomparator zum Vergleichen des Ergebnisses jedes Zeitlagever gleichs durch den zweiten Zeitlagekomparator mit einem vorbestimmten zweiten Erwartungswert; und
einen Logikbedingungsermittler zum Ermitteln, ob eine Kombination der Logikvergleichs ergebnisse durch den ersten und den zweiten Logikkomparator eine vorbestimmte Logikbedin gung erfüllt.

7. Vorrichtung nach Anspruch 6, bei der:
die Beziehung zwischen der Zeitlage des ers ten Strobe-Impulses und der Zeitlage des zweiten Strobe-Impulses auf eine vorbestimmte zulässige Verzögerungszeit ausgehend von einer vorbestimmten der Flanken, der vorderen uni der hinteren Flanke des Referenztaktsignals, bis zur hinteren Flanke der Daten eingestellt wird;
und der Logikbedingungsermittler erfaßt, daß die Logikermittlungsergebnisse hinsichtlich des Referenztaktsignals und der Daten als gut bzw. schlecht ermittelt werden, und feststellt, daß die als schlecht ermittelten Daten mehr als eine vorbestimmte Zeit nach der vorbestimmten vorderen oder hinteren Flanke des Referenztaktsignals erzeugt wurden.

8. Vorrichtung nach Anspruch 6, bei der: die Beziehung zwischen der Zeitlage des ers ten Strobe-Impulses und der Zeitlage des zweiten Strobe-Impulses auf eine vorbestimmte notwendige und verkürzte Dauer ausgehend von einer vorbestimmten der Flanken, der vorderen und der hinteren Flanke des Referenztaktsignals, bis zur hinteren Flanke der Daten eingestellt wird; und der Logikbedingungsermittler erfaßt, daß die Logikermittlungsergebnisse hinsichtlich des Referenztaktsignals und der Daten beide als schlecht ermittelt werden, und feststellt, daß die hintere Flanke der als schlecht ermittelten Daten innerhalb einer vorbestimmten Zeit nach der vorbestimmten vorderen oder hinteren Flanke des Referenztaktsignals erzeugt wurden.

9. Vorrichtung nach Anspruch 7 oder 8, bei der der Logikbedingungsermittler eine Spei cheranordnung, in der eine angefertigte Wahrheitstabelle gespeichert ist, welche die Logikbedin gungsermittlungsergebnisse entsprechend möglichen Kombinationen der ersten und zweiten Vergleichsergebnisse angibt, enthält und aus der Wahrheitstabelle in der Speicheranordnung dis Logikbedingungsermittlungsergebnisse entsprechend einer Kombination der ersten und der zwei ten Logikvergleichsergebnisse ausliest.

10. Vorrichtung nach Anspruch 9, bei der: die Speicheranordnung eine Mehrzahl von Registern aufweist, in denen die Logikbedingungsermittlungsergebnisse entsprechend den ersten bzw. den zweiten Logikvergleichsergebnissen gespeichert sind; und der Logikbedingungsermittler des weiteren einen Multiplexer zum Auswählen desjenigen der Mehrzahl von Registern, das einer eingegebenen Kombination aus dem ersten und dem zweiten Logikvergleichsergebnis entspricht, und zum Auslesen des in dem ausgewählten Register eingestellten Logikbedingungsermittlungs ergebnisses enthält.

11. Vorrichtung nach Anspruch 9, bei der die Speicheranordnung ein Speicher ist, in den Logikbedingungsermittlungsergebnisse entsprechend den möglichen Kombinationen der ersten und zweiten Logikvergleichsergebnisse geschrieben sind.