CN113223576B - 写入均衡 - Google Patents

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Abstract

本申请案涉及写入均衡。一种存储器装置包含经配置以接收写入命令的命令接口及内部写入调整IWA电路系统。所述IWA电路系统经配置以从所述命令接口接收所述写入命令，基于所述所接收写入命令产生内部写入信号IWS，并训练数据选通DQS信号以产生具有与所述存储器装置的时钟CLK的相位对准设置量的DQS信号以使用所述IWS捕获数据信号DQ。

Description

写入均衡
技术领域
本发明的实施例大体上涉及半导体装置领域。更具体来说，本发明的实施例涉及在存储器装置中使用修改内部写入均衡循环来修改写入均衡信号。
背景技术
半导体装置(例如，存储器装置)利用具有数据信号、数据选通及/或其它信号的相移的时序来执行操作。数据选通用以捕获数据。为确保适当地对数据选通信号进行定时以捕获数据信号，写入均衡可用以调整数据选通信号的时序来确保数据信号被适当地捕获。使用写入均衡允许系统补偿到每一存储器装置及数据信号(DQ)的时钟路径与数据选通(DQS)路径之间的模块上的时序差异。准确的写入均衡很重要，否则时序差异将无法减轻，从而导致装置在规格之外操作。
本发明的实施例可针对上文提出的问题中的一或多者。
发明内容
本发明的一个方面涉及一种存储器装置，其包括：命令接口，其经配置以：接收写入命令；及内部写入调整(IWA)电路系统，其经配置以：从所述命令接口接收所述写入命令；基于所述写入命令产生内部写入信号(IWS)；及训练数据选通(DQS)信号以产生具有与所述存储器装置的时钟(CLK)的设置相位对准量的DQS信号，以使用所述IWS捕获数据信号(DQ)。
本发明的另一方面涉及一种方法，其包括：在存储器装置中实施内部写入均衡，其包括：将值设置在所述存储器装置的模式寄存器中，其中所述值对应于可以其调整内部写入信号(IWS)的传输的时钟(CLK)的时钟循环的数目；确定所述模式寄存器中的所述值是否致使内部数据选通(DQS)信号与所述CLK之间的相位对准在预定相位失配量之外；及调整所述模式寄存器中的所述值以将所述DQS信号与所述CLK之间的所述相位对准更改为在所述预定相位失配量内。
本发明的另一方面涉及一种内部调整设备，其包括：模式寄存器，其经配置以基于所述模式寄存器中的存储指示来传输控制信号；及多路复用器，其经配置以接收所述控制信号及写入命令，其中所述多路复用器经配置以基于所述控制信号的值来选择性地传输所述写入命令，其中所述模式寄存器经配置以接收所述存储指示，以指示存储器装置的内部数据选通DQS信号与所述存储器装置的时钟之间的相位对准是否在预定的彼此相位失配量之外。
附图说明
图1是说明根据本发明的实施例的存储器装置的某些特征的简化框图；
图2是根据本发明的实施例可在图1的存储器的命令解码器及/或数据路径中实施的写入捕获电路系统的示意图；
图3是根据实施例的内部写入均衡的第一过程的流程图；
图4是说明根据实施例的结合图3的内部写入均衡的最小边界情况及最大边界情况的第一实例的图；
图5是说明根据实施例的结合图3的内部写入均衡的最小边界情况及最大边界情况的第二实例的图；
图6是说明根据实施例的结合图3的内部写入均衡的最小边界情况及最大边界情况的第三实例的图；
图7是根据实施例的内部写入均衡的第二过程的流程图；
图8是说明根据实施例的包含结合图7的内部写入均衡的最小边界情况及最大边界情况的第一实例的图；
图9是说明根据实施例的包含结合图7的内部写入均衡的最小边界情况及最大边界情况的第二实例的图；及
图10是根据实施例的图2的IWA的一部分的示意图。
具体实施方式
下文将描述一或多个特定实施例。为了提供这些实施例的简明描述，本说明书中未描述实际实施方案的全部特征。应了解，在任何此实际实施方案的研发中(如在任何工程或设计项目中)，必须进行许多实施方案特定决策以实现研发者的可随实施方案变化的特定目标，例如符合系统相关及业务相关限制。此外，应了解，此研发努力可能是复杂的且耗时的，但对于获益于本发明的所属领域的一般技术人员来说仍将为常规设计、制作及制造任务。
为确保数据选通(DQS)信号被适当地定时以捕获数据信号(DQ)，写入均衡可用以调整DQS信号。在一些实施例中，可在存储器装置加电时，在时钟改变期间及/或归因于于系统级决策(例如，当在时控上发生太多变化并且复位时控时)采用写入均衡。写入均衡可被分类为外部写入均衡及/或内部写入均衡。外部写入均衡包含将信号发送回主机装置，以告诉主机装置系统级时钟是否能够与在存储器装置10的引脚处的DQS信号对准。
内部写入均衡可在外部写入均衡之后完成。举例来说，内部写入均衡允许存储器偏移其发起待由DQS域捕获的内部写入命令(例如，内部写入信号(IWS))的时序。因此，在从主机装置接收写入之后，内部写入均衡利用IWS电路系统来发起IWS，并且可使用来自主机装置的指令来执行。内部写入均衡致使发起以比针对存储器装置的编程CAS(列存取选通)写入延时(CWL)更早地发生一些数目(N)个循环，以确保DQS信号可适当地捕获IWS。
双数据速率类型五同步动态存取存储器(DDR5 SDRAM)装置具有包含内部写入均衡的规格，所述内部写入均衡包含通过主机装置对数据选通(DQS)信号的最终正相移。在完成两个写入均衡步骤(外部及内部均衡，即整个写入均衡训练过程)之后，DDR5规格允许在-0.5tCK(DQS减去半个时钟脉冲)与+0.5tCK(DQS加上半个时钟脉冲)之间的时序偏离(DQS到CLK相位对准)，其中tCK是针对时钟(CK)的一次滴答的时间。
将时序偏离保持在规格内是有用的，特别是当存在多个存储器等级并且共享DQ总线及DQS总线时，这是因为在存储器装置10的等级之间的切换(例如，从写入到等级0切换到写入到等级1)通常包含添加时序泡(一或多个时钟循环)。如果时序偏离不在规格内，那么额外时钟循环被添加到时序泡，这降低了存储器的性能。当内部错误源(例如，某些电压、温度及/或时钟速率条件、路径匹配延迟、CAS(列存取选通)延时、写入循环的内部改变等)发生时，存在写入级训练之后的时序偏离在规格的1tCK窗口之外的边界情况。
因此，本实施例描述一种技术及电路系统，其修改及/或减轻在写入均衡(例如，写入级训练)之后超出规格的时序偏离。一般来说，在执行内部写入均衡时的分辨率为一个时钟。理想情况下，在完成外部写入均衡调整后，将产生对准DQS及时钟信号。然而，由于内部误差源，对准DQS及时钟信号可能未对准(即彼此异相超过阈值量，例如四分之一时钟循环)。因此，当加载模式寄存器以用一个时钟的分辨率偏移写入信号(IWS)的内部时序时，内部写入均衡过程可致使DQS与时钟之间的超过规格的偏离值。本实施例基于时序关系将此分辨率从一个时钟更改为用于写入内部循环调整(WICA)值的1/2时钟。
现参考图，图1是说明存储器装置10的特定特征的简化框图。明确来说，图1的框图是说明存储器装置10的特定功能性的功能框图。根据一个实施例，存储器装置10可为DDR5SDRAM存储器装置。与前几代DDR SDRAM相比，DDR5 SDRAM的各种特征允许降低的功率消耗、更多的带宽及更多的存储容量。
存储器装置10可包含数个存储器存储体12。例如，存储器存储体12可为DDR5SDRAM存储器存储体。存储器存储体12可提供于布置于双列直插存储器模块(DIMM)上的一或多个芯片(例如，SDRAM芯片)上。如将了解，每一DIMM可包含若干SDRAM存储器芯片(例如，x8或x16个存储器芯片)。每一SDRAM存储器芯片可包含一或多个存储器存储体12。存储器装置10表示具有若干存储器存储体12的单个存储器芯片(例如，SDRAM芯片)的一部分。对于DDR5，存储器存储体12可进一步经布置以形成存储体群组。例如，对于8千兆字节(Gb)DDR5SDRAM，存储器芯片可包含布置成8个存储体群组的16个存储器存储体12，每一存储体群组包含2个存储器存储体。例如，对于16Gb DDR5 SDRAM，存储器芯片可包含布置成8个存储体群组的32个存储器存储体12，每一存储体群组包含4个存储器存储体。取决于整体系统的应用及设计，可利用存储器装置10上的存储器存储体12的各种其它配置、组织及大小。
存储器装置10可包含命令接口14及输入/输出(I/O)接口16。命令接口14经配置以提供来自外部装置(未展示)(例如处理器或控制器)的若干信号(例如，信号15)。处理器或控制器可将各种信号15提供到存储器装置10以促进待写入到存储器装置10或从存储器装置10读取的数据的传输及接收。
如将了解，命令接口14可包含若干电路(举例来说，例如时钟输入电路18及命令地址输入电路20)以确保适当处置信号15。命令接口14可从外部装置接收一或多个时钟信号。一般来说，双倍数据速率(DDR)存储器利用系统时钟信号的差分对，在本文中被称为真实时钟信号(Clk_t/)及条形时钟信号(Clk_b)。DDR的正时钟边缘指代上升真实时钟信号Clk_t/与下降条形时钟信号Clk_b交叉的点，而负时钟边缘指示下降真实时钟信号Clk_t的转变及条形时钟信号Clk_b的上升。通常在时钟信号的正边缘上键入命令(例如，读取命令、写入命令等)且在正时钟边缘及负时钟边缘两者上传输或接收数据。
时钟输入电路18接收真实时钟信号(Clk_t/)及条形时钟信号(Clk_b)且产生内部时钟信号CLK。内部时钟信号CLK供应到内部时钟产生器，例如延迟锁定环(DLL)电路30。DDL电路30基于经接收内部时钟信号CLK产生相控内部时钟信号LCLK。相控内部时钟信号LCLK供应到例如I/O接口16且用作用于确定读取数据的输出时序的时序信号。
内部时钟信号/相位CLK还可提供到存储器装置10内的各种其它组件且可用于产生各种额外内部时钟信号。例如，内部时钟信号CLK可提供到命令解码器32。命令解码器32可从命令总线34接收命令信号且可解码命令信号以提供各种内部命令。例如，命令解码器32可通过总线36将命令信号提供到DLL电路30以协调相控内部时钟信号LCLK的产生。相控内部时钟信号LCLK可用于例如通过IO接口16对数据计时。
此外，命令解码器32可解码命令(例如读取命令、写入命令、模式寄存器设置命令、激活命令等)且经由总线路径40提供对对应于命令的特定存储器存储体12的存取。如将了解，存储器装置10可包含各种其它解码器(例如行解码器及列解码器)以促进对存储器存储体12的存取。在一个实施例中，每一存储器存储体12包含提供必要解码(例如，行解码器及列解码器)以及其它特征(例如时序控制及数据控制)的存储体控制块22以促进执行往返于存储器存储体12的命令。
存储器装置10基于从外部装置(例如处理器)接收的命令/地址信号执行操作，例如读取命令及写入命令。在一个实施例中，命令/地址总线可为容纳命令/地址信号(CA<13:0>)的14位总线。使用时钟信号(Clk_t/及Clk_b)对到命令接口14的命令/地址信号进行计时。命令接口可包含命令地址输入电路20，其经配置以接收及传输命令以例如通过命令解码器32来提供对存储器存储体12的存取。另外，命令接口14可接收芯片选择信号(CS_n)。CS_n信号使存储器装置10能够处理传入CA<13:0>总线上的命令。使用命令在CA<13:0>总线上编码对存储器装置10内的特定存储器存储体12的存取。
另外，命令接口14可经配置以接收数个其它命令信号。例如，可提供裸片端接命令/地址(CA_ODT)信号以促进存储器装置10内的适当阻抗匹配。复位命令(RESET_n)可用以例如在加电期间复位命令接口14、状态寄存器、状态机及类似者。命令接口14还可接收命令/地址反转(CAI)信号，其可经提供以例如取决于用于特定存储器装置10的命令/地址路由使命令/地址总线上的命令/地址信号CA<13:0>的状态反转。还可提供镜像(MIR)信号以促进镜像功能。MIR信号可用以多路复用信号使得其可基于特定应用中的多个存储器装置的配置经交换用于实现到存储器装置10的信号的某些路由。也可提供用以促进存储器装置10的测试的各种信号，例如测试启用TEN信号。例如，TEN信号可用以将存储器装置10置于测试模式中用于连接性测试。
命令接口14还可用以向系统处理器或控制器提供针对可能检测到的某些错误的警报信号(ALERT_n)。例如，如果检测到循环冗余校验(CRC)错误，那么可从存储器装置10传输警报信号(ALERT_n)。也可产生其它警报信号。此外，用于从存储器装置10传输警报信号(ALERT_n)的总线及引脚可在某些操作期间用作输入引脚，例如使用TEN信号执行的连接性测试模式，如上文描述。
凭借通过IO接口16传输及接收数据信号44，可利用上文论述的命令及时控信号将数据发送到存储器装置10及从存储器装置10发送数据。更具体来说，数据可通过数据路径46发送到存储器存储体12或从存储器存储体12检索，数据路径46包含多个双向数据总线。通常在一或多个双向数据总线中传输及接收数据IO信号，通常称为DQ信号。对于某些存储器装置，例如DDR5 SDRAM存储器装置，IO信号可被划分为高位及低位字节。例如，对于x16存储器装置，IO信号可被划分为对应于例如数据信号的高位及低位字节的高位置及低位IO信号(例如，DQ<15:8>及DQ<7:0>)。
为允许存储器装置10内的较高数据速率，某些存储器装置(例如DDR存储器装置)可利用数据选通信号，通常称为DQS信号。DQS信号由发送数据的外部处理器或控制器驱动(例如，用于写入命令)或由存储器装置10驱动(例如，用于读取命令)。对于读取命令，DQS信号实际上是具有预定模式的额外数据输出(DQ)信号。对于写入命令，DQS信号用作时钟信号以捕获对应输入数据。与时钟信号(Clk_t/及Clk_b)一样，DQS信号可作为数据选通信号的差分对(DQS_t/及DQS_b)提供，以在读取及写入期间提供差分对信令。对于某些存储器装置，例如DDR5 SDRAM存储器装置，DQS信号的差分对可划分为对应于例如发送到存储器装置10或从存储器装置10发送的数据的高位及低位字节的高位及低位数据选通信号(例如，UDQS_t/及UDQS_b；LDQS_t/及LDQS_b)。
如图1中所说明，命令解码器32及/或数据路径46可包含内部写入调整(IWA)电路系统48，其可用以相移IWS及/或DQS以维持其间的特定相位关系。还可通过IO接口16将阻抗(ZQ)校准信号提供到存储器装置10。ZQ校准信号可经提供到参考引脚，并且可用以通过跨越工艺、电压及温度(PVT)值的改变调整上拉及下拉电阻器来调谐输出驱动器及ODT值。由于PVT特性可影响ZQ电阻器值，因此可将ZQ校准信号提供到ZQ参考引脚以用以调整电阻以将输入阻抗校准为已知值。如将了解，精密电阻器通常耦合在存储器装置10上的ZQ引脚与存储器装置10外部的GND/VSS之间。此电阻器充当用于调整内部ODT及IO引脚的驱动强度的参考。
另外，可通过IO接口16将环回信号(LOOPBACK)提供到存储器装置10。环回信号可在测试或调试阶段使用，以将存储器装置10设置为其中通过存储器装置10通过相同引脚环回信号的模式。例如，环回信号可用以设置存储器装置10以测试存储器装置10的数据输出(DQ)。环回可包含数据及选通脉冲或者可能仅包含数据引脚。这通常希望用于监测由存储器装置10在IO接口16处捕获的数据。
如将了解，各种其它组件，例如电力供应器电路(用于接收外部VDD及VSS信号)、模式寄存器(用以定义可编程操作及配置的各种模式)、读取/写入放大器(用以在读取/写入操作期间放大信号)、温度传感器(用于感测存储器装置10的温度)等也可并入存储器装置10。因此，应理解，图1的框图仅经提供以突出存储器装置10的某些功能特征以辅助后续详细描述。
图2是可在命令解码器32及/或数据路径46中实施并且利用从IWA电路系统48传输的内部写入信号的写入捕获电路系统50的示意图。写入捕获电路系统50接收以与外部时钟相同的速度运行的外部DQS(XDQSt)信号51(例如，UDQS_t)，并且可接通或关断。在一些实施例中，外部DQS信号51可伴随有与外部DQS信号51互补的外部条形DQS(XDQSb)信号52。这些信号可被传输到放大器53以提供DQS信号54及/或互补DQS伪信号56。放大器53将外部DQS信号51的电力从外部电平改变为适合在存储器装置10中使用的电平。
DQS信号54用以在正确循环上使用触发器60捕获数据路径46中的IWS 58，以成功地开始写入突发并且使用在DQS域中的捕获写入器62捕获传入写入数据。外部DQS信号51与产生IWS 58的内部时钟(CLK)之间可能具有未知相位关系，但在触发器60处将发生到DQS域中的时钟域(例如，IWS 58)的交叉。因此，将关于外部时钟校准外部DQS信号51的相位关系，以将外部DQS信号51置于适当地捕获IWS 58并允许一定程度的外部变化的位置。此外，在一些实施例中，如所说明，触发器60可在DQS信号54的下降边缘处捕获IWS 58。额外地或替代地，可在DQS信号54的上升边缘处捕获IWS 58。
可进行DQS信号54的调整(即，外部写入均衡)以确保DQS信号54在存储器装置10的存储器引脚处与CLK对准。可利用一或多个模式寄存器位来实现此调整，例如MR2.1＝写入均衡(WL)训练模式，其在被启用时(例如，设置为1)将致使IWS 58通过DQS信号54的成功(或不成功)捕获被驱动到DQ总线上(“1”＝成功捕获)。外部WL可包含例如粗调谐调整，其包含写入命令的传输，确定是否捕获写入命令(DQ＝1)，以及DQS信号54通过正步长的调整，对此进行重复直到写入命令被捕获。外部WL可额外地包含例如粗调谐调整之后的细调谐调整，其包含额外写入命令的传输，确定是否捕获额外写入命令(DQ＝1)，以及DQS信号54通过负步长(在大小上小于正步长)的调整，直到写入命令不被捕获。一旦发生此情况，则外部WL完成，并且DQS信号54在存储器装置10的存储器引脚处与CLK对准(例如，tDQSoffset＝0)。此时，内部WL可继续。
图3说明执行内部WL的一种方法64的流程图。内部WL的过程改变写入命令被移出到DQS域的(CLK的)时钟循环，即，内部WL控制IWS 58从IWA电路系统48的传输，使得IWS 58可适当的在DQS域中被捕获。此方法64可由例如IWA电路系统48执行。
如所展示，方法64在步骤66中完成外部WL之后开始。在步骤68中，可将负时序调整(例如，tWL_ADJ_start)施加到DQS信号54。可在数据流的末尾执行此步骤68以校正时序，并且例如可结合存储器装置10的规格来执行步骤68。在步骤70中，启动内部WL(例如，内部WL训练模式)。结合步骤70，设置与内部WL的启动结合利用的一或多个模式寄存器。举例来说，模式寄存器MR2.1(其施加到外部WL及内部W两者)被设置为(或保持在)1。所利用的额外模式寄存器是例如MR2.7＝内部写入时序(写入内部循环调整或“WICA”模式)，其在启用(设置为1)时将致使IWS 58较早从IWA电路系统48的CAS-写入-延时(CWL)偏移器发起。所利用的另外模式寄存器是MR3.3:0＝WICA值(WICA是存储器装置10将较早从CWL偏移器发起IWS的循环数)。如在步骤70所说明，上述模式寄存器初始设置如下：模式寄存器MR2.1＝1，模式寄存器MR2.7＝1，且WICA的初始值＝0。
在步骤72中，将模式寄存器MR3.3:0设置为当前WICA值，在此情况中为0，因为这是第一次通过方法64。在步骤74中发出写入命令并在步骤76中确定是否捕获写入命令(作为经捕获写入62)。如果没有捕获写入命令(例如，不存在经捕获写入62)，那么WICA值被迭代地调整例如一个时钟循环(使得IWA电路系统48将早一个时钟发送IWS 58)，并且重复步骤72、74、76及77的过程，直到使用调整WICA值在步骤76中捕获写入命令(存在经捕获写入62)。此时，将MR3.3:0设置为指示WICA的当前值的值，即所述WICA值是IWA电路系统48发起IWS 58的时序。此过程完成内部WL的粗调谐过程。
捕获写入62可能并不总是与上文描述的WICA值的一个时钟分辨率一致。举例来说，可将WICA值三施加到捕获延迟2.5个时钟循环的捕获写入62(即，提前三个时钟从时钟域发起IWS 58，即使在提前至少2.5个时钟发起IWS 58的情况下将捕获捕获写入62也如此)。因此，为补偿WICA值及捕获写入62的实际捕获时序之间的此失配，可应用细调谐作为方法64的部分。在步骤78中，进行方法64的细调谐过程。
在步骤78中，通过负步长来调整DQS信号54(即，使DQS信号54后退小于WICA的分辨率的量，此处小于一个时钟循环，例如四分之一时钟(0.25tCK)或更少)。在步骤80中，发出写入命令，并且在步骤82中确定是否捕获写入命令(作为经捕获写入62)。如果捕获写入命令(例如，存在经捕获写入62)，那么再次通过小于一个时钟循环的值来调整DQS信号54，并且重复步骤78、80及82的过程直到写入命令不被捕获(例如，借此捕获写入信号62几乎(例如，在0.25tCK内或更少)未被捕获)。
此时，在步骤84中，可将正时序调整(例如，tWL_ADJ_end)施加到DQS信号54。可在数据流的末尾执行此步骤68以校正时序，并且例如可结合存储器装置10的规格来执行步骤68。应注意，步骤68的tWL_ADJ_start及步骤84的tWL_ADJ_end意在进行时序调整以从其中捕获IWS的边界条件(时钟循环)移动IWS 58捕获。因此，步骤68的tWL_ADJ_start及步骤84的tWL_ADJ_end用作缓冲调整，并且所应用的缓冲量可由用户设置及/或可为存储器装置10的规格的一部分。
此时，在步骤86中，退出内部WL。此步骤86包含设置模式寄存器MR2.1＝0、模式寄存器MR2.7＝1的值，以及将MR3.3:0设置为指示从步骤72、74、76及77确定的WICA循环的值。在步骤88中，结束(完成)整个写入均衡操作。此时，设置到时钟时序的DQS信号54，并且归因于上文描述的缓冲，举例来说，步骤68的tWL_ADJ_start及/或步骤84的tWL_ADJ_end，DQS信号54的相位可能不为零。而是，DQS信号54可具有介于比时钟早半个时钟(-0.5tCK)或比时钟晚半个时钟(+0.5tCK)之间的偏离(例如，tDQSoffset)，并且仍在存储器装置10的公差或规格内。
下面的图4到6描述当实施上文描述的内部WL方法64时可能发生的时序情形的实例。针对图4到6，存在在输入数据之前传输多少个(CLK的)时钟脉冲的前导码设置(Wpre)。在本实施例中，DQS信号54在捕获数据的时钟边缘之前切换两次(即，Wpre＝2)。同样地，针对图4到6，时钟速率(tCK)＝40皮秒(ps)。因此，四分之一时钟速率(0.25tCK)＝100ps。同样地，针对图4到6，单位为tCK，除非另有说明。
图4说明针对DQS信号54的最小边界情况90及最大边界情况92的图，最小边界情况90及最大边界情况92各自均不导致比时钟早半个时钟(-0.5tCK)或比时钟晚半个时钟(+0.5tCK)外部的最终偏离(例如，tDQSoffset)。如所说明，在最小边界情况90及最大边界情况92中的每一者中存在CLK时钟波形94。关于最小边界情况90，在外部WL结束时(步骤66)，DQS信号54及时钟对准(例如，tDQSoffset等于或小于0.1ps)。时钟波形94上的框96指示对准边缘(第一数据位之前的前导码下降边缘)。
DQS脉冲98具有用以捕获写入命令的下降边缘100。如先前所述，在外部WL(由波形102说明)之后，DQS信号54及时钟对准(例如，tDQSoffset等于或小于0.1ps)。结合波形104，DQS脉冲98被施加负时序调整(与步骤68相关联)。此调整可为例如-0.75tCK。增大WICA(结合步骤72、74、76及77)，直到DQS脉冲98的下降边缘100捕获写入命令。关于最小边界情况90，给定值的WICA因为其经递增几乎(例如，在0.25tCK或更小)错过写入命令的捕获。
一旦捕获写入命令，就进行方法64的细调谐过程(例如，步骤78、80及82)，从而得到波形106。波形106说明方法64的细调谐过程后退大约1tCK(时间107)直到确定失效边界(步骤82)为止。此后，如由波形108所说明，将正时序调整(例如，tWL_ADJ_end)施加到DQS信号54。如所说明，此正时序调整为+1.25tCK，并且其导致DQS脉冲98使其下降边缘100用来捕获说明为在框110(指示DQS信号54的对准边缘)中的写入命令。所说明波形108表示最终tDQSoffset为-0.5tCK，即，DQS信号54具有比CLK早半个时钟的偏离。
关于最大边界情况92，在外部WL结束时(步骤66)，DQS信号54及CLK对准(例如，tDQSoffset等于或小于0.1ps)。CLK时钟波形94上的框96指示对准边缘(第一数据位之前的前导码下降边缘)。
DQS脉冲98具有用以捕获写入命令的下降边缘100。在外部WL(由波形102说明)之后，DQS信号54及CLK对准(例如，tDQSoffset等于或小于0.1ps)。结合波形104，DQS脉冲98被施加负时序调整(与步骤68相关联)。此调整可为例如-0.75tCK。增大WICA(结合步骤72、74、76及77)，直到DQS脉冲98的下降边缘100捕获写入命令。关于最大边界情况92，给定值的WICA因为其经递增几乎(例如，在0.25tCK或更小)捕获写入命令。
一旦捕获写入命令，就进行方法64的细调谐过程(例如，步骤78、80及82)，从而得到波形112。波形112说明方法64的细调谐过程后退-0.1ps(时间113)直到确定失效边界(步骤82)为止。此后，如由波形114所说明，将正时序调整(例如，tWL_ADJ_end)施加到DQS信号54。如所说明，此正时序调整为+1.25tCK，并且其导致DQS脉冲98使其下降边缘100用来捕获说明为在框116(指示DQS信号54的对准边缘)中的写入命令。所说明波形114表示最终tDQSoffset为+0.5tCK，即，DQS信号54具有比CLK晚半个时钟的偏离。
因此，图4说明边界情况，借此一个边界情况描述给定WICA值，从而导致几乎(例如，在0.25tCK或更少内)捕获写入命令(最大边界情况92)，其还导致结合内部WL应用最小细调谐过程。其它边界情况描述给定WICA设置几乎(例如，在0.25tCK或更小内)错过捕获写入命令(最小边界情况90)，这导致WICA值的额外递增以允许写入命令的捕获以及结合内部WL应用对应大细调谐过程。然而，如果在外部WL结束后DQS信号54及CLK对准(例如，tDQSoffset等于或小于0.1ps)(步骤66)，那么针对边界情况的最终(结果)偏移将为-0.5tCK及+0.5tCK(即，在存储器装置10的给定规格或公差内)。
然而，可能出现情形，其中步骤68的tWL_ADJ_start及/或步骤84的tWL_ADJ_end致使DQS信号54在训练后具有与CLK的大于0.5个循环的相位失配(例如，相位对准设置量)(tDQSoffset>±0.5tCK)。举例来说，可能发生来自外部WL的内部失配，其中归因于电压及温度的改变而损害内部路径匹配。类似地，外部WL中的分辨率错误可能导致CLK及DQS信号54无法对准。类似地，当将早期从CWK偏移器出来的IWS 58的发起从一个WICA值改变为另一个值以及错误的额外类型及原因时，可能发生内部WICA多路复用器错误。图5及6说明DQS信号54及CLK的匹配中的初始错误或其它错误致使DQS信号54在训练之后具有CLK的大于0.5个循环的相位失配(tDQSoffset＞±0.5tCK)的例子。
图5说明针对DQS信号54的最小边界情况118及最大边界情况120的图，最小边界情况118及最大边界情况120导致在比CLK早半个时钟(-0.5tCK)内但在比CLK晚半个时钟(+0.5tCK)外的最终偏离(例如，tDQSoffset)。如所说明，在最小边界情况118及最大边界情况120中的每一者中存在CLK的时钟波形94。关于最小边界情况118，在外部WL结束时(步骤66)，DQS信号54及CLK未对准(例如，tDQSoffset等于大约100ps)。时钟波形94上的框96指示对准边缘(第一数据位之前的前导码下降边缘)。
DQS脉冲98具有用以捕获写入命令的下降边缘100。如先前所述，在外部WL(由波形99说明)之后，DQS信号54及CLK未对准(例如，tDQSoffset等于大约100ps)。结合波形101，DQS脉冲98被施加负时序调整(与步骤68相关联)。此调整可为例如-0.75tCK。增大WICA(结合步骤72、74、76及77)，直到DQS脉冲98的下降边缘100捕获写入命令。关于最小边界情况118，给定值的WICA因为其经递增几乎错过写入命令的捕获。
一旦捕获写入命令，就进行方法64的细调谐过程(例如，步骤78、80及82)，从而得到波形122。波形122说明方法64的细调谐过程后退大约1tCK(时间123)直到确定失效边界(步骤82)为止。此后，如由波形124所说明，将正时序调整(例如，tWL_ADJ_end)施加到DQS信号54。如所说明，此正时序调整为+1.25tCK，并且其导致DQS脉冲98使其下降边缘100用来捕获说明为在框129(指示DQS信号54的对准边缘)中的写入命令。所说明波形124表示最终tDQSoffset为-0.25tCK，即，DQS信号54具有小于比CLK早半个时钟的偏离(即，在存储器装置10的给定规格或公差内)。
关于最大边界情况120，在外部WL结束时(步骤66)，DQS信号54及CLK与最小边界情况118的DQS信号54及CLK类似地未对准(例如，tDQSoffset等于大约100ps)。时钟波形94上的框96指示对准边缘(第一数据位之前的前导码下降边缘)。
DQS脉冲98具有用以捕获写入命令的下降边缘100。如先前所述，在外部WL(由波形99说明)之后，DQS信号54及CLK未对准(例如，tDQSoffset等于大约100ps)。结合波形101，DQS脉冲98被施加负时序调整(与步骤68相关联)。此调整可为例如-0.75tCK。增大WICA(结合步骤72、74、76及77)，直到DQS脉冲98的下降边缘100捕获写入命令。关于最大边界情况120，给定值的WICA因为其经递增几乎捕获写入命令。
一旦捕获写入命令，就进行方法64的细调谐过程(例如，步骤78、80及82)，从而得到波形126。波形126说明方法64的细调谐过程后退-0.1ps(时间127)直到确定失效边界(步骤82)为止。此后，如由波形128所说明，将正时序调整(例如，tWL_ADJ_end)施加到DQS信号54。如所说明，此正时序调整为+1.25tCK，并且其导致DQS脉冲98使其下降边缘100用来捕获说明为在框125(指示DQS信号54的对准边缘)中的写入命令。所说明波形128表示最终tDQSoffset为+0.75tCK，即，DQS信号54具有比CLK晚四分之三时钟的偏离(即，在存储器装置10的给定规格或公差外)。以此方式，在应用方法64时，错误导致针对最大边界情况120的边界条件失效。
图6说明针对DQS信号54的最小边界情况130及最大边界情况132的图，最小边界情况130及最大边界情况132导致比时钟早半个时钟(-0.5tCK)外但在比CLK晚半个时钟(+0.5tCK)内的最终偏离(例如，tDQSoffset)。如所说明，在最小边界情况130及最大边界情况132中的每一者中存在CLK的时钟波形94。关于最小边界情况130，在外部WL结束时(步骤66)，DQS信号54及CLK未对准(例如，tDQSoffset等于大约-100ps)。时钟波形94上的框96指示对准边缘(第一数据位之前的前导码下降边缘)。
DQS脉冲98具有用以捕获写入命令的下降边缘100。如先前所述，在外部WL(由波形103说明)之后，DQS信号54及CLK未对准(例如，tDQSoffset等于大约-100ps)。结合波形105，DQS脉冲98被施加负时序调整(与步骤68相关联)。此调整可为例如-0.75tCK。增大WICA(结合步骤72、74、76及77)，直到DQS脉冲98的下降边缘100捕获写入命令。关于最小边界情况130，给定值的WICA因为其经递增几乎错过写入命令的捕获。
一旦捕获写入命令，就进行方法64的细调谐过程(例如，步骤78、80及82)，从而得到波形134。波形134说明方法64的细调谐过程后退大约1tCK(时间135)直到确定失效边界(步骤82)为止。此后，如由波形136所说明，将正时序调整(例如，tWL_ADJ_end)施加到DQS信号54。如所说明，此正时序调整为+1.25tCK，并且其导致DQS脉冲98使其下降边缘100用来捕获说明为在框138(指示DQS信号54的对准边缘)中的写入命令。所说明波形136表示最终tDQSoffset为-0.85tCK，即，DQS信号54具有大于比CLK早半个时钟的偏离(即，在存储器装置10的给定规格或公差外)。以此方式，在应用方法64时，错误导致针对最小边界情况130的边界条件失效。
关于最大边界情况132，在外部WL结束时(步骤66)，DQS信号54及CLK与最小边界情况130的DQS信号54及CLK类似地未对准(例如，tDQSoffset等于大约-100ps)。时钟波形94上的框96指示对准边缘(第一数据位之前的前导码下降边缘)。
DQS脉冲98具有用以捕获写入命令的下降边缘100。如先前所述，在外部WL(由波形103说明)之后，DQS信号54及CLK未对准(例如，tDQSoffset等于大约-100ps)。结合波形105，DQS脉冲98被施加负时序调整(与步骤68相关联)。此调整可为例如-0.75tCK。增大WICA(结合步骤72、74、76及77)，直到DQS脉冲98的下降边缘100捕获写入命令。关于最大边界情况132，给定值的WICA因为其经递增几乎捕获写入命令。
一旦捕获写入命令，就进行方法64的细调谐过程(例如，步骤78、80及82)，从而得到波形140。波形140说明方法64的细调谐过程后退-0.1ps(时间141)直到确定失效边界(步骤82)为止。此后，如由波形142所说明，将正时序调整(例如，tWL_ADJ_end)施加到DQS信号54。如所说明，此正时序调整为+1.25tCK，并且其导致DQS脉冲98使其下降边缘100用来说明为在框144(指示DQS信号54的对准边缘)中的写入命令。所说明波形142表示最终tDQSoffset为+0.25tCK，即，DQS信号54具有比CLK晚四分之一时钟的偏离(即，在存储器装置10的给定规格或公差内)。
因此，图5说明描述给定WICA值的边界情况(最大边界情况120)，所述给定WICA值导致几乎捕获写入命令并且还导致DQS信号54具有在存储器装置10的给定规格或公差外的偏离。同样地，图6说明描述给定WICA设置的边界情况(最小边界情况130)，所述给定WICA设置导致错过捕获写入命令并且还导致DQS信号54具有在存储器装置10的给定规格或公差外的偏离。为确保边界条件将不导致DQS信号54具有在存储器装置10的给定规格或公差外的偏离，下面结合图7描述内部WL的第二实施例。
图7说明结合另一实施例执行内部WL的方法146的流程图。内部WL的过程改变写入命令被移出到DQS域的(CLK的)时钟循环，即，内部WL控制IWS 58从IWA电路系统48的传输，使得IWS 58可适当地在DQS域中被捕获。此方法146可由例如IWA电路系统48执行。
如所展示，方法146在步骤66中完成外部WL之后开始。在步骤68中，可将负时序调整(例如，tWL_ADJ_start)施加到DQS信号54。可在数据流的末尾执行此步骤68以校正时序，并且例如可结合存储器装置10的规格来执行。在步骤148中，启动内部WL(例如，内部WL训练模式)。结合步骤148，设置与内部WL的启动结合利用的一或多个模式寄存器。举例来说，模式寄存器MR2.1(其应用到外部WL及内部W两者)设置为(或保持为1)1。所利用的额外模式寄存器是例如MR2.7＝内部写入时序(写入内部循环调整或“WICA”模式)，其在启用(设置为1)时将致使IWS 58较早从IWA电路系统48的CAS-写入-延时(CWL)偏移器发起。所利用的另外模式寄存器是MR3.3:0＝WICA值(WICA是存储器装置10将较早从CWL偏移器发起IWS的循环数)。另一模式寄存器，MR11.7＝WICAhalfStep(在被启用时，此模式寄存器允许有效WICA减小0.5tCK)。如在步骤148所说明，上述模式寄存器初始设置如下：模式寄存器MR2.1＝1，模式寄存器MR2.7＝1，针对WICA的初始值＝0，且针对WICAhalfStep的初始值＝0。
在步骤72中，将模式寄存器MR3.3:0设置为当前WICA值，在此情况中为0，因为这是第一次通过方法146。在步骤74中发出写入命令并在步骤76中确定是否捕获写入命令(作为经捕获写入62)。如果没有捕获写入命令(例如，不存在经捕获写入62)，那么WICA值被迭代地调整例如一个时钟循环(使得IWA电路系统48将早一个时钟发送IWS 58)，并且重复步骤72、74、76及77的过程，直到使用调整WICA值在步骤726中捕获写入命令(存在经捕获写入62)。此时，将MR3.3:0设置为指示WICA的当前值的值，即所述WICA值是IWA电路系统48发起IWS 58的时序。此过程完成内部WL的粗调谐过程。
与其中下一步骤将为步骤78的方法64相反，在完成内部WL的粗调谐后，方法146移动到步骤150。从步骤150开始，确定是否存在边界情况(例如，最大边界情况120或最小边界情况130)，其将致使DQS信号54具有在存储器装置10的给定规格或公差外的偏离(以及校正此确定发生)。也就是说，方法146包含边界条件检测及校正过程。作为此边界条件检测及校正过程的一部分，在步骤150中，将DQS信号54减小(即，负向移动)某一值，例如CLK的时钟脉冲的四分之一(-0.25tCK)。此步骤150启动边界条件检测及校正过程的边界测试近部分。在步骤152中，确定在将DQS信号54移动所述值(-0.25tCK)之后是否捕获写入命令，以确定给定值的WICA是否几乎捕获写入命令，例如在最大边界情况120中。
如果在步骤152中没有捕获写入命令，那么确定存在近边界条件，并且在步骤154中，将DQS信号54调整例如+0.25tCK的值(例如，与在步骤150中使用的值相反的值)。另外，在步骤154中，模式寄存器MR11.7被启用(即，设置为1)，这致使模式寄存器MR11.7允许有效WICA减小0.5tCK。因此，当在步骤154中使WICA递增(即，WICA＝WICA+1)时，净效果将为WICA＝WICA+0.5。当发现存在近边界条件时，这操作以经由更精细分辨率对WICA的值提供校正，其否则将致使DQS信号54具有在存储器装置10的给定规格或公差外的偏离。
在步骤156中，执行完整性检查(即，确定是否使用新更精细分辨率WICA值捕获写入命令)，并且如果捕获写入命令，那么内部WL的细调谐过程开始于步骤78。替代地，如果在步骤156中没有捕获写入命令，那么过程在步骤88处以错误信号的产生而结束。
返回到步骤152，如果在步骤152中捕获写入命令，那么确定近边界条件不存在。因此，方法146进行以确定是否存在远边界。在步骤158中，将DQS信号54减小(即，负向移动)设置值，例如CLK的时钟脉冲的一半(-0.5tCK)。此步骤158启动边界条件检测及校正过程的边界测试远部分。在步骤160中，确定在结合来自步骤150的先前负值(即-0.75tCK)将DQS信号54移动设置值之后是否捕获写入命令，以确定给定值的先前WICA是否几乎错过捕获写入命令，例如在最小边界情况130中。
如果在步骤160中捕获写入命令，那么确定存在远边界条件，并且在步骤162中，通过将DQS信号54调整例如+0.75tCK的值(例如，与在步骤150及158中使用的值的总和相反的值)。另外，在步骤162中，模式寄存器MR11.7被启用(即，设置为1)，这致使模式寄存器MR11.7允许有效WICA减小0.5tCK。因此，当在步骤154中使WICA递增时，净效果将为WICA＝WICA-0.5。当发现存在近边界条件时，这操作以经由更精细分辨率对WICA的值提供校正，其否则将致使DQS信号54具有在存储器装置10的给定规格或公差外的偏离。
在步骤156中，执行完整性检查(即，确定是否使用新更精细分辨率WICA值捕获写入命令)，并且如果捕获写入命令，那么内部WL的细调谐过程开始于步骤78。替代地，如果在步骤156中没有捕获写入命令，那么过程在步骤88处以错误信号的产生而结束。
返回到步骤160，如果没有捕获写入命令，那么确定不存在远边界条件，并且在步骤164中，在没有对原始WICA值的任何对应调整的情况下将DQS信号54调整例如+0.75tCK的值(例如，与在步骤150及158中使用的值的总和相反的值)。接着在步骤156中执行完整性检查(即，确定是否使用原始WICA值捕获写入命令)，并且如果捕获写入命令，那么内部WL的细调谐过程开始于步骤78。替代地，如果在步骤156中没有捕获写入命令，那么过程在步骤88处以错误信号的产生而结束。
以此方式，方法146允许检测边界情况/条件(例如，最大边界情况120及最小边界情况130)以及经由WICA值的修改来校正具有在存储器装置10的给定规格或公差外的偏离的所得DQS信号54(即，通过允许更改所得tDQSoffset的WICA的值的更精细分辨率)。下面关于图8及9来描述当实施内部WL方法146时可能发生的时序情形的实例。
图8说明针对DQS信号54的最小边界情况166、非边界情况168及最大边界情况170的图，最小边界情况166、非边界情况168及最大边界情况170在实施方法146时导致在比时钟早半个时钟(-0.5tCK)内且在比时钟晚半个时钟(+0.5tCK)内的最终偏离(例如，tDQSoffset)。应注意最小边界情况166类似于最小边界情况118，但将导致不同tDQSoffset，且最大边界情况170类似于最大边界情况120，但归因于方法146的边界检测及校正过程而导致不同tDQSoffset。如所说明，在最小边界情况166、非边界情况168及最大边界情况170中的每一者中存在CLK的时钟波形94。关于最小边界情况166，在外部WL结束时(步骤66)，DQS信号54及CLK未对准(例如，tDQSoffset等于大约100ps)。时钟波形94上的框96指示对准边缘(第一数据位之前的前导码下降边缘)。
DQS脉冲98具有用以捕获写入命令的下降边缘100。如先前所述，在外部WL(由波形99说明)之后，DQS信号54及CLK未对准(例如，tDQSoffset等于大约100ps)。结合波形101，DQS脉冲98被施加负时序调整(与步骤68相关联)。此调整可为例如-0.75tCK。增大WICA(结合步骤72、74、76及77)，直到DQS脉冲98的下降边缘100捕获写入命令。关于最小边界情况166，给定值的WICA因为其经递增几乎错过写入命令的捕获。
用于参考而说明的是已进行方法64的细调谐过程(例如，步骤78、80及82)，从而得到波形122。波形122说明方法64的细调谐过程后退大约1tCK(时间123)直到确定失效边界(步骤82)为止。然而，代替波形122的产生，进行DQS信号54的调整(步骤150)。将DQS信号54减小(即，负向移动)某一值，例如CLK的时钟脉冲的四分之一(-0.25tCK)这产生波形172。
进行步骤152，并且针对本例子，捕获写入命令。这致使确定不存在近边界条件。因此，过程(方法146)继续进行以确定是否存在远边界。结合步骤158，将DQS信号54减小(即，负向移动)设置值，例如CLK的时钟脉冲的一半(-0.5tCK)。这导致以波形174表示的DQS，其说明已将DQS信号54调整来自步骤150的值及来自步骤158的值的总和(例如，-0.75tCK)。边界条件检测及校正过程的边界测试远部分是用波形174进行，并且在步骤160中，确定是否使用波形174来捕获写入命令。
在本例子中，捕获是成功的。因此确定存在远边界条件，并且在步骤162中，将DQS信号54调整例如+0.75tCK的值(例如，与在步骤150及158中使用的值的总和相反的值)。另外，在步骤162中，模式寄存器MR11.7被启用(即，设置为1)，这致使模式寄存器MR11.7允许有效WICA减小0.5tCK。因此，当在步骤162中使WICA递增(即，WICA＝WICA+1)时，净效果将为WICA＝WICA+0.5。当发现存在近边界条件时，这操作以经由更精细分辨率对WICA的值提供校正，其否则将致使DQS信号54具有在存储器装置10的给定规格或公差外的偏离。
此时，进行方法146的细调谐过程(例如，步骤78、80及82)，从而得到波形176。波形176说明方法64的细调谐过程后退0.5tCK(时间177)直到确定失效边界(步骤82)为止。此后，如波形178所说明，将正时序调整(例如，tWL_ADJ_end)施加到DQS信号54。如所说明，此正时序调整为+1.25tCK，并且其导致DQS脉冲98使其下降边缘100用来捕获说明为在框180(指示DQS信号54的对准边缘)中的写入命令。所说明波形178表示最终tDQSoffset为0.25tCK，即，DQS信号54具有在存储器装置10的给定规格或公差内的偏离。
关于非边界情况168，在外部WL结束时(步骤66)，DQS信号54及CLK与最小边界情况166的DQS信号54及CLK类似地未对准(例如，tDQSoffset等于大约100ps)。时钟波形94上的框96指示对准边缘(第一数据位之前的前导码下降边缘)。
DQS脉冲98具有用以捕获写入命令的下降边缘100。如先前所述，在外部WL(由波形99说明)之后，DQS信号54及CLK未对准(例如，tDQSoffset等于大约100ps)。结合波形101，DQS脉冲98被施加负时序调整(与步骤68相关联)。此调整可为例如-0.75tCK。增大WICA(结合步骤72、74、76及77)，直到DQS脉冲98的下降边缘100捕获写入命令。
用于参考而说明的是已进行方法64的细调谐过程(例如，步骤78、80及82)，从而得到波形182。波形182说明方法64的细调谐过程后退大约0.5tCK(时间183)直到确定失效边界为止(步骤82)。然而，代替波形182的产生，进行DQS信号54的调整(步骤150)。将DQS信号54减小(即，负向移动)某一值，例如CLK的时钟脉冲的四分之一(-0.25tCK)，这产生波形172。
进行步骤152，并且针对本例子，捕获写入命令。这致使确定不存在近边界条件。因此，过程(方法146)继续进行以确定是否存在远边界。结合步骤158，将DQS信号54减小(即，负向移动)设置值，例如CLK的时钟脉冲的一半(-0.5tCK)。这导致以波形174表示的DQS，其说明已将DQS信号54调整来自步骤150的值及来自步骤158的值的总和(例如，-0.75tCK)。边界条件检测及校正过程的边界测试远部分是用波形174进行，并且在步骤160中，确定是否使用波形174来捕获写入命令。
在本例子中，捕获是不成功的。因此确定不存在远边界条件，并且在步骤164中，在没有对原始WICA值的任何对应调整的情况下将DQS信号54调整例如+0.75tCK的值(例如，与在步骤150及158中使用的值的总和相反的值)。此时，进行方法146的细调谐过程(例如，步骤78、80及82)，从而得到波形184。波形184说明方法64的细调谐过程后退0.5tCK(时间185)直到确定失效边界(步骤82)为止。此后，如由波形186所说明，将正时序调整(例如，tWL_ADJ_end)施加到DQS信号54。如所说明，此正时序调整为+1.25tCK，并且其导致DQS脉冲98使其下降边缘100用来捕获说明为在框188(指示DQS信号54的对准边缘)中的写入命令。所说明波形186表示最终tDQSoffset为0.25tCK，即，DQS信号54具有在存储器装置10的给定规格或公差内的偏离。
关于最大边界情况170，在外部WL结束时(步骤66)，DQS信号54及CLK与最小边界情况166的DQS信号54及CLK类似地未对准(例如，tDQSoffset等于大约100ps)。时钟波形94上的框96指示对准边缘(第一数据位之前的前导码下降边缘)。
DQS脉冲98具有用以捕获写入命令的下降边缘100。如先前所述，在外部WL(由波形99说明)之后，DQS信号54及CLK未对准(例如，tDQSoffset等于大约100ps)。结合波形101，DQS脉冲98被施加负时序调整(与步骤68相关联)。此调整可为例如-0.75tCK。增大WICA(结合步骤72、74、76及77)，直到DQS脉冲98的下降边缘100捕获写入命令。
用于参考而说明的是已进行方法64的细调谐过程(例如，步骤78、80及82)，从而得到波形126。波形126说明方法64的细调谐过程后退-0.1ps(时间127)直到确定失效边界为止(步骤82)。然而，代替波形126的产生，进行DQS信号54的调整(步骤150)。将DQS信号54减小(即，负向移动)某一值，例如CLK的时钟脉冲的四分之一(-0.25tCK)，这产生波形172。
进行步骤152，并且针对本例子，没有捕获写入命令。这致使确定存在近边界条件。因此，过程(方法146)进行步骤154并且将DQS信号54调整例如+0.25tCK的值(例如，与在步骤150中使用的值相反的值)。另外，在步骤154中，模式寄存器MR11.7被启用(即，设置为1)，这致使模式寄存器MR11.7允许有效WICA减小0.5tCK。因此，当在步骤154中使WICA递增(即，WICA＝WICA+1)时，净效果将为WICA＝WICA+0.5。当发现存在近边界条件时，这操作以经由更精细分辨率对WICA的值提供校正，其否则将致使DQS信号54具有在存储器装置10的给定规格或公差外的偏离。
此时，进行的方法146的细调谐过程(例如，步骤78、80及82)，从而得到波形190。波形190说明方法64的细调谐过程后退0.5tCK(时间191)直到确定失效边界(步骤82)为止。此后，如波形192所说明，将正时序调整(例如，tWL_ADJ_end)施加到DQS信号54。如所说明，此正时序调整为+1.25tCK，并且其导致DQS脉冲98使其下降边缘100用来捕获说明为在框194(指示DQS信号54的对准边缘)中的写入命令。所说明波形208表示最终tDQSoffset为0.25tCK，即，DQS信号54具有在存储器装置10的给定规格或公差内的偏离。此与上文描述的边界情况(最大边界情况120)相反，借此给定WICA值导致几乎捕获写入命令，并且还导致DQS信号54具有在存储器装置10的给定规格或公差外的偏离。以此方式，方法146操作以校正偏离以允许在面对最大边界及最初未对准DQS信号54及CLK时在存储器装置10的给定规格或公差内适当操作。
图9说明针对DQS信号54的最小边界情况196、非边界情况198及最大边界情况200的图，最小边界情况196、非边界情况198及最大边界情况200在实施方法146时导致在比时钟早半个时钟(-0.5tCK)内且在比CLK晚半个时钟(+0.5tCK)内的最终偏离(例如，tDQSoffset)。应注意最小边界情况196类似于最小边界情况130，但将导致不同tDQSoffset，且最大边界情况200类似于最大边界情况132，但归因于方法146的边界检测及校正过程而导致不同tDQSoffset。如所说明，在最小边界情况196、非边界情况198及最大界情况200中的每一者中存在CLK的时钟波形94。关于最小边界情况196，在外部WL结束时(步骤66)，DQS信号54及CLK未对准(例如，tDQSoffset等于大约-100ps)。时钟波形94上的框96指示对准边缘(第一数据位之前的前导码下降边缘)。
DQS脉冲98具有用以捕获写入命令的下降边缘100。如先前所述，在外部WL(由波形103说明)之后，DQS信号54及CLK未对准(例如，tDQSoffset等于大约-100ps)。结合波形105，DQS脉冲98被施加负时序调整(与步骤68相关联)。此调整可为例如-0.75tCK。增大WICA(结合步骤72、74、76及77)，直到DQS脉冲98的下降边缘100捕获写入命令。关于最小边界情况196，给定值的WICA因为其经递增几乎错过写入命令的捕获。
用于参考而说明的是已进行方法64的细调谐过程(例如，步骤78、80及82)，从而得到波形134。波形134说明方法64的细调谐过程后退大约1tCK(时间135)直到确定失效边界(步骤82)为止。然而，代替波形134的产生，进行DQS信号54的调整(步骤150)。将DQS信号54减小(即，负向移动)某一值，例如CLK的时钟脉冲的四分之一(-0.25tCK)，这产生波形202。
进行步骤152，并且针对本例子，捕获写入命令。这致使确定不存在近边界条件。因此，过程(方法146)继续进行以确定是否存在远边界。结合步骤158，将DQS信号54减小(即，负向移动)设置值，例如CLK的时钟脉冲的一半(-0.5tCK)。这导致以波形204表示的DQS信号54，其说明已将DQS信号54调整来自步骤150的值及来自步骤158的值的总和(例如，-0.75tCK)。边界条件检测及校正过程的边界测试远部分是用波形204进行，并且在步骤160中，确定是否使用波形204来捕获写入命令。
在本例子中，捕获是成功的。因此确定存在远边界条件，并且在步骤162中，将DQS信号54调整例如+0.75tCK的值(例如，与在步骤150及158中使用的值的总和相反的值)。另外，在步骤162中，模式寄存器MR11.7被启用(即，设置为1)，这致使模式寄存器MR11.7允许有效WICA减小0.5tCK。因此，当在步骤162中WICAhalfStep被启用时，净效果将为WICA＝WICA-0.5。当发现存在近边界条件时，这操作以经由更精细分辨率对WICA的值提供校正，其否则将致使DQS信号54具有在存储器装置10的给定规格或公差外的偏离。
此时，进行的方法146的细调谐过程(例如，步骤78、80及82)，从而得到波形206。波形206说明方法64的细调谐过程后退0.5tCK(时间207)直到确定失效边界为止(步骤82)。此后，如由波形208所说明，将正时序调整(例如，tWL_ADJ_end)施加到DQS信号54。如所说明，此正时序调整为+1.25tCK，并且其导致DQS脉冲98使其下降边缘100用来捕获说明为在框210(指示DQS信号54的对准边缘)中的写入命令。所说明波形208表示最终tDQSoffset为-0.35tCK，即，DQS信号54具有在存储器装置10的给定规格或公差内的偏离。此与上文描述的边界情况(最小边界情况130)相反，借此给定WICA值导几乎错过捕获写入命令，并且还导致DQS信号54具有在存储器装置10的给定规格或公差外的偏离。以此方式，方法146操作以校正偏离以允许在面对最小边界及最初未对准DQS信号54及CLK时在存储器装置10的给定规格或公差内适当操作。
关于非边界情况198，在外部WL结束时(步骤66)，DQS信号54及CLK与最小边界情况166的DQS信号54及CLK类似地未对准(例如，tDQSoffset等于大约100ps)。时钟波形94上的框96指示对准边缘(第一数据位之前的前导码下降边缘)。
DQS脉冲98具有用以捕获写入命令的下降边缘100。如先前所述，在外部WL(由波形103说明)之后，DQS信号54及CLK未对准(例如，tDQSoffset等于大约-100ps)。结合波形105，DQS脉冲98被施加负时序调整(与步骤68相关联)。此调整可为例如-0.75tCK。增大WICA(结合步骤72、74、76及77)，直到DQS脉冲98的下降边缘100捕获写入命令。
用于参考而说明的是已进行方法64的细调谐过程(例如，步骤78、80及82)，从而得到波形212。波形212说明方法64的细调谐过程后退大约0.5tCK(时间183)直到确定失效边界(步骤82)为止。然而，代替波形212的产生，进行DQS信号54的调整(步骤150)。将DQS信号54减小(即，负向移动)某一值，例如CLK的时钟脉冲的四分之一(-0.25tCK)，这产生波形202。
进行步骤152，并且针对本例子，捕获写入命令。这致使确定不存在近边界条件。因此，过程(方法146)继续进行以确定是否存在远边界。结合步骤158，将DQS信号54减小(即，负向移动)设置值，例如CLK的时钟脉冲的一半(-0.5tCK)。这导致以波形204表示的DQS信号54，其说明已将DQS信号54调整来自步骤150的值及来自步骤158的值的总和(例如，-0.75tCK)。边界条件检测及校正过程的边界测试远部分是用波形204进行，并且在步骤160中，确定是否使用波形204来捕获写入命令。
在本例子中，捕获是不成功的。因此，确定不存在远边界条件，并且在步骤164中，在没有对原始WICA值的任何对应调整的情况下将DQS信号54调整例如+0.75tCK的值(例如，与在步骤150及158中使用的值的总和相反的值)。此时，进行的方法146的细调谐过程(例如，步骤78、80及82)，从而得到波形214。波形214说明方法64的细调谐过程后退0.5tCK(时间215)直到确定失效边界为止(步骤82)。此后，如由波形216所说明，将正时序调整(例如，tWL_ADJ_end)施加到DQS信号54。如所说明，此正时序调整为+1.25tCK，并且其导致DQS脉冲98使其下降边缘100用来捕获说明为在框218(指示DQS信号54的对准边缘)中的写入命令。所说明波形216表示最终tDQSoffset为-0.25tCK，即，DQS信号54具有在存储器装置10的给定规格或公差内的偏离。
关于最大边界情况200，在外部WL结束时(步骤66)，DQS信号54及CLK与最小边界情况166的DQS信号54及CLK类似地未对准(例如，tDQSoffset等于大约-100ps)。时钟波形94上的框96指示对准边缘(第一数据位之前的前导码下降边缘)。
DQS脉冲98具有用以捕获写入命令的下降边缘100。如先前所述，在外部WL(由波形103说明)之后，DQS信号54及CLK未对准(例如，tDQSoffset等于大约-100ps)。结合波形105，DQS脉冲98被施加负时序调整(与步骤68相关联)。此调整可为例如-0.75tCK。增大WICA(结合步骤72、74、76及77)，直到DQS脉冲98的下降边缘100捕获写入命令。
用于参考而说明的是已进行方法64的细调谐过程(例如，步骤78、80及82)，从而得到波形140。波形140说明方法64的细调谐过程后退-0.1ps(时间141)直到确定失效边界为止(步骤82)。然而，代替波形140的产生，进行DQS信号54的调整(步骤150)。将DQS信号54减小(即，负向移动)某一值，例如CLK的时钟脉冲的四分之一(-0.25tCK)，这产生波形202。
进行步骤152，并且针对本例子，没有捕获写入命令。这致使确定存在近边界条件。因此，过程(方法146)进行步骤154并且将DQS信号54调整例如+0.25tCK的值(例如，与在步骤150中使用的值相反的值)。另外，在步骤154中，模式寄存器MR11.7被启用(即，设置为1)，这致使模式寄存器MR11.7允许有效WICA减小0.5tCK。因此，当在步骤154中使WICA递增(即，WICA＝WICA+1)时，净效果将为WICA＝WICA+0.5。当发现存在近边界条件时，这操作以经由更精细分辨率对WICA的值提供校正，其否则将致使DQS信号54具有在存储器装置10的给定规格或公差外的偏离。
此时，进行方法146的细调谐过程(例如，步骤78、80及82)，从而得到波形220。波形220说明方法64的细调谐过程后退0.5tCK(时间221)直到确定失效边界为止(步骤82)。此后，如由波形222所说明，将正时序调整(例如，tWL_ADJ_end)施加到DQS信号54。如所说明，此正时序调整为+1.25tCK，并且其导致DQS脉冲98使其下降边缘100用来捕获说明为在框224(指示DQS信号54的对准边缘)中的写入命令。所说明波形222表示最终tDQSoffset为-0.25tCK，即，DQS信号54具有在存储器装置10的给定规格或公差内的偏离。
如图8及9中所说明的实例中所论证，方法146操作以实施边界条件检测及校正过程，其允许检测边界情况/条件(例如，最大边界情况170及最小边界情况196)以及经由WICA值的修改来校正否则将具有在存储器装置10的给定规格或公差外的偏离的所得DQS信号54(即，通过允许更改所得tDQSoffset的WICA的值的更精细分辨率)。图10说明在方法146的实施及/或执行中使用的IWA电路系统48的一部分。
图10是作为IWA电路系统48的一部分的CAS写入延时(CWL)偏移器226的示意图。CWL偏移器226沿路径228接收CLK以及写入命令。CLK作为输入时钟信号被传输到多个触发器电路230。个别触发器电路系统230的输出各自被传输到相应多路复用器232，借此多路复用器232经由由多路复用器控制逻辑234产生的控制信号被控制并且经由多路复用器控制总线236被传输。多路复用器控制逻辑234操作以基于来自CWL模式寄存器238以及可为MR3.3:0的WICA模式寄存器240的接收输入来产生控制信号。在一些实施例中，CWL偏移器226可基于CWL模式寄存器238的设置来对时钟循环进行计数。另外，控制信号可操作以选择写入命令从多路复用器232中的一者沿路径242的传输。
另外，CWL偏移器226包含额外触发器244，其接收CLK的反相(即，与CLK相位异相180度)作为时钟控制信号。CWL偏移器额外地包含WICAhalfstep模式寄存器246。WICAhalfstep模式寄存器246可为例如模式寄存器MR11.7，并且当启用时，WICAhalfstep模式寄存器246允许有效WICA减小0.5tCK。WICAhalfstep模式寄存器246的输出操作以控制多路复用器248及多路复用器250中的每一者。如所说明，WICAhalfstep模式寄存器246的输出在被启用时激活多路复用器248，从而允许来自触发器244的写入命令传输到缓冲器252以从CWL偏移器226输出作为IWS 58。举例来说，这在WICAhalfstep模式寄存器246已在步骤154或162中被启用(例如，设置为1)时发生，因此改变写入命令在其上被从CWL偏移器226移出作为IWS 58的时钟循环。同样地，WICAhalfstep模式寄存器246的输出在被启用时激活多路复用器250(已通过反相器254)，从而允许来自路径242的写入命令被传输到缓冲器252以从CWL偏移器226输出作为IWS 58(即，不受来自WICAhalfstep模式寄存器246的影响，且因此无需如上文结合图7的步骤154及162描述那样更改WICA值的分辨率)。
虽然本发明可易于以各种修改及替代形式呈现，但特定实施例已通过图式中的实例展示且已在本文中详细描述。然而，应了解，本发明并不希望限于所揭示的特定形式。而是，本发明希望涵盖落于如由所附权利要求书定义的本发明的精神及范围内的全部修改、等效物及替代物。
本文中提出及主张的技术被引用并应用到明显改进本技术领域的具实用性的实物及具体实例，且因而并非抽象的、无形的或纯理论的。此外，如果附加于本说明书末尾的任何权利要求书含有指定为“用于[执行功能]的构件”或“用于[执行功能]的步骤”的一或多个要素，那么这些要素希望根据35U.S.C.112(f)解释。然而，对于含有以任何其它方式指定的要素的任何权利要求书，此类要素并不希望根据35U.S.C.112(f)解释。

Claims (17)

1.一种存储器装置，其包括：
命令接口，其经配置以接收写入命令；及
内部写入调整IWA电路系统，其经配置以：
从所述命令接口接收所述写入命令；
基于所述写入命令产生内部写入信号IWS，其中当检测到发生边界条件时经由更精细分辨率来调整所述IWS的产生从而校正所述IWS的所述产生的时序，否则所述边界条件将致使数据选通DQS信号具有在所述存储器装置的公差的规格之外的偏离；及
训练所述数据选通DQS信号以产生具有与所述存储器装置的时钟CLK的设置相位对准量的所述DQS信号，以使用所述IWS捕获数据信号DQ。
2.根据权利要求1所述的存储器装置，其中所述设置相位对准量在DQS减去所述CLK的时钟脉冲的一半与DQS加上所述CLK的所述时钟脉冲的一半之间。
3.根据权利要求1所述的存储器装置，其中所述内部写入调整电路系统经配置以通过在所述DQS信号上实施内部写入均衡WL来训练所述DQS信号。
4.根据权利要求3所述的存储器装置，其中所述内部写入均衡包含确定值并将所述值设置在所述存储器装置的模式寄存器中，其中所述值对应于所述IWA电路系统以其调整所述IWS的传输的所述CLK的时钟循环的数目。
5.根据权利要求4所述的存储器装置，其中所述IWA经配置以通过将所述DQS信号减小预定值及确定写入命令是否被捕获来检测第一边界条件是否存在。
6.根据权利要求5所述的存储器装置，其中所述IWA经配置以将所述模式寄存器中的所述值调整为第二值以及响应于检测所述第一边界条件的存在而将所述DQS信号增加所述预定值。
7.根据权利要求6所述的存储器装置，其中所述IWA经配置以通过将所述DQS信号减小第二预定值及确定所述写入命令是否被捕获来检测第二边界条件是否存在。
8.根据权利要求7所述的存储器装置，其中所述IWA经配置以通过将所述DQS信号减小第二预定值及确定所述写入命令是否被捕获来将所述模式寄存器中的所述值调整为第三值。
9.根据权利要求7所述的存储器装置，其中所述IWA经配置以在确定所述第一边界条件不存在之后检测所述第二边界条件是否存在。
10.一种用于存储器装置的方法，其包括：
在所述存储器装置中实施内部写入均衡，其包括：
将值设置在所述存储器装置的模式寄存器中，其中所述值对应于可以其调整内部写入信号IWS的传输的时钟CLK的时钟循环的数目；
确定所述模式寄存器中的所述值是否致使内部数据选通DQS信号与所述CLK之间的相位对准在预定相位失配量之外；及
响应于确定所述相位对准在所述预定相位失配量之外而调整所述模式寄存器中的所述值以将所述DQS信号与所述CLK之间的所述相位对准更改为在所述预定相位失配量内。
11.根据权利要求10所述的方法，其中确定所述模式寄存器中的所述值是否致使所述DQS信号与所述CLK之间的相位对准在所述预定相位失配量之外包括将所述DQS信号调整设置量。
12.根据权利要求11所述的方法，其包括：
传输写入命令；及
在将所述DQS信号调整设置量之后，确定所述写入命令是否被捕获。
13.根据权利要求12所述的方法，其包括：
当确定尚未捕获所述写入命令时，将所述DQS信号调整在值上与所述设置量相反的第二设置量；及
当确定尚未捕获所述写入命令时，将所述模式寄存器中的所述值调整预定调整值。
14.根据权利要求12所述的方法，其包括当确定已捕获所述写入命令时，将所述DQS信号调整第二设置量。
15.根据权利要求14所述的方法，其包括：
传输第二写入命令；及
在将DQS信号调整所述第二设置量之后确定是否捕获所述第二写入命令。
16.根据权利要求15所述的方法，其包括：
当确定已捕获所述第二写入命令时，将所述DQS信号调整在值上与所述设置量及所述第二设置量的总和相反的第三设置量；及
当确定已捕获所述第二写入命令时，将所述模式寄存器中的所述值调整预定调整值。
17.根据权利要求15所述的方法，其包括当确定未捕获所述第二写入命令时，将所述DQS信号调整在值上与所述设置量及所述第二设置量的总和相反的第三设置量。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11217298B2 (en) * 2020-03-12 2022-01-04 Micron Technology, Inc. Delay-locked loop clock sharing

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108231110A (zh) * 2016-12-15 2018-06-29 爱思开海力士有限公司 半导体装置、半导体系统及训练方法
US10360951B1 (en) * 2018-01-19 2019-07-23 Micron Technology, Inc. Internal write adjust for a memory device

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7443741B2 (en) * 2005-07-07 2008-10-28 Lsi Corporation DQS strobe centering (data eye training) method
KR100930401B1 (ko) * 2007-10-09 2009-12-08 주식회사 하이닉스반도체 반도체 메모리 장치
EP2232493B1 (en) * 2007-12-21 2018-05-09 Rambus Inc. Method and apparatus for calibrating write timing in a memory system
JP2010122842A (ja) * 2008-11-19 2010-06-03 Nec Electronics Corp 遅延調整装置、半導体装置及び遅延調整方法
KR101179462B1 (ko) * 2010-11-30 2012-09-07 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그를 포함하는 반도체 메모리 시스템
KR101930779B1 (ko) * 2012-04-04 2018-12-20 에스케이하이닉스 주식회사 반도체 메모리 회로 및 이를 이용한 데이터 처리 시스템
JP6273856B2 (ja) * 2014-01-24 2018-02-07 富士通株式会社 メモリコントローラ及び情報処理装置
US10332575B2 (en) * 2017-11-29 2019-06-25 Micron Technology, Inc. Signal training for prevention of metastability due to clocking indeterminacy
US10664173B2 (en) * 2018-01-30 2020-05-26 Micron Technology, Inc. Write level initialization synchronization
US11232820B2 (en) * 2018-02-27 2022-01-25 SK Hynix Inc. Semiconductor devices performing a write leveling training operation and semiconductor systems including the semiconductor devices

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108231110A (zh) * 2016-12-15 2018-06-29 爱思开海力士有限公司 半导体装置、半导体系统及训练方法
US10360951B1 (en) * 2018-01-19 2019-07-23 Micron Technology, Inc. Internal write adjust for a memory device

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