JP2008186517A5 - - Google Patents

Claims (6)

1. 外部メモリとの間でDDR方式を用いて信号の送受信を行う半導体装置であって、
   位相シフト量を決定するDLL回路と、
   前記DLL回路に接続され、テストモード時にテストモード信号に基づき前記決定した位相シフト量を所定位相ずらす演算回路と、
   前記演算回路に接続され、前記所定位相ずれた前記位相シフト量を設定する第１〜第４のレジスタと、
   前記第１〜第４のレジスタおよび前記外部メモリと信号の送受信を行う第１の端子および第２の端子に接続され、前記第１〜４のレジスタに設定した前記位相シフト量に基づき位相をシフトして信号の送受信を行う伝送回路と、を備え、
   前記伝送回路は、
   前記第１のレジスタに接続され、前記第１の端子に出力する第１の信号を前記第１のレジスタに設定した前記位相シフト量に基づき位相シフトする第１の位相シフタと、
   前記第１の位相シフタおよび前記第１の端子に接続され、前記外部メモリとの間で前記第１の信号と前記外部メモリからの第２の信号の入出力を行い、または前記テストモード時に前記第１の信号をループバックする第１の双方向バッファと、
   前記第１の双方向バッファに接続され、前記第１の信号または前記第２の信号を前記第２のレジスタに設定した前記位相シフト量に基づき位相シフトする第２の位相シフタと、
   前記第２の端子に出力する第３の信号を前記第３のレジスタに設定した前記位相シフト量に基づき位相シフトする第３の位相シフタと、
   前記第３の位相シフタおよび前記第２の端子に接続され、前記外部メモリとの間で前記第３の信号と前記外部メモリからの第４の信号の入出力を行い、または前記テストモード時に前記第３の信号をループバックする第２の双方向バッファと、
   前記第２の双方向バッファおよび第４のレジスタに接続され、前記第３の信号または前記第４の信号を前記第４のレジスタに設定した前記位相シフト量に基づき位相シフトする第４の位相シフタと、
   前記第２，第４の位相シフタに接続され、前記第１または第２の信号を、それぞれ前記第３または第４の信号に応じて取り出すFIFOと、を備える半導体装置。
2. 前記半導体装置は、さらに前記FIFOの出力と期待値とを比較する判定回路を備えることを特徴とする請求項１記載の半導体装置。
3. 前記演算回路は、テストモード時にテストモード信号に応じて前記決定した位相シフト量を所定位相ずらす請求項２記載の半導体装置。
4. 外部メモリとの間でDDR方式を用いて信号の送受信を行う半導体装置であって、
   位相遅延量を決定するDLL回路と、
   前記DLL回路に接続され、前記決定した位相シフト量を所定位相ずらす演算回路と、
   前記演算回路に接続され、前記所定位相ずれた前記位相シフト量を設定する第５のレジスタと、
   前記第５のレジスタに接続され、入力信号と、前記入力信号を前記第５のレジスタに設定した位相シフト量に基づき位相シフトした信号とを比較することにより前記入力信号のプリアンブル期間を検出するプリアンブル検出回路と、
   前記プリアンブル検出回路の出力を期待値と比較する比較器と、を備える半導体装置。
5. 前記演算回路と前記プリアンブル検出回路とに接続され、前記所定位相ずれた前記位相シフト量を設定する第６のレジスタをさらに備え、
   前記プリアンブル検出回路は、前記第６のレジスタに設定した位相シフト量に基づき位相シフトした入力信号と、前記入力信号を前記第５のレジスタに設定した位相シフト量に基づき位相シフトした信号とを比較することにより前記入力信号のプリアンブル期間を検出することを特徴とする請求項４記載の半導体装置。
6. 前記演算回路は、テストモード時にテストモード信号に基づき位相シフト量を所定位相ずらすことを特徴とする請求項４または請求項５記載の半導体装置。