JP2017529604A - Ｎａｎｄメモリアドレス指定 - Google Patents

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Abstract

ＮＡＮＤメモリのアドレス指定を実行するための技術が説明される。ＮＡＮＤメモリの個別のメモリユニットをアドレス指定するべく、メモリコントローラか、ＮＡＮＤメモリのいずれかでサポートされる定められた数のアドレスサイクルが特定され得る。ＮＡＮＤメモリの個別のメモリユニットをアドレス指定するべく、動作する定められた数のアドレスサイクルが選択され得る。メモリコントローラか、ＮＡＮＤメモリのいずれかは、ＮＡＮＤメモリの個別のメモリユニットがマルチダイセレクト（ＭＤＳ）を使用して固有にアドレス指定可能である選択された数のアドレスサイクルで動作するように構成され得る。

Description

本明細書で説明される複数の実施形態は、概してＮＡＮＤメモリに関する。
複数のメモリデバイスは一般的に、複数のコンピュータまたは他の複数の電子デバイスの中の複数の内部半導体集積回路として提供される。ランダムアクセスメモリ（ＲＡＭ）、リードオンリーメモリ（ＲＯＭ）、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、シンクロナスダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）、および、フラッシュメモリを含む、多数の異なるタイプのメモリがある。
複数のフラッシュメモリデバイスは、広範囲に亘る複数の電子アプリケーション向けに、不揮発性メモリのポピュラーなソースへと発達してきた。複数のフラッシュメモリデバイスは一般的に、高メモリ密度、高信頼性、および、低電力消費を実現する１トランジスタメモリセルを使用する。電荷蓄積ノード（例えば、浮遊ゲートまたは電荷トラップ）のプログラミング、または、他の複数の物理現象（例えば、相転移または分極）を通じて、複数のセルの閾値電圧を変更することにより、各セルのデータ状態を決定する。フラッシュメモリは一般的に、パーソナルコンピュータ、携帯用情報端末（ＰＤＡ）、デジタルカメラ、デジタルメディアプレーヤ、デジタルレコーダ、ゲーム、電気機器、乗り物、無線デバイス、携帯電話、および、リムーバブルメモリモジュールにおいて使用され、フラッシュメモリの利用は拡大し続けている。これらの拡張された使用は、多くの動作によって生成または要求され増大しているデータサイズと共同して、大きいメモリサイズに対する要求を増大し続けている。
本開示の複数の特徴および利点は、以下に続く詳細な説明を、本開示の複数の特徴を例として共に示す添付の図面とを併せて理解されることにより明らかとなるであろう。
例示的な実施形態によるＮＡＮＤメモリのマルチレベルセル（ＭＬＣ）構成に基づくＮＡＮＤメモリ内の個別のメモリユニットをアドレス指定するべく使用される定められた数のアドレスサイクルを示す図である。
例示的な実施形態によるＮＡＮＤメモリのマルチレベルセル（ＭＬＣ）構成に基づくＮＡＮＤメモリ内の個別のメモリユニットをアドレス指定するべく使用される定められた数のアドレスサイクルを示す別の図である。
例示的な実施形態によるＮＡＮＤメモリ内のチップイネーブルごとに４個のメモリユニットまでのマルチダイセレクト（ＭＤＳ）マッピング値を示す表である。
例示的な実施形態によるＮＡＮＤメモリ内のチップイネーブルごとに８個のメモリユニットまでのマルチダイセレクト（ＭＤＳ）マッピング値を示す表である。
例示的な実施形態によるＮＡＮＤメモリのアドレス指定を実行するべく動作可能なメモリコントローラの回路の機能を示す。
例示的な実施形態による複数のメモリ構造およびスイッチングデバイスを含むＮＡＮＤメモリデバイスのブロック図である。
例示的な実施形態によるＮＡＮＤメモリおよびメモリコントローラを含むデータ記憶システムのブロック図である。
例示的な実施形態によるＮＡＮＤメモリのアドレス指定を実行する方法のフローチャートを示す。
例示的な実施形態によるメモリシステム図を示す。
ここで、説明される複数の例示的な実施形態に対して言及がなされ、特定の言語は、それを説明するために本明細書において用いられるであろう。それにもかかわらず、それに関して本開示の範囲の如何なる限定も意図していないことが理解されるであろう。
複数の開示される発明の実施形態が説明される前に、本開示が、本明細書で開示される特定の複数の構造、処理段階、または、材料に限定されないけれども、関連技術における当業者によって認識されるような、それらの同等物にまで拡張されることが理解されるであろう。本明細書で用いられる用語は、特定の複数の例を説明する目的のみで使用され、限定することは意図されないことも理解されるべきである。異なる図面における同一の参照符号は、同一の要素を表している。複数のフローチャートおよび処理において提供される複数の数字は、複数の段階および動作を例示するときの明確性のために提供され、必ずしも特定の順序またはシーケンスを示さない。
さらに、複数の説明される特徴、構造、または、特性は、１または複数の実施形態において、任意の適切な方法で組み合わされてもよい。以下の説明において、様々な発明の実施形態の徹底的な理解を提供すべく、複数のレイアウト、距離、ネットワーク例などの複数の例のような多数の特定の詳細が提供される。しかしながら、関連技術における当業者は、そのような複数の詳細な実施形態が、本明細書で明瞭に表現される複数の全体的な発明の概念を限定するものではないけれど、それらの代表例にすきないということを認識するだろう。
本明細書および添付の特許請求の範囲において用いられるように、単数形の「１つの（ａ）」、「１つの（ａｎ）」および「その（ｔｈｅ）」は、文脈で明らかにそうでないと記載されない限り、複数形を含む。従って、例えば、「ビットライン」に対する参照は、このようなビットラインの複数を含む。
本明細書全体にわたる「例」に対する言及は、例に関連して説明された特定の特徴、構造、または特性が本発明の少なくとも１つの実施形態に含まれることを意味する。従って、「例において」または「実施形態」という表現は本明細書にわたって様々な場所に登場するが、必ずしも全てが同じ実施形態を意味するものではない。
本明細書中に使用されるように、複数のアイテム、構造要素、構成要素および／または材料は、便宜上共通リストに提示され得る。しかしながら、これらのリストは、リストの各部材が、別個かつ独自の部材として個別に特定されるよう解釈されるべきである。従って、そのようなリストの個々の部材は、反対のことが示されることなしで、それらが共通のグループに提示されていることのみに基づいて、事実上、同じリストの任意の他の部材の同等物であるものと解釈されるべきではない。また、本発明の様々な実施形態および例が、それらの様々な構成要素に対する複数の代替案と共に本明細書中で言及され得る。そのような複数の実施形態、例、および、代替案は、事実上互いに同等物として解釈されるべきではないが、本開示下で複数の別個かつ自律的な表現と見なされるべきであることが理解される。
さらに、複数の説明される特徴、構造、または、特性は、１または複数の実施形態において、任意の適切な方法で組み合わされてもよい。以下の説明において、様々な発明の実施形態の徹底的な理解を提供すべく、複数のレイアウト、距離、ネットワーク例などの複数の例のような多数の特定の詳細が提供される。しかしながら、関連技術における当業者は、技術が１または複数の特定の詳細なしで、または、他の方法、構成要素、レイアウトなどで実施され得ることを認識するだろう。複数の他の例において、周知の構造、材料または動作は、開示の態様の不明瞭化を回避するために詳細に示されず、説明されてもいない。
本明細書において、「備える(comprises)」、「備えている(comprising)」、「含んでいる(containing)」および「有している(having)」などの用語は、米国特許法におけるそれらの用語に帰する意味を有し得、「含む(includes)」、「含んでいる(including)」などを意味し得、概して、制限のない用語と解釈される。「から成っている(consisting of)」、または、「から成る(consists of)」といった用語は排他的な用語であり、米国特許法によるものと同様に、複数の構成要素、構造、段階、または、そのような複数の用語と共に具体的にリストされた同様のものだけを含む。「不可欠に〜から成っている(consisting essentially)」または「不可欠に〜から成る(consists essentially of)」という用語は概して、米国特許法によってそれらの用語に帰する意味を有する。特に、そのような複数の用語は、追加的な複数のアイテム、材料、構成要素、段階、または、要素の包含を許容することは例外として、概して排他的な用語であり、ベーシックで新規な複数の特性、または、それと共に使用される（複数の）アイテムの機能には実質的に影響を及ぼさない。例えば、複数の微量元素が組成の中に存在するけれど、もし「不可欠に〜から成る(consisting essentially of)」という言語の下に存在するならば、そのような用語に従う複数のアイテムのリストにおいてたとえ明確に記述されていなくとも、複数の組成物の性質または特性に影響を及ぼさないことが許容されるだろう。「備えている(comprising)」または「含んでいる(including)」のような制限のない用語を使用する場合、まるで明示的に述べられているかのように、「から成っている(consisting of)」という言語と同様、「不可欠に〜から成っている(consisting essentially)」という言語にも直接的なサポートが与えられるべきであり、その逆のことも言える、ということが理解される。
本明細書および特許請求の範囲における「第１の」、「第２の」、「第３の」、「第４の」などの用語は、それらがある場合には、複数の類似の要素を区別するのに用いられ、特定のシーケンシャルまたは時系列の順序を説明するのには必ずしも用いられない。そのように用いられる任意の用語は、本明細書において説明される複数の実施形態が本明細書において例えば、図示され、または別途説明されるもの以外のシーケンスにおける動作が可能となるように、適切な状況下において、相互に交換可能であることを理解されたい。同様に、方法が本明細書において一連の段階を備えるものとして説明される場合、本明細書において提示されるそのような段階の順序は、そのような段階が実行され得る唯一の順序では必ずしもなく、記載される段階のあるものはおそらく省略されてもよく、および／または本明細書において説明されない他のある段階が場合によって方法に追加されてもよい。 ［例示的な実施形態］
複数の技術的な実施形態の最初の概観が、下記に提供され、次に、複数の特定の技術的な実施形態が、さらに後でより詳細に説明される。この最初の要約は、複数の読者が本技術をより速やかに理解するのを援助することを意図しているけれど、重要なまたは不可欠な複数の技術的特徴を特定することは意図されず、主張される主題の範囲を限定することも、意図されない。別途定義されない限り、本明細書において用いられる全ての技術的および科学的用語は、本開示が属する当業者により一般に理解されるのと同じ意味を有する。
概して、フラッシュメモリは、ＮＯＲフラッシュおよびＮＡＮＤフラッシュとして既知の２つのベーシックアーキテクチャのうちの１つを使用することができる。その指定は、複数のデバイスを読み出すべく使用されるロジックから導出される。ＮＯＲフラッシュアーキテクチャにおいて、複数のメモリセルのロジカル列は、一般的にビットラインと称されるもののような、データラインに連結される各メモリセルと並列に連結される。ＮＡＮＤフラッシュアーキテクチャにおいて、複数のメモリセルの列は、ビットラインに連結される列の第１メモリセルだけと直列に連結される。
複数の電子システムの性能および複雑さが増大するに連れ、システムにおける追加メモリの必要性もまた増大する。しかしながら、そのシステムのコストを削減し続けるべく、部品点数が最小化されることが望ましい。これは、複数のマルチレベルセル（ＭＬＣ）のような複数の技術を使用することにより、集積回路のメモリ密度を増大することで達成できる。例えば、ＭＬＣ ＮＡＮＤフラッシュメモリは、非常に費用効果の高い不揮発性メモリである。
複数のマルチレベルセルは、例えばビットパターンといったデータ状態をセルの特定閾値電圧（Ｖｔ）範囲に割り当てることによって、従来のフラッシュセルのアナログ性質を利用することができる。マルチレベルの複数のレベルは、セルに割り当てられた電圧範囲の量と、メモリセルの寿命動作中に割り当てられた電圧範囲の安定性とによって、セルごとに２またはより多くの情報ビットの記憶を可能にすることができる。
技術は、ＮＡＮＤメモリの個別のメモリユニットにアクセスするために説明される。複数のメモリユニットは、複数のメモリユニットの各々と関連する特定アドレスを介してアクセスされることができる。ＮＡＮＤメモリの複数のメモリユニットはまた、複数のダイまたは複数の論理ユニット番号（ＬＵＮ）と称され得る。用語「ダイ」および「ＬＵＮ」は、本明細書にて同じ意味で使用され得る。複数のメモリユニットは、複数のメモリユニットに関する読み出し動作、書き込み動作または消去動作を実行するべく、ＮＡＮＤメモリにアドレス指定され得る。メモリコントローラは、ＮＡＮＤメモリの特定列、ページ、ブロック、プレーンおよび論理ユニット番号（ＬＵＮ）をアドレス指定するべく定められた数のアドレスサイクルを使用することができる。各アドレスサイクルは、８ビットを提供することができ、従って、メモリコントローラは、ＮＡＮＤメモリの個別のメモリユニットをアドレス指定するべく、４０ビット（例えば、５アドレスサイクル）まで、または、４８ビット（例えば、６アドレスサイクル）まで使用することができる。
１つの例において、メモリコントローラは、ＮＡＮＤメモリの個別のメモリユニットをアドレス指定するべく、定められた数のアドレスサイクルを使用することができる（例えば、レガシーモードでの５アドレスサイクルまたは６アドレスサイクル）。換言すれば、複数の特定の実施形態において、メモリコントローラは、５または６アドレスサイクルをサポートすることが可能である。複数の他の実施形態において、複数の他の数のアドレスサイクルがコントローラのロジックおよび／またはＮＡＮＤメモリデバイスによって要求に応じて使用され得る。メモリコントローラは、選択された数のアドレスサイクルで動作するＮＡＮＤメモリを構成することができ、選択された数のアドレスサイクルは、ＮＡＮＤメモリの機能と対応する。１つの構成において、ＮＡＮＤメモリは、メモリコントローラでサポートされる定められた数のアドレスサイクルが６アドレスサイクルである場合、ＮＡＮＤメモリ（例えば、ヒューズ）のスイッチング素子を介して、５アドレスサイクルから６アドレスサイクルにスイッチすることが可能であり得る。別の例において、ＮＡＮＤメモリは、メモリコントローラでサポートされる定められた数のアドレスサイクルが５アドレスサイクルである場合、スイッチング素子を介して、６アドレスサイクルから５アドレスサイクルにスイッチすることが可能であり得る。本明細書にてさらに詳細に述べられるように、いくつかの実施形態において、メモリコントローラは、そのレベルのアドレスサイクルをスイッチし、ＮＡＮＤメモリのサイクル数に適応させることができる。
１つの構成において、ＮＡＮＤメモリは、固定数のアドレスサイクル（例えば、５または６アドレスサイクル）を使用して動作するメモリコントローラをサポートするように構成され得る。例えば、ＮＡＮＤメモリは、６アドレスサイクルのデフォルトモードにて動作し得るが、ＮＡＮＤメモリの特定の構成（例えば、ＮＡＮＤメモリの密度に基づいて変化する構成）は、５アドレスサイクルをサポートし得る。この場合には、ＮＡＮＤメモリは、６アドレスサイクルの使用に対してデフォルトされ得るが、レガシーメモリコントローラ（例えば、５アドレスサイクルをサポートするだけのメモリコントローラ）は、メモリコントローラがＮＡＮＤメモリ上のスイッチングデバイスまたは素子、例えば、ヒューズを上書きする場合、ＮＡＮＤメモリに対して使用され得、それにより６アドレスサイクルから５アドレスサイクルへとＮＡＮＤメモリをスイッチすることができる。従って、ＮＡＮＤメモリは、レガシーモード（すなわち、５個のアドレスサイクル）にて動作するメモリコントローラと下位互換性を保つことができる。動作および構成におけるこの原理はまた、メモリコントローラのアドレスサイクルの数が、ＮＡＮＤメモリデバイスに予めセットされたアドレスサイクルの数よりも大きい場合に当てはまる。例えば、メモリコントローラは、６アドレスサイクルをサポートし、５個か、６個のいずれかのアドレスサイクルをサポートするように構成されるが、５アドレスサイクルにデフォルト（すなわち、ロジックを含む）されているＮＡＮＤメモリデバイスをサポートする。そのような場合には、スイッチング素子またはデバイスを介して、メモリコントローラは、６アドレスサイクルで動作するＮＡＮＤメモリを再構成することができる。
１つの例において、メモリコントローラは、ＮＡＮＤメモリの密度に基づいて定められた数のアドレスサイクルを選択することができる。例えば、ＮＡＮＤメモリの密度が定められた閾値を超える場合、メモリコントローラはＮＡＮＤメモリの個別のメモリユニットにアドレスするべく６アドレスサイクルを使用することができる。ＮＡＮＤメモリの密度は、ＮＡＮＤメモリのスタックごとの（または、チップイネーブルごとの）メモリユニットの数を指すことができる。また、密度は、ＮＡＮＤメモリがシングルビットパーセル（ＳＬＣ）、２ビットパーセル（ＭＬＣ）または３ビットパーセル（ＴＬＣ）をサポートするかどうかを指すことができる。メモリコントローラは、ＮＡＮＤメモリの密度が定められた閾値を超えない場合、ＮＡＮＤメモリの個別のメモリユニットをアドレス指定するべくデフォルト数のアドレスサイクル（例えば、５アドレスサイクル）を使用することができる。ＮＡＮＤメモリの密度によって、メモリコントローラは、ＮＡＮＤメモリのメモリユニットにアドレス指定するために（ＮＡＮＤメモリのスイッチング素子を介して）５個のアドレスサイクルの使用と６個のアドレスサイクルの使用とをスイッチすることができる。換言すれば、メモリコントローラは、ＮＡＮＤメモリのスイッチング素子またはデバイス（すなわち、ヒューズ）を上書きし、５アドレスサイクルから６アドレスサイクルにスイッチするか、逆も行うことができる。
１つの構成において、個別のメモリユニットは、マルチダイセレクト（ＭＤＳ）を使用して、ＮＡＮＤメモリにアドレス指定され得、個々のメモリユニット（例えば、各ＬＵＮ）は、ＮＡＮＤメモリの複数のチップイネーブルと、チップイネーブルごとの複数のメモリユニットとに基づき生成される固有のアドレスを使用してアドレス指定可能である。
概して、ＮＡＮＤメモリ（例えば、ＮＡＮＤメモリのダイまたはＬＵＮ）内の個別のメモリユニットは、読み出し、書き込みまたは消去動作を実行するべくアドレス指定され得る。例えば、書き込み動作中に、値は、ＮＡＮＤメモリのメモリユニットに書き込まれ得る。メモリコントローラ（または、外部コントローラ）は、読み出し、書き込みまたは消去動作を実行するべく、ＮＡＮＤメモリの個別メモリユニットに（アドレス指定を介して）アクセスすることができる。 あるいは、ＮＡＮＤメモリ内のパッケージ（例えば、８個のＬＵＮを備えるパッケージ）に一緒にあるメモリユニットのセットが、読み出し、書き込みまたは消去動作を実行するべく、アドレス指定され得る。従って、読み出し、書き込みまたは消去動作が、ＮＡＮＤメモリのメモリユニットの複数（または、配列）に関して実行され得る。換言すれば、メモリコントローラは、所与の時間でＮＡＮＤメモリの複数のメモリユニット（例えば、ブロック上の全体ページ）をアドレス指定することができる。アドレス指定の実行に加えて、メモリコントローラは、メモリ関連動作を実行する場合、チップイネーブルＣＥ＃、コマンドラッチイネーブルＣＬＥ、アドレスラッチイネーブルＡＬＥおよび書き込みイネーブルＷＥ＃などの、ＮＡＮＤメモリへの複数の制御信号を送信することができる。
標準の慣例が、ＮＡＮＤメモリをアドレス指定する場合に使用され得る。例えば、定められた数のビットが、ＮＡＮＤメモリの個別のメモリユニット（または、個別のメモリユニットの行および列）にアクセスするべく使用され得る。特に、当該ビットが、ＮＡＮＤメモリ内の定められた数の列、ページ、ブロックおよびＬＵＮにアクセスするべく使用され得る。非限定的な例として、ＮＡＮＤメモリは、１６，０００列、１０００ページ、２０００ブロックおよび２個のＬＵＮを含むことができる。当該ビットは、ＮＡＮＤメモリ内の各特定のメモリユニットをアドレス指定するべく使用され得、すなわち、ＮＡＮＤメモリの個々のメモリユニットはアドレス指定可能であり、特定の関連アドレスを有している。アドレスサイクルは、８ビット（または、１バイト）を含み得、複数のアドレスサイクルは、ＮＡＮＤメモリをアドレス指定するべく使用され得る。アドレスサイクルは、どの列、どのページ、どのブロックおよびどのＬＵＮが、読み出し、書き込みまたは消去動作を実行するべく使用されるべきかを定めることができる。換言すれば、５アドレスサイクルは、ＮＡＮＤメモリ内の特定のメモリ場所をアドレス指定するために使用され得る。複数のアドレスサイクルを介してメモリユニットをアドレス指定した時に、メモリコントローラは、ＮＡＮＤメモリに特定の動作を開始させるように指図するべく、ＮＡＮＤメモリへコマンドを送信することができる。
ＮＡＮＤメモリの密度が増大するにつれて、ＮＡＮＤメモリデバイスの列、ページ、ブロックおよび／またはＬＵＮの数もまた増大し得る。換言すれば、より多くのビットがＮＡＮＤメモリ内のメモリユニットの全てをアドレス指定するために使用されることになる。非限定的な例として、列にアドレス指定するべく２バイト（すなわち、１６ビット）を使用するよりもむしろ、１８ビットがＮＡＮＤメモリの増大された数の列をアドレス指定するべく使用され得る。また、１０ビットは、ＮＡＮＤメモリの増大された数のページをアドレス指定するべく使用され得、１８ビットがＮＡＮＤメモリの増大された数のブロックおよびＬＵＮをアドレス指定するべく使用され得る。ＮＡＮＤメモリのメモリユニットをアドレス指定するためのビット数（この例では４６ビット）は、５アドレスサイクルを超え、６番目のアドレスサイクルへと導き得る。従って、いくつかの状況において、６アドレスサイクル（または、４８ビットまで）が、密度が増大したＮＡＮＤメモリの増大された数の列、ページ、ブロックおよび／またはＬＵＮをアドレス指定するべく使用され得る。ＮＡＮＤメモリの密度は、ＮＡＮＤメモリのスタックごとの複数のメモリユニットを指し得（例えば、スタックまたはパッケージごとに２個のＬＵＮ）、ＮＡＮＤメモリがシングルビットパーセル（ＳＬＣ）、２ビットパーセル（ＭＬＣ）または３ビットパーセル（ＴＬＣ）をサポートするかどうかを指すことができる。複数のＬＵＮ（ダイ）は、ＮＡＮＤメモリ内のパッケージにて共にスタックされ得る。また、ＮＡＮＤメモリは、同じ数のトランジスタを使用して追加ビットが格納され得るべく、セルごとに複数のレベルを使用することができる。概して、ＳＬＣまたはＭＬＣに対するＮＡＮＤメモリと対照的に、ＴＬＣに対するＮＡＮＤメモリをアドレス指定するべく、より多くのビットが使用される。
１つの例において、６アドレスサイクルが、２５６ギガビット（Ｇｂ）より大きいＮＡＮＤメモリをアドレス指定するべく使用され得る。別の例において、メモリコントローラは、ＮＡＮＤメモリの同じパッケージまたはチップイネーブル内でＬＵＮの数が２個のＬＵＮから８個のＬＵＮまで増大する場合、すなわち、ＮＡＮＤメモリの密度が増大する場合、６アドレスサイクルを使用することができる。さらに別の例において、メモリコントローラは、ＮＡＮＤメモリがＴＬＣを使用して、ＮＡＮＤメモリに同じチップイネーブルまたはパッケージ内に８個のＬＵＮを有する場合、６アドレスサイクルを使用することができる。
１つの例において、メモリコントローラは、ＮＡＮＤメモリの密度に基づいて、使用するべきアドレスサイクルの数につきインテリジェントな決定を実行することができる。例えば、ＮＡＮＤメモリの密度が、定められた閾値より低い場合、メモリコントローラは、アドレス指定を実行する場合に５アドレスサイクルを使用するように決定することができる。ＮＡＮＤメモリの密度が、定められた閾値より高い場合、メモリコントローラは、アドレス指定を実行する場合、６アドレスサイクルを使用するように決定することができる。非限定的な例として、ＮＡＮＤメモリがＴＬＣを使用し、ＮＡＮＤメモリの同じチップイネーブル内に８個のＬＵＮを有する場合、密度は、定められた閾値よりも上になり得る。また、メモリコントローラは、デフォルトモードとして６サイクルを使用し得るが、アドレス指定されているＮＡＮＤメモリの密度は、定められた閾値より低い場合、メモリコントローラは、５サイクルの使用へスイッチすることができる。あるいは、メモリコントローラは、デフォルトモードとして５サイクルを使用することができ、必要ならば、メモリコントローラは、６サイクルの使用へスイッチすることができる。メモリコントローラは、チップイネーブルまたはパッケージごとのＬＵＮ（またはダイ）の数と、ＮＡＮＤメモリが動作しているモード（例えば、ＳＬＣ、ＭＬＣまたはＴＬＣ）を検出し、次に、アドレス指定を実行するべく５アドレスサイクルまたは６アドレスサイクルを使用するかどうかを決定することができる。
１つの例において、ＮＡＮＤメモリは、電源投入時、ＮＡＮＤメモリを５アドレスサイクルまたは６アドレスサイクルのデフォルトモードにて開始させるヒューズなどのスイッチング素子またはデバイスを有することができる。ヒューズは、ＮＡＮＤメモリに５アドレスサイクルで開始させることができるが、メモリコントローラは、５アドレスサイクルでの動作から６アドレスサイクルでの動作へとＮＡＮＤメモリをスイッチするべくヒューズを上書きすることができる。あるいは、ヒューズは、ＮＡＮＤメモリに６アドレスサイクルで開始させることができるが、メモリコントローラは、６アドレスサイクルでの動作から５アドレスサイクルでの動作へＮＡＮＤメモリをスイッチするべくヒューズを上書きすることができる。従って、ＮＡＮＤメモリは、メモリコントローラの機能をサポートするように構成され得る。例えば、メモリコントローラが６アドレスサイクルで動作可能であるのみである場合、ＮＡＮＤメモリは、６アドレスサイクルで動作するように構成され得る。あるいは、ＮＡＮＤメモリ（６アドレスサイクルをデフォルトとして使用して動作する）が、メモリコントローラが５アドレスサイクルにて動作することだけが可能である場合、５アドレスサイクルで動作するように再構成され得る。
１つの構成において、ＮＡＮＤメモリの個別のメモリユニットは、マルチダイセレクト（ＭＤＳ）を使用してアドレス指定され得る。個々のメモリユニットは、個別のメモリユニットと関連する固有のアドレスを使用してアドレス指定可能となり得る。固有のアドレスは、ＮＡＮＤメモリのチップイネーブルおよび／またはパッケージごとの複数のメモリユニット（すなわち、チップイネーブルおよび／またはパッケージごとの複数のＬＵＮ）に基づき生成され得る。例えば、ＭＤＳは、ＮＡＮＤメモリ内のパッケージにて異なるＬＵＮをアドレス指定するための特定の技術を指すことができる。ＮＡＮＤメモリの例示的なパッケージは、２または４または８または１６個のＬＵＮ（またはダイ）を含むことができ、２または４または８または１６個のＬＵＮの各々は、それら自身の固有のアドレス指定を有する。従って、メモリコントローラは、様々な動作（例えば、読み出し、書き込みまたは消去）を実行するべく、ＬＵＮの各々と関連する固有のアドレスを使用することによりＮＡＮＤメモリ内のパッケージの複数の特定のＬＵＮをアドレス指定することができる。
前に述べたように、複数のアドレスサイクルは、複数のＬＵＮをアドレス指定するための特定数のビットを含むことができる。ＭＤＳの構成に基づいて、複数のＬＵＮは、ＮＡＮＤメモリの標的（すなわち、チップイネーブル）内に固有のアドレス指定能力を与えられ得る。ＮＡＮＤメモリの標的（すなわち、チップイネーブル）が１つのＬＵＮを有する場合、ＬＵＮアドレス指定能力はない。ＮＡＮＤメモリが標的（すなわち、チップイネーブル）ごとに４個のＬＵＮを有する場合、２ビットが、４個のＬＵＮのうちの１つをアドレス指定するべく（５または６アドレスサイクルの一部として）使用され得る。ＮＡＮＤメモリが標的（すなわち、チップイネーブル）ごとに８個のＬＵＮを有する場合、３ビットが、８個のＬＵＮのうちの１つをアドレス指定するべく（５または６アドレスサイクルの一部として）使用され得る。ＮＡＮＤメモリが標的（すなわち、チップイネーブル）ごとに１６個のＬＵＮを有する場合、４ビットが、１６個のＬＵＮのうちの１つをアドレス指定するべく（５または６アドレスサイクルの一部として）使用され得る。
１つの例において、ＮＡＮＤメモリは、パッケージ内のチップイネーブルごとに数個のＬＵＮを有することができる。チップイネーブルは、ＬＵＮがメモリコントローラからのコマンドを受け付けられる状態にあるように、チップセレクト、すなわち、特定のＬＵＮを選択するための技術となり得る。ＮＡＮＤメモリのパッケージごとに数個のチップイネーブルがあり得る。メモリコントローラは、ＮＡＮＤメモリの標的（すなわち、チップイネーブル）にアクセスすることができ、当該標的内には、数個のアドレス指定可能なＬＵＮがあり得る。
１つの例において、ＭＤＳおよびチップイネーブルが、ＮＡＮＤメモリに入力され得る。換言すれば、これらは、メモリコントローラなどの外部コントローラから通信されるＮＡＮＤメモリへの入力信号である。チップイネーブルは、ＮＡＮＤメモリの異なるＬＵＮと通信するべく使用され得る。メモリコントローラは、ＮＡＮＤメモリの特定のＬＵＮまたはダイを有効にするべくチップイネーブルを使用することができる。ＮＡＮＤメモリのあらゆるＬＵＮまたはダイがそれ自身のチップイネーブル入力（例えば、専用信号）を有する場合、ＭＤＳは、各ＬＵＮまたはダイがそれ自身のチップイネーブルを有するので使用されない場合があり、当該チップイネーブルを有効にするメモリコントローラが、当該特定のＬＵＮまたはダイをアクティブにすることができる。この例において、複数のＬＵＮまたは複数のダイのスタックにて異なるＬＵＮまたはダイ同士で区別する必要はなくなり得る。しかしながら、各ＬＵＮに対するチップイネーブルを有することは、費用のかかることがある。従って、チップイネーブルは、複数のＬＵＮの間で共有されることがある。ＬＵＮを有効にする１つのチップイネーブルが、４個のＬＵＮ間で共有される場合、ＭＤＳは、どのＬＵＮがメモリコントローラによってアクセスされるかを定めるべく使用され得る。従って、４個のＬＵＮを用いたパッケージでは、ＭＤＳは、第１ＬＵＮをダイ０、第２ＬＵＮをダイ１０、第３ＬＵＮをダイ２および第４ＬＵＮをダイ３と定めることができる。メモリコントローラは、たとえ複数のＬＵＮが同じチップイネーブルを共有するとしても、プログラムに含まれる複数のアドレスサイクルを使用し、複数のコマンドを読み出し、各ＬＵＮを個別にアドレス指定し、独立してプログラムおよび／または読み出しすることができる。パッケージのチップイネーブルを共有している各ＬＵＮは、当該標的内の固有のアドレス指定能力（すなわち、チップイネーブル）を提供する関連するバイナリコード(例えば、ＬＵＮアドレス）を有し得る。アドレスは、パッケージが１つのチップイネーブルを有するか、または複数のチップイネーブルを有するかによって変わり得る。
１つの例において、パッケージの各ＬＵＮに対する４個のＭＤＳパッドがあり得る。パッケージの接地プレーンおよび電力プレーンとなり得る。４個のパスのうちの各パスは、接地またはＶｃｃのいずれか（０または１のいずれか）に結合され得る。換言すれば、ＭＤＳ値がゼロである場合、ＬＵＮ用のパスは接地され、ＭＤＳ値が１である場合、ＬＵＮ用のパスはＶｃｃと結合される。セットされている４個のＭＤＳパスに基づいて、バイナリコードは、パッケージの各ＬＵＮに割り当てられ、それにより固有のアドレス指定能力でＬＵＮを提供することができる。
図１は、ＮＡＮＤメモリのマルチレベルセル（ＭＬＣ）構成に基づくＮＡＮＤメモリ内の個別のメモリユニットをアドレス指定するべく使用されるデフォルト数のアドレスサイクルを示す例示的な図である。ＮＡＮＤメモリのメモリユニットはまた、ダイまたは論理ユニット番号（ＬＵＮ）と称され得る。「ダイ」および「ＬＵＮ」なる用語は、本明細書中にて同じ意味で使用され得る。ＮＡＮＤメモリがＭＬＣ構成に従って動作しており、１、２または４個のＬＵＮがＮＡＮＤメモリのチップイネーブルごとに含まれる場合、メモリコントローラは、デフォルトとしてレガシーモード（すなわち、５アドレスサイクル）で動作することができる。また、ＮＡＮＤメモリが３ビットパーセル（ＴＬＣ）構成に従って動作しており、１または２個のＬＵＮがＮＡＮＤメモリのチップイネーブルごとに含まれる場合、メモリコントローラは、デフォルトとしてレガシーモード（すなわち、５アドレスサイクル）で動作することができる。
１つの例において、メモリコントローラは６アドレスサイクルを使用して動作することができる。ＮＡＮＤメモリは、メモリコントローラで使用される６アドレスサイクルをサポートするように（ＮＡＮＤメモリ上のヒューズを介して）再構成され得る。従って、ＮＡＮＤメモリがＭＬＣ構成に従って動作しており、１、２または４個のＬＵＮがＮＡＮＤメモリのチップイネーブルごとに含まれる場合、メモリコントローラは、６サイクルを使用することができる。また、ＮＡＮＤメモリがＴＬＣ構成に従って動作しており、１または２個のＬＵＮがＮＡＮＤメモリのチップイネーブルごとに含まれる場合、メモリコントローラは、６サイクルを使用することができる。
１つの例において、メモリコントローラは、ＮＡＮＤメモリがＭＬＣ構成に従って動作しており、少なくとも８個のＬＵＮ（例えば、８または１６個のＬＵＮ）がＮＡＮＤメモリのチップイネーブルごとに含まれる場合、デフォルトとして６アドレスサイクルモードで動作することができる。また、メモリコントローラは、ＮＡＮＤメモリがＴＬＣ構成に従って動作しており、４、８または１６個のＬＵＮがＮＡＮＤメモリのチップイネーブルごとに含まれる場合、デフォルトとして６サイクルモードで動作することができる。
図２は、ＮＡＮＤメモリのマルチレベルセル（ＭＬＣ）構成に基づくＮＡＮＤメモリ内の個別のメモリユニットをアドレス指定するべく使用されるデフォルト数のアドレスサイクルを示す例示的な図である。メモリコントローラは、ＮＡＮＤメモリがＭＬＣ構成に従って動作しており、１、２または４個のＬＵＮがＮＡＮＤメモリの標的（すなわち、チップイネーブル）ごとに含まれる場合、デフォルトとして６サイクルモード（すなわち、６アドレスサイクル）で動作することができる。また、メモリコントローラは、ＮＡＮＤメモリが３ビットパーセル（ＴＬＣ）構成に従って動作しており、１または２個のＬＵＮがＮＡＮＤメモリの標的（すなわち、チップイネーブル）ごとに含まれる場合、デフォルトとして６サイクルモードで動作することができる。
１つの例において、メモリコントローラは、５個のアドレスサイクルを使用して動作することができる。ＮＡＮＤメモリは、メモリコントローラで使用される５アドレスサイクルをサポートするように（ＮＡＮＤメモリ上のヒューズを介して）再構成され得る。従って、ＮＡＮＤメモリがＭＬＣ構成に従って動作しており、１、２または４個のＬＵＮがＮＡＮＤメモリのチップイネーブルごとに含まれる場合、メモリコントローラは、５サイクルを使用することができる。また、ＮＡＮＤメモリがＴＬＣ構成に従って動作しており、１または２個のＬＵＮがＮＡＮＤメモリのチップイネーブルごとに含まれる場合、メモリコントローラは、５サイクルを使用することができる。
１つの例において、メモリコントローラは、ＮＡＮＤメモリがＭＬＣ構成に従って動作しており、少なくとも８個のＬＵＮ（例えば、８または１６個のＬＵＮ）がＮＡＮＤメモリの標的（すなわち、チップイネーブル）ごとに含まれる場合、デフォルトとして６サイクルモード（すなわち、６アドレスサイクル）で動作することができる。また、メモリコントローラは、ＮＡＮＤメモリがＴＬＣ構成に従って動作しており、４、８または１６個のＬＵＮがＮＡＮＤメモリの標的（すなわち、チップイネーブル）ごとに含まれる場合、デフォルトとして６サイクルモードで動作することができる。
図３は、ＮＡＮＤメモリのチップイネーブルごとに４個のメモリユニットまでのマルチダイセレクト（ＭＤＳ）マッピング値を示す例示的な表である。ＮＡＮＤメモリのパッケージは、シングルダイ（またはＬＵＮ）、２ダイまたは４ダイを含むことができる。例えば、第１パッケージは、ダイ０を含むことができる（すなわち、第１パッケージは、シングルダイを含むことができる）。第２パッケージは、ダイ０およびダイ１を含むことができる。第３パッケージは、ダイ０、ダイ１、ダイ２およびダイ３を含むことができる。各パッケージは、１個のチップイネーブル（ＣＥ＃）、または、第１チップイネーブル（ＣＥ＃）および第２チップイネーブル（ＣＥ２＃）の両方を有することができる。各パッケージの各ダイは、４個のＭＤＳパッド（例えば、ＭＤＳ３、ＭＤＳ２、ＭＤＳ１またはＭＤＳ０）と関連することができる。ＭＤＳパスの各々に対する値は、特定のパスが接地またはＶｃｃと結合されるかどうかによって０または１となり得る。従って、各ダイは、固有の４桁のバイナリ値によって表されることができる。また、各ダイは、１または複数のＬＵＮセレクトビット（すなわち、ＬＡ０またはＬＡ１）を有することができる。ＬＵＮセレクトビットは、０または１にセットされ得る。前に説明されたように、ＮＡＮＤメモリ内のパッケージの各ダイと関連する４桁のバイナリ値は、当該特定のダイを選択するべく使用され得る固有のアドレスを提供し、当該特定のダイと読み出し、書き込み、または消去動作を実行することができる。４桁のバイナリ値は、パッケージが１チップイネーブルまたは２チップイネーブルを有するかどうかによって変わることができる。同じパッケージの４つのダイが、同じチップイネーブルを共有する場合、パッケージの４個のダイの中から特定のダイを区別するべく、ＭＤＳの４個の組み合わせがあり得る。
図４は、ＮＡＮＤメモリのチップイネーブルごとに８個のメモリユニットまでのマルチダイセレクト（ＭＤＳ）マッピング値を示す例示的な表である。ＮＡＮＤメモリのパッケージは、８個のダイ（すなわち、ダイ０からダイ７）を含むことができる。各パッケージは、１個のチップイネーブル（ＣＥ＃）、または、第１チップイネーブル（ＣＥ＃）と第２チップイネーブル（ＣＥ２＃）の両方を有することができる。各パッケージの各ダイは、４個のＭＤＳパス（例えば、ＭＤＳ３、ＭＤＳ２、ＭＤＳ１およびＭＤＳ０）と関連し得る。ＭＤＳパスの各々に対する値は、特定のパスが接地またはＶｃｃに結合されるかどうかによって０または１となり得る。従って、各ダイは、固有の４桁のバイナリ値によって表され得る。また、各ダイは、１または複数のＬＵＮセレクトビット（すなわち、ＬＡ０またはＬＡ１またはＬＡ２）を有することができる。ＬＵＮセレクトビットは、０または１にセットされ得る。前に説明されたように、ＮＡＮＤメモリ内のパッケージの各ダイと関連する４桁のバイナリ値は、当該特定のダイと読み出し、書き込み、または消去動作を実行するために使用され得る固有のアドレスを提供することができる。４桁のバイナリ値は、パッケージが１チップイネーブルまたは２チップイネーブルを有するかどうかによって変わることができる。
別の例は、図５のフローチャートに示されるように、ＮＡＮＤメモリのアドレス指定を実行するべく動作可能なメモリコントローラの回路の機能５００を提供する。機能は、方法として実施され得るか、機能は、機械上の命令として実行され得、命令は、少なくとも１つのコンピュータ可読媒体または１つの非一時的な機械可読記憶媒体に含まれる。ブロック５１０のように、メモリコントローラは、ＮＡＮＤメモリの個別のメモリユニットをアドレス指定するべく、メモリコントローラか、ＮＡＮＤメモリのいずれかでサポートされる定められた数のアドレスサイクルを特定するように構成され得る。 ブロック５２０のように、メモリコントローラは、ＮＡＮＤメモリの個別のメモリユニットをアドレス指定するべく動作する定められた数のアドレスサイクルを選択するように構成され得る。ブロック５３０のように、メモリコントローラは、選択された数のアドレスサイクルで動作するべく、メモリコントローラか、ＮＡＮＤメモリのいずれかを構成するように構成され得る。
１つの例において、メモリコントローラでサポートされる定められた数のアドレスサイクルは、５アドレスサイクルまたは６アドレスサイクルである。別の例において、ＮＡＮＤメモリでサポートされる定められた数のアドレスサイクルは、５アドレスサイクルまたは６アドレスサイクルである。さらに別の例において、メモリコントローラは、ＮＡＮＤメモリを選択された数のアドレスサイクルで動作するように構成する場合、ＮＡＮＤメモリのスイッチング素子を変更するようにさらに構成され得る。
１つの構成において、ＮＡＮＤメモリは、メモリコントローラでサポートされる定められた数のアドレスサイクルが、６アドレスサイクルである場合、スイッチング素子を介して、５アドレスサイクルから６アドレスサイクルにスイッチすることが可能であり、あるいは、ＮＡＮＤメモリは、メモリコントローラでサポートされる定められた数のアドレスサイクルが、５アドレスサイクルである場合、スイッチング素子を介して、６アドレスサイクルから５アドレスサイクルにスイッチすることが可能である。別の構成において、ＮＡＮＤメモリでサポートされる定められた数のアドレスサイクルは、ＮＡＮＤメモリの密度に基づくもので、ＮＡＮＤメモリの密度は、ＮＡＮＤメモリのスタックごとの複数のメモリユニットを指し、ＮＡＮＤメモリは、シングルビットパーセル（ＳＬＣ）、２ビットパーセル（ＭＬＣ）または３ビットパーセル（ＴＬＣ）をサポートするかどうかを指す。
１つの例において、メモリコントローラはさらに、マルチダイセレクト（ＭＤＳ）を使用して、ＮＡＮＤメモリの個別のメモリユニットをアドレス指定するように構成され得、個々のメモリユニットは、ＮＡＮＤメモリの複数のチップイネーブルと、チップイネーブルごとの複数のメモリユニットとに基づき生成される固有のアドレスを使用してアドレス指定可能である。別の例において、メモリコントローラはさらに、読み出し動作、書き込み動作または消去動作のうちの少なくとも１つを実行するべくＮＡＮＤメモリの個別のメモリユニットをアドレス指定するように構成され得る。
１つの構成において、ＮＡＮＤメモリのメモリユニットは、ダイ、論理ユニット番号（ＬＵＮ）またはチップのうちの１つである。別の構成において、ＮＡＮＤメモリは、サイズが少なくとも２５６ギガビット（Ｇｂ）である。さらに別の構成において、ＮＡＮＤメモリの個別のメモリユニットをアドレス指定するためのアドレスサイクルは、メモリコントローラからＮＡＮＤメモリへと通信される一連のセットアップコマンドに含まれる。１つの例において、定められた数のアドレスサイクルは、ＮＡＮＤメモリの列、ページ、ブロック、プレーンおよび論理ユニット番号（ＬＵＮ）をアドレス指定するべく使用される。また、各アドレスサイクルは、ＮＡＮＤメモリの個別のメモリユニットをアドレス指定するために８ビットまで提供する。
図６Ａに示される例示的な実施形態は、ＮＡＮＤメモリデバイス６１０の機能を提供する。機能は方法として実装され得、または、機能は機械上で複数の命令として実行され得、複数の命令は少なくとも１つのコンピュータ可読媒体または１つの非一時的機械可読記憶媒体に含まれる。ＮＡＮＤメモリデバイス６１０は、複数のメモリ構造体６２０およびスイッチングデバイス６３０を含むことができる。複数のメモリ構造体６２０は、予め定められたアドレス指定サイクルを動作するように構成され得る。スイッチングデバイス６３０は、メモリ構造６２０が予め定められたアドレス指定サイクルで動作することを可能にする第１構成と、メモリ構造６２０が予め定められたアドレス指定サイクルとは異なる複数のアドレス指定サイクルで動作することを可能にする第２構成を有することができる。１つの例において、第１構成での予め定められたアドレス指定サイクルは、５アドレスサイクルまたは６アドレスサイクルである。別の例において、メモリ構造６２０は、ＮＡＮＤメモリデバイス６１０と通信するメモリコントローラの機能と対応するべく、第２構成に従って動作する。
図６Ｂに示される例示的な実施形態は、データ記憶システム６４０の機能を提供する。機能は方法として実装され得、または、機能は機械上で複数の命令として実行され得、複数の命令は少なくとも１つのコンピュータ可読媒体または１つの非一時的機械可読記憶媒体に含まれる。データ記憶システム６４０は、ＮＡＮＤメモリ６５０およびメモリコントローラ６６０を含むことができる。ＮＡＮＤメモリ６５０は、ＮＡＮＤメモリユニットの配列を含むことができる。メモリコントローラ６６０は、
ＮＡＮＤメモリ６５０の個別のメモリユニットをアドレス指定するべく、メモリコントローラ６６０か、ＮＡＮＤメモリ６５０のいずれかでサポートされる定められた数のアドレスサイクルを特定し、
ＮＡＮＤメモリ６５０の個別のメモリユニットをアドレス指定するべく動作する定められた数のアドレスサイクルを選択し、
選択された数のアドレスサイクルで動作するべく、メモリコントローラ６６０か、ＮＡＮＤメモリ６５０のいずれかを構成するように構成され得、ＮＡＮＤメモリ６５０の個別のメモリユニットは、マルチダイセレクト（ＭＤＳ）を使用して固有にアドレス指定可能である。
１つの例において、メモリコントローラでサポートされる定められた数のアドレスサイクルは、５アドレスサイクルまたは６アドレスサイクルである。別の例において、ＮＡＮＤメモリメモリでサポートされる定められた数のアドレスサイクルは、５アドレスサイクルまたは６アドレスサイクルである。さらに別の例において、メモリコントローラはさらに、選択された数のアドレスサイクルで動作するようにＮＡＮＤメモリを構成する場合、ＮＡＮＤメモリのスイッチング素子を変更するように構成される。また、ＮＡＮＤメモリでサポートされる定められた数のアドレスサイクルは、ＮＡＮＤメモリの密度に基づくもので、ＮＡＮＤメモリの密度は、ＮＡＮＤメモリのスタックごとの複数のメモリユニットを指し、ＮＡＮＤメモリは、シングルビットパーセル（ＳＬＣ）、２ビットパーセル（ＭＬＣ）または３ビットパーセル（ＴＬＣ）をサポートするかどうかを指す。
別の例は、図７のフローチャートに示されるように、ＮＡＮＤメモリのアドレス指定を実行するための方法７００を提供する。方法は、機械上の命令として実行され得、命令は、少なくとも１つのコンピュータ可読媒体または１つの非一時的な機械可読記憶媒体に含まれる。ブロック７１０のように、方法は、ＮＡＮＤメモリの個別のメモリユニットをアドレス指定するべく、メモリコントローラか、ＮＡＮＤメモリのいずれかでサポートされる定められた数のアドレスサイクルを特定するという動作を含むことができる。ブロック７２０のように、方法は、ＮＡＮＤメモリの個別のメモリユニットをアドレス指定するべく動作する定められた数のアドレスサイクルを選択するという動作を含むことができる。ブロック７３０のように、方法は、選択された数のアドレスサイクルで動作するべく、メモリコントローラか、ＮＡＮＤメモリのいずれかを構成するという動作を含み得、ＮＡＮＤメモリの個別のメモリユニットは、マルチダイセレクト（ＭＤＳ）を使用して固有にアドレス指定可能である。
１つの例において、メモリコントローラでサポートされる定められた数のアドレスサイクルは、５アドレスサイクルまたは６アドレスサイクルである。別の例において、ＮＡＮＤメモリでサポートされる定められた数のアドレスサイクルは、５アドレスサイクルまたは６アドレスサイクルである。また、方法はさらに、選択された数のアドレスサイクルで動作するようにＮＡＮＤメモリを構成する場合、ＮＡＮＤメモリのスイッチング素子を変更するという動作を含む。
図８は、様々な方法が実施され得る、発明の実施形態によるメモリデバイス８００の簡素化されたブロック図である。 メモリデバイス８００は、行および列で配置された、複数のメモリセルの配列８０４を含む。様々な実施形態が、主に複数のＮＡＮＤメモリ配列を参照して説明されるであろうけれども、様々な実施形態は、メモリ配列８０４の特定のアーキテクチャに限定されない。複数の本実施形態に適切な他の複数の配列アーキテクチャのいくつかの例は、複数のＮＯＲ配列、複数のＡＮＤ配列、および、複数の仮想接地配列を含む。しかしながら、概して、本明細書で説明される複数の実施形態は、各メモリセルの閾値電圧を示すデータ信号の生成を許容する、任意の配列アーキテクチャに適応可能である。
メモリデバイス８００に提供される複数のアドレス信号をデコードすべく、行デコード回路８０８および列デコード回路８１０が提供される。複数のアドレス信号が受信され、メモリ配列８０４にアクセスすべく、受信されデコードされる。メモリデバイス８００はまた、メモリデバイス８００からのデータおよびステータス情報の出力と同様に、メモリデバイス８００への複数のコマンド、複数のアドレスおよびデータの入力を管理すべく、入出力（Ｉ／Ｏ）制御回路８１２も含む。デコーディングの前に複数のアドレス信号をラッチすべく、Ｉ／Ｏ制御回路８１２と、行デコード回路８０８と、列デコード回路８１０との間にアドレスレジスタ８１４が連結される。複数の入力コマンドをラッチすべく、Ｉ／Ｏ制御回路８１２と制御ロジック８１６との間にコマンドレジスタ８２４が連結される。制御ロジック８１６が、複数のコマンドに応じてメモリ配列８０４へのアクセスを制御し、外部プロセッサ８３０（前に説明されたメモリコントローラとして既知でもある）に対してステータス情報を生成する。制御ロジック８１６は、複数のアドレスに応じて、行デコード回路８０８および列デコード回路８１０を制御すべく、行デコード回路８０８および列デコード回路８１０に連結される。
制御ロジック８１６は、サンプル＆ホールド回路８１８に連結され得る。サンプル＆ホールド回路８１８は、複数のアナログデータ信号の形で、入力または出力のいずれかのデータをラッチする。例えば、サンプル＆ホールド回路は、メモリセルに書き込まれるデータを表す入力データ信号、または、メモリセルからセンスされる閾値電圧を示す出力データ信号のいずれかをサンプリングすべく、複数のコンデンサ、または、他の複数のアナログ記憶デバイスを含み得るだろう。サンプル＆ホールド回路８１８はさらに、外部デバイスに対してより強力なデータ信号を提供すべく、サンプリングされた信号の増幅および／またはバッファリングを備え得る。
アナログデータ信号の操作は、生成された電荷レベルがコンデンサに格納されるアプローチを採用することができる。メモリセルの読み出しまたはプログラミングの各々を目的として、電荷をメモリセルの実際の閾値電圧または標的閾値電圧を示すデータ信号にかけることに応じて、コンデンサに電荷が蓄積され得る。この電荷は次に、第２入力として、接地入力または他の基準信号を有する差動増幅器を使用するアナログデータ信号へと変換され得るであろう。差動増幅器の出力は次に、読み出し動作の場合は、メモリデバイスからの出力用にＩ／Ｏ制御回路８１２へと渡され得、また、メモリデバイスをプログラミングする場合は、１または複数のベリファイ動作中の比較用に使用され得るであろう。Ｉ／Ｏ制御回路８１２は、メモリデバイス８００がアナログデータインターフェースまたはデジタルデータインターフェースのいずれかとの通信に適合できるように、読み出しデータをアナログデータ信号からデジタルビットパターンへと変換し、書き込みデータをデジタルビットパターンからアナログ信号へと変換すべく、アナログ・デジタル変換機能およびデジタル・アナログ変換（ＤＡＣ）機能を任意に含み得るであろうことに留意すべきである。
プログラミング動作中において、メモリ配列８０４の複数の標的メモリセルは、それらのＶｔレベルを示す複数の電圧がサンプル＆ホールド回路８１８で保持される複数のレベルに一致するまで、プログラムされる。これは、１つの例として、保持された電圧レベルを標的メモリセルの閾値電圧と比較するための差動感知デバイスを使用することで達成できる。従来のメモリプログラミングとかなり似ているが、標的メモリセルの閾値電圧を所望の値に到達または超過するまで増大させるべく、複数のプログラミングパルスが標的メモリセルに適用され得るであろう。読み出し動作において、複数の標的メモリセルの複数のＶｔレベルが、ＡＤＣ／ＤＡＣ機能がメモリデバイスの外部に提供されるか内部に提供されるかによって、直接的に複数のアナログ信号としてか、複数のアナログ信号の複数のデジタル化表現としてかのいずれかで外部プロセッサ（図８では不図示）へ転送する目的で、サンプル＆ホールド回路８１８に渡される。
複数のセルの複数の閾値電圧が、様々な方法で決定され得る。例えば、一般的にワードラインと称されるもののようなアクセスラインの電圧が、標的メモリセルが活性化した状態になった時点でサンプリングされ得るであろう。あるいは、ブースト電圧が標的メモリセルの第１ソース／ドレイン側に適用され得、閾値電圧が、その制御ゲート電圧とその他方のソース／ドレイン側における電圧との間の差と見なされ得るであろう。電圧をコンデンサと連結することによって、サンプリングされた電圧を蓄積すべく、電荷がコンデンサと共有されるであろう。なお、サンプリングされた電圧は、閾値電圧と等しい必要はないが、単にその電圧を示している。例えば、ブースト電圧をメモリセルの第１ソース／ドレイン側に適用し、既知の電圧をその制御ゲートに適用する場合において、メモリセルの第２ソース／ドレイン側で発現した電圧は、データ信号と見なされ得るであろう。なぜならば、発現した電圧は、メモリセルの閾値電圧を示しているからである。
サンプル＆ホールド回路８１８は、メモリデバイス８００、第１データ値を外部プロセッサに渡しつつ次のデータ値を読み出し得るように、または、第１データ値をメモリ配列８０４に書き込みしつつ次のデータ値を受信し得るように、キャッシュ、すなわち、各データ値用の複数の記憶場所を含み得る。外部プロセッサへの出力用にステータス情報をラッチすべく、ステータスレジスタ８２２が、Ｉ／Ｏ制御回路８１２と制御ロジック８１６との間に連結される。
メモリデバイス８００は、制御リンク８３２を通して、制御ロジック８１６で複数の制御信号を受信する。複数の制御信号は、チップイネーブルＣＥ＃、コマンドラッチイネーブルＣＬＥ、アドレスラッチイネーブルＡＬＥ、および、ライトイネーブルＷＥ＃を含み得る。メモリデバイス８００は、多重化された入出力（Ｉ／Ｏ）バス８３４を通して外部プロセッサから複数のコマンド（複数のコマンド信号の形で）、複数のアドレス（複数のアドレス信号の形で）、および、データ（複数のデータ信号の形で）を受信し、Ｉ／Ｏバス８３４を通して外部プロセッサへとデータを出力し得る。
ある特定の例において、複数のコマンドは、Ｉ／Ｏバス８３４の複数の入出力（Ｉ／Ｏ）ピン［７：０］を通してＩ／Ｏ制御回路８１２で受信され、コマンドレジスタ８２４へと書き込まれる。複数のアドレスは、バス８３４の複数の入出力（Ｉ／Ｏ）ピン［７：０］を通してＩ／Ｏ制御回路８１２で受信され、アドレスレジスタ８１４へと書き込まれる。データは、８個の並列信号を受信可能なデバイス用に複数の入出力（Ｉ／Ｏ）ピン［７：０］を通して、または、１６個の並列信号を受信可能なデバイス用に複数の入出力（Ｉ／Ｏ）ピン［１５：０］を通して、Ｉ／Ｏ制御回路８１２で受信され得、サンプル＆ホールド回路８１８へと転送される。データはまた、８個の並列信号を送信可能なデバイス用に複数の入出力（Ｉ／Ｏ）ピン［７：０］を通して、または、１６個の並列信号を送信可能なデバイス用に複数の入出力（Ｉ／Ｏ）ピン［１５：０］を通して、出力され得る。追加回路および複数の信号を提供することができること、および、図８のメモリデバイスは本開示の実施形態に集中するのを助けるべく簡素化されたことは、当業者によって理解されるであろう。
図８が、サンプル＆ホールド回路８１８に関して説明された。その一方で、制御ロジック８１６は、本開示の範囲から逸脱せずに、サンプル＆ホールド回路８１８の代わりに、複数のデータラッチに連結され得るであろう、ということが理解されるべきである。複数のデータラッチは、入力または出力のいずれかのデータをラッチする。書き込み動作中、メモリ配列８０４の複数の標的メモリセルは、例えば上記で説明されるような２セットのプログラミングパルスを使用して、それらのＶｔレベルを示す複数の電圧が複数のデータラッチで保持されたデータと一致するまで、プログラムされる。これは、１つの例として、保持されたデータを標的メモリセルの閾値電圧と比較するための複数の差動感知デバイスを使用することで達成できる。
さらに、図８のメモリデバイスは、様々な信号の受信および出力に対する複数の一般的な規定に従って説明されたが、その一方で、様々な実施形態が、説明された特定の複数の信号およびＩ／Ｏ構成によって限定されないことに留意すべきである。例えば、複数のコマンド信号およびアドレス信号は、複数のデータ信号を受信するものとは別個に複数の入力で受信され得、また、複数のデータ信号はＩ／Ｏバス８３４のシングルＩ／Ｏラインを通して連続的に伝送され得るであろう。複数のデータ信号は、個別の複数のビットの代わりに複数のビットパターンを表すので、８ビットデータ信号のシリアル通信が、個別の複数のビットを表す８個の信号のパラレル通信と同様に効率的になり得るであろう。
様々な技術、または、それらの特定の態様または部分が、複数のフロッピー（登録商標）ディスク、ＣＤ−ＲＯＭ、ハードドライブ、非一時的コンピュータ可読記憶媒体、または、任意の他の機械可読記憶媒体のような複数の有形媒体の中に取り入れられるプログラムコード（すなわち、複数の命令）の形をとり得る。プログラムコードがコンピュータのようなある機械へとロードされて実行された場合、機械はその様々な技術を実施する装置となる。回路は、ハードウェア、ファームウェア、プログラムコード、実行可能コード、コンピュータ命令および／またはソフトウェアを含むことができる。非一時的コンピュータ可読記憶媒体は、信号を含まないコンピュータ可読記憶媒体とし得る。複数のプログラム可能なコンピュータでプログラムコードが実行される場合において、コンピューティングデバイスは、プロセッサ、プロセッサによって可読な記憶媒体（揮発性および不揮発性メモリ、および／または、複数のストレージ要素を含む）、少なくとも１つの入力デバイス、および、少なくとも１つの出力デバイスを含み得る。揮発性メモリおよび不揮発性メモリ、および／または複数のストレージ要素は、ＲＡＭ、ＥＰＲＯＭ、フラッシュドライブ、光学式ドライブ、磁気ハードドライブ、ソリッドステートドライブ、または電子データを格納する他の媒体であってよい。ノードおよび無線デバイスは、トランシーバモジュール、カウンタモジュール、処理モジュール、および／または、クロックモジュールまたはタイマーモジュールも含み得る。本明細書中に説明される様々な技術を実施または利用することができる１または複数のプログラムは、アプリケーションプログラミングインターフェース（ＡＰＩ）、複数の再利用可能な制御装置などを使用することができる。複数のそのようなプログラムは、コンピュータシステムと通信するべく、高水準手続型またはオブジェクト指向型のプログラミング言語で実装され得る。しかしながら、所望であれば、プログラムはアセンブリ言語または機械言語で実装され得る。いずれにせよ、言語は、コンパイルまたは解釈された言語であり得、複数のハードウェア実装と組み合わされ得る。
以下の例は、さらなる実施形態に関連する。
１つの実施形態において、ＮＡＮＤメモリのアドレス指定を実行するように動作可能なメモリコントローラが提供され、メモリコントローラは、
ＮＡＮＤメモリの個別のメモリユニットをアドレス指定するべく、メモリコントローラか、ＮＡＮＤメモリのいずれかでサポートされる定められた数のアドレスサイクルを特定し、
ＮＡＮＤメモリの個別のメモリユニットをアドレス指定するべく動作する定められた数のアドレスサイクルを選択し、
選択された数のアドレスサイクルで動作するべく、メモリコントローラか、ＮＡＮＤメモリのいずれかを構成するように構成される回路を有する。
１つの実施形態において、メモリコントローラでサポートされる定められた数のアドレスサイクルは、５アドレスサイクルまたは６アドレスサイクルである。
１つの実施形態において、ＮＡＮＤメモリでサポートされる定められた数のアドレスサイクルは、５アドレスサイクルまたは６アドレスサイクルである。
１つの実施形態において、コントローラはさらに、選択された数のアドレスサイクルで動作するようにＮＡＮＤメモリを構成する場合、ＮＡＮＤメモリのスイッチング素子を変更するように構成される。
１つの実施形態において、ＮＡＮＤメモリは、メモリコントローラでサポートされる定められた数のアドレスサイクルが、６アドレスサイクルである場合、スイッチング素子を介して、５アドレスサイクルから６アドレスサイクルにスイッチすることが可能である、または、ＮＡＮＤメモリは、メモリコントローラでサポートされる定められた数のアドレスサイクルが、５アドレスサイクルである場合、スイッチング素子を介して、６アドレスサイクルから５アドレスサイクルにスイッチすることが可能である。
１つの実施形態において、ＮＡＮＤメモリでサポートされる定められた数のアドレスサイクルは、ＮＡＮＤメモリの密度に基づくもので、ＮＡＮＤメモリの密度は、ＮＡＮＤメモリのスタックごとの複数のメモリユニットを指し、ＮＡＮＤメモリは、シングルビットパーセル（ＳＬＣ）、２ビットパーセル（ＭＬＣ）または３ビットパーセル（ＴＬＣ）をサポートするかどうかを指す。
１つの実施形態において、コントローラはさらに、マルチダイセレクト（ＭＤＳ）を使用して、ＮＡＮＤメモリの個別のメモリユニットをアドレス指定するように構成され、個々のメモリユニットは、ＮＡＮＤメモリの複数のチップイネーブルと、チップイネーブルごとの複数のメモリユニットに基づき生成される固有のアドレスを使用してアドレス指定可能である。
１つの実施形態において、コントローラはさらに、読み出し動作、書き込み動作または消去動作のうちの少なくとも１つを実行するべくＮＡＮＤメモリの個別のメモリユニットをアドレス指定するように構成される。
１つの実施形態において、ＮＡＮＤメモリのメモリユニットは、ダイ、論理ユニット番号（ＬＵＮ）またはチップのうちの１つである。
１つの実施形態において、ＮＡＮＤメモリは、サイズが少なくとも２５６ギガビット（Ｇｂ）である。
１つの実施形態において、ＮＡＮＤメモリの個別のメモリユニットをアドレス指定するためのアドレスサイクルは、メモリコントローラからＮＡＮＤメモリへと通信される一連のセットアップコマンドに含まれる。
１つの実施形態において、定められた数のアドレスサイクルは、ＮＡＮＤメモリの列、ページ、ブロック、プレーンおよび論理ユニット番号（ＬＵＮ）をアドレス指定するべく使用される。
１つの実施形態において、各アドレスサイクルは、ＮＡＮＤメモリの個別のメモリユニットをアドレス指定するために８ビットまで提供する。
１つの実施形態において、ＮＡＮＤメモリデバイスが提供され、
予め定められたアドレス指定サイクルで動作するように構成される複数のメモリ構造と、
メモリ構造が予め定められたアドレス指定サイクルで動作することを可能にする第１構成を有し、かつ、メモリ構造が予め定められたアドレス指定サイクルとは異なる複数のアドレス指定サイクルで動作することを可能にする第２構成を有するスイッチングデバイスと
を備える。
１つの実施形態において、第１構成での予め定められたアドレス指定サイクルは、５アドレスサイクルまたは６アドレスサイクルである。
１つの実施形態において、メモリ構造は、ＮＡＮＤメモリデバイスと通信するメモリコントローラの機能と対応するべく、第２構成に従って動作する。
１つの実施形態において、スイッチング素子は、ヒューズである。
１つの実施形態において、予め定められたアドレスサイクルは、ＮＡＮＤメモリの密度に基づくもので、ＮＡＮＤメモリの密度は、ＮＡＮＤメモリのスタックごとの複数のメモリユニットを指し、ＮＡＮＤメモリは、シングルビットパーセル（ＳＬＣ）、２ビットパーセル（ＭＬＣ）または３ビットパーセル（ＴＬＣ）をサポートするかどうかを指す。
１つの実施形態において、メモリ構造は、ダイ、論理ユニット番号（ＬＵＮ）またはチップのうちの１つである。
１つの実施形態において、メモリ容量は、サイズが少なくとも２５６ギガビット（Ｇｂ）である。
１つの実施形態において、アドレスサイクルの数は、ＮＡＮＤメモリの列、ページ、ブロック、プレーンおよび論理ユニット番号（ＬＵＮ）をアドレス指定するべく使用される。
１つの実施形態において、各アドレスサイクルは、ＮＡＮＤメモリの個別のメモリユニットをアドレス指定するために８ビットまで提供する。
１つの実施形態において、データ記憶システムが提供され、
ＮＡＮＤメモリユニットの配列を含むＮＡＮＤメモリと、
ＮＡＮＤメモリの個別のメモリユニットをアドレス指定するべく、メモリコントローラか、ＮＡＮＤメモリのいずれかでサポートされる定められた数のアドレスサイクルを特定し、
ＮＡＮＤメモリの個別のメモリユニットをアドレス指定するべく動作する定められた数のアドレスサイクルを選択し、
選択された数のアドレスサイクルで動作するべく、メモリコントローラか、ＮＡＮＤメモリのいずれかを構成するように構成されるメモリコントローラと
を備え,
ＮＡＮＤメモリの個別のメモリユニットは、マルチダイセレクト（ＭＤＳ）を使用して固有にアドレス指定可能である。
１つの実施形態において、メモリコントローラでサポートされる定められた数のアドレスサイクルは、５アドレスサイクルまたは６アドレスサイクルである。
１つの実施形態において、ＮＡＮＤメモリメモリでサポートされる定められた数のアドレスサイクルは、５アドレスサイクルまたは６アドレスサイクルである。
１つの実施形態において、メモリコントローラはさらに、選択された数のアドレスサイクルで動作するようにＮＡＮＤメモリを構成する場合、ＮＡＮＤメモリのスイッチング素子を変更するように構成される。
１つの実施形態において、ＮＡＮＤメモリでサポートされる定められた数のアドレスサイクルは、ＮＡＮＤメモリの密度に基づくもので、ＮＡＮＤメモリの密度は、ＮＡＮＤメモリのスタックごとの複数のメモリユニットを指し、ＮＡＮＤメモリは、シングルビットパーセル（ＳＬＣ）、２ビットパーセル（ＭＬＣ）または３ビットパーセル（ＴＬＣ）をサポートするかどうかを指す。
１つの実施形態において、ＮＡＮＤメモリのアドレス指定を実行するためのコンピュータ実施方法が提供され、その方法は、
ＮＡＮＤメモリの個別のメモリユニットをアドレス指定するべく、メモリコントローラか、ＮＡＮＤメモリのいずれかでサポートされる定められた数のアドレスサイクルを特定する工程と、
ＮＡＮＤメモリの個別のメモリユニットをアドレス指定するべく動作する定められた数のアドレスサイクルを選択する工程と、
選択された数のアドレスサイクルで動作するべく、メモリコントローラか、ＮＡＮＤメモリのいずれかを構成する工程と
を備え、
ＮＡＮＤメモリの個別のメモリユニットは、マルチダイセレクト（ＭＤＳ）を使用して固有にアドレス指定可能である。
１つの実施形態において、メモリコントローラにてサポートされる定められた数のアドレスサイクルは、５アドレスサイクルまたは６アドレスサイクルである。
１つの実施形態において、ＮＡＮＤメモリでサポートされる定められた数のアドレスサイクルは、５アドレスサイクルまたは６アドレスサイクルである。
１つの実施形態において、方法はさらに、選択された数のアドレスサイクルで動作するようにＮＡＮＤメモリを構成する場合、ＮＡＮＤメモリのスイッチング素子を変更する工程を備える。
上述の複数の例は様々な発明の実施形態の複数の原理の例示であるが、その一方で、１または複数の特定の適用例において、発明的才能の使用無くして、本開示の複数の原理および概念から逸脱せずに、実装の形、使用法および複数の詳細における多数の変更が可能であることが、当業者に明らかとなるであろう。

Claims (31)

  1. ＮＡＮＤメモリのアドレス指定を実行するように動作可能なメモリコントローラであって、前記メモリコントローラは、
    前記ＮＡＮＤメモリの個別のメモリユニットをアドレス指定するべく、前記メモリコントローラか、前記ＮＡＮＤメモリのいずれかでサポートされる定められた数のアドレスサイクルを特定し、
    前記ＮＡＮＤメモリの前記個別のメモリユニットをアドレス指定するべく動作する前記定められた数のアドレスサイクルを選択し、
    前記選択された数のアドレスサイクルで動作するべく、前記メモリコントローラか、前記ＮＡＮＤメモリのいずれかを構成する回路を有する
    メモリコントローラ。
  2. 前記メモリコントローラでサポートされる前記定められた数のアドレスサイクルは、５アドレスサイクルまたは６アドレスサイクルである、請求項１に記載のメモリコントローラ。
  3. 前記ＮＡＮＤメモリでサポートされる前記定められた数のアドレスサイクルは、５アドレスサイクルまたは６アドレスサイクルである、請求項１または２に記載のメモリコントローラ。
  4. 前記選択された数のアドレスサイクルで動作する前記ＮＡＮＤメモリを構成する場合、前記ＮＡＮＤメモリのスイッチング素子をさらに変更する
    請求項１から３のいずれか一項に記載のメモリコントローラ。
  5. 前記メモリコントローラでサポートされる前記定められた数のアドレスサイクルが、６アドレスサイクルである場合、前記ＮＡＮＤメモリは、前記スイッチング素子を介して、５アドレスサイクルから６アドレスサイクルにスイッチすることが可能である、または、
    前記メモリコントローラでサポートされる前記定められた数のアドレスサイクルが、５アドレスサイクルである場合、前記ＮＡＮＤメモリは、前記スイッチング素子を介して、６アドレスサイクルから５アドレスサイクルにスイッチすることが可能である、
    請求項４に記載のメモリコントローラ。
  6. 前記ＮＡＮＤメモリでサポートされる前記定められた数のアドレスサイクルは、前記ＮＡＮＤメモリの密度に基づき、前記ＮＡＮＤメモリの前記密度は、前記ＮＡＮＤメモリのスタックごとの複数のメモリユニットを指し、前記ＮＡＮＤメモリは、シングルビットパーセル（ＳＬＣ）、２ビットパーセル（ＭＬＣ）または３ビットパーセル（ＴＬＣ）をサポートする、
    請求項１から５のいずれか一項に記載のメモリコントローラ。
  7. マルチダイセレクト（ＭＤＳ）を使用して、前記ＮＡＮＤメモリの前記個別のメモリユニットをさらにアドレス指定し、個々のメモリユニットは、前記ＮＡＮＤメモリの複数のチップイネーブルと、チップイネーブルごとの複数のメモリユニットに基づいて生成される固有のアドレスを使用してアドレス指定可能である、
    請求項１から６のいずれか一項に記載のメモリコントローラ。
  8. 読み出し動作、書き込み動作または消去動作のうちの少なくとも１つを実行するべく、前記ＮＡＮＤメモリの前記個別のメモリユニットをさらにアドレス指定する
    請求項１から７のいずれか一項に記載のメモリコントローラ。
  9. 前記ＮＡＮＤメモリの前記メモリユニットは、ダイ、論理ユニット番号（ＬＵＮ）またはチップのうちの１つである、
    請求項１から８のいずれか一項に記載のメモリコントローラ。
  10. 前記ＮＡＮＤメモリは、サイズが少なくとも２５６ギガビット（Ｇｂ）である、
    請求項１から９のいずれか一項に記載のメモリコントローラ。
  11. 前記ＮＡＮＤメモリの前記個別のメモリユニットをアドレス指定するための前記アドレスサイクルは、前記メモリコントローラから前記ＮＡＮＤメモリへ通信される一連のセットアップコマンドに含まれる、
    請求項１から１０のいずれか一項に記載のメモリコントローラ。
  12. 前記定められた数のアドレスサイクルは、前記ＮＡＮＤメモリの列、ページ、ブロック、プレーンおよび論理ユニット番号（ＬＵＮ）をアドレス指定するべく使用される、
    請求項１から１１のいずれか一項に記載のメモリコントローラ。
  13. 各アドレスサイクルは、前記ＮＡＮＤメモリの前記個別のメモリユニットをアドレス指定するために８ビットまで提供する、
    請求項１から１２のいずれか一項に記載のメモリコントローラ。
  14. 予め定められたアドレス指定サイクルで動作する複数のメモリ構造と、
    前記複数のメモリ構造が前記予め定められたアドレス指定サイクルで動作することを可能にする第１構成を有し、かつ、前記複数のメモリ構造が前記予め定められたアドレス指定サイクルとは異なる複数のアドレス指定サイクルで動作することを可能にする第２構成を有するスイッチング素子と
    を備えるＮＡＮＤメモリデバイス。
  15. 前記第１構成の前記予め定められたアドレス指定サイクルが、５アドレスサイクルまたは６アドレスサイクルである、
    請求項１４に記載のＮＡＮＤメモリデバイス。
  16. 前記複数のメモリ構造は、前記ＮＡＮＤメモリデバイスと通信しているメモリコントローラの機能と対応するべく、前記第２構成に従って動作する、
    請求項１４または１５に記載のＮＡＮＤメモリデバイス。
  17. 前記スイッチング素子は、ヒューズである、
    請求項１４から１６のいずれか一項に記載のＮＡＮＤメモリデバイス。
  18. 前記予め定められたアドレスサイクルは、ＮＡＮＤメモリの密度に基づき、前記ＮＡＮＤメモリの前記密度は、前記ＮＡＮＤメモリのスタックごとの複数のメモリユニットを指し、前記ＮＡＮＤメモリは、シングルビットパーセル（ＳＬＣ）、２ビットパーセル（ＭＬＣ）または３ビットパーセル（ＴＬＣ）をサポートする、
    請求項１４から１７のいずれか一項に記載のＮＡＮＤメモリデバイス。
  19. 前記複数のメモリ構造は、ダイ、論理ユニット番号（ＬＵＮ）またはチップのうちの１つである、
    請求項１４から１８のいずれか一項に記載のＮＡＮＤメモリデバイス。
  20. メモリ容量は、サイズが少なくとも２５６ギガビット（Ｇｂ）である、
    請求項１４から１９のいずれか一項に記載のＮＡＮＤメモリデバイス。
  21. 前記予め定められた数のアドレスサイクルの数は、ＮＡＮＤメモリの列、ページ、ブロック、プレーンおよび論理ユニット番号（ＬＵＮ）をアドレス指定するべく使用される、
    請求項１４から２０のいずれか一項に記載のＮＡＮＤメモリデバイス。
  22. 各アドレスサイクルは、ＮＡＮＤメモリの個別のメモリユニットをアドレス指定するために８ビットまで提供する、
    請求項１４から２１のいずれか一項に記載のＮＡＮＤメモリデバイス。
  23. ＮＡＮＤメモリユニットの配列およびスイッチング素子を含むＮＡＮＤメモリと、
    前記ＮＡＮＤメモリの個別のメモリユニットをアドレス指定するべく、メモリコントローラか、前記ＮＡＮＤメモリのいずれかでサポートされる定められた数のアドレスサイクルを特定し、
    前記ＮＡＮＤメモリの前記個別のメモリユニットをアドレス指定するべく動作する前記定められた数のアドレスサイクルを選択し、
    前記選択された数のアドレスサイクルで動作するべく、前記メモリコントローラか、前記ＮＡＮＤメモリのいずれかを構成する前記メモリコントローラと
    を備えるデータ記憶システムであって、
    前記ＮＡＮＤメモリの前記個別のメモリユニットは、マルチダイセレクト（ＭＤＳ）を使用して固有にアドレス指定可能である、
    データ記憶システム。
  24. 前記メモリコントローラでサポートされる前記定められた数のアドレスサイクルは、５アドレスサイクルまたは６アドレスサイクルである、
    請求項２３に記載のデータ記憶システム。
  25. 前記ＮＡＮＤメモリでサポートされる前記定められた数のアドレスサイクルは、５アドレスサイクルまたは６アドレスサイクルである、
    請求項２３または２４に記載のデータ記憶システム。
  26. 前記メモリコントローラはさらに、前記選択された数のアドレスサイクルで動作するように前記ＮＡＮＤメモリを構成する場合、前記ＮＡＮＤメモリの前記スイッチング素子を変更する、
    請求項２３から２５のいずれか一項に記載のデータ記憶システム。
  27. 前記ＮＡＮＤメモリでサポートされる前記定められた数のアドレスサイクルは、前記ＮＡＮＤメモリの密度に基づき、前記ＮＡＮＤメモリの前記密度は、前記ＮＡＮＤメモリのスタックごとの複数のメモリユニットを指し、前記ＮＡＮＤメモリは、シングルビットパーセル（ＳＬＣ）、２ビットパーセル（ＭＬＣ）または３ビットパーセル（ＴＬＣ）をサポートするかどうかを指す、
    請求項２３から２６のいずれか一項に記載のデータ記憶システム。
  28. ＮＡＮＤメモリのアドレス指定を実行するためのコンピュータ実施方法であって、前記コンピュータ実施方法は、
    前記ＮＡＮＤメモリの個別のメモリユニットをアドレス指定するべく、メモリコントローラか、ＮＡＮＤメモリのいずれかでサポートされる定められた数のアドレスサイクルを特定する段階と、
    前記ＮＡＮＤメモリの前記個別のメモリユニットをアドレス指定するべく動作する前記定められた数のアドレスサイクルを選択する段階と、
    前記選択された数のアドレスサイクルで動作するべく、前記メモリコントローラか、前記ＮＡＮＤメモリのいずれかを構成する段階と
    を備え、
    前記ＮＡＮＤメモリの前記個別のメモリユニットは、マルチダイセレクト（ＭＤＳ）を使用して固有にアドレス指定可能である、
    方法。
  29. 前記メモリコントローラでサポートされる前記定められた数のアドレスサイクルは、５アドレスサイクルまたは６アドレスサイクルである、
    請求項２８に記載の方法。
  30. 前記ＮＡＮＤメモリでサポートされる前記定められた数のアドレスサイクルは、５アドレスサイクルまたは６アドレスサイクルである、
    請求項２８または２９に記載の方法。
  31. 前記選択された数のアドレスサイクルで動作するように前記ＮＡＮＤメモリを構成する場合、前記ＮＡＮＤメモリのスイッチング素子を変更する段階をさらに備える
    請求項２８から３０のいずれか一項に記載の方法。
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