JPH04127471A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概要］ 半導体記憶装置に係り、詳しくは半導体記憶装置に最適
なＭＯＳトランジスタの構造に関し、大容量の半導体記
憶装置においてビット線に付加されるジャンクション容
量を低減してアクセススピードを高速化できることを目
的とし、ＭＯＳトランジスタよりなる４つのメモリセル
の各第１拡散領域を１つの拡散層で形成するとともに、
各第２拡散領域を前記拡散層の周りに放射状に形成し、
前記拡散層と各第２拡散領域との間にはそれぞれゲート
を設け、前記拡散層をビット線に接続するとともに、各
メモリセルのゲートを異なるワード線に接続した。

［産業上の利用分野］ 本発明は半導体記憶装置に係り、詳しくは半導体記憶装
置に最適なＭＯＳトランジスタの構造に関するものであ
る。

近年のコンピュータシステムの多機能化に伴い、大容量
のメモリが要求されている。このため、大容量のＲＯＭ
が種々提案されているが、大容量のためにアクセススピ
ードが遅くなるので、これを高速化する必要がある。

［従来の技術］ 従来のＲＯＭとしてメモリセルをｎＭＯＳトランジスタ
構成したものかあり、第６図にその一例を示す。

基板１上にｎ＋型のトレイン領域２か形成され、同領域
２はコンタクト３を介してその上方を通過するビット線
４に接続されている。ビット線４には出力用のインバー
タ５が接続されている。トレイン領域２の一対の対向辺
に沿うように一対のワード線６，７が延設され、トレイ
ン領域２の一対の対向辺と対応する各ワード線６，７の
部分がゲート８ａ、８ｂとなっている。各ゲート８ａ。

８ｂの側方にはグランドに接続されるｎ＋型のソース領
域９．ＩＯが設けられ、前記ドレイン領域２を共通化し
てトランジスタ対が構成されている。

このようにトランジスタ対のドレイン領域２を共通化す
ることにより、ビット線４に付加されるトレイン領域の
ジャンクション容量を低減させ、アクセススピードを高
速化するようにしている。

［発明が解決しようとする課題］ しかしながら、今日のようにＲＯＭのメモリ容量が大き
くなるに従い、ビット線に付加されるジャンクション容
量が増大してしまうという問題が生じている。

本発明は上記問題点を解決するためになされたものであ
って、大容量の半導体記憶装置においてビット線に付加
されるジャンクション容量を低減してアクセススピード
を高速化することができることを目的とする。

［課題を解決するための手段］ 上記目的を達成するため、発明は、ＭＯＳトランジスタ
よりなる４つのメモリセルの各第１拡散領域を１つの拡
散層で形成するとともに、各第２拡散領域を前記拡散層
の周りに放射状に形成し、前記拡散層と各第２拡散領域
との間にはそれぞれゲートを設け、前記拡散層をビット
線に接続するとともに、各メモリセルのゲートを異なる
ワード線に接続した。

又、１つの拡散層の一対の対向辺に沿うように、上下二
層に配置した二対のワード線を延設し、その二対のワー
ド線の各下層ワード線が拡散層の一対の対向辺と対応す
る部分を一対のゲートとするとともに、その二対のワー
ド線の各上層ワード線から拡散層の他の一対の対向辺に
沿うように一対のゲートを形成した。

［作用］ ４つの第１拡散領域を１つの拡散層で形成するとともに
、その拡散層の四方を囲むように第２拡散領域を形成し
て４つのＭＯ３Ｉ−ランジスタが構成されるので、ＭＯ
Ｓトランジスタの数に比べて第１拡散領域の数が少ない
分だけ高集積化を図ることができるとともに、ビット線
に付加されるジャンクション容量が低減され、メモリセ
ルか高速にアクセスされる。

又、各一対のワード線を上下二層に配置したことにより
、ワード線による占有面積が減り、集積度が向上する。

［実施例］ 以下、本発明をＲＯＭに具体化した一実施例を第１〜５
図に従って説明する。尚、説明の便宜上、第６図と同様
の構成については同一の符号を付してその説明を一部省
略する。

第１図はｎＭＯ８トランジスタよりなるメモリセルで構
成されたメモリセルアレイの一部を示すレイアウト図で
ある。基板ｌ上に所定間隔をおいて第１拡散領域として
のｎ＋型のトレイン領域１１．１２が形成され、各ドレ
イン領域１１゜１２はコンタクト３を介してそれらの上
方を通過するビット線４に接続されている。前記ドレイ
ン領域１１の一対の対向辺に沿うように、各一対のワー
ド線１３．１４及び１５．１６が延設されるとともに、
ドレイン領域１２の一対の対向辺に沿うように、各一対
のワード線１７．１８及び１９゜２０か延設されている
。第３図は一対のワード線１３．１４の状態を示し、ワ
ード線１３は下層に、ワード線１４は上層に配置されて
二層構造となっている。尚、他の各一対のワード線１５
，１６．１．７，１８及び１９，２０においても同様に
、各ワード線１５．１７．１９が下層に、各ワード線１
６．１８．２０が上層に配置されて二層構造となってい
る。

ｌ・レイン領域１１に沿うように延設された二対のワー
ド線１３，１４．１５．１６のうち、各下層ワード線１
３．１５がドレイン領域１１の一対の対向辺と対応する
部分が一対のゲート２］ａ。

２１ｃとなっているとともに、各上層ワード線１４．１
６からは同領域１１の他の一対の対向辺に沿うように一
対のゲート２１ｂ、２］、ｄが形成され、ドレイン領域
１１の四方が４つのゲート２１ａ〜２１ｄにて囲まれて
いる。又、ドレイン領域１２についても同様に、二対の
ワード線１７゜１８．１９．２０のうち、各下層ワード
線１７゜１９がドレイン領域１２の一対の対向辺と対応
する部分が一対のゲート２２ａ、２２ｃとなっていると
ともに、各上層ワード線１８．２０から同領域１２の他
の一対の対向辺に沿うように一対のゲ−１２２ｂ、２２
ｄが形成され、ドレイン領域１２の四方が４つのゲート
２２ａ〜２２ｄにて囲まれている。

そして、各ゲート２１ａ〜２１ｄ１２２ａ〜２２ｄの側
方にはそれぞれ第２拡散領域としてのｎ＋型のソース領
域２３〜２９が放射状に形成され、各ソース領域２３〜
２９はコンタクト３０を介してそれらの上方を通過する
グランド配線３１に接続されている。即ち、ドレイン領
域１１を共通にしてその四方に配置された４つのソース
領域２３〜２６により第４図に示すように４つのｎＭＯ
Ｓトランジスタ３２〜３５よりなるトランジスタ群が構
成されている。同様にドレイン領域１２を共通にしてそ
の四方に配置された４つのソース領域２５．２７〜２９
によりドレイン領域１２を共通にした４つのｎＭＯ８ト
ランジスタよりなるトランジスタ群が構成されている。

尚、第２図における３６〜３８は絶縁層である。

次に上記のように構成されたＲＯＭの作用を第５図に従
って説明する。

今、ビット線４がプリチャージされてＨレベルに保持さ
れた状態において、例えはワード線１３か選択されてそ
のレベルがＨレベルになると、トレイン領域１１．ゲー
ト２１ａ及びソース領域２３からなるｎＭＯＳトランジ
スタがオン状態となる。このため、ビット線４が実線で
示すように急激にディスチャージされてＬレベルになり
、破線で示す従来のＲＯＭにおけるディスチャージと比
較して速（なっている。従って、インバータ５の出力レ
ベルは実線で示すように急激にＨレベルに立ち上がり、
破線で示す従来のＲＯＭにおける変化と比較して速くな
る。

このように、本実施例ではビット線４に接続された各ド
レイン領域１１．１２を共通化してその四方を囲むよう
に配置された４つのソース領域２３〜２６及び２５．２
７〜２９により４つのｎＭＯＳトランジスタを構成した
ので、ＭＯＳトランジスタの数に比べてドレイン領域の
数が少ない分だけ高集積化を図ることができるとともに
、ビット線４に付加される各ドレイン領域１１．１２の
ジャンクション容量を低減でき、メモリセルのアクセス
スピードを高速化することができる。

又、本実施例では各一対のワード線を上下二層に配置し
、各ドレイン領域１１．１２の一対の対向辺に沿うよう
に二対のワード線を延設したので、ワード線による占有
面積が減り、高集積化を向上することができる。

尚、本実施例のＲＯＭではｎＭＯ８トランジスタに実施
したが、ｐＭＯＳトランジスタに実施してもよい。即ち
、共通のｐ＋型のソース領域の四方を４つのｐ＋型のド
レイン領域で囲んで４つのｐＭＯ８ｈランジスタを形成
するようにしてもよい。

［発明の効果］ 以上詳述したように、本発明によれば大容量の半導体記
憶装置においてビット線に付加されるジャンクション容
量を低減してアクセススピードを高速化することができ
る。

又、各一対のワード線を上下二層に配置したことにより
、ワード線による占有面積を低減でき、集積度を向上す
ることができる。

【図面の簡単な説明】

第１図は本発明を具体化した一実施例を示すレイアウト
図、 第２図は第１図のＡ−Ａ断面図、 第３図はワード線を示す斜視図、 第４図は一実施例におけるトランジスタ群の等価回路図
、 第５図は作用を示すタイミング図、 第６図は従来例を示すレイアウト図である。 図において、 ４はビット線、 １１．１２は拡散層としてのｎ＋型のトレイン領域、 １３〜２０はワード線、 ２１ａ　〜２１ｄ、２２ａ　〜２２ｄはゲート、２３〜
２９は第２拡散領域としてのｎ＋型のソース領域である
。 第１図 本発明を具体化した一実珈例を示すレイアウト図第２図 第１図のＡ−Ａ断面図 第３図 ワード線を示す斜視図 第４図 一実ｉｔ例におけるトランジスタ群の等価回ｌｉＡ回部
　５　図 作用を示すタイミング図 第６図 従来例を示すレイアウト図

Claims (1)

1. 【特許請求の範囲】 １、ＭＯＳトランジスタよりなる４つのメモリセルの各
   第１拡散領域を１つの拡散層（１１）で形成するととも
   に、各第２拡散領域（２３〜２６）を前記拡散層（１１
   ）の周りに放射状に形成し、前記拡散層（１１）と各第
   ２拡散領域（２３〜２６）との間にはそれぞれゲート（
   ２１ａ〜２１ｄ）を設け、前記拡散層（１１）をビット
   線（４）に接続するとともに、各メモリセルのゲート（
   ２１ａ〜２１ｄ）を異なるワード線（１３〜１６）に接
   続したことを特徴とする半導体記憶装置。 ２、前記拡散層（１１）の一対の対向辺に沿うように、
   上下二層に配置した一対のワード線（１３〜１６）を延
   設し、その二対のワード線（１３〜１６）の各下層ワー
   ド線（１３、１５）が前記拡散層（１１）の一対の対向
   辺と対応する部分を一対のゲート（２１ａ、２１ｃ）と
   するとともに、その二対のワード線（１３〜１６）の各
   上層ワード線（１４、１６）から前記拡散層（１１）の
   他の一対の対向辺に沿うように一対のゲート（２１ｂ、
   ２１ｄ）を形成したことを特徴とする請求項１記載の半
   導体記憶装置。 ３、ＭＯＳトランジスタは、第１拡散領域をドレイン領
   域とし、第２拡散領域をソース領域としたｎＭＯＳトラ
   ンジスタであることを特徴とする請求項１又は請求項２
   記載の半導体記憶装置。 ４、ＭＯＳトランジスタは、第１拡散領域をソース領域
   とし、第２拡散領域をドレイン領域としたｐＭＯＳトラ
   ンジスタであることを特徴とする請求項１又は請求項２
   記載の半導体記憶装置。