KR100612953B1 - 비트라인의 고속 센싱을 위한 반도체 메모리 소자 - Google Patents

비트라인의 고속 센싱을 위한 반도체 메모리 소자 Download PDF

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Abstract

본 발명은 비트라인 감지증폭기를 구성하는 트랜지스터의 폭을 2배로 크게 레이아웃할 수 있도록 하므로써, 비트라인 감지 및 증폭에 따른 소요시간을 향상시키는 반도체 메모리 소자를 제공하기 위한 것으로, 이를 위한 본 발명으로 각기 서로 이웃한 제1비트라인쌍 및 제2비트라인쌍을 포함하는 다수의 메모리셀어레이블록; 및 상기 다수의 메모리셀어레이블록중에서 서로 상하 이웃한 임의의 제1 및 제2 메모리셀어레이블록 사이에 배치되어, 상기 제1 및 제2 메모리셀어레이블록의 각각의 제1비트라인쌍과, 상기 제1메모리셀어레이블록의 상부에 인접한 제3메모리셀어레이블록의 제2비트라인쌍, 및 상기 제2메모리셀어레이블록의 하부에 인접한 제4메모리셀어레이블록의 제2비트라인쌍중에서 어느 하나를 선택하여 선택된 비트라인쌍의 전압차를 감지증폭하는 비트라인감지증폭수단을 포함하는 반도체 메모리 소자를 제공한다.
비트라인 감지증폭기, 면적, 속도, 공유, 메모리셀어레이블록

Description

비트라인의 고속 센싱을 위한 반도체 메모리 소자{SEMICONDUCTOR MEMORY DEVICE FOR HIGH SPEED OF BIT-LINES}
도 1은 종래기술에 따른 메모리셀어레이블록들의 비트라인과 BL 감지증폭기의 연결 및 배치관계를 보여주는 블록 구성도.
도 2는 종래기술에 따른 BL 감지증폭기의 내부회로도.
도 3은 본 발명에 따른 메모리셀어레이블록들의 비트라인과 BL 감지증폭기의 연결 및 배치관계를 보여주는 블록 구성도.
도 4는 본 발명에 따른 BL 감지증폭기의 내부회로도.
도 5는 본 발명에 따른 시뮬레이션 결과도.
* 도면의 주요부분에 대한 설명
100, 200, …, 400L : 메모리셀어레이블록
500, 600, …, 900L : BL 감지증폭기 블록
본 발명은 반도체 설계 기술에 관한 것으로, 특히 비트라인과 비트라인 감지증폭기의 연결 및 배치 구성에 관한 것이다.
잘 알려진 바와 같이 DRAM을 읽기동안, 리프레쉬 동작 등을 위하여 셀에 저장된 데이터를 BL 감지증폭기에 의해 증폭하여야 하는 바 로우 어드레스가 인가되면, 이에 응답하여 활성화된 워드라인에 연결된 메모리셀의 데이터가 비트라인 쌍에 미세전압 차로 인가되고, 이는 래치타입의 센싱 트랜지스터들로 구성된 BL 감지증폭기(Bit Line Sense Amplifier)에 의해 감지되어 논리 판별이 가능한 레벨로 증폭된다.
도 1은 종래기술에 따른 메모리셀어레이블록들의 비트라인과 BL 감지증폭기의 연결 및 배치관계를 보여주는 블록 구성도이다.
도 1을 참조하면, n개의 워드라인(1WL1, 1WL2, …, 1WLn)과 m개의 비트라인 쌍(bl1, /bl1, bl2, /bl2, …, blm, /blm)을 갖는 메모리셀어레이블록(10, 20, 30, 40L)이 복수개(L개) 구비되며, 메모리셀어레이블록들은 비트라인 확장 방향으로 배치되어 있다. 그리고 메모리셀어레이블록(10, 20, 30, 40L)의 사이에 배치되며, 자신의 상위 및 하위 메모리셀어레이블록의 비트라인 쌍(bl1, /bl1, bl2, /bl2, …, blm, /blm)에 실린 데이터를 감지하여 증폭하기 위한 복수의 BL 감지증폭기블록(50, 60, 70, 80, 90L)을 구비한다.
하나의 워드라인(1WL1)이 활성화되면, 이를 갖는 메모리셀어레이블록(10)의 상위 BL 감지증폭기 블록(50) 및 하위 BL 감지증폭기 블록(60)에 의해서 워드라인(1WL1)의 활성화로 데이터가 인가된 비트라인 쌍(1bl1, /1bl1, 1bl2, /1bl2, …, 1blm, /1blm)의 전위차가 감지되어 증폭된다.
즉, 하나의 메모리셀어레이블록의 데이터는 그 상위 및 하위에 위치하는 BL 감지증폭블록에 의해서 증폭된다. 다시 말하면, 하나의 BL 감지증폭기 블록은 그의 상위 및 하위의 메모리셀어레이블록에 의해서 공유된다. 이러한 구조를 갖는 BL 감지증폭기를 공유 BL 감지증폭기(Shared Bit-Line Sense Amplifier)라고 한다.
참고적으로, BL 감지증폭기에서 첫번째 숫자는 BL 감지증폭블록의 숫자이고, 마지막 숫자는 BL 감지증폭블록 내 BL 감지증폭기의 순서를 의미한다.
도 2는 종래기술에 따른 BL 감지증폭기의 내부회로도로써, 도 1의 BL 감지증폭블록(70) 중 BL 감지증폭기 3sa1(71)과 3sa2(72)를 예로써 도시하였다.
도 2를 참조하면, BL 감지증폭기 3sa1(71)는 그 상위 메모리셀어레이블록(20) 및 하위의 메모리셀어레이블록(30)에 연결된 비트라인(2bl1, /2bl1 및 3bl1, /3bl1)를 감지 및 증폭하는 구조를 갖는다. 따라서, 상위 메모리셀어레이블록(20)이 활성화되는 경우에는 하위 비트라인 제어신호(bisl)를 비활성화시켜, 하위 메모리셀어레이블록(30)의 데이터가 유입되지 않도록 한다.
그리고 BL 감지증폭기 3sa2(72)도 동일한 연결구조를 갖는다.
한편, 이러한 종래기술을 이용하는 경우에는 상위 및 하위의 한쌍의 비트라인을 BL 감지증폭기가 증폭시키므로, 한쌍의 비트라인 사이에 BL 감지증폭기가 배치된다. 따라서, BL 감지증폭기가 갖는 면적이 제약을 받아 비트라인 쌍의 데이터 를 감지 및 증폭하는 과정에 따른 소요시간이 지연된다.
본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 제안된 것으로, 비트라인 감지증폭기를 구성하는 트랜지스터의 폭을 2배로 크게 레이아웃할 수 있도록 하므로써, 비트라인 감지 및 증폭에 따른 소요시간을 향상시키는 반도체 메모리 소자를 제공한다.
상기의 기술적 과제를 달성하기 위한 본 발명에 따르면, 반도체 메모리 소자는 각기 서로 이웃한 제1비트라인쌍 및 제2비트라인쌍을 포함하는 다수의 메모리셀어레이블록; 및 상기 다수의 메모리셀어레이블록중에서 서로 상하 이웃한 임의의 제1 및 제2 메모리셀어레이블록 사이에 배치되어, 상기 제1 및 제2 메모리셀어레이블록의 각각의 제1비트라인쌍과, 상기 제1메모리셀어레이블록의 상부에 인접한 제3메모리셀어레이블록의 제2비트라인쌍, 및 상기 제2메모리셀어레이블록의 하부에 인접한 제4메모리셀어레이블록의 제2비트라인쌍중에서 어느 하나를 선택하여 선택된 비트라인쌍의 전압차를 감지증폭하는 비트라인감지증폭수단을 포함하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명 의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 3은 본 발명에 따른 메모리셀어레이블록들의 비트라인과 BL 감지증폭기의 연결 및 배치관계를 보여주는 블록 구성도이다.
도 3을 참조하면, n개의 워드라인(1WL1, 1WL2, …, 1WLn)과 m개의 비트라인 쌍(bl1, /bl1, bl2, /bl2, …, blm, /blm)을 갖는 메모리셀어레이블록(100, 200, 300, 400L)이 복수개(L개) 구비되며, 메모리셀어레이블록들은 비트라인 확장 방향으로 배치되어 있다. 그리고 메모리셀어레이블록(100, 200, 300, 400L)의 사이에 배치되며, 자신의 상위 2개의 메모리셀어레이블록과 및 하위 2개의 메모리셀어레이블록의 비트라인 쌍(bl1, /bl1, bl2, /bl2, …, blm, /blm)에 실린 데이터를 감지하여 증폭하기 위한 복수의 BL 감지증폭기블록(500, 600, 700, 800, 900L)을 구비한다.
그리고 제1 메모리셀어레이블록(100)의 제2 비트라인 쌍(1bl2, /1bl2)과, 제2 메모리셀어레이블록(200)의 제2 비트라인 쌍(2bl2, /2bl2)은 서로 다른 선으로 표기되었는데, 이는 상술한 비트라인 쌍(1bl2 및 /1bl2, 2bl2 및 /2bl2)의 배선이 겹치는 부분이 있어 이를 구분하기 위한 것이다. 즉, 소자의 단면구조에서 볼 때 서로 다른 층에서 제1 연결배선 및 제2 연결배선을 통해 각각의 비트라인 감지증폭기에 연결되는 것을 나타낸 것이다.
다음에서는 상술한 BL 감지증폭기 블록의 배치를 하나의 비트라인 감지증폭기를 통해 살펴보도록 한다. 메모리셀어레이블록(100, 200, 300, 400)은 각기 서로 이웃하는 제1비트라인쌍(bl1, /bl1) 및 제2비트라인쌍(bl2, /bl2)을 포함한다.
BL 감지증폭기 블록(700)은 다수의 메모리셀어레이블록(100, 200, 300, 400L) 중에서 서로 상하 이웃한 임의의 제2 및 제3 메모리셀어레이블록(200, 300) 사이에 배치되어, 제2 및 제3 메모리셀어레이블록(200, 300)의 각각의 제1비트라인쌍(2bl1, /2bl1 및 3bl1, /3bl1)과, 제2메모리셀어레이블록(200)의 상부에 인접한 제1메모리셀어레이블록(100)의 제2비트라인쌍(1bl2, /1bl2), 및 제3메모리셀어레이블록(300)의 하부에 인접한 제4메모리셀어레이블록(400)의 제2비트라인쌍(4bl2, /4bl2) 중에서 어느 하나를 선택하여 선택된 비트라인쌍의 전압차를 감지증폭하는 비트라인감지증폭기를 구비한다.
다시 언급하면, 하나의 워드라인이 활성화되어 그에 따른 비트라인 쌍이 감지증폭되기 위해서는 활성화된 워드라인을 갖는 메모리셀어레이블록의 상위에 2개 BL 감지증폭기 블록 과 하위 2개 BL 감지증폭기 블록이 필요하다.
그런데 메모리셀어레이블록 중 가장 상위 블록(100)은 비트라인 쌍을 감지 및 증폭시키기 위한 BL 감지증폭기 블록을 상위 하나 하위 2개를 가지므로, 상위 BL 감지증폭기 블록이 하나 부족하다. 따라서, 이 부족한 상위 하나의 BL 감지증폭기는 종래 공유 BL 감지증폭기(1sa_sh1, 1sa_sh2, …, 1sa_sh(m/2))를 통해 증폭하게 된다. 가장 하위의 메모리셀어레이블록(900L)도 동일하다.
한편, 이를 도 1과 비교하여 보면, 본 발명에서의 BL 감지증폭기 블록 내 BL 감지증폭기는 도 1의 BL 감지증폭기 보다 그 수가 절반으로 작다.
이는 하나의 워드라인(3WL1)이 활성화되면, 활성화된 워드라인을 갖는 메모리셀어레이블록(300)의 두 상위 BL 감지증폭블록(600, 700) 및 두 하위 BL 감지증 폭블록(800, 900)에 의해서 워드라인(3WL1)의 활성화로 데이터가 인가된 비트라인 쌍(bl1, /bl1, …, bl4, /bl4, …, bln, /bln)의 전위차가 감지되어 증폭되기 때문에 종래에 비해 BL 감지증폭기의 수를 절반으로 줄일 수 있다.
참고적으로, 이렇게 종래 공유 BL 감지증폭기에 비해 확장된 범위의 메모리셀어레이의 데이터를 증폭하므로, 이를 확장 BL 감지증폭기(Modefied Extended Sense Amplifier)라고 한다.
도 4는 본 발명에 따른 BL 감지증폭기의 내부 회로도로써, 도 3의 BL 감지증폭기 블록(700) 중 BL 감지증폭기 3sa2를 예로써 도시하였다.
도 4를 참조하면, BL 감지증폭기 3sa2(720)는 그 상위 두 메모리셀어레이블록(100, 200)의 비트라인 2쌍(1bl6 및 /1bl6, 2bl5 및 /2bl5)과, 그 하위 두 메모리셀어레이블록(300, 400)의 비트라인 2쌍(4bl6 및 /4bl6, 3bl5 및 /3bl5)에 연결되어 이를 감지 및 증폭하는 구조를 갖는다.
이와같이 비트라인 감지증폭기(720)는 서로 다른 메모리셀어레이의 비트라인 쌍(2bl5 및 /2bl5, 1bl6 및 /1bl6, 3bl5 및 /3bl5, 4bl6 및 /4bl6)에 연결된 노드의 전위차를 감지증폭하기 때문에, 감지되어 증폭되는 신호의 충돌을 막기위해 고립화신호(bislt, bisrt, bislb, bisrb)에 제어받는 스위치를 통해 노드에 연결되는 메모리셀어레이의 비트라인 쌍을 선택하게 된다.
본 발명에 따른 BL 감지증폭기는 4쌍의 비트라인 사이에 배치된다. 그러므로, 메모리셀어레이블록의 전체적인 면적은 증가하지 않지만, 실제적인 BL 감지증폭기의 구현소자인 PMOS트랜지스터와, NMOS트랜지스터의 면적이 증가한다. 따라서, 보다 빠르게 비트라인의 실린 데이터를 감지 및 증폭할 수 있다.
도 5는 본 발명에 따른 시뮬레이션 결과도로써, 'sa0'는 종래기술에 따른 2쌍의 비트라인을 감지증폭하는 BL 감지증폭기를 나타내면, 'sa0-2'는 본 발명에 따른 4쌍의 비트라인을 감지증폭하는 BL 감지증폭기를 나타낸다.
도 5를 참조하면, 본 발명에 따른 BL 감지증폭기가 'sa0-2'가 보다 빠르게 메모리셀어레이블록의 데이터를 감지 및 증폭하는 것을 확인할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은 하나의 비트라인 감지증폭기가 각각 다른 메모리셀어레이블록의 4쌍의 비트라인을 감지 및 증폭할 수 있게하므로써, 평명상 4개의 비트라인 쌍당 하나씩의 감지증폭기를 레이아웃할 수 있다. 결국, 감지증폭기의 레이아웃 면적이 종래보다 넓어진다. 따라서, 비트라인 감지증폭기의 구현소자인 MOS트랜지스터의 실제적 면적을 증가시킬 수 있다. 따라서, 고속의 비트라인 감지증폭기 가능하다.

Claims (9)

  1. 각기 서로 이웃한 제1비트라인쌍 및 제2비트라인쌍을 포함하는 다수의 메모리셀어레이블록; 및
    상기 다수의 메모리셀어레이블록중에서 서로 상하 이웃한 임의의 제1 및 제2 메모리셀어레이블록 사이에 배치되어, 상기 제1 및 제2 메모리셀어레이블록의 각각의 제1비트라인쌍과, 상기 제1메모리셀어레이블록의 상부에 인접한 제3메모리셀어레이블록의 제2비트라인쌍, 및 상기 제2메모리셀어레이블록의 하부에 인접한 제4메모리셀어레이블록의 제2비트라인쌍중에서 어느 하나를 선택하여 선택된 비트라인쌍의 전압차를 감지증폭하는 비트라인감지증폭수단을 포함하며,
    상기 제1메모리셀어레이블록의 제1비트라인쌍과, 상기 제2메모리셀어레이블록의 제1비트라인쌍은 소자의 단면구조에서 동일층의 제1연결배선을 통해 각기 상기 비트라인감지증폭수단에 연결되고,
    상기 제3메모리셀어레이블록의 제2비트라인쌍과, 상기 제4메모리셀어레이블록의 제2비트라인쌍은 상기 제1연결배선과 다른 층인 제2연결배선을 통해 각기 각기 상기 비트라인감지증폭수단에 연결되는 것
    을 특징으로 하는 반도체 메모리 소자.
  2. 제1항에 있어서,
    상기 비트라인감지증폭수단은,
    제1 노드 및 제2노드의 전압차를 감지증폭하는 감지증폭기;
    상기 제1메모리셀어레이블록의 제1비트라인쌍과 상기 제1노드 및 상기 제2노드 사이를 스위칭 접속하는 제1스위칭수단;
    상기 제2메모리셀어레이블록의 제1비트라인쌍과 상기 제1노드 및 상기 제2노드 사이를 스위칭 접속하는 제2스위칭수단;
    상기 제3메모리셀어레이블록의 제2비트라인쌍과 상기 제1 노드 및 상기 제2노드 사이를 스위칭 접속하는 제3스위칭수단; 및
    상기 제4메모리셀어레이블록의 제2비트라인쌍과 상기 제1노드 및 상기 제2노드 사이를 스위칭 접속하는 제4스위칭수단
    을 포함하는 것을 특징으로 하는 반도체 메모리 소자.
  3. 삭제
  4. 각기 서로 이웃한 제1비트라인쌍 및 제2비트라인쌍을 포함하는 다수의 메모리셀어레이블록;
    상기 다수의 메모리셀어레이블록중에서 서로 상하 이웃한 임의의 제1 및 제2 메모리셀어레이블록 사이에 배치되어, 상기 제1 및 제2 메모리셀어레이블록의 각각의 제1비트라인쌍과, 상기 제1메모리셀어레이블록의 상부에 인접한 제3메모리셀어레이블록의 제2비트라인쌍, 및 상기 제2메모리셀어레이블록의 하부에 인접한 제4메모리셀어레이블록의 제2비트라인쌍중에서 어느 하나를 선택하여 선택된 비트라인쌍의 전압차를 감지증폭하는 제1비트라인감지증폭수단; 및
    상기 제3메모리셀어레이블록의 상부에 위치하여 상기 제3메모리셀어레이블록의 제1비트라인쌍과 상기 제1메모리셀어레이블록의 제2비트라인쌍중에서 어느하나를 선택하여 선택된 비트라인쌍의 전압차를 감지증폭하는 제2비트라인감지증폭수단을 포함하며,
    상기 제3메모리셀어레이블록의 제2비트라인쌍은 소자의 단면구조에서 제1연결배선을 통해 상기 제1비트라인감지증폭수단에 연결되고,
    상기 제1메모리셀어레이블록의 제2비트라인쌍은 상기 제1연결배선과 다른 층인 제2연결배선을 통해 상기 제2비트라인감지증폭기에 연결되는 것을 특징으로 하는 반도체 메모리 소자.
  5. 제4항에 있어서,
    상기 제1비트라인감지증폭수단은,
    제1노드 및 제2노드의 전압차를 감지증폭하는 감지증폭기;
    상기 제1메모리셀어레이블록의 제1비트라인쌍과 상기 제1노드 및 상기 제2노드 사이를 스위칭 접속하는 제1스위칭수단;
    상기 제2메모리셀어레이블록의 제1비트라인쌍과 상기 제1노드 및 상기 제2노드 사이를 스위칭 접속하는 제2스위칭수단;
    상기 제3메모리셀어레이블록의 제2비트라인쌍과 상기 제1 노드 및 상기 제2노드 사이를 스위칭 접속하는 제3스위칭수단; 및
    상기 제4메모리셀어레이블록의 제2비트라인쌍과 상기 제1노드 및 상기 제2노드 사이를 스위칭 접속하는 제4스위칭수단
    을 포함하는 것을 특징으로 하는 반도체 메모리 소자.
  6. 제5항에 있어서,
    상기 제2비트라인감지증폭수단은,
    제3노드 및 제4노드의 전압차를 감지증폭하는 감지증폭기;
    상기 제3메모리셀어레이블록의 제1비트라인쌍과 상기 제3노드 및 상기 제4노드 사이를 스위칭 접속하는 제5스위칭수단; 및
    상기 제2메모리셀어레이블록의 제3비트라인쌍과 상기 제3노드 및 상기 제4노드 사이를 스위칭 접속하는 제6스위칭수단
    을 포함하는 것을 특징으로 하는 반도체 메모리 소자.
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