KR20060045554A - 반도체 메모리 장치의 라인배치구조 - Google Patents

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Abstract

반도체 메모리 장치의 개선된 라인배치구조가 개시된다. 그러한 라인배치구조는 메모리 셀에 연결되는 비트라인을 형성하는 제1 금속 배선라인들, 상기 제1 금속 배선라인들의 상부에서 상기 제1 금속 배선라인들과 교차하도록 배치되어 상기 메모리 셀에 연결되는 섹션 워드라인을 형성하는 제2 금속 배선라인들 및 상기 제2 금속 배선라인들의 상부에서 상기 제2 금속 배선라인들과 평행하게 배치되어 제1 전원라인 또는 신호라인을 형성하는 제3 금속 배선라인들을 구비한다. 그리하여, 본 발명은 소자내의 상·하부의 금속라인들 간의 기생 캡 문제를 감소시키고, 워드라인의 탭핑을 개선함으로써, 동작시 RC 딜레이가 감소되며, 반도체 메모리 장치의 고성능화, 고집적화를 구현할 수 있게 된다.
스태틱 램, 섹션 워드라인, 디코더, 메인 워드라인, 신호라인, 전원라인

Description

반도체 메모리 장치의 라인배치구조{Line layout structure of semiconductor memory device}
도 1은 일반적인 스태틱 램에서의 단위 메모리 셀의 등가 회로도.
도 2는 본 발명의 일 실시예에 따라 메모리 셀 어레이에 제2 금속 배선라인들이 배치된 상태를 개략적으로 보인 회로도.
도 3a는 도 2에서 금속 배선라인들이 배치된 상태의 수직 구조를 보인 단면도.
도 3b는 도 2에서 제1 콘택부의 수직 구조를 보인 단면도.
도 4는 도 2에서의 제2 금속 배선라인들의 상부에 제3 금속 배선라인들이 배치된 상태를 메모리 블록 단위로 확장하여 보인 회로도.
도 5는 도 4의 섹션 로우 디코더를 상세히 보인 등가 회로도.
도 6은 도 5의 섹션 로우 디코더의 금속적층구조를 개략적으로 보인 평면도.
도 7a는 도 6에서 금속층 간의 콘택 부분을 제외한 부분의 수직 단면도.
도 7b는 도 6에서 제3 콘택부 및 제4 콘택부의 수직 구조를 보인 단면도.
도 8은 도 4에서 하나의 블록에서의 라인배치구조를 보인 회로도.
도 9는 도 8에서의 제2 콘택부의 수직 구조를 보인 단면도.
<도면의 주요부분에 대한 부호의 설명>
BL, BLB : 비트라인 WL : 워드라인
VDD : 전원전압 TPU1, TPU2 : 풀업 트랜지스터
TPD1, TPD2 : 풀다운 트랜지스터 TA1, TA2 : 억세스 트랜지스터
Ce : 메모리 셀 SWL : 섹션 워드라인
CT1 : 제1 콘택부 SRD : 섹션 로우 디코더
30 : 제3 전원라인 GP : 게이트 폴리층
M0 : M0층 WC : 게이트 연결부
MC : 메탈콘택부 M1 : 제1 금속 배선층
M2 : 제2 금속 배선층 VIA1 : 제1 비아층
PWR : 제1 전원라인 MWL : 메인 워드라인
SIG : 신호라인 BLK1~BLKn : 메모리 블록
INV : 인버터 BLSi : 섹션 워드라인 선택라인
CT3 : 제3 콘택부 CT4 : 제4 콘택부
CT5 : 제5 콘택부 CT6 : 제6 콘택부
VIA2 : 제2 비아층 GND, VSS : 접지 전압
DL : 더미 라인
본 발명은 반도체 메모리 장치에 관한 것으로서, 보다 상세하게는 반도체 메모리 장치의 라인 배치 구조에 관한 것이다.
반도체 메모리 장치의 고집적화, 고성능화와 저비용화는 눈부신 발전을 거듭하고 있다. 일반적으로 반도체 메모리 장치에 있어서 비저항이 큰 폴리실리콘으로 형성된 워드라인은 RC 딜레이가 커서 신호 지연이 심하다. 이러한 폴리실리콘으로 형성된 워드라인의 신호 지연 문제를 줄이기 위해, 반도체 메모리 장치는 복수 개의 메모리 셀 어레이(cell array)로 분할하여 메모리 셀들을 배치하는 형태로 설계되었다. 그리고, 각각의 셀 어레이에는 메인 워드라인으로 입력되는 논리신호와 섹션 워드라인 선택신호와의 논리 연산을 통한 디코딩에 의해 섹션 로우 디코딩 신호를 생성하는 섹션 로우 디코더(section row decoder)와, 상기 섹션 로우 디코더의 출력 신호에 의해 선택되어지는 섹션 워드라인들이 형성된다.
또한, 공정기술도 진보되어 다층 메탈(metal) 구조가 보편화되기에 이르렀다. 다층 메탈 구조는 반도체 메모리 장치의 집적도를 높일 수 있는 데 반하여 공정 비용이 상승하므로 각 메모리 제조업체들은 저비용의 다층 메탈 구조로 고성능의 제품을 설계하는데 주력하고 있다.
종래의 반도체 메모리 장치에 있어서 메모리 셀 어레이는 섹션 로우 디코더를 포함하여 하나의 블록(block)을 구성하게 되고, 상기 섹션 로우 디코더에는 섹션 워드 라인(section word line)이 연결된다. 그리고, 상기 섹션 워드라인은 상기 블록 내의 특정 부분에서 메모리 셀의 게이트 영역에 연결된 워드라인(word line)으로 탭핑(tapping)된다. 이와 같이 탭핑 방식에 의하여 워드라인을 배선하는 이유는 셀의 워드 라인이 폴리실리콘 또는 텅스텐(tungsten)으로 이루어져 있으므로 그 저항값이 매우 크기 때문이다. 즉, 메모리 셀의 워드라인의 큰 저항으로 인한 RC 딜레이에 기인하여 상기 섹션 로우 디코더로부터 먼 쪽의 메모리 셀은 워드 라인이 열화(degradation)되어 셀이 안정적으로 동작하지 못하는 문제점이 있다. 따라서, 이러한 문제점을 해결하기 위해 저항이 낮은 금속 배선라인을 이용하여 한 블록 내에서 한군데 이상 탭핑을 해주게 된다.
종래 이층의 메탈 구조에서는 비트라인을 형성하는 제1 금속 배선라인들과, 섹션 워드라인을 형성하는 제2 금속 배선라인들이 배치되었다. 즉, 상기 비트라인들에 교차하는 방향으로 셀의 워드 라인이 배치되므로 상기 셀의 워드 라인 방향으로 제1 금속 배선라인들의 상부에 제2 금속 배선라인들에 의해 섹션 워드라인이 형성되었다. 특히, 메모리 셀의 싸이즈가 큰 경우에는 상기 섹션 워드라인과 함께 상기 제2 금속 배선라인들에 의해 전원라인(power line) 또는 신호라인(signal line)이 형성되기도 하였다.
그러나, 종래 이층의 메탈 구조를 갖는 반도체 메모리 장치의 배선 구조는 고집적화를 위해서는 적절하지 않은 문제점이 있었다.
그리하여, 반도체 메모리 장치의 고집적화, 고성능화를 위해 삼층 또는 그 이상의 층으로 이루어진 메탈 구조가 사용되기에 이르렀는데, 이 경우 셀 어레이 영역 내 의 배선 배치 구조가 더욱 중요한 문제로 부각되었다. 즉, 삼층 또는 그 이상의 층으로 이루어진 메탈 구조가 사용되는 경우, 상·하부 금속층들 사이의 기생 커패시턴스(capacitance) 문제, 저항의 감소를 위한 탭핑의 문제, 그들로 인한 지연시간 증가의 문제 등이 필연적으로 야기된다. 결국, 그러한 문제점들은 고성능화·고집적화된 반도체 메모리 장치를 제조하는데 있어 제한 요인들 중의 하나가 되므로, 보다 개선된 레이아웃 구조의 실현이 본 분야에서 절실하게 요망된다.
따라서, 본 발명의 목적은 상기한 종래의 반도체 메모리 장치에 있어서 이층의 금속층으로 이루어짐으로 인한 반도체 메모리 장치의 고집적화에의 부적절함을 감소하기 위하여 개선된 반도체 메모리 장치의 라인 배치 구조를 제공함에 있다.
본 발명의 다른 목적은 고성능화·고집적화된 반도체 메모리 장치를 제작하기 위한 레이아웃 구조를 구현함에 있어서, 저항의 감소를 위한 탭핑의 문제, 그로 인한 지연시간 증가 문제를 감소하기 위한 반도체 메모리 장치의 라인 배치 구조를 제공함에 있다.
본 발명의 또 다른 목적은 반도체 메모리 장치에서 섹션 로우 디코더로부터 먼 쪽의 워드 라인이 열화되어 메모리 셀이 안정적으로 동작하지 못하는 문제를 개선하기 위한 반도체 메모리 장치의 라인 배치 구조를 제공함에 있다.
상기의 목적들을 달성하기 위하여 본 발명의 일 양상에 따라 복수 개의 메모리 셀을 갖는 반도체 메모리 장치의 라인배치구조는, 상기 메모리 셀에 연결되는 비트라 인을 형성하는 제1 금속 배선라인들; 상기 제1 금속 배선라인들의 상부에서 상기 제1 금속 배선라인들과 교차하도록 배치되어 상기 메모리 셀에 연결되는 섹션 워드라인을 형성하는 제2 금속 배선라인들; 및 상기 제2 금속 배선라인들의 상부에서 상기 제2 금속 배선라인들과 평행하게 배치되어 제1 전원라인 또는 신호라인을 형성하는 제3 금속 배선라인들을 구비함을 특징으로 한다.
여기서, 상기 제1 전원라인 및 신호라인은 상기 섹션 워드라인의 수직 상부를 벗어난 영역에 형성될 수 있다.
또한, 상기 제1 전원라인은 상기 메모리 셀의 동작을 안정화시키기 위한 전원을 공급하기 위한 라인이고, 상기 신호라인은 상기 반도체 메모리 장치의 동작에 필요한 신호들을 인가하기 위한 라인인 것이 바람직하다.
또한, 상기 섹션 워드라인은 하나의 섹션 로우 디코더에 연결된 블록 내의 특정 I/O들 사이에서 제1 콘택부에 의해 상기 메모리 셀에 연결된 워드라인과 연결되며, 상기 섹션 워드라인은 상기 제1 콘택부까지 형성되며, 상기 제1 콘택부 이후에는 상기 제1 콘택부와 일정 간격 이격되어 상기 섹션 워드라인과 평행하게 더미 연장라인이 더 형성될 수 있다. 상기 더미 연장라인으로는 전원 전압이 인가되거나 접지 전압이 인가되는 것이 바람직하다.
또한, 상기 반도체 메모리 장치의 라인 배치구조는 상기 제1 전원라인에 인가되는 전압이 상기 비트라인과 평행하게 형성된 제2 전원라인으로 전달되어 상기 메모리 셀의 동작이 안정화되도록 하기 위해, 상기 제1 전원라인과 상기 제2 전원라인이 콘택되는 제2 콘택부를 구비하는 것이 바람직하다. 여기서, 상기 제1 전원 라인은 상기 섹션 로우 디코더의 영역에서 상기 제1 전원라인의 하부에 교차되게 형성된 제3 전원라인과 콘택되어 상기 제1 전원라인에 인가되는 전압이 상기 제3 전원라인으로 전달되는 것이 바람직하다.
상기의 목적들을 달성하기 위하여 본 발명의 일 양상에 따라 복수 개의 메모리 셀을 갖는 반도체 메모리 장치의 라인배치구조는 상기 메모리 셀에 연결되는 비트라인을 형성하는 제1 금속 배선라인들; 상기 제1 금속 배선라인들의 상부에서 상기 제1 금속 배선라인들과 교차하도록 배치되어 상기 메모리 셀에 연결된 워드라인과 연결되는 섹션 워드라인을 형성하는 제2 금속 배선라인들; 및 섹션 로우 디코더의 입력단에 연결되어 상기 섹션 워드라인을 선택하기 위한 메인 워드라인, 상기 메모리 셀의 동작을 안정화시키는 전원을 공급하기 위한 제1 전원라인 및 상기 메모리 장치의 동작에 필요한 신호들을 인가하기 위한 신호라인을 형성하기 위해, 상기 제2 금속 배선라인들의 상부에서 상기 제2 금속 배선라인들과 평행하게 배치되는 제3 금속 배선라인들을 구비함을 특징으로 한다.
여기서, 상기 제1 콘택부는 상기 워드라인과 상기 섹션 워드라인 간의 콘택을 위해 상기 제1 금속 배선라인들과 동일한 층에 형성된 중간층을 구비할 수 있다.
또한, 상기 제1 금속 배선라인들에 의해 상기 메모리 셀의 동작에 필요한 전원을 공급하기 위한 제2 전원라인이 상기 비트라인과 평행하게 형성될 수 있다.
또한, 상기 제1 전원라인에 인가되는 전압이 상기 제2 전원라인으로 전달되도록 하기 위해 상기 제1 전원라인과 상기 제2 전원라인이 교차하는 부분에서 콘택 되게 하는 제2 콘택부를 구비하며, 상기 제2 콘택부는 상기 제1 전원라인과 상기 제2 전원라인 간의 콘택을 위해 상기 제2 금속 배선라인들과 동일한 층에 형성된 중간층을 구비할 수 있다.
또한, 상기 메인 워드라인은 네 개의 섹션 워드라인 마다 하나씩 형성될 수 있으며, 상기 메인 워드라인의 양측으로 상기 제1 전원라인이 형성될 수 있다.
또한, 상기 메인 워드라인의 일측에는 상기 제1 전원라인이 형성되고 다른 일측에는 상기 신호라인이 형성될 수 있다.
또한, 상기 제1 전원라인 및 제2 전원라인은 각각 전원전압 인가라인과 접지전압 인가라인으로 구별되어 배치되며, 제1 전원라인의 전원전압 인가라인은 제2 전원라인의 전원전압 인가라인과 콘택되고 제1 전원라인의 접지전압 인가라인은 제2 전원라인의 접지전압 인가라인과 콘택될 수 있다.
이하 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 이하의 실시예에서의 설명들은 본 발명이 속하는 기술분야에서 통상의 지식을 가지는 자에게 보다 철저한 이해를 돕기 위한 의도 이외의 다른 의도 없이 예를 들어 도시되고 한정된 것에 불과하므로, 본 발명의 범위를 제한하는 것으로 사용되어서는 아니 될 것이다.
도 1은 일반적인 스태틱 램(Static Ramdom Access Memory; SRAM)에서의 단위 메모리 셀의 등가 회로도이다.
도 1을 참조하면, 스태틱 램에서의 단위 메모리 셀은 한 쌍의 풀다운 트랜지스터(pull down transistor)(TPD1, TPD2), 한 쌍의 풀업 트랜지스터(pull up transistor)(TPU1, TPU2) 및 한 쌍의 패스 트랜지스터(pass transistor)(TA1, TA2)로 구성된다. 여기서, 상기 한 쌍의 풀다운 트랜지스터(TPD1, TPD2) 및 한 쌍의 패스 트랜지스터(TA1, TA2)는 NMOS 트랜지스터로 형성되고, 상기 한 쌍의 풀업 트랜지스터(TPU1, TPU2)는 PMOS 트랜지스터로 형성된다.
상기 제1, 2 패스 트랜지스터(TA1, TA2)의 게이트 영역은 워드라인(WL)에 연결되며, 상기 제1, 2 패스 트랜지스터(TA1, TA2) 각각의 드레인 영역 또는 소스 영역은 각각 비트라인(BL, BLB)과 연결된다. 여기서, 상기 비트라인(BL, BLB)과 연결된 부분은 드레인이 될 수도 있고, 소스도 될 수 있으므로 어느 하나로 특정하지 않았다. 도 1에 도시된 스태틱 램의 단위 메모리 셀인 풀 씨모스 셀(pull CMOS cell)의 상세한 동작은 널리 알려져 있으므로 상세한 설명은 생략한다.
도 1에 도시된 바와 같이, 통상적으로 스태틱 램에 있어서 비트라인은 서로 교차하는 형태로 배치되며, 이러한 배치 구조는 스태틱 램 이외의 다른 반도체 메모리 장치에 있어서도 유사하다.
그리고, 상기 스태틱 램의 셀 구조는 본 발명의 일 실시예에 따른 라인 배치 구조가 적용되는 반도체 메모리 장치의 단위 메모리 셀이 될 수 있다.
도 2는 본 발명의 일 실시예에 따라 메모리 셀 어레이에 제2 금속 배선라인들이 배치된 상태를 개략적으로 보인 회로도이다.
도 2를 참조하면, 복수 개의 단위 메모리 셀(Ce), 상기 단위 메모리 셀(Ce)에 연결 된 비트라인(BL, BLB)과 워드라인(WL), 상기 워드라인(WL)에 연결된 섹션 워드라인(SWL), 그리고 상기 섹션 워드라인(SWL)을 선택하기 위한 섹션 로우 디코더(SRD)가 도시되어 있다. 참조부호 30에 의해 넘버링된 라인(제3 전원라인)은 이하에서 도 4를 참조하여 설명되어질 제1 전원라인(도4의 PWR)으로부터 전압을 인가받아 상기 섹션 로우 디코더(SRD)를 구성하는 모스 트랜지스터의 기판 전압(substrate voltage)을 제공하기 위한 라인이다.
여기서, 도 2는 상기 반도체 메모리 장치의 동작을 설명하기 위한 참조 도면이 아니므로, 상기 단위 메모리 셀(Ce), 상기 비트라인(BL, BLB), 상기 워드라인(WL) 및 상기 섹션 워드라인(SWL)은 복수 개로 도시되어 있지만, 구별하여 표기(예를 들어, BL0, BL1,..., WL0, WL1, ..., SWL0, SWL1, ...등으로 표기)하지 않았다.
상기 워드라인(WL)은 상기 단위 메모리 셀(Ce)에서의 게이트 단자를 구성하는 물질(예를 들면, 폴리실리콘)의 상부에 연결된 M0층에 의해 형성된 라인이다. 즉, 상기 게이트 단자의 상부에 M0층이 배치되고, 상기 MO층은 상기 게이트 단자와 연결된다. 여기서, 상기 M0층은 폴리실리콘보다 저항이 낮은 텅스텐일 수 있다.
상기 비트라인(BL, BLB)은 상기 워드라인(WL)의 상부에서 상기 워드라인(WL)과 교차하게 배치되는 제1 금속 배선라인들에 의해 형성된다.
상기 제3 전원라인(30)은 제1 금속 배선라인들에 의해 형성되므로 상기 비트라인(BL, BLB)과 동일한 층에 형성되어지는 라인이다.
상기 섹션 워드라인(SWL)은 상기 비트라인(BL, BLB)의 상부에서 상기 비트라인(BL, BLB)과 교차되게 배치된다. 달리 표현하면, 상기 섹션 워드라인(SWL)은 상기 비트 라인(BL, BLB)의 하부에 배치된 상기 워드라인(WL)과 평행하게 배치된다. 그리고, 상기 섹션 워드라인(SWL)은 하나의 섹션 로우 디코더(SRD)에 연결된 메모리 셀 어레이(이하에서는 '메모리 블록'이라 함) 내의 특정 영역 내에서 제1 콘택부(CT1)에 의해 탭핑된다.
상기 섹션 로우 디코더(SRD)는 메인 워드라인(미도시)에 인가된 신호 및 섹션 워드라인 선택신호인 컬럼 선택신호를 수신하여 복수 개의 섹션 워드라인(SWL) 중 하나의 섹션 워드라인(SWL)을 선택한다.
도 3a는 도 2에서 금속 배선라인들이 배치된 상태의 수직 구조를 보인 단면도이고, 도 3b는 도 2에서 특히 제1 콘택부(CT1)의 수직 구조를 보인 단면도이다. 도 3a 및 도 3b에서 금속 배선층들 사이의 절연층은 별도로 도시되지는 않았지만 금속 배선층들 사이에는 절연층이 존재한다.
먼저, 도 3a를 참조하면, 게이트 단자를 형성하는 게이트 폴리층(GP), 상기 게이트 폴리층(GP)의 상부에 배치된 M0층(M0), 상기 M0층(M0)의 상부에 배치된 제1 금속 배선층(M1), 그리고 상기 제1 금속 배선층(M1)의 상부에 배치된 제2 금속 배선층(M2)이 도시되어 있다.
상기 게이트 폴리층(GP)은 단위 메모리 셀을 구성하는 모스 트랜지스터의 게이트 단자를 형성하기 위한 층이다.
상기 M0층(M0)은 도 2에서의 워드라인(WL)을 형성한다.
상기 제1 금속 배선층(M1)은 상기 M0층(M0)의 상부에 배치된다. 상기 제1 금속 배선층(M1)에 의해 제1 금속 배선라인들이 형성된다. 상기 제1 금속 배선라인들에 의 해, 상기 메모리 셀(Ce)에 연결된 비트라인(BL, BLB)은 상기 워드라인(WL)과 교차되도록 형성된다.
상기 제2 금속 배선층(M2)은 상기 제1 금속 배선층(M1)의 상부에 배치된다. 상기 제2 금속 배선층(M2)에 의해 제2 금속 배선라인들이 형성된다. 상기 제2 금속 배선라인들에 의해, 섹션 워드라인(SWL)은 상기 비트라인(BL, BLB)과 교차되며 상기 워드라인(WL)과는 평행하게 형성된다.
다음으로 도 3b를 참조하면, 게이트 폴리층(GP)은 상부의 M0층(M0)과 게이트 연결부(WC)에 의해 연결되며, 상기 M0층(M0)은 상부의 제1 금속 배선층(M1)과 메탈콘택부(MC)에 의해 연결된다. 그리고, 상기 제1 금속 배선층(M1)은 상부의 제2 금속 배선층(M2)과 제1 비아층(VIA1)에 의해 연결된다.
도 2 및 도 3b를 참조하여 제1 콘택부(CT1)를 보다 상세히 설명하면, 제2 금속 배선층(M2)에 의해 형성된 제2 금속 배선라인들 즉, 섹션 워드라인(SWL)은 제1 비아층(VIA1)에 의해 하부의 제1 금속 배선층(M1)과 연결된다. 여기서의 제1 금속 배선층(M1)은 비트라인(BL, BLB) 등을 형성하기 위한 제1 금속 배선라인들과는 구별되는 부분으로서, 층 간의 콘택을 위한 중간층임을 주시하여야 할 것이다. 즉, 도 3b의 제1 금속 배선층(M1)은 비트라인(BL, BLB)과 동일한 층에 형성되지만 상부와 하부 층간의 전기적 콘택을 위한 버퍼링 레이어(buffering layer)으로서의 역할을 하는 부분이다.
도 4는 도 2에서의 제2 금속 배선라인들의 상부에 제3 금속 배선라인들이 배치된 상태를 메모리 블록 단위로 확장하여 보인 회로도이다. 특히, 제2 금속 배선라인들 및 제3 금속 배선라인들의 배치를 중점적으로 나타내었다.
도 4를 참조하면, 섹션 로우 디코더(SRD), 메모리 블록(BLK1, BLK2, ..., BLKn-1, BLKn), 메인 워드라인(MWL), 제1 전원라인(PWR), 제3 전원라인(30), 제3 콘택부(CT3), 제4 콘택부(CT4), 신호라인(SIG) 및 섹션 워드라인(SWL)이 도시되어 있다.
각각의 메모리 블록(BLK1~BLKn)에서 상기 섹션 워드라인(SWL)과 교차되게 배치된 비트라인(도2의 BL, BLB), 메모리 셀(도2의 Ce), 그리고 상기 메모리 셀(Ce)에 연결되며 상기 섹션 워드라인(SWL)에 의해 탭핑된 워드라인(WL)의 도시는 생략하였다.
상기 메모리 블록(BLK1~BLKn)은 각각 소정의 I/O(예를 들면, I/O가 8개인 경우, I/01, I/O2,...,I/O8)들로 구별된다.
상기 제1 전원라인(PWR), 메인 워드라인(MWL) 및 신호라인(SIG)은 제3 금속 배선라인들에 의해 형성된 라인들이다.
즉, 상기의 라인배치구조는 메모리 셀(Ce)에 연결되는 비트라인을 형성하는 제1 금속 배선라인들, 상기 제1 금속 배선라인들의 상부에서 상기 제1 금속 배선라인들과 교차하도록 배치되어 상기 메모리 셀(Ce)에 연결된 워드라인(WL)과 연결되는 섹션 워드라인(SWL)을 형성하는 제2 금속 배선라인들을 구비한다. 또한, 상기 제2 금속 배선라인들의 상부에 상기 제2 금속 배선라인들과 평행하게 제3 금속 배선라인들이 배치된다. 상기 제3 금속 배선라인들에 의해, 섹션 로우 디코더(SRD)의 입력단에 연결되어 상기 섹션 워드라인을 선택하기 위한 메인 워드라인(MWL), 상기 메모리 셀(Ce)의 동작을 안정화시키는 전원을 공급하기 위한 제1 전원라인(PWR) 및 상기 메모리 장치의 동작에 필요한 신호들을 인가하기 위한 신호라인(SIG)이 형성된다.
상기 제1 전원라인(PWR) 및 신호라인(SIG)은 기생 커패시턴스 등의 방지 또는 원활한 콘택을 위해 상기 섹션 워드라인(SWL)의 수직 상부를 벗어난 영역에 형성되는 것이 바람직하다.
상기 제1 전원라인(PWR)은 제3 콘택부(CT3)에 의해 제3 전원라인(30)과 연결되며, 상기 메인 워드라인(MWL)은 제4 콘택부(CT4)에 의해 섹션 로우 디코더(SRD)를 구성하는 P형 모스 트랜지스터의 소스 영역과 연결된다.
상기 메인 워드라인(MWL)은 네 개의 섹션 워드라인 마다 하나씩 형성되는 것이 바람직하다.
도 4에 도시된 바와 같이, 상기 메인 워드라인(MWL)의 일측에는 상기 제1 전원라인(PWR)이 형성되고 다른 일측에는 상기 신호라인(SIG)이 형성될 수 있겠으나, 상기 메인 워드라인(MWL)의 양측으로 상기 제1 전원라인(PWR)이 형성될 수도 있다.
도 5는 도 4의 섹션 로우 디코더(SRD)를 상세히 보인 등가 회로도이다.
도 5를 참조하면, 메인 워드라인(MWL)에 인가되는 신호 및 섹션 워드라인 선택라인(BLSi)에 의해 디코딩을 수행하는 인버터(INV)들이 상세히 도시되어져 있다. 그리고, 제3 콘택부(CT3) 및 제4 콘택부(CT4)가 도시되어 있다.
상기 제4 콘택부(CT4)는 상기 메인 워드라인(MWL)에 인가되는 신호가 하이 레벨인 경우 상기 인버터(INV)에 하이 레벨을 인가되게 한다.
이하에서는 도 6 및 도 7을 참조하여, 상기 섹션 로우 디코더(SRD)의 계층 구조를 보다 상세히 설명하도록 한다.
도 6은 상기 섹션 로우 디코더(SRD)의 금속 적층 구조를 개략적으로 보인 평면도이고, 도 7a는 도 6에서 금속층 간의 콘택 부분을 제외한 부분의 수직 단면도이고, 도 7b는 콘택 부분 중 특히 제3 콘택부(CT3) 및 제4 콘택부(CT4)의 수직 단면도이다.
도 6 및 도 7a를 참조하여 M0층(M0) 상부의 금속 배선층의 구조를 보면, 상기 M0층(M0)에 의해, 제3 전원라인(30)으로부터 전압을 인가받아 인버터(INV)를 구성하는 P형 모스 트랜지스터에 기판 전압을 전달하기 위한 기판 전압라인(60) 및 입력되는 섹션 워드라인 선택라인(BLSi)의 신호를 상기 인버터(INV)의 게이트 단자로 전달하기 위한 게이트 인터커넥션(GIC)이 형성된다. 여기서, 상기 기판 전압라인(60)과 상기 제3 전원라인(30)은 제6 콘택부(CT6)에 의해 연결되고, 상기 섹션 워드라인 선택라인(BLSi)과 상기 게이트 인터커넥션(GIC)은 제5 콘택부(CT5)에 의해 연결된다.
상기 MO층(M0)의 상부에는 제1 금속 배선층(M1)이 형성된다. 상기 제1 금속 배선층(M1)에 의해, 상기 제3 전원라인(30), 상기 섹션 워드라인 선택라인(BLSi) 및 상기 메인 워드라인(MWL)과 상기 인버터(INV)간을 연결하기 위한 라인(62)이 형성된다. 따라서, 상기 제3 전원라인(30), 상기 섹션 워드라인 선택라인(BLSi) 및 상기 메인 워드라인(MWL)은 비트라인(BL, BLB)과 동일한 층에 형성됨을 알 수 있다. 여기서, 제4 콘택부는 도 7b를 참조하여 보다 상세히 설명된다.
상기 제1 금속 배선층(M1)의 상부에는 제2 금속 배선층(M2)이 형성된다. 상기 제2 금속 배선층(M2)에 의해 섹션 워드라인(SWL)을 형성하기 위한 제2 금속 배선라인이 형성된다.
상기 제2 금속 배선층(M2)의 상부에는 제3 금속 배선층(M3)이 형성된다. 상기 제3 금속 배선층(M3)에 의해 상기 메인 워드라인(MWL), 제1 전원라인(PWR) 및 신호라인(SIG)이 형성된다. 상기 제1 전원라인(PWR)과 제3 전원라인(30)간을 연결하기 위한 제3 콘택부(CT3)도 또한 도 7b를 참조하여 보다 상세히 설명된다.
도 7b를 참조하면, 제3 콘택부(CT3) 및 제4 콘택부(CT4)는 제3 금속 배선층(M3)은 제2 비아층(VIA2)에 의해 하부의 제2 금속 배선층(M2)과 연결되어지고 상기 제2 금속 배선층(M2)은 제1 비아층(VIA1)에 의해 하부의 제1 금속 배선층(M1)과 연결되는 구조를 갖는다. 도 7b에 도시된 제2 금속층(M2)은 별개의 라인을 형성하기 위한 금속층이 아니라 상기 섹션 워드라인(SWL)과 동일한 층에 배치되는 금속층이므로 상부 층와 하부 층 간의 전기적 콘택을 위한 버퍼링 레이어로서의 역할을 한다.
도 8은 도 4에서 하나의 블록(BLK1)에서의 라인배치구조를 보인 회로도이다. 도 4에서와 마찬가지로 각각의 I/0들 내에서의 비트라인(BL, BLB)의 도시는 생략되었고, 특정 I/O들 사이의 제2 전원라인(20) 및 접지 전원 공급 라인(GND), 제2 금속 배선라인들, 그리고 제3 금속 배선라인들을 중점적으로 도시하였다.
도 8을 참조하면, 메모리 셀에 연결되는 비트라인을 형성하는 제1 금속 배선라인들(미도시)의 상부에서 상기 제1 금속 배선라인들과 교차하도록 배치되어 상기 메모리 셀에 연결되는 섹션 워드라인(SWL)을 형성하는 제2 금속 배선라인들 및 상기 제2 금속 배선라인들의 상부에서 상기 제2 금속 배선라인들과 평행하게 배치되어 제1 전원라인(PWR) 또는 신호라인(SIG)을 형성하는 제3 금속 배선라인들이 도시되어 있 다. 그리고, 더미 라인(DL), 제1 콘택부(CT1) 및 제2 콘택부(CT2)가 도시되어 있다.
상기 섹션 워드라인(SWL)은 대략 상기 제1 콘택부(CT1)까지 형성되며, 상기 제1 콘택부(CT1) 이후에는 상기 제1 콘택부(CT1)와 일정 간격 이격되어 상기 섹션 워드라인(SWL)과 평행하게 더미 라인(DL)이 더 형성될 수 있다. 즉, 상기 더미 라인(DL)은 제2 금속 배선라인들에 의해 형성되므로, 상기 섹션 워드라인(SWL)과 동일한 층에 일정 간격 이격되어 연장되는 구조로 배치된다. 그리고, 상기 더미 연장라인(DL)으로는 전원 전압(VDD)이 인가되거나 접지 전압(VSS)이 인가될 수 있다.
상기 제2 콘택부(CT2)는 상기 제1 전원라인(PWR)에 인가되는 전압이 비트라인(BL, BLB)과 평행하게 형성된 제2 전원라인(20)으로 전달되어 상기 메모리 셀의 동작이 안정화되도록 하기 위해 상기 제1 전원라인과 상기 제2 전원라인이 콘택되는 부분이다.
상기 제1 콘택부(CT1)는 도 3b를 참조하여 이미 설명되었으므로, 이하에서는 제2 콘택부(CT2)가 첨부된 도면을 참조하여 보다 상세히 설명된다.
도 9는 도 8에서의 제2 콘택부(CT2)의 수직 구조를 보인 단면도이다.
도 8 및 도 9를 참조하면, 제2 콘택부(CT2)는 제1 금속 배선층(M1)은 제1 비아층(VIA1)에 의해 상부의 제2 금속 배선층(M2)과 연결되어져 있고, 상기 제2 금속 배선층(M2)은 제2 비아층(VIA1)에 의해 상부의 제3 금속 배선층(M3)과 연결되어져 있다. 다르게 표현하면, 상기 제1 금속 배선층(M1)에 의해 형성된 제1 금속 배선라인들의 일부인 제2 전원라인(20)이 제1 비아층(VIA1)에 의해 상부의 제2 금속 배선층 (M2)과 연결되어져 있다. 상기 제2 콘택부(CT2)에서의 제2 금속 배선층(M2)은 섹션 워드라인(SWL)을 형성하는 제2 금속 배선라인과 동일한 층의 중간층으로서, 상부 층과 하부 층 간을 전기적으로 연결하기 위한 버퍼링 레이어로서의 역할을 하는 금속층이다.
도 8에서 제1 전원라인(PWR)에 전원전압(VDD)이 인가되는 경우, 제2 전원라인(20)에도 전원전압(VDD)이 인가된다. 여기서, 상기 제2 전원라인(20)이 메모리 셀(Ce)에 전원전압(VDD)을 공급하기 위한 라인인 경우, 상기 제1 전원라인(PWR)에 의해 전원전압(VDD)이 더 공급되어 메모리 셀의 동작이 더욱 안정된다.
본 발명의 다른 실시예로서, 반도체 메모리 장치의 라인배치구조는 제1 전원라인 및 제2 전원라인이 각각 전원전압(VDD) 인가라인과 접지전압(GND) 인가라인으로 구별되어 배치되며, 제1 전원라인의 전원전압 인가라인이 제2 전원라인의 전원전압 인가라인과 콘택되고 제1 전원라인의 접지전압 인가라인이 제2 전원라인의 접지전압 인가라인과 콘택되는 구조일 수 있다. 즉, 도 8에서의 제1 전원라인(PWR)에는 전원 전압(VDD)이 인가되지만, 상기 제1 전원라인(PWR)에 접지전압(GND)이 인가되는 구조인 경우에는 상기 제1 전원라인(PWR)이 상기 접지전압 공급라인(GND로 표기된 라인)과 콘택되는 구조일 수 있다.
상술한 바와 같이 본 발명에서는 삼층의 메탈 구조를 포함하는 반도체 메모리 장치의 레이아웃 구조를 최적화하여, 메모리 장치의 고성능화, 고집적화, 저비용화가 실현될 수 있다.
본 발명의 실시예에 따른 반도체 메모리 장치의 라인배치구조는 상기 실시예에 한 정되지 않고, 본 발명의 기본 원리를 벗어나지 않는 범위에서 다양하게 설계되고, 응용될 수 있음은 본 발명이 속하는 기술분야에서 통상의 지식을 가지는 자에게는 자명한 사실이라 할 것이다.
상술한 바와 같이 본 발명은 반도체 메모리 장치에서 개선된 라인 배치 구조를 제공함으로써, 종래의 반도체 메모리 장치에 있어서 이층의 금속배선구조로 인한 반도체 메모리 장치의 고집적화에 부적절함을 감소시켜 칩 사이즈 이슈에 대응하는 효과를 갖는다.
또한, 본 발명은 반도체 메모리 장치내의 상·하부의 금속라인들 간의 기생 커패시턴스 문제를 감소시키고, 워드라인의 탭핑을 개선함으로써, 동작시 RC 딜레이가 감소되는 효과를 갖는다.
또한, 본 발명은 반도체 메모리 장치에서의 워드 라인이 열화(degradation)되어 메모리 셀의 동작이 불안정한 문제를 감소시킴으로써, 반도체 메모리 장치의 오동작을 줄이며, 수명을 증대시키는 효과를 갖는다.

Claims (19)

  1. 복수 개의 메모리 셀을 갖는 반도체 메모리 장치의 라인배치구조에 있어서:
    상기 메모리 셀에 연결되는 비트라인을 형성하는 제1 금속 배선라인들;
    상기 제1 금속 배선라인들의 상부에서 상기 제1 금속 배선라인들과 교차하도록 배치되어 상기 메모리 셀에 연결되는 섹션 워드라인을 형성하는 제2 금속 배선라인들; 및
    상기 제2 금속 배선라인들의 상부에서 상기 제2 금속 배선라인들과 평행하게 배치되어 제1 전원라인 또는 신호라인을 형성하는 제3 금속 배선라인들을 구비함을 특징으로 하는 반도체 메모리 장치의 라인배치구조.
  2. 제1항에 있어서,
    상기 제1 전원라인 및 신호라인은 상기 섹션 워드라인의 수직 상부를 벗어난 영역에 형성됨을 특징으로 하는 반도체 메모리 장치의 라인배치구조.
  3. 제1항에 있어서,
    상기 제1 전원라인은 상기 메모리 셀의 동작을 안정화시키기 위한 전원을 공급하기 위한 라인임을 특징으로 하는 반도체 메모리 장치의 라인배치구조.
  4. 제1항에 있어서,
    상기 신호라인은 상기 반도체 메모리 장치의 동작에 필요한 신호들을 인가하기 위한 라인임을 특징으로 하는 반도체 메모리 장치의 라인배치구조.
  5. 제1항에 있어서,
    상기 섹션 워드라인은 하나의 섹션 로우 디코더에 연결된 블록 내의 특정 I/O들 사이에서 제1 콘택부에 의해 상기 메모리 셀에 연결된 워드라인과 연결됨을 특징으로 하는 반도체 메모리 장치의 라인배치구조.
  6. 제5항에 있어서,
    상기 섹션 워드라인은 상기 제1 콘택부까지 형성되며, 상기 제1 콘택부 이후에는 상기 제1 콘택부와 일정 간격 이격되어 상기 섹션 워드라인과 평행하게 더미 연장라인이 더 형성됨을 특징으로 하는 반도체 메모리 장치의 라인배치구조.
  7. 제6항에 있어서,
    상기 더미 연장라인으로 전원 전압이 인가되거나 접지 전압이 인가됨을 특징으로 하는 반도체 메모리 장치의 라인배치구조.
  8. 제1항에 있어서,
    상기 제1 전원라인에 인가되는 전압이 상기 비트라인과 평행하게 형성된 제2 전원라인으로 전달되어 상기 메모리 셀의 동작이 안정화되도록 하기 위해 상기 제1 전원라인과 상기 제2 전원라인이 콘택되는 제2 콘택부를 구비함을 특징으로 하는 반도체 메모리 장치의 라인배치구조.
  9. 제8항에 있어서,
    상기 제1 전원라인은 상기 섹션 로우 디코더의 영역에서 상기 제1 전원라인의 하부에 교차되게 형성된 제3 전원라인과 콘택되어 상기 제1 전원라인에 인가되는 전압이 상기 제3 전원라인으로 전달됨을 특징으로 하는 반도체 메모리 장치의 라인배치구조.
  10. 복수 개의 메모리 셀을 갖는 반도체 메모리 장치의 라인배치구조에 있어서:
    상기 메모리 셀에 연결되는 비트라인을 형성하는 제1 금속 배선라인들;
    상기 제1 금속 배선라인들의 상부에서 상기 제1 금속 배선라인들과 교차하도록 배치되어 상기 메모리 셀에 연결된 워드라인과 연결되는 섹션 워드라인을 형성하는 제2 금속 배선라인들; 및
    섹션 로우 디코더의 입력단에 연결되어 상기 섹션 워드라인을 선택하기 위한 메인 워드라인, 상기 메모리 셀의 동작을 안정화시키는 전원을 공급하기 위한 제1 전원라인 및 상기 메모리 장치의 동작에 필요한 신호들을 인가하기 위한 신호라인을 형성하기 위해, 상기 제2 금속 배선라인들의 상부에서 상기 제2 금속 배선라인들과 평행하게 배치되는 제3 금속 배선라인들을 구비함을 특징으로 하는 반도체 메모리 장치의 라인배치구조.
  11. 제10항에 있어서,
    상기 섹션 워드라인은 제1 콘택부에 의해 상기 메모리 셀에 연결된 워드라인과 연결됨을 특징으로 하는 반도체 메모리 장치의 라인배치구조.
  12. 제11항에 있어서,
    상기 제1 콘택부는 상기 워드라인과 상기 섹션 워드라인 간의 콘택을 위해 상기 제1 금속 배선라인들과 동일한 층에 형성된 중간층을 구비함을 특징으로 하는 반도체 메모리 장치의 라인배치구조.
  13. 제10항에 있어서,
    상기 제1 금속 배선라인들에 의해 상기 메모리 셀의 동작에 필요한 전원을 공급하기 위한 제2 전원라인이 상기 비트라인과 평행하게 형성됨을 특징으로 하는 반도체 메모리 장치의 라인배치구조.
  14. 제13항에 있어서,
    상기 제1 전원라인에 인가되는 전압이 상기 제2 전원라인으로 전달되도록 하기 위해 상기 제1 전원라인과 상기 제2 전원라인이 교차하는 부분에서 콘택되게 하는 제2 콘택부를 구비함을 특징으로 하는 반도체 메모리 장치의 라인배치구조.
  15. 제14항에 있어서,
    상기 제2 콘택부는 상기 제1 전원라인과 상기 제2 전원라인 간의 콘택을 위해 상기 제2 금속 배선라인들과 동일한 층에 형성된 중간층을 구비함을 특징으로 하는 반도체 메모리 장치에서의 라인배치구조.
  16. 제10항에 있어서,
    상기 메인 워드라인은 네 개의 섹션 워드라인 마다 하나씩 형성됨을 특징으로 하는 반도체 메모리 장치의 라인배치구조.
  17. 제10항에 있어서,
    상기 메인 워드라인의 양측으로 상기 제1 전원라인이 형성됨을 특징으로 하는 반도체 메모리 장치의 라인배치구조.
  18. 제10항에 있어서,
    상기 메인 워드라인의 일측에는 상기 제1 전원라인이 형성되고 다른 일측에는 상기 신호라인이 형성됨을 특징으로 하는 반도체 메모리 장치의 라인배치구조.
  19. 제14항에 있어서,
    상기 제1 전원라인 및 제2 전원라인은 각각 전원전압 인가라인과 접지전압 인가라인으로 구별되어 배치되며, 제1 전원라인의 전원전압 인가라인은 제2 전원라인의 전원전압 인가라인과 콘택되고 제1 전원라인의 접지전압 인가라인은 제2 전원라인의 접지전압 인가라인과 콘택됨을 특징으로 하는 반도체 메모리 장치의 라인배 치구조.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100842472B1 (ko) * 2006-12-27 2008-07-01 동부일렉트로닉스 주식회사 칩 면적 축소를 위한 반도체 소자의 구조 및 제조 방법
KR101053657B1 (ko) * 2007-07-27 2011-08-02 주식회사 하이닉스반도체 메탈라인 레이아웃 방법
KR20180048489A (ko) * 2015-10-20 2018-05-10 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 메모리 디바이스 및 그 제조 방법

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100689666B1 (ko) * 2000-01-20 2007-03-08 삼성전자주식회사 반도체 메모리장치의 셀 전원라인 배치방법
KR100408421B1 (ko) * 2002-01-16 2003-12-03 삼성전자주식회사 서브-어레이의 개수에 관계없이 계층형 입출력 라인구조를 가지는 반도체 메모리 장치
JP2004158802A (ja) * 2002-11-08 2004-06-03 Renesas Technology Corp 半導体記憶装置
KR100504195B1 (ko) * 2002-12-20 2005-07-27 매그나칩 반도체 유한회사 Ｄｒａｍ 셀 어레이 구조

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100842472B1 (ko) * 2006-12-27 2008-07-01 동부일렉트로닉스 주식회사 칩 면적 축소를 위한 반도체 소자의 구조 및 제조 방법
KR101053657B1 (ko) * 2007-07-27 2011-08-02 주식회사 하이닉스반도체 메탈라인 레이아웃 방법
KR20180048489A (ko) * 2015-10-20 2018-05-10 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 메모리 디바이스 및 그 제조 방법
KR20190046732A (ko) * 2015-10-20 2019-05-07 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 메모리 디바이스 및 그 제조 방법
US10411019B2 (en) 2015-10-20 2019-09-10 Taiwan Semiconductor Manufacturing Co., Ltd. SRAM cell word line structure with reduced RC effects
US11024633B2 (en) 2015-10-20 2021-06-01 Taiwan Semiconductor Manufacturing Co., Ltd. SRAM cell word line structure with reduced RC effects
US11778802B2 (en) 2015-10-20 2023-10-03 Taiwan Semiconductor Manufacturing Co., Ltd. SRAM cell word line structure with reduced RC effects

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