JPH07153858A - 半導体メモリ装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 低電圧駆動・低消費電力・高信頼性を特徴と
する高集積半導体メモリ装置を提供する。 【構成】 メモリセルの制御ゲート電極１６とチャネル
領域２の間に、容量部１０を設ける。容量部１０に、チ
ャネル領域２の上から順に、シリコン酸化膜からなる第
１ゲート絶縁膜１１，シリコン窒化膜からなる第１キャ
リア捕獲層１２，ｎ- ポリシリコン膜からなるキャリア
移動層１３，シリコン窒化膜からなる第２キャリア捕獲
層１４，シリコン酸化膜からなる第２ゲート絶縁膜１５
を設ける。キャリア捕獲層１２，１４のキャリアの捕獲
状態を変化させて、容量部１０内に分極を生ぜしめ、デ
ータとして保持する。容量部１０内をキャリアが移動す
るだけなので、ゲート絶縁膜１１等を破壊することはな
く、キャリア捕獲層１２，１４のキャリア束縛エネルギ
ーを調節することで、低電圧駆動が可能である。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体メモリ装置及び
その製造方法に係り、特に容量部内のキャリアの分布状
態の変化による分極の変化を用いてデータを記憶するこ
とを特徴とした不揮発性メモリに関する。

【０００２】

【従来の技術】従来、半導体メモリの一つとしてＤＲＡ
Ｍ（Dynamic Random Access Memory）が広く使用されて
いる。代表的なＤＲＡＭの単位メモリセル（メモリセ
ル）は１個の蓄積容量と１個のスイッチングＭＯＳトラ
ンジスタからなり、選択されたメモリセルの蓄積容量に
書き込まれた“０”状態または“１”状態のデータに対
応する電圧をビット線から信号として取り出し、センス
アンプで増幅してデータを読み出す。ＤＲＡＭのデータ
は１回読み出すと破壊されるので、リフレッシュ動作
（読み出したデータを再書き込みする動作）が必要であ
る。更にＤＲＡＭの場合、電源を切ると記憶していたデ
ータは消えてしまう。

【０００３】一方、電源を切っても記憶していたデータ
が保持されていることを特徴とする不揮発性メモリとし
てフラッシュＥＥＰＲＯＭ(Electrically Erasable Pro
grammable Read Only Memory）などがある。代表的なフ
ラッシュＥＥＰＲＯＭのメモリセルは制御ゲート電極と
半導体基板の間に浮遊ゲート電極を有するいわゆるスタ
ックトゲート(Stacked gate)構造の１個のＭＯＳＦＥＴ
からなり、この浮遊ゲートに蓄積された電荷の量による
ＭＯＳＦＥＴのしきい値変化で、データを記憶する。デ
ータを書き込むには、ドレイン領域に高電圧を印加して
発生したホットキャリアがゲート酸化膜のエネルギ障壁
を乗り越えることで、あるいはゲート酸化膜に高電界を
印加してＦ−Ｎ(Fowler-Nordheim）トンネル電流を流す
ことで、キャリア（一般には電子）を半導体基板から浮
遊ゲートに注入する。データの消去は、上記とは逆方向
の高電界をゲート酸化膜に印加し浮遊ゲートから半導体
基板にキャリアをＦ−Ｎトンネルによって引き抜くこと
により行なう。しかし、Ｆ−Ｎ電流やホットキャリア注
入にはメモリセル内部に高電界を生じさせる必要がある
ので、書き込み・消去時の低電圧化が困難であった。さ
らに、書き込み・消去時に浮遊ゲート電極とメモリセル
外部とのキャリアのやり取りが必要であることが低電圧
化の障害となっている。また、従来のフラッシュＥＥＰ
ＲＯＭはＤＲＡＭの様なリフレッシュ動作が不要な反
面、ＤＲＡＭに較べデータ書込み及び消去に要する時間
が桁違いに長い。

【０００４】さらに、ゲート絶縁膜を構成するシリコン
酸化膜をＦ−Ｎ電流やホットキャリア注入によりキャリ
アが頻繁に通過することで、シリコン酸化膜ブレークダ
ウンが生じるという問題もあった。例えば下記技術文献 “Oxcide breakdown dependence on thickness and hol
e current ”（I.C.Chenet. al. International Electr
on Device Meeting, Technical Digest p.660 −663 ） に開示されるように、シリコン酸化膜におけるホールの
発生や局在点へのトラッピングによって生じる正帰還効
果によって、シリコン酸化膜のブレークダウンが生じる
ことが示唆されている。一方、同文献には、ホールの発
生には大きなエレクトロンエネルギーを要するが、シリ
コン酸化膜が薄ければエレクトロンエネルギーも小さく
なるので、極めて薄いシリコン酸化膜では信頼性が向上
することが示されている。

【０００５】その他の不揮発性メモリとしてＮＶ−ＲＡ
Ｍ(Non-Volatile RAM ）があり、代表的なＮＶ−ＲＡＭ
のメモリセルはゲート絶縁膜として強誘電体膜を用いた
１個のＭＦＳ(Metal-Ferrodielectric-Semiconductor）
ＦＥＴからなり、この強誘電体膜のイオン分極の状態を
電界を印加する向きにより変化させることで、該ＭＦＳ
ＦＥＴのしきい値を変えデータを記憶するものがある。

【０００６】また、例えば特開平４−９７５６４号公報
に開示されるように、上記強誘電体膜のイオン分極をあ
たかも“電子双極子”による分極に置き換えた半導体装
置がある。これは、図１９（ａ）に示すように、Ｓｉ基
板の表面領域形成されたドレイン領域及びソース領域
と、ゲート電極とを有するＦＥＴの構造を有している。
そして、ゲート電極とＳｉ基板との間に、多層膜からな
る容量部を設けたものである。この容量部において、絶
縁膜障壁の間に設けられた複数の活性領域が上記強誘電
体膜の単位結晶格子に各々対応し、図１９（ｂ）に示す
ように、印加する電界により該各活性領域内に設けられ
たトンネル障壁を介してキャリアが行き来することで、
該キャリアを局在させデータを記憶するように構成され
ている。

【０００７】

【発明が解決しようとする課題】上記公報のような電子
双極子を利用する構成では、キャリアが移動するトンネ
ル膜は極めて薄いので、キャリアの移動に要するエネル
ギーが小さくて済み、キャリアの通過に伴うブレークダ
ウンという問題はほとんど生じない。しかし、電子双極
子によって生じる双極子モーメントの大きさは、電荷の
大きさと正電荷−負電荷間の距離とを乗じたものとなる
ので、上記公報のような極めて薄いトンネル膜を介して
キャリアを局在させても、大きな双極子モーメントを生
ぜしめることはできない。このため、電子双極子によっ
て生じる電界の変化はごく小さいものであり、下方のド
レイン領域とソース領域との間に流れる電流特性の変化
によってデータを読み取るのが困難である。一方、この
問題を解決すべくトンネル障壁を構成する膜の厚みを厚
くすると、データの書き込み・消去のための電圧が高く
なり、高電圧化を招いて消費電力が増大する。また、キ
ャリアの移動に要するエネルギーも増大するので、前述
のようなシリコン酸化膜のブレークダウンが生じる虞れ
がある。

【０００８】本発明は斯かる点に鑑みてなされたもので
あり、その目的は、半導体メモリ装置に、印加電圧に応
じてキャリアの分極状態が変化する構造を有する容量部
を設けるとともに、この容量部内における分極状態から
得られる双極子モーメントの大きさを増大させる手段を
講ずることにより、データの書き込み・消去時における
所要電圧の低い、かつデータ保持力の優れた半導体メモ
リ装置及びその製造方法を提供することにある。

【０００９】

【課題を解決するための手段】上記目的を達成するため
に本発明が講じた手段は、キャリアの捕獲が可能なエネ
ルギーレベルを有する層のキャリア捕獲状態の相違を利
用して、双極子モーメントの大きい分極状態を生ぜし
め、この分極状態の相違をデータに対応させて保持する
ことにある。

【００１０】具体的に請求項１の発明の講じた手段は、
第１導電性部材と第２導電性部材との間に情報を記憶す
るための容量部を配置した少なくとも１つの単位メモリ
セルを有する半導体メモリ装置を対象とする。そして、
上記容量部に、上記第１導電性部材に隣接し、キャリア
の通過を妨げる高いエネルギー障壁を有する第１障壁層
と、上記第１障壁層を介して上記第１導電性部材と対向
し、キャリアの移動が可能なエネルギーレベルを有する
キャリア移動層と、上記キャリア移動層と上記第２導電
性部材との間に介設され、キャリアの通過を妨げる高い
エネルギー障壁を有する第２障壁層と、上記キャリア移
動層と上記第１障壁層，第２障壁層のうちの少なくとも
いずれか一方との間に介設され、キャリアの捕獲が可能
なエネルギーレベルを有する少なくとも１つのキャリア
捕獲層とを設ける。そして、上記容量部を、上記第１導
電性部材と第２導電性部材間に印加される少なくとも２
値の電圧の変化に応じ、上記キャリア捕獲層によるキャ
リアの捕獲状態を変化させて、これにより生じる少なく
とも２つの相異なる分極状態を記憶データとして保持す
るように構成したものである。

【００１１】請求項２の発明の講じた手段は、請求項１
の発明において、上記キャリア捕獲層を、キャリアの捕
獲が可能なエネルギーレベルを有する少なくとも１層の
薄膜で構成したものである。

【００１２】請求項３の発明の講じた手段は、請求項２
の発明において、上記第１，第２障壁層を、シリコン酸
化膜で構成し、上記キャリア捕獲層を、少なくともシリ
コン窒化膜を含む膜で構成したものである。

【００１３】請求項４の発明の講じた手段は、請求項
１，２又は３の発明において、上記キャリア移動層を、
低キャリア濃度の半導体材料で構成したものである。

【００１４】請求項５の発明の講じた手段は、請求項１
又は４の発明において、上記キャリア捕獲層を、上記第
１，第２障壁層のうち少なくともいずれか一方を構成す
る材料と同じ材料で構成される層の内部でかつ上記キャ
リア移動層との界面近傍に形成された捕獲中心を含むよ
うに構成したものである。

【００１５】請求項６の発明の講じた手段は、請求項５
の発明において、上記第１，第２障壁層のうち少なくと
もいずれか一方をシリコン酸化膜で構成し、上記キャリ
ア移動層を低キャリア濃度のシリコン膜で構成し、上記
キャリア捕獲層の上記捕獲中心を、上記シリコン酸化膜
で構成される障壁層の内部に導入されたIV族元素により
形成したものである。

【００１６】請求項７の発明の講じた手段は、請求項
１，２，３，４，５又は６の発明において、上記キャリ
ア移動層の厚みをその誘電率で徐した値を、上記各障壁
層の厚みをその誘電率で徐した値のいずれよりも大きく
したものである。

【００１７】請求項８の発明の講じた手段は、請求項２
又は３の発明において、上記キャリア捕獲層の厚みをそ
の誘電率で徐した値を、上記キャリア移動層の厚みを誘
電率で徐した値よりも小さくしたものである。

【００１８】請求項９の発明の講じた手段は、請求項
１，２，３，４，５，６，７又は８の発明において、上
記キャリア捕獲層とキャリア移動層との間に、キャリア
のトンネリングによる通過が可能に構成されたトンネル
障壁層を介設したものである。

【００１９】請求項１０の発明の講じた手段は、請求項
１，２，３，４，５，６，７，８又は９の発明におい
て、上記キャリア捕獲層を、キャリア移動層の両側２か
所に形成したものである。

【００２０】請求項１１の発明の講じた手段は、請求項
１０の発明において、上記各キャリア捕獲層と各キャリ
ア移動層との間に、キャリアのトンネリングによる通過
が可能に構成されたトンネル障壁層をそれぞれ介設した
ものでる。

【００２１】請求項１２の発明の講じた手段は、第１導
電性部材と第２導電性部材との間に情報を記憶するため
の容量部を配置してなる少なくとも１つの単位メモリセ
ルを介設してなる半導体メモリ装置を対象とする。そし
て、上記容量部に、上記第１導電性部材に隣接し、キャ
リアの通過を妨げる高いエネルギー障壁を有する第１障
壁層と、上記第１障壁層を介して上記第１導電性部材と
対向し、キャリアの移動が可能な上記第１障壁層よりも
低いエネルギーレベルを有するキャリア移動層と、上記
キャリア移動層と上記第２導電性部材との間に介設さ
れ、キャリアの通過を妨げる高いエネルギー障壁を有す
る第２障壁層と、上記キャリア移動層と各障壁層との間
に介設され、キャリアが安定に存在し得るエネルギーレ
ベルを有する２つのキャリア貯蔵層と、上記各キャリア
貯蔵層と上記キャリア移動層との間に介設され、キャリ
アのトンネリングによる通過が可能に構成された２つの
トンネル障壁層とを設ける。そして、上記容量部を、上
記第１導電性部材と第２導電性部材間に印加される少な
くとも２つの電圧値に応じ、上記２つのキャリア貯蔵層
におけるキャリアの貯蔵状態を変化させて、これにより
生じる少なくとも２つの分極状態を記憶データとして保
持するように構成したものである。

【００２２】請求項１３の発明の講じた手段は、請求項
１２の発明において、上記キャリア移動層の厚みをその
誘電率で徐した値を、上記第１，第２障壁層の厚みをそ
の誘電率でそれぞれ徐した値のいずれよりも大きくした
ものである。

【００２３】請求項１４の発明の講じた手段は、請求項
１，２，３，４，５，６，７，８，９，１０，１１，１
２又は１３の発明において、上記単位メモリセルをフラ
ッシュＥＥＰＲＯＭのメモリセルとし、上記単位メモリ
セルの第１導電性部材を上記フラッシュＥＥＰＲＯＭの
メモリセルのソース領域とドレイン領域との間のチャネ
ル領域とし、上記単位メモリセルの第２導電性部材を上
記フラッシュＥＥＰＲＯＭのメモリセルの制御ゲート電
極とし、上記容量部を上記フラッシュＥＥＰＲＯＭのメ
モリセルの浮遊ゲート電極及びその上下の絶縁膜に対応
させたものである。

【００２４】請求項１５の発明の講じた手段は、請求項
１，２，３，４，５，６，７，８，９，１０，１１，１
２又は１３の発明において、上記単位メモリセルを、１
個のスイッチングトランジスタと１個のストレージノー
ドとを備えたＤＲＡＭのメモリセルとし、上記容量部
を、上記ＤＲＡＭメモリセルのストレージノードとプレ
ート電極との間に介設されるストレージキャパシタとし
て機能させたものである。

【００２５】請求項１６の発明の講じた手段は、請求項
１，２，３，４，５，６，７，８，９，１０，１１，１
２，１３，１４又は１５の発明において、上記第１導電
性部材と上記第２導電性部材との間に所定の電位差を与
え、これにより生じる容量部内の分極状態を“１”デー
タとして書き込む一方、上記第１導電性部材と上記第２
導電性部材との間に上記“１”書き込み電圧の電位差と
は逆の電位差を与え、これにより生じる容量部内の分極
状態を“０”データとして書き込む２値書き込み手段
と、上記第１導電性部材と上記第２導電性部材との間
に、上記２値書き込み手段で与えた各電位差よりも小さ
くかつ上記容量部内の分極状態を変化させない電位差を
与え、上記容量部内の分極状態で生じる少なくとも１つ
の導電性部材の導電特性の変化に基づいて、上記２値書
き込み手段で書き込まれたデータを読み出す読み出し手
段とを設けたものである。

【００２６】請求項１７の発明の講じた手段は、請求項
１，２，３，４，５，６，７，８，９，１０，１１，１
２，１３，１４又は１５の発明において、上記第１導電
性部材と上記第２導電性部材との間に互いに異なる３種
以上の電位差を与え、これにより生じる３種以上の分極
状態を３値以上のデータとして書き込む多値書き込み手
段と、上記第１導電性部材と上記第２導電性部材との間
に、上記多値書き込み手段が与える各電位差よりも小さ
くかつ上記容量部内の分極状態を変化させない電位差を
与え、上記容量部内の分極状態で生じる少なくとも１つ
の導電性部材の導電特性の変化に基づいて、上記多値書
き込み手段で書き込まれたデータを読み出す読み出し手
段とを設けたものである。

【００２７】請求項１８の発明の講じた手段は、請求項
１，２，３，４，５，６，７，８，９，１０，１１，１
２，１３，１４又は１５の発明において、上記第１導電
性部材と上記第２導電性部材との間に、容量部の分極特
性から定まる所定範囲の電位差を与え、これにより生じ
る連続的に変化する分極状態をアナログデータとして書
き込むアナログデータ書き込み手段と、上記第１導電性
部材と上記第２導電性部材との間に、上記アナログデー
タ書き込み手段で与える電位差の範囲の下限値よりも小
さくかつ上記容量部内の分極状態を変化させない電位差
を与え、上記容量部内の分極状態で生じる少なくとも１
つの導電性部材の導電特性の変化に基づいて、上記アナ
ログデータ書き込み手段で書き込まれたデータを読み出
す読み出し手段とを設けたものである。

【００２８】請求項１９の発明の講じた手段は、半導体
メモリ装置の製造方法として、第１導電性部材を形成す
る工程と、上記第１導電性部材の上に、キャリアの通過
を妨げる高いエネルギー障壁を有する第１障壁層とキャ
リアの捕獲が可能なエネルギーレベルを有するキャリア
捕獲層とを順次形成する工程と、上記第１キャリア捕獲
層の上に、キャリアの移動が可能なエネルギーレベルを
有するキャリア移動層を形成する工程と、上記キャリア
移動層の上に、キャリアの通過を妨げるエネルギー障壁
を有する第２障壁層を形成する工程と、上記第２障壁層
の上に、第２導電性部材を形成する工程とを設ける方法
である。

【００２９】請求項２０の発明の講じた手段は、半導体
メモリ装置の製造方法として、第１導電性部材を形成す
る工程と、上記第１導電性部材の上に、キャリアの通過
を妨げる高いエネルギー障壁を有する第１障壁層とキャ
リアの捕獲が可能なエネルギーレベルを有する第１キャ
リア捕獲層とを順次形成する工程と、上記第１キャリア
捕獲層の上に、キャリアの移動が可能なエネルギーレベ
ルを有するキャリア移動層を形成する工程と、上記キャ
リア移動層の上に、キャリアの捕獲が可能なエネルギー
レベルを有する第２キャリア捕獲層とキャリアの通過を
妨げるエネルギー障壁を有する第２障壁層とを順次形成
する工程と、上記第２障壁層の上に、第２導電性部材を
形成する工程とを設ける方法である。

【００３０】

【作用】以上の構成又は方法により、各請求項の発明で
は、下記の作用が得られる。

【００３１】請求項１，２又は１９の発明では、第１導
電性部材と第２導電性部材との間に印加される電圧に応
じて、容量部内における分極状態が変化するので、各導
電性部材間の電圧に対応した各分極状態をデータとして
記憶することが可能となる。その場合、キャリア移動層
の厚みを大きくしてもキャリアの移動に要するエネルギ
ーは小さくて済む。したがって、容量部内における分極
の各極間距離を大きくすることができるので、分極によ
り生じる双極子モーメントが極めて大きくなり、大きな
データ保持機能が得られることになる。しかも、キャリ
ア捕獲層の捕獲状態を変化させるのに必要なエネルギー
は、キャリア捕獲層内の捕獲レベルを適度に調整するこ
とで、キャリアが絶縁膜を通過するときに必要とするエ
ネルギーに比べて小さくすることができる。したがっ
て、容量部内の分極状態を変化させるために印加する第
１導電性部材と第２導電性部材間の電圧は、Ｆ−Ｎ電流
やホットキャリアを発生させるための電圧に比べて大幅
に低減され、半導体メモリ装置の低電圧化が可能とな
る。

【００３２】請求項３の発明では、シリコン窒化膜とシ
リコン酸化膜との境界付近に捕獲中心が多数形成され、
シリコン窒化膜へのキャリアの蓄積が可能となる。した
がって、特に大きなデータの保持機能が得られることに
なる。

【００３３】請求項４の発明では、キャリア移動層にお
けるキャリアの移動性が確保されるとともに、キャリア
捕獲層で捕獲されているキャリアと逆極性のキャリアが
キャリア移動層内のキャリア捕獲層との界面付近に生じ
ることもほとんどなく、分極による双極子モーメントが
十分大きくなる。

【００３４】請求項５の発明では、障壁膜とは別の材料
からなる膜を設ける必要がないので、単位メモリセルの
構造が単純化され、製造コストが低減する。

【００３５】請求項６の発明では、障壁膜を構成するシ
リコン酸化膜内に注入されたシリコン等のIV族元素は、
キャリア移動層を構成するシリコン膜のキャリア濃度に
悪影響を及ぼさず、容量部内の分極状態が良好となる。

【００３６】請求項７の発明では、キャリア移動層の厚
みをその誘電率で徐した値が大きく確保されることで、
キャリアの分極から得られる双極子モーメントが確実に
大きくなり、データ保持機能が向上する。

【００３７】請求項８の発明では、キャリア捕獲層の厚
みをその誘電率で徐した値が小さいことから、キャリア
の分極状態のバラツキが小さく抑制され、正確にデータ
を記憶することができる。

【００３８】請求項９の発明では、キャリア捕獲層とキ
ャリア移動層のとに間にキャリアのトンネリングによる
通過を許容するトンネル障壁層が介設されているので、
キャリア捕獲層でキャリアを保持する機能がさらに大き
くなり、データ保持機能が向上する。

【００３９】請求項１０，１１又は２０の発明では、各
導電性部材間に所定の電圧が印加されると、各キャリア
捕獲層から放出されるキャリアがキャリア移動層を介し
て移動する結果、各キャリア捕獲層に互いに逆極性のキ
ャリアが保持され、キャリア移動層を隔てた分極によっ
て特に大きな電界の変化が得られることになる。

【００４０】請求項１２又は１３の発明では、各導電性
部材間に所定の電圧が印加されると、キャリア移動層を
挟んで設けられた各キャリア貯蔵層に互いに逆極性のキ
ャリアがそれぞれ貯蔵される結果、大きな双極子モーメ
ントを有する分極状態が生じる。そして、大きなデータ
保持能力と、データの書き込み・消去に要する電圧が低
電圧化された半導体メモリ装置が得られることになる。

【００４１】請求項１４の発明では、単位メモリセルを
搭載した半導体メモリ装置がデータの消去・書き換えに
伴う絶縁膜の劣化のほとんどない，信頼性の高いフラッ
シュＥＥＰＲＯＭとなり、フラッシュＥＥＰＲＯＭの信
頼性が高くなる。

【００４２】請求項１５の発明では、単位メモリセルを
搭載した半導体メモリ装置が、不揮発性のＤＲＡＭとし
て機能するので、ＤＲＡＭの性能が向上する。

【００４３】請求項１６の発明では、２値書き込み手段
による“１”データの書き込み時と“０”データの書き
込み時とでは、生じる容量部内の分極状態が逆極性とな
る。また、読み出し手段によるデータの読み出しの際、
容量部内の分極状態が影響を受けないので、非破壊読み
出しとなる。したがって、単位メモリセル内でデータが
確実に保持される。

【００４４】請求項１７又は１８の発明では、単位メモ
リセルを多値のデータやアナログデータを記憶するメモ
リセルとして利用することが可能となり、単位メモリセ
ルの用途が拡大する。

【００４５】

【実施例】以下、本発明の各実施例について、各々図面
を参照しながら説明する。

【００４６】（第１実施例）まず、第１実施例の半導体
メモリ装置について、図１−図７を参照しながら説明す
る。

【００４７】図１（ａ）は第１実施例におけるＥＥＰＲ
ＯＭのメモリセルの構造を示す断面図である。図１
（ａ）において、１はｐ型シリコン基板、２は第１導電
性部材として機能するチャネル領域、３はｎ型不純物を
高濃度にドープしてなるドレイン領域、４はｎ型不純物
を高濃度にドープしてなるソース領域、５は素子分離で
ある。１１は厚みが約１０ｎｍのＳｉＯ2 膜からなる第
１障壁層として機能する第１ゲート絶縁膜、１２は厚み
が約８ｎｍのＳｉ3 Ｎ4 膜からなる第１キャリア捕獲
層、１３は厚みが約４００ｎｍのｎ- 型ポリシリコン膜
からなるキャリア移動層、１４は厚みが約８ｎｍのＳｉ
3 Ｎ4 膜からなる第２キャリア捕獲層、１５は厚みが約
１０ｎｍのＳｉＯ2 膜からなる第２障壁層として機能す
る第２ゲート絶縁膜である。上記第１ゲート絶縁膜１
１，第１キャリア捕獲層１２，キャリア移動層１３，第
１キャリア捕獲層１４及び第２障壁層１５により、容量
部１０が構成されている。また、１６は厚みが約２５０
ｎｍのポリシリコン膜からなる第２導電性部材として機
能する制御ゲート電極（ワード線）、１７はＢＰＳＧ膜
からなる層間絶縁膜、１８はビット線である。すなわ
ち、本実施例におけるメモリセルは、チャネル領域２と
ドレイン領域３とソース領域４と制御ゲート電極１６と
を有する１つのＭＩＳＦＥＴを備えている。そして、Ｍ
ＩＳＦＥＴの制御ゲート電極１６とチャネル領域２との
間に容量部１０が介設された構造となっている。この構
造は従来のフラッシュＥＥＰＲＯＭのメモリセルの構造
とほぼ対応するものであり、容量部１０のうち第１，第
２ゲート絶縁膜１１，１５を除く部分、つまり上記第１
キャリア捕獲層１２，キャリア移動層１３及び第２キャ
リア捕獲層１４が、ＰＲＯＭのメモリセルにおける浮遊
ゲート電極に相当する構造となっている。

【００４８】ここで、図１（ｂ）は上記チャネル領域２
から制御ゲート電極１６に至る部分のエネルギーバンド
構造を示す。同図に示すように、第１ゲート絶縁膜１１
及び第２ゲート絶縁膜１５はキャリアの通過を妨げる高
いエネルギーレベルを有し、第１，第２キャリア捕獲層
１２，１４はキャリアの捕獲が可能なエネルギーレベル
を有し、キャリア移動層１３はキャリアの移動が可能な
エネルギーレベルを有する。そして、第１，第２キャリ
ア捕獲層１２、１４内におけるキャリアの捕獲状態の変
化に応じた分極状態の変化を記憶データに対応させ、こ
の容量部１０内の分極状態を保持するようになされてい
る。

【００４９】なお、第１，第２キャリア捕獲層１２，１
４とキャリア移動層１３との間にそれぞれトンネリング
が可能な程度に薄い例えばシリコン酸化膜からなるトン
ネル障壁層を介在させてもよい。このようなトンネル障
壁層を設けることで、キャリアを保持する束縛力が増大
し、後述するような記憶の書き込み、読み出しにおける
記憶の保持機能が大きくなる利点がある。

【００５０】また、図２（ａ）は、上記図１（ａ）の構
造における第２キャリア捕獲層１４を設けない場合の構
造を示し、この場合、第１ゲート絶縁膜１１，キャリア
捕獲層１２，キャリア移動層１３及び第２ゲート絶縁膜
１５により、容量部１０が構成されている。図２（ｂ）
は、図２（ａ）の構造におけるエネルギーバンドを示
す。後述のように、このような構造でも、図１（ａ），
（ｂ）に示す構造のメモリセルとほぼ同様の機能を有す
る。

【００５１】次に、図３（ａ）−（ｅ）を参照しなが
ら、図２（ａ）に示す構造を有するメモリセルの製造工
程について説明する。

【００５２】まず、図３（ａ）に示すように、ｐ型シリ
コン基板１に素子分離５を形成し、素子分離５で囲まれ
る活性領域にボロンイオンを注入して（表面に保護酸化
膜が形成された状態で）、チャネル領域２を形成し、保
護酸化膜を除去後、シリコン基板１の表面を９００℃で
熱酸化して、厚みが１０ｎｍのシリコン酸化膜２１を堆
積する。

【００５３】次に、図３（ｂ）に示すように、シリコン
酸化膜２１の上に、減圧ＣＶＤ法を用いて、厚みが８ｎ
ｍのシリコン窒化膜２２を堆積する。さらに、図３
（ｃ）に示すように、シリコン窒化膜２２の上に、低濃
度の砒素がドープされたポリシリコン膜２３を例えば６
５０℃で４００ｎｍ程度の厚みで堆積する。

【００５４】次に、図３（ｄ）に示すように、厚みが１
０ｎｍのシリコン酸化膜２５を堆積した後、その上に、
リンがドープされたｎ型ポリシリコン膜２６を例えば６
５０℃で２５０ｎｍ程度の厚みで堆積する。

【００５５】その後、図３（ｅ）に示すように、上記図
３（ａ）−（ｄ）の工程で形成された多層膜をパターニ
ングして、シリコン酸化膜からなる第１，第２ゲート絶
縁膜１１，１５と、第１キャリア捕獲層１２と、キャリ
ア移動層１３と、制御ゲート電極１６とを形成し、さら
にこれをマスクとしてリンのイオン注入を行い、ドレイ
ン領域３及びソース領域４を形成する。その後の工程は
省略するが、公知の技術により、層間絶縁膜１７，ビッ
ト線１８等を形成する。以上の工程により、図２（ａ）
に示すメモリセルの構造が実現される。

【００５６】なお、図１（ａ）に示す構造を有するメモ
リセルの製造工程については、説明を省略するが、上記
図３（ｃ）に示す工程の次に、ポリシリコン膜２３の上
に第２キャリア捕獲層１４となるシリコン窒化膜を形成
し、その後、図３（ｄ），（ｅ）に示す工程を行えばよ
い。

【００５７】次に、上記図１（ａ）及び図２（ａ）に示
す構造を有するメモリセルに情報の書き込みを行う場合
のキャリアの分布状態の変化つまり分極の変化について
説明する。図４（ａ）−（ｃ）及び図５（ａ）−（ｃ）
は、制御ゲート電極１６−チャネル領域２間への印加電
圧Ｖｇ（以下、「制御ゲート電圧」と呼ぶ）の変化に伴
うメモリセル各部のエネルギーバンド及び電荷の分布状
態の変化を示す図であって、図４（ａ）−（ｃ）は図１
（ａ）に示す構造のメモリセルの場合、図５（ａ）−
（ｃ）は図２（ａ）に示す構造のメモリセルの場合の図
である。制御ゲート電圧Ｖｇを“１”書き込み電圧Ｖw1
（＝＋３Ｖ）にすると、図４（ａ）に示すように、図１
（ａ）に示す構造のメモリセルでは、第１キャリア捕獲
層１２の電子がキャリア移動層１３に放出された後、第
２キャリア捕獲層１４に捕獲される。したがって、第１
キャリア捕獲層１２が正に帯電して正極になり、第２キ
ャリア捕獲層１４が負に帯電して負極になる。つまり、
容量部１０の内部が分極状態となる。図２（ａ）に示す
構造のメモリセルでは、図５（ａ）に示すように、第１
キャリア捕獲層１２の電子がキャリア移動層１３に放出
され、第１キャリア捕獲層１２が正極にキャリア移動層
１３が負極になる分極状態が生じる。次に、制御ゲート
電圧Ｖｇを“２”書き込み電圧Ｖw2（＝＋４Ｖ）にする
と、図４（ｂ）及び図５（ｂ）に示すように、正極及び
負極のキャリア量が増大し、分極量が大きくなる。そし
て、制御ゲート電圧Ｖｇを消去（“０”書き込み）電圧
Ｖw0（＝−４Ｖ）にすると、図４（ｃ）に示すように、
図１（ａ）に示す構造のメモリセルでは、第２キャリア
捕獲層１４の電子がキャリア移動層１３に放出された
後、第１キャリア捕獲層１２に捕獲され、第１キャリア
捕獲層１２が負極に第２キャリア捕獲層１４が正極にな
る分極状態が生じる。図２（ａ）に示す構造のメモリセ
ルでは、図５（ｃ）に示すように、キャリア移動層１３
の電子が第１キャリア捕獲層１２に放出され、第１キャ
リア捕獲層１２が負極にキャリア移動層１３が正極にな
る分極状態が生じる。

【００５８】次に、上記の作用で得られる分極状態の特
性について説明する。上記図４（ａ）−（ｃ）で説明し
た“１”書き込み電圧ｖw1と“０”書き込み電圧Ｖw0と
を容量部１０の両端に印加した場合、容量部１０内の分
極量は、図６（ａ）に示すようなヒステリシス特性を示
す。制御ゲート電圧Ｖｇを“１”書き込み電圧Ｖw1とす
ると、第１キャリア捕獲層１２が正極にキャリア移動層
１３が負極となるよう分極して“１”データが書き込ま
れる。その後、制御ゲート電圧Ｖｇを０Ｖに戻しても、
第１キャリア捕獲層１２及び第２キャリア捕獲層１４
（又はキャリア移動層１３）間に残留分極があり、
“１”データが保持される。一方、制御ゲート電圧Ｖｇ
を負の電圧Ｖw0とすると、図４（ｃ）に示すように、第
１キャリア捕獲層１２が負極に第２キャリア捕獲層１４
（又はキャリア移動層１３）が正極になるよう分極して
消去状態（または“０”書き込み状態）となる。その
後、制御ゲート電圧Ｖｇを０Ｖに戻しても、第１キャリ
ア捕獲層１２及び第２キャリア捕獲層１４（又はキャリ
ア移動層１３）間に残留分極があり、“０”データが保
持される。すなわち、上記分極のヒステリシス特性を利
用して“１”書き込みと消去（“０”書き込み）とを行
うことができる。

【００５９】以上は２値の情報の書き込みを行う場合に
ついて説明したが、上記図４（ａ）−（ｃ）又は図５
（ａ）−（ｃ）の作用に対応して３値のデータを書き込
む場合も基本的には同じである。図７（ａ）は３値状態
を記憶する場合の分極状態のヒステリシス特性を示し、
制御ゲート電圧を正の電圧Ｖw1，Ｖw2及び負の電圧Ｖw0
の３値に設定することで、“１”書き込み，“２”書き
込み、“０”書き込みの３値の書き込みを行うことがで
きる。

【００６０】次に、情報の読み出しについて説明する。
図６（ｂ）は、メモリセルに２値（“１”と“０”）の
書き込みを行った場合の制御ゲート電圧Ｖｇの変化に対
するドレイン電流Ｉｄの変化特性、つまりメモリセル内
のトランジスタの動作特性を示す。“１”状態のメモリ
セルは第１キャリア捕獲層１２が正に帯電しキャリア移
動層１３が負に帯電しているため、トランジスタのしき
い値電圧がＶth1 に低下する。一方、“０”状態のメモ
リセルは第１キャリア捕獲層１２が負に帯電しキャリア
移動層１３が正に帯電しているため、トランジスタのし
きい値がＶth0に上昇する。そこで、制御ゲート電圧Ｖ
ｇを各しきい値電圧Ｖth0 とＶht1 との間の電圧でかつ
分極状態に影響を与えない電圧Ｖｒにすると、メモリセ
ルが“１”状態の場合にはトランジスタがＯＮするが、
メモリセルが“０”状態の場合にはトランジスタがＯＮ
しない。したがって、メモリセルの制御ゲート電圧Ｖｇ
を読み出し電圧Ｖｒにした場合にトランジスタのビット
線に流れる電流（ドレイン電流Ｉｄ）の値の差によって
データの読み出しが可能になる。

【００６１】図７（ｂ）はメモリセルに３値の書き込み
を行った場合の制御ゲート電圧Ｖｇの変化に対するドレ
イン電流Ｉｄの変化特性を示す。図６（ｂ）に示す場合
と同様に、読み出し電圧Ｖｒを印加することにより生じ
る電流値Ｉｄの相違から、３値のデータの読み出しが可
能になることが容易に理解される。

【００６２】特に、このような構造のメモリセルでは、
第１キャリア捕獲層１２の中の電子の束縛エネルギーを
制御することによって、図６（ａ）や図７（ａ）に示す
読み出し電圧Ｖｒを加えても、第１キャリア捕獲層１２
及び第２キャリア捕獲層１４（又はキャリア移動層１
３）における分極状態はほとんど変化しない。したがっ
て、メモリセルに記憶されたデータは読み出し後も保持
され、非破壊読み出しである。例えば上記３値書き込み
の場合、ヒステリシスが生じる制御ゲート電圧を２．５
Ｖ程度となるように束縛エネルギーを設定しておき、制
御ゲート電圧４Ｖ下で“２”書き込みを、制御ゲート電
圧３Ｖ下で“１”書き込みを、制御ゲート電圧−４Ｖ下
で消去をそれぞれ行うとともに、制御ゲート電圧１Ｖ下
でデータの読み出しを行うことができる。このように、
本実施例の構造のメモリセルを利用して、３値あるいは
それ以上の多値書き込みと多値読み出しとを行うことが
できる。

【００６３】次に、図８は、上記図１の構造のメモリセ
ルを搭載したメモリ装置であるフラッシュＥＥＰＲＯＭ
の構成を示す。以下、図８を参照しながら、書き込み読
み出し等の動作について説明する。図８に示すように、
フラッシュＥＥＰＲＯＭには、多数のメモリセルＭ11−
Ｍmnをマトリクス状に配置してなるメモリセルアレイ５
０と、各メモリセルＭ11−Ｍmnのビット線Ｂ１−Ｂｎを
選択するためのカラムデコーダ５１と、ビット線Ｂ１−
Ｂｎに印加する電圧を発生するためのビット線電圧発生
回路５２と、各メモリセルＭ11−Ｍmnのワード線Ｗ１−
Ｗｍを選択するためのロウデコーダ５３と、ワード線Ｗ
１−Ｗｍに印加する電圧を発生するためのワード線電圧
発生回路５４とを備えている。ここで、上記ワード線電
圧発生回路５４の内部には、書き込み用電圧発生部ＷＶ
と、読み出し用電圧発生部ＲＶと、消去用電圧発生部Ｅ
Ｖとが配設されている。なお、Ｔd1−Ｔdnはビット線用
スイッチングトランジスタ、Ｔs1−Ｔsnはソース線用ス
イッチングトランジスタである。

【００６４】次に、本実施例のフラッシュ型ＥＥＰＲＯ
Ｍのメモリセルにデータを書き込む場合、読み出す場合
及び消去する場合の各動作について説明する。例えばメ
モリセルＭ22に“１”データを書き込む場合、図８に示
すように、選択ワード線Ｗ２の電位を書き込み電圧＋４
Ｖに他の非選択ワード線の電位を接地電位０Ｖに設定
し、選択ビット線Ｂ２の電位を接地電位０Ｖに非選択ビ
ット線の電位を中間電位＋２Ｖ（書き込み電圧の１／２
程度）に設定し、ソース電位をフローティングに設定す
ると、選択されたメモリセルＭ22のみ制御ゲート電極１
６（ワード線）−チャネル領域２間の電位差が書き込み
電圧Ｖw1となり、“１”データが書き込まれる。

【００６５】次に、記憶データを消去する（“０”書き
込み）場合、メモリセルの基板電位を接地電位０Ｖに設
定し、全ワード線（制御ゲート電極（６））に消去電圧
−４Ｖを印加する。これにより、全メモリセルＭ11−Ｍ
mnのデータが消去（“０”書き込み）される。

【００６６】なお、図は省略するが、３値等の多値書き
込みの場合には、図８に示す選択ワード線Ｗ２の電位を
多値に設定することで、“１”書き込み、“２”書き込
み、“０”書き込み等が可能であることは容易に理解し
得る。

【００６７】次に、例えばメモリセルＭ22に記憶された
データを読み出す場合、図９に示すように、選択ワード
線Ｗ２の電位を読みだし電圧１Ｖに非選択ワード線の電
位を接地電位０Ｖに、選択ビット線Ｂ２の電位を１Ｖに
非選択ビット線の電位を接地電位０Ｖにして、選択ビッ
ト線Ｂ２に流れる電流を検知することで、メモリセルＭ
22の記憶データを読み出すことができる。

【００６８】本実施例の半導体メモリ装置の場合、書き
込み・消去時に高電界を必要とするＦ−Ｎ電流やホット
キャリア注入を用いないので、第１キャリア捕獲層１２
及び第２キャリア捕獲層１４の捕獲レベルを適度に調整
することによって書き込み電圧及び消去電圧の低電圧化
が可能である。

【００６９】また本実施例の半導体メモリ装置は、書き
込み・消去時にメモリセル外部からの電流供給を必要と
しないので、書き込み動作及び消去動作における低消費
電力化が可能である。

【００７０】更に本実施例の半導体メモリ装置は、書き
込み・消去時に容量部１０にＦ−Ｎ電流やホットキャリ
アを注入しないので、第１ゲート絶縁膜１１等の破壊を
生じることがなく、信頼性劣化を招くことはない。

【００７１】なお、本実施例のメモリセルを用いて、ア
ナログデータの記憶も可能である。図１０は、メモリセ
ル内のトランジスタのドレイン電流の対数ｌｏｇ（Ｉ
ｄ）の書き込み電圧Ｖw への依存特性（ドレイン電流−
書き込み電圧特性）を示す。同図に示されるように、書
き込み電圧Ｖw が所定範囲（Ｖs1≦Ｖw ≦Ｖs2）の間で
は、優れた線形性を示すので、この間の線形性を利用す
れば、アナログデータの記憶させることができる。

【００７２】なお、上記キャリア移動層１３の厚みは、
分極で生じる双極子モーメントを大きくするために厚い
ことが好ましい。ただし、金属等の導電性の極めて高い
材料でキャリア移動層１３を構成すると、キャリア移動
層１３のキャリア捕獲層１２，１４との境界付近に、キ
ャリア捕獲層１２，１４で捕獲されているキャリアと逆
極性のキャリアが蓄積され、双極子モーメントが低減さ
れてしまう。つまり、キャリア移動層１３の厚みをその
誘電率で徐した値は、各ゲート絶縁膜１１，１５ｎｏ厚
みを誘電率で徐した値よりも大きいことが好ましい。ま
た、キャリア捕獲層１２，１４の厚みをその誘電率で徐
した値は、キャリア移動層の厚みをその誘電率で徐した
値よりも小さくすることで、キャリアの局在部分が狭
く、双極子モーメントのバラツキが小さくなる，つまり
データがより正確に保持される。

【００７３】（第２実施例）次に、第２実施例について
説明する。図１１（ａ）は第２実施例に係るメモリセル
の構造を示し、図１１（ｂ）はこのメモリセルのチャネ
ル領域２から制御ゲート電極１６に至る部分におけるエ
ネルギーバンド構造を示す。本実施例では、基本的な構
造は上記第１実施例における図１（ａ）に示すメモリセ
ルの構造とほぼ同じであるが、容量部１０内において、
第１ゲート絶縁膜１１及び第２ゲート絶縁膜１５は厚み
が１６ｎｍ程度のシリコン酸化膜で構成されており、第
１キャリア捕獲層１２及び第２キャリア捕獲層１４は、
それぞれ第１ゲート絶縁膜１１及び第２ゲート絶縁膜１
５へのシリコンイオンの注入によって形成された捕獲中
心を有する領域で構成されている。他の部分の構造は上
記図１（ａ）のメモリセルの構造と同じである。

【００７４】図１２（ａ）は、上記図１１（ａ）におけ
る第２キャリア捕獲層１４を設けない場合のメモリセル
の構造を示し、上記図２（ａ）に示すメモリセルの構造
に対応するものである。また、図１２（ｂ）はこのメモ
リセルのエネルギーバンド構造を示す。

【００７５】次に、図１３（ａ）−（ｅ）を参照しなが
ら、第２実施例におけるメモリセルの製造工程について
説明する。

【００７６】図１３（ａ）−（ｅ）は、図１１（ａ）に
示す構造を有するメモリセルの製造工程における構造の
変化を示す断面図である。ｐ型シリコン基板１に素子分
離５を形成した後、図１３（ａ）に示すように、素子分
離５で囲まれる活性領域の基板表面上にボロンイオンの
注入を行って、チャネル領域２を形成した後、例えば９
００℃でパイロ酸化を行って、基板表面上に厚み１６ｎ
ｍのシリコン酸化膜２１を形成する。

【００７７】次に、図１３（ｂ）に示すように、シリコ
ン酸化膜２１の上方からシリコンイオン（Ｓｉ+ ）を注
入して、シリコン酸化膜２１の表面からシリコン酸化膜
２１の内部に数ｎｍ入った部分にまで亘る領域にイオン
注入層２２′を形成する。シリコンイオンの注入条件
は、注入エネルギーが３ＫｅＶ，ドーズ量１×１０¹⁶cm
^-2である。さらに、図１３（ｃ）に示すように、シリコ
ン窒化膜２２の上に、低濃度の砒素がドープされたポリ
シリコン膜２３を例えば６５０℃で４００ｎｍ程度の厚
みで堆積する。

【００７８】次に、厚みが１６ｎｍのシリコン酸化膜２
５を堆積した後、シリコン酸化膜２５の上方からシリコ
ンイオン（Ｓｉ+ ）の注入を行って、シリコン酸化膜２
５とポリシリコン膜２３との境界面からシリコン酸化膜
２５の内部に数ｎｍ入った部分にまで亘る領域にイオン
注入層２４を形成する。シリコンイオンの注入条件は、
注入エネルギーが１５ＫｅＶ，ドーズ量１×１０¹⁶cm^-2
である。

【００７９】次に、図１３（ｄ）に示すように、リンが
ドープされたｎ型ポリシリコン膜２６を例えば６５０℃
で２５０ｎｍ程度の厚みで堆積する。

【００８０】その後、図３（ｅ）に示すように、上記図
１３（ａ）−（ｄ）の工程で形成された多層膜をパター
ニングして、シリコン酸化膜からなる第１，第２ゲート
絶縁膜１１，１５と、各ゲート絶縁膜１１，１５内部に
シリコンイオンを注入してなる第１キャリア捕獲層１２
及び第２キャリア捕獲層１４と、キャリア移動層１３
と、制御ゲート電極１６とを形成し、さらにこれをマス
クとしてリンのイオン注入を行い、ドレイン領域３及び
ソース領域４を形成する。その後の工程は省略するが、
公知の技術により、層間絶縁膜１７，ビット線１８等を
形成する。以上の工程により、図１１（ａ）に示すメモ
リセルの構造が実現される。

【００８１】なお、図１２（ａ）に示す構造を有するメ
モリセルの製造工程については、説明を省略するが、上
記図１３（ｃ）に示す工程において、シリコン酸化膜２
５内にシリコンイオンの注入を行う工程を省略すればよ
い。

【００８２】なお、本実施例ではシリコンイオン（Ｓｉ
+ ）の注入を用いて捕獲中心を多く含んだ第１キャリア
捕獲層１２及び第２キャリア捕獲層１４を形成したが、
ｎ-型ポリシリコン膜２６のキャリア濃度に悪影響を及
ぼさないシリコンと同じIV族元素のイオン（Ｓｉ+,Ｇｅ
+,Ｓｎ+,Ｐｂ+ ）もしくは砒素等のＶ族元素のイオン
（Ｐ+,Ｓｂ+,Ｂｉ+ ）がイオン種として適当である。た
だし、捕獲中心の形成領域を狭く限定するためには質量
数の大きいIV族元素のイオンの方が有利である。

【００８３】次に、図１４（ａ）−（ｃ）は、制御ゲー
ト電圧Ｖｇの変化に伴うメモリセル各部のエネルギーバ
ンド構造及び電荷の分布状態の変化を示す図であって、
図１１（ａ）に示す構造のメモリセルの場合の実を示
し、図１２（ａ）に示す構造のメモリセルの場合につい
ては図示を省略する。本実施例においても、制御ゲート
電圧Ｖｇの変化に伴うキャリアの分布の変化は、上記図
４（ａ）−（ｃ）について説明した変化と同じである。

【００８４】したがって、上記図１１（ａ）又は図１２
（ａ）の構造を有するメモリセルにおいても、上記図６
（ａ），（ｂ）又は図７（ａ），（ｂ）に示すような分
極状態のヒステリシス特性やトランジスタの動作特性を
得ることができ、２値，３値，多値，アナログデータの
記憶が可能なことが分かる。

【００８５】また、図１１（ａ）又は図１２（ａ）に示
す構造のメモリセルをマトリクス状に配置したメモリセ
ルアレイを用いて、図８に示すデータ書き込みや図９に
示すデータの読みだし、あるいはデータの消去等を行う
ことができる。

【００８６】さらに、本実施例のメモリセル内のトラン
ジスタにおいても、図１０に示すようなドレイン電流−
書き込み電圧特性が得られるので、アナログデータの記
憶が可能となる。

【００８７】（第３実施例）次に、第３実施例について
説明する。図１５は、第３実施例に係るＤＲＡＭメモリ
セルの構造を示す。図１５において、１はｐ型シリコン
基板、２はチャネル領域、３はドレイン領域、４はソー
ス領域、５は素子分離、６はゲート酸化膜、７はゲート
電極（ワード線）、１７ａ，１７ｂはいずれもシリコン
酸化膜からなる第１層間絶縁膜及び第２層間絶縁膜、１
８はビット線、３１はストレージノード、３７はプレー
ト電極である。そして、本実施例では、第１導電性部材
であるストレージノード３１と第２導電性部材であるプ
レート電極３７との間に介在する部分（いわゆるストレ
ージキャパシタとなる部分）が、下記の多層膜からなる
容量部１０で構成されている。すなわち、容量部１０
は、ストレージノード３１の上に堆積された厚み１０ｎ
ｍのシリコン酸化膜からなる第１容量絶縁膜３２と、第
１容量絶縁膜３２の上に堆積された厚み８ｎｍのシリコ
ン窒化膜からなる第１キャリア捕獲層３３と、第１キャ
リア捕獲層３３の上に堆積された厚み４００ｎｍのポリ
シリコン膜からなるキャリア移動層３４と、キャリア移
動層３４の上に堆積された厚み８ｎｍのシリコン窒化膜
からなる第２キャリア捕獲層３５と、第２キャリア捕獲
層３５の上に堆積された厚み１０ｎｍのシリコン酸化膜
からなる第２容量絶縁膜３６とで構成されている。

【００８８】本実施例のＤＲＡＭでは、上記第１，第２
実施例と同様に、容量部１０において、第１キャリア捕
獲層３３と第２キャリア捕獲層３５との間には、図１６
に示すように、ストレージノード３１−プレート電極３
７間の電圧の変化に応じた分極状態のヒステリシス特性
が得られる。したがって、この分極特性を利用して情報
の記憶を行うことができる。

【００８９】特に、本実施例のＤＲＡＭでは、容量部１
０（ストレージキャパシタ部）が、外部からキャリアの
やり取りを行うことなく内部のキャリアの分布の変化
（分極ヒステリシス）により情報を記憶する構造となっ
ているので、不揮発メモリとして機能するＤＲＡＭメモ
リセルを構成することができる。その場合、電源電圧Ｖ
ccをＶcc／２＞Ｖp1かつＶcc／２≧−Ｖp0（ｖp1及びＶ
poは図１６に示す所定の電圧）となるように設定し、プ
レート電極３７の電位をＶcc／２に固定する。データの
書き込みは、ビット線１８をＶcc／２にプリチャージし
た後、選択したワード線７を昇圧してスイッチングトラ
ンジスタをＯＮ状態にし、選択したビット線１８の電位
を“１”書き込みの場合にＶcc、“０”書き込みの場合
に０Ｖに設定すると選択されたメモリセルのみ“１”ま
たは“０”のデータが書き込まれる。データの読み出し
は、ビット線１７をＶcc／２にプリチャージした後、選
択したワード線７を昇圧してスイッチングトランジスタ
をＯＮ状態にして行う。その際、ストレージノード９に
誘起されている電位（“１”の場合にはＶcc、“０”の
場合には０Ｖ）がビット線１８に伝達されるので、ビッ
ト線１８に流れる電流の相違に応じてデータが“１”か
“０”かが読み出される。なお、データの読み出しの
際、容量部１０の残留分極によってデータは読み出し後
も保持される。

【００９０】なお、上記各キャリア捕獲層３３，３５
は、上記第２実施例と同様に、シリコン酸化膜等の内部
にシリコンイオン，砒素イオン等を注入して形成しても
よく、また、必ずしもキャリア移動層３４の両側にキャ
リア捕獲層を設ける必要はなく、いずれか一方だけに設
けてもよい。

【００９１】なお、本実施例のＤＲＡＭメモリセルの特
徴部分である容量部１０の構造が上記第１，第２実施例
と同じであるので、このＤＲＡＭメモリセルの製造工程
については説明を要せず、省略する。

【００９２】（第４実施例）次に、第４実施例について
説明する。図１７（ａ）は第４実施例に係るメモリセル
の構造を示す。図１７（ａ）に示すメモリセルの構造
は、上記第１実施例の図１（ａ）に示す構造と類似して
おり、同じ部材は同じ符号を付して説明を省略する。本
実施例では、容量部１０において、第１ゲート絶縁膜１
１とキャリア移動層１３との間に、厚み８ｎｍのアモル
ファスシリコン膜からなる第１キャリア貯蔵層１９ａが
介設され、さらにこの第１キャリア貯蔵層１９ａとキャ
リア移動層１３との間には、厚み４ｎｍのシリコン酸化
膜からなる第１トンネル酸化膜２０ａが介設されてい
る。同様に、第２ゲート絶縁膜１５とキャリア移動層１
３との間には、第２キャリア貯蔵層１９ｂと第２トンネ
ル酸化膜２０ｂとが介設されている。

【００９３】また、図１７（ｂ）はこのメモリセルのエ
ネルギーバンド構造を示す。図１７（ｂ）に示すよう
に、上記各キャリア貯蔵層１９ａ，１９ｂはキャリアが
安定に存在し得る低いエネルギーレベルを有し、各トン
ネル酸化膜２０ａ，２０ｂはキャリアのトンネリングが
可能な厚みとなっている。

【００９４】図１８（ａ）−（ｂ）は、本実施例に係る
メモリセルの制御ゲート電圧の変化に対するキャリアの
分布の変化を示す。制御ゲート電圧Ｖｇを“１”書き込
み電圧Ｖw1（＝＋４Ｖ）にすると、図１８（ａ）に示す
ように、第１キャリア貯蔵層１９ａの電子がキャリア移
動層１３に放出された後、第２キャリア貯蔵層１９ｂに
捕獲され、第１キャリア貯蔵層１９ａが正極になり、第
２キャリア貯蔵層１９ｂが負極となって、容量部１０の
内部が分極状態となる。そして、制御ゲート電圧Ｖｇを
消去（“０”書き込み）電圧Ｖw0（＝−４Ｖ）にする
と、図１８（ｂ）に示すように、第２キャリア貯蔵層１
９ｂの電子がキャリア移動層１３に放出された後、第１
キャリア貯蔵層１９ａに捕獲され、第１キャリア貯蔵層
１９ａが負極になり、第２キャリア貯蔵層１９ｂが正極
になって、容量部１０の内部が分極状態となる。

【００９５】また、上記第１，第２実施例と同様に、分
極の程度を変えることによって、３値，多値の情報の記
憶も可能である。

【００９６】したがって、本実施例のような構造のメモ
リセルを利用して、上記第１，第２実施例と同様の機能
を有するフラッシュＥＥＰＲＯＭを構成することがで
き、あるいは第３実施例のような機能を有するＤＲＡＭ
を構成することができる。

【００９７】

【発明の効果】以上説明したように、請求項１，２又は
１９の発明によれば、半導体メモリ装置のメモリセル
に、キャリア捕獲層を有する容量部を設け、このキャリ
ア捕獲層のキャリアの捕獲状態に応じて変化する分極状
態の変化をデータに対応させて保持するようにしたの
で、容量部内における分極の各極間距離を大きくするこ
とができ、データ保持機能の向上を図ることができると
ともに、容量部内の分極状態を変化させるために必要な
印加電圧を大幅に低減することができ、半導体メモリ装
置の低電圧化を図ることができ、かつ、絶縁膜の信頼性
の低下を有効に防止することができる。

【００９８】請求項３の発明によれば、障壁層をシリコ
ン酸化膜で、キャリア捕獲層をシリコン窒化膜でそれぞ
れ構成したので、シリコン窒化膜とシリコン酸化膜との
境界付近に形成される捕獲中心を利用して、データの保
持機能の向上を図ることができる。

【００９９】請求項４の発明によれば、キャリア移動層
を低濃度の半導体材料で構成したので、分極による双極
子モーメントを確実に大きくすることができる。

【０１００】請求項５又は６の発明によれば、障壁層を
構成する材料へのIV族元素等のイオン注入等で捕獲中心
を形成することでキャリア捕獲層を設ける構成としたの
で、単位メモリセルの構造の単純化と、製造コストの低
減とを図ることができる。

【０１０１】請求項７又は８の発明によれば、キャリア
移動層，キャリア捕獲層及び障壁層の厚みを適正に調整
することで、データ保持機能の向上を図ることができ
る。

【０１０２】請求項９の発明によれば、キャリア捕獲層
とキャリア移動層のとに間にキャリアのトンネリングに
よる通過を許容するトンネル障壁層を介設したので、キ
ャリア捕獲層でキャリアを保持する機能がさらに大きく
なり、データ保持機能の顕著な向上を図ることができ
る。

【０１０３】請求項１０，１１又は２０の発明によれ
ば、キャリア捕獲層をキャリア移動層の両側２か所に設
けたので、キャリア移動層を隔てた分極による双極子モ
ーメントの増大を図ることができる。

【０１０４】請求項１２又は１３の発明によれば、請求
項１１における容量部内のキャリア捕獲層に代えて、キ
ャリア貯蔵層を設ける構成としたので、大きなデータ保
持能力と、データの書き込み・消去に要する電圧が低電
圧化された半導体メモリ装置とすることができる。

【０１０５】請求項１４の発明によれば、容量部をフラ
ッシュＥＥＰＲＯＭのゲート−チャネル間の要素に対応
させて、単位メモリセルをフラッシュＥＥＰＲＯＭのメ
モリセルとしたので、データの消去・書き換えに伴う絶
縁膜の劣化をがほとんどない，信頼性の高いフラッシュ
ＥＥＰＲＯＭを構成することができる。

【０１０６】請求項１５の発明によれば、単位メモリセ
ルを、不揮発性のＤＲＡＭメモリセルとしたので、ＤＲ
ＡＭの性能の向上を図ることができる。

【０１０７】請求項１６の発明によれば、容量部内の分
極状態の変化を利用して、“１”データ，“０”データ
を書き込む２値書き込み手段と、この書き込まれたデー
タを読み出す読み出し手段とを設けたので、低電圧によ
るデータの書き込みや非破壊読み出しを行うことができ
る。

【０１０８】請求項１７又は１８の発明によれば、単位
メモリセルを多値データやアナログデータを記憶するメ
モリセルとして利用するようにしたので、単位メモリセ
ルの用途の拡大を図ることができる。

【図面の簡単な説明】

【図１】第１実施例に係る２つのキャリア捕獲層を有す
るＥＥＰＲＯＭのメモリセルの断面図及びエネルギーバ
ンド図である。

【図２】第１実施例に係る１つのキャリア捕獲層を有す
るＥＥＰＲＯＭのメモリセルの断面図及びエネルギーバ
ンド図である。

【図３】第１実施例に係るＥＥＰＲＯＭのメモリセルの
製造工程における構造の変化を示す断面図である。

【図４】第１実施例において２つのキャリア捕獲層を有
する容量部内におけるゲート制御電圧とキャリア捕獲層
のキャリア捕獲状態との関係を説明する図である。

【図５】第１実施例において１つのキャリア捕獲層を有
する容量部内におけるゲート制御電圧とキャリア捕獲層
のキャリア捕獲状態との関係を説明する図である。

【図６】第１実施例における２値書き込み時のメモリセ
ル内の分極のヒステリシス特性、及びＦＥＴの制御ゲー
ト電圧とドレイン電流との関係を示す図である。

【図７】第１実施例における３値書き込み時のメモリセ
ル内の分極のヒステリシス特性とＦＥＴの制御ゲート電
圧とドレイン電流との関係を示す図である。

【図８】第１実施例におけるメモリセルを配置したフラ
ッシュＥＥＰＲＯＭのメモリセルアレイにおけるデータ
書き込み動作を説明する電気回路図である。

【図９】第１実施例におけるメモリセルを配置したフラ
ッシュＥＥＰＲＯＭのメモリセルアレイにおけるデータ
読み出し動作を説明する電気回路図である。

【図１０】第１実施例におけるＥＥＰＲＯＭのメモリセ
ルにアナログデータを記憶させる場合の書き込み電圧と
ＦＥＴのドレイン電流との関係を示す図である。

【図１１】第２実施例に係る２つのキャリア捕獲層を有
するＥＥＰＲＯＭのメモリセルの断面図及びエネルギー
バンド図である。

【図１２】第２実施例に係る１つのキャリア捕獲層を有
するＥＥＰＲＯＭのメモリセルの断面図及びエネルギー
バンド図である。

【図１３】第２実施例に係るＥＥＰＲＯＭのメモリセル
の製造工程における構造の変化を示す断面図である。

【図１４】第２実施例において２つのキャリア捕獲層を
有する容量部内におけるゲート制御電圧とキャリア捕獲
層のキャリア捕獲状態との関係を説明する図である。

【図１５】第３実施例に係るＤＡＲＭのメモリセルの断
面図である。

【図１６】第３実施例に係るＤＲＡＭのメモリセルのス
トレージノード−プレート電極間の電圧の変化に対する
分極のヒステリシス特性を示す図である。

【図１７】第４実施例に係るＥＥＰＲＯＭのメモリセル
の断面図及びエネルギーバンド構造図である。

【図１８】第４実施例において容量部内におけるゲート
制御電圧とキャリア捕獲層のキャリア捕獲状態との関係
を説明する図である。

【図１９】従来の不揮発性メモリの斜視図及びエネルギ
ーバンド図である。

【符号の説明】

１ ｐ型シリコン基板 ２ チャネル領域（第１導電性部材） ３ ドレイン領域 ４ ソース領域 ５ 素子分離 ６ ゲート絶縁膜 ７ ゲート電極（ワード線） １０ 容量部 １１ ゲート絶縁膜（第１障壁層） １２ 第１キャリア捕獲層 １３ キャリア移動層 １４ 第２キャリア捕獲層 １５ 第２ゲート絶縁膜（第２障壁層） １６ 制御ゲート電極（第２導電性部材） １７ 層間絶縁膜 １８ ビット線 ２１ シリコン酸化膜 ２２ シリコン窒化膜 ２３ ｎ- ポリシリコン膜 ２５ シリコン酸化膜 ２６ ポリシリコン膜 ３１ ストレージノード ３２ 第１容量絶縁膜（第１障壁層） ３３ 第１キャリア捕獲層 ３４ キャリア移動層 ３５ 第２キャリア捕獲層 ３６ 第２容量絶縁膜（第２障壁層） ３７ プレート電極 ５０ メモリセルアレイ ５１ カラムデコーダ ５２ ビット線電圧発生回路 ５３ ロウデコーダ ５４ ワード線電圧発生回路

フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/04 21/822 21/8242 27/108 27/115 7210−4Ｍ Ｈ０１Ｌ 27/10 ３２５ Ｊ 7210−4Ｍ ４３４

Claims (20)

【特許請求の範囲】
1. 【請求項１】 第１導電性部材と第２導電性部材との間
   に情報を記憶するための容量部を配置した少なくとも１
   つの単位メモリセルを有する半導体メモリ装置であっ
   て、 上記容量部は、 上記第１導電性部材に隣接し、キャリアの通過を妨げる
   高いエネルギー障壁を有する第１障壁層と、 上記第１障壁層を介して上記第１導電性部材と対向し、
   キャリアの移動が可能なエネルギーレベルを有するキャ
   リア移動層と、 上記キャリア移動層と上記第２導電性部材との間に介設
   され、キャリアの通過を妨げる高いエネルギー障壁を有
   する第２障壁層と、 上記キャリア移動層と上記第１障壁層，第２障壁層のう
   ちの少なくともいずれか一方との間に介設され、キャリ
   アの捕獲が可能なエネルギーレベルを有する少なくとも
   １つのキャリア捕獲層とを備え、 上記容量部は、上記第１導電性部材と第２導電性部材間
   に印加される少なくとも２値の電圧の変化に応じ、上記
   キャリア捕獲層によるキャリアの捕獲状態を変化させ
   て、これにより生じる少なくとも２つの相異なる分極状
   態を記憶データとして保持するように構成されているこ
   とを特徴とする半導体メモリ装置。
2. 【請求項２】 請求項１記載の半導体メモリ装置におい
   て、 上記キャリア捕獲層は、キャリアの捕獲が可能なエネル
   ギーレベルを有する少なくとも１層の薄膜からなること
   を特徴とする半導体メモリ装置。
3. 【請求項３】 請求項２記載の半導体メモリ装置におい
   て、 上記第１，第２障壁層は、シリコン酸化膜で構成され、 上記キャリア捕獲層は、少なくともシリコン窒化膜を含
   む膜で構成されていることを特徴とする半導体メモリ装
   置。
4. 【請求項４】 請求項１，２又は３記載の半導体メモリ
   装置において、 上記キャリア移動層は、低キャリア濃度の半導体材料で
   構成されていることを特徴とする半導体メモリ装置。
5. 【請求項５】 請求項１又は４記載の半導体メモリ装置
   において、 上記キャリア捕獲層は、上記第１，第２障壁層のうち少
   なくともいずれか一方を構成する材料と同じ材料で構成
   される層の内部でかつ上記キャリア移動層との界面近傍
   に形成された捕獲中心を含むことを特徴とする半導体メ
   モリ装置。
6. 【請求項６】 請求項５記載の半導体メモリ装置におい
   て、 上記第１，第２障壁層のうち少なくともいずれか一方
   は、シリコン酸化膜で構成され、 上記キャリア移動層は、低キャリア濃度のシリコン膜で
   構成され、 上記キャリア捕獲層の上記捕獲中心は、上記シリコン酸
   化膜で構成される障壁層の内部に導入されたIV族元素に
   より形成されていることを特徴とする半導体メモリ装
   置。
7. 【請求項７】 請求項１，２，３，４，５又は６記載の
   半導体メモリ装置において、 上記キャリア移動層の厚みをその誘電率で徐した値は、
   上記各障壁層の厚みをその誘電率で徐した値のいずれよ
   りも大きいことを特徴とする半導体メモリ装置。
8. 【請求項８】 請求項２又は３記載の半導体メモリ装置
   において、 上記キャリア捕獲層の厚みを誘電率で徐した値は、上記
   キャリア移動層の厚みをその誘電率で徐した値よりも小
   さいことを特徴とする半導体メモリ装置。
9. 【請求項９】 請求項１，２，３，４，５，６，７又は
   ８記載の半導体メモリ装置において、 上記キャリア捕獲層とキャリア移動層との間には、キャ
   リアのトンネリングによる通過が可能に構成されたトン
   ネル障壁層が介設されていることを特徴とする半導体メ
   モリ装置。
10. 【請求項１０】 請求項１，２，３，４，５，６，７，
    ８又は９記載の半導体メモリ装置において、 上記キャリア捕獲層は、キャリア移動層の両側２か所に
    形成されていることを特徴とする半導体メモリ装置。
11. 【請求項１１】 請求項１０記載の半導体メモリ装置に
    おいて、 上記各キャリア捕獲層と各キャリア移動層との間には、
    キャリアのトンネリングによる通過が可能に構成された
    トンネル障壁層がそれぞれ介設されていることを特徴と
    する半導体メモリ装置。
12. 【請求項１２】 第１導電性部材と第２導電性部材との
    間に情報を記憶するための容量部を配置してなる少なく
    とも１つの単位メモリセルを介設してなる半導体メモリ
    装置であって、 上記容量部は、 上記第１導電性部材に隣接し、キャリアの通過を妨げる
    高いエネルギー障壁を有する第１障壁層と、 上記第１障壁層を介して上記第１導電性部材と対向し、
    キャリアの移動が可能な上記第１障壁層よりも低いエネ
    ルギーレベルを有するキャリア移動層と、 上記キャリア移動層と上記第２導電性部材との間に介設
    され、キャリアの通過を妨げる高いエネルギー障壁を有
    する第２障壁層と、 上記キャリア移動層と各障壁層との間に介設され、キャ
    リアが安定に存在し得るエネルギーレベルを有する２つ
    のキャリア貯蔵層と、 上記各キャリア貯蔵層と上記キャリア移動層との間に介
    設され、キャリアのトンネリングによる通過が可能に構
    成された２つのトンネル障壁層とを備え、 上記容量部は、上記第１導電性部材と第２導電性部材間
    に印加される少なくとも２つの電圧値に応じ、上記２つ
    のキャリア貯蔵層におけるキャリアの貯蔵状態を変化さ
    せて、これにより生じる少なくとも２つの分極状態を記
    憶データとして保持するように構成されていることを特
    徴とする半導体メモリ装置。
13. 【請求項１３】 請求項１２記載の半導体メモリ装置に
    おいて、 上記キャリア移動層の厚みをその誘電率で徐した値は、
    上記第１，第２障壁層の厚みをその誘電率でそれぞれ徐
    した値のいずれよりも大きいことを特徴とする半導体メ
    モリ装置。
14. 【請求項１４】 請求項１，２，３，４，５，６，７，
    ８，９，１０，１１，１２又は１３記載の半導体メモリ
    装置において、 上記単位メモリセルは、フラッシュＥＥＰＲＯＭのメモ
    リセルであり、 上記単位メモリセルの第１導電性部材は、上記フラッシ
    ュＥＥＰＲＯＭのメモリセルのソース領域とドレイン領
    域との間のチャネル領域であり、 上記単位メモリセルの第２導電性部材は、上記フラッシ
    ュＥＥＰＲＯＭのメモリセルの制御ゲート電極であり、 上記容量部は、上記フラッシュＥＥＰＲＯＭのメモリセ
    ルの浮遊ゲート電極及びその上下の絶縁膜に対応するこ
    とを特徴とする半導体メモリ装置。
15. 【請求項１５】 請求項１，２，３，４，５，６，７，
    ８，９，１０，１１，１２又は１３記載の半導体メモリ
    装置において、 上記単位メモリセルは、１個のスイッチングトランジス
    タと、ストレージキャパシタとを備えたＤＲＡＭのメモ
    リセルであり、 上記容量部は、上記ＤＲＡＭメモリセルのストレージノ
    ードとプレート電極との間に介設されるストレージキャ
    パシタとして機能することを特徴とする半導体メモリ装
    置。
16. 【請求項１６】 請求項１，２，３，４，５，６，７，
    ８，９，１０，１１，１２，１３，１４又は１５記載の
    半導体メモリ装置において、 上記第１導電性部材と上記第２導電性部材との間に所定
    の電位差を与え、これにより生じる容量部内の分極状態
    を“１”データとして書き込む一方、上記第１導電性部
    材と上記第２導電性部材との間に上記“１”書き込み電
    圧の電位差とは逆の電位差を与え、これにより生じる容
    量部内の分極状態を“０”データとして書き込む２値書
    き込み手段と、 上記第１導電性部材と上記第２導電性部材との間に、上
    記２値書き込み手段で与えた各電位差よりも小さくかつ
    上記容量部内の分極状態を変化させない電位差を与え、
    上記容量部内の分極状態で生じる少なくとも１つの導電
    性部材の導電特性の変化に基づいて、上記２値書き込み
    手段で書き込まれたデータを読み出す読み出し手段とを
    備えたことを特徴とする半導体メモリ装置。
17. 【請求項１７】 請求項１，２，３，４，５，６，７，
    ８，９，１０，１１，１２，１３，１４又は１５記載の
    半導体メモリ装置において、 上記第１導電性部材と上記第２導電性部材との間に互い
    に異なる３種以上の電位差を与え、これにより生じる３
    種以上の分極状態を３値以上のデータとして書き込む多
    値書き込み手段と、 上記第１導電性部材と上記第２導電性部材との間に、上
    記多値書き込み手段が与える各電位差よりも小さくかつ
    上記容量部内の分極状態を変化させない電位差を与え、
    上記容量部内の分極状態で生じる少なくとも１つの導電
    性部材の導電特性の変化に基づいて、上記多値書き込み
    手段で書き込まれたデータを読み出す読み出し手段とを
    備えたことを特徴とする半導体メモリ装置。
18. 【請求項１８】 請求項１，２，３，４，５，６，７，
    ８，９，１０，１１，１２，１３，１４又は１５記載の
    半導体メモリ装置において、 上記第１導電性部材と上記第２導電性部材との間に、容
    量部の分極特性から定まる所定範囲の電位差を与え、こ
    れにより生じる連続的に変化する分極状態をアナログデ
    ータとして書き込むアナログデータ書き込み手段と、 上記第１導電性部材と上記第２導電性部材との間に、上
    記アナログデータ書き込み手段で与える電位差の範囲の
    下限値よりも小さくかつ上記容量部内の分極状態を変化
    させない電位差を与え、上記容量部内の分極状態で生じ
    る少なくとも１つの導電性部材の導電特性の変化に基づ
    いて、上記アナログデータ書き込み手段で書き込まれた
    データを読み出す読み出し手段とを備えたことを特徴と
    する半導体メモリ装置。
19. 【請求項１９】 第１導電性部材を形成する工程と、 上記第１導電性部材の上に、キャリアの通過を妨げる高
    いエネルギー障壁を有する第１障壁層とキャリアの捕獲
    が可能なエネルギーレベルを有するキャリア捕獲層とを
    順次形成する工程と、 上記第１キャリア捕獲層の上に、キャリアの移動が可能
    なエネルギーレベルを有するキャリア移動層を形成する
    工程と、 上記キャリア移動層の上に、キャリアの通過を妨げるエ
    ネルギー障壁を有する第２障壁層を形成する工程と、 上記第２障壁層の上に、第２導電性部材を形成する工程
    とを有することを特徴とする半導体メモリ装置の製造方
    法。
20. 【請求項２０】 第１導電性部材を形成する工程と、 上記第１導電性部材の上に、キャリアの通過を妨げる高
    いエネルギー障壁を有する第１障壁層とキャリアの捕獲
    が可能なエネルギーレベルを有する第１キャリア捕獲層
    とを順次形成する工程と、 上記第１キャリア捕獲層の上に、キャリアの移動が可能
    なエネルギーレベルを有するキャリア移動層を形成する
    工程と、 上記キャリア移動層の上に、キャリアの捕獲が可能なエ
    ネルギーレベルを有する第２キャリア捕獲層とキャリア
    の通過を妨げるエネルギー障壁を有する第２障壁層とを
    順次形成する工程と、 上記第２障壁層の上に、第２導電性部材を形成する工程
    とを有することを特徴とする半導体メモリ装置の製造方
    法。