JP2003050404A - アクティブマトリクス型液晶表示装置 - Google Patents
アクティブマトリクス型液晶表示装置Info
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- JP2003050404A JP2003050404A JP2001237989A JP2001237989A JP2003050404A JP 2003050404 A JP2003050404 A JP 2003050404A JP 2001237989 A JP2001237989 A JP 2001237989A JP 2001237989 A JP2001237989 A JP 2001237989A JP 2003050404 A JP2003050404 A JP 2003050404A
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- Japan
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- liquid crystal
- electrode
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- lines
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Abstract
(57)【要約】
【課題】 像域分離表示を行う際に、各画素の構成要素
を低減させ、開口率を増大させることを可能にしたアク
ティブマトリクス型液晶表示装置を提供する。 【解決手段】 第１、第２透明基板、両透明基板間に挟
持した液晶層を備え、第１透明基板は、複数走査線５、
各走査線５に交差配置された複数選択線６〜９及び複数
信号線１０、走査線５と選択線６〜９の交点部に配置さ
れた薄膜トランジスタ１２及び画素電極１３を有し、第
２透明基板は、画素電極１３に対向配置した対向電極１
３、複数共通線１１を有し、各薄膜トランジスタ１２
は、フローティングゲートを有し、第１制御電極が走査
線５、第２制御電極が選択線６〜９、第１主電極が信号
線１０、第２主電極が画素電極１３に各々接続され、対
向電極１３は対応する共通線１１に接続され、画素電極
１３と対向電極１３間に電界を印加し、その電界で液晶
層の配向状態を制御して画像表示を行う。
を低減させ、開口率を増大させることを可能にしたアク
ティブマトリクス型液晶表示装置を提供する。 【解決手段】 第１、第２透明基板、両透明基板間に挟
持した液晶層を備え、第１透明基板は、複数走査線５、
各走査線５に交差配置された複数選択線６〜９及び複数
信号線１０、走査線５と選択線６〜９の交点部に配置さ
れた薄膜トランジスタ１２及び画素電極１３を有し、第
２透明基板は、画素電極１３に対向配置した対向電極１
３、複数共通線１１を有し、各薄膜トランジスタ１２
は、フローティングゲートを有し、第１制御電極が走査
線５、第２制御電極が選択線６〜９、第１主電極が信号
線１０、第２主電極が画素電極１３に各々接続され、対
向電極１３は対応する共通線１１に接続され、画素電極
１３と対向電極１３間に電界を印加し、その電界で液晶
層の配向状態を制御して画像表示を行う。
Description
【０００１】
【発明の属する技術分野】本発明は、アクティブマトリ
クス型液晶表示装置に係り、特に、高精細静止画像の表
示と高速動作画像の表示とを選択的に切り換え可能な像
域分離表示が行なわれるアクティブマトリクス型液晶表
示装置に関する。
クス型液晶表示装置に係り、特に、高精細静止画像の表
示と高速動作画像の表示とを選択的に切り換え可能な像
域分離表示が行なわれるアクティブマトリクス型液晶表
示装置に関する。
【０００２】
【従来の技術】近年、液晶表示装置は、スイッチング素
子に薄膜トランジスタを用いたアクティブマトリクス型
液晶表示装置が主流になっている。そして、このような
アクティブマトリクス型液晶表示装置は、携帯端末、ノ
ート型パソコン、デスクトップ型モニタ、液晶テレビジ
ョン等の幅広い製品の表示装置として多く活用されてお
り、今後、その表示性能の格段の進歩に伴い、ますます
広い製品分野への適用が期待されている。
子に薄膜トランジスタを用いたアクティブマトリクス型
液晶表示装置が主流になっている。そして、このような
アクティブマトリクス型液晶表示装置は、携帯端末、ノ
ート型パソコン、デスクトップ型モニタ、液晶テレビジ
ョン等の幅広い製品の表示装置として多く活用されてお
り、今後、その表示性能の格段の進歩に伴い、ますます
広い製品分野への適用が期待されている。
【０００３】最近、ＩＴ革命が取りざたされ、それによ
って画像情報の通信伝送速度も飛躍的に増大している。
そして、画像情報を表示するアクティブマトリクス型液
晶表示装置においては、写真並みの超高精細画像や超高
精細動画を表示するため、単位時間当たりの膨大な情報
量を処理できる機能が要求されている。
って画像情報の通信伝送速度も飛躍的に増大している。
そして、画像情報を表示するアクティブマトリクス型液
晶表示装置においては、写真並みの超高精細画像や超高
精細動画を表示するため、単位時間当たりの膨大な情報
量を処理できる機能が要求されている。
【０００４】このような要求に対して、アクティブマト
リクス型液晶表示装置においては、画像表示を行なう際
に、低精細であっても十分良好な画質として認識できる
動画に対しては、単位時間当たりの画像信号量を増やす
代わりに、単位面積当たりの画像信号量を減らすように
し、一方、高精細にしなければ十分良好な画質として認
識することができない静止画に対しては、単位面積当た
りの画像信号量を増やす代わりに、単位時間当たりの画
像信号数を減らすようにし、人間の視覚特性を利用して
単位時間及び単位面積当たりの画像信号量を必要最小限
に抑えることにより、大容量の画像情報を表示させるこ
とを可能にした技術手段が本件出願人によって提案され
ている。
リクス型液晶表示装置においては、画像表示を行なう際
に、低精細であっても十分良好な画質として認識できる
動画に対しては、単位時間当たりの画像信号量を増やす
代わりに、単位面積当たりの画像信号量を減らすように
し、一方、高精細にしなければ十分良好な画質として認
識することができない静止画に対しては、単位面積当た
りの画像信号量を増やす代わりに、単位時間当たりの画
像信号数を減らすようにし、人間の視覚特性を利用して
単位時間及び単位面積当たりの画像信号量を必要最小限
に抑えることにより、大容量の画像情報を表示させるこ
とを可能にした技術手段が本件出願人によって提案され
ている。
【０００５】この提案によるアクティブマトリクス型液
晶表示装置は、像域分離表示と呼ばれる表示方式を採用
しているものであって、マトリクス状に配置された多数
の画素の中の複数画素を１単位ブロックとし、１走査期
間内に同時に選択した１単位ブロックの複数画素に同一
画像内容を表示させる動画表示領域と、複数の走査期間
にわたって選択した１単位ブロックの複数画素に各々異
なる画像内容を表示させる静止画領域とを任意に切り換
えて表示させるようにしたもので、高精細静止画画像と
低精細動画画像とを表示面内の任意の領域に表示するこ
とができる。この場合、１単位ブロックは、例えば２×
２の４画素からなるもので、低精細であっても十分良好
な画質として認識できる動画に対しては、１走査期間内
に同時に選択した１単位ブロック内の４画素に同一画像
内容を表示させ、解像度が１／４に低下しても動画であ
るために画質の低下を認識することができず、その上、
１画面の走査期間が本来の走査期間の１／４に高速化さ
れるために表示画像の不鮮明化を避けることができる。
一方、低速走査を行なっても表示画像の不鮮明化を生じ
ない静止画に対しては、動画の表示よりも４倍長い走査
期間を利用し、１単位ブロックの４画素を個別走査する
ようにすれば、動画の４倍の高精細表示画像を得ること
ができるものである。
晶表示装置は、像域分離表示と呼ばれる表示方式を採用
しているものであって、マトリクス状に配置された多数
の画素の中の複数画素を１単位ブロックとし、１走査期
間内に同時に選択した１単位ブロックの複数画素に同一
画像内容を表示させる動画表示領域と、複数の走査期間
にわたって選択した１単位ブロックの複数画素に各々異
なる画像内容を表示させる静止画領域とを任意に切り換
えて表示させるようにしたもので、高精細静止画画像と
低精細動画画像とを表示面内の任意の領域に表示するこ
とができる。この場合、１単位ブロックは、例えば２×
２の４画素からなるもので、低精細であっても十分良好
な画質として認識できる動画に対しては、１走査期間内
に同時に選択した１単位ブロック内の４画素に同一画像
内容を表示させ、解像度が１／４に低下しても動画であ
るために画質の低下を認識することができず、その上、
１画面の走査期間が本来の走査期間の１／４に高速化さ
れるために表示画像の不鮮明化を避けることができる。
一方、低速走査を行なっても表示画像の不鮮明化を生じ
ない静止画に対しては、動画の表示よりも４倍長い走査
期間を利用し、１単位ブロックの４画素を個別走査する
ようにすれば、動画の４倍の高精細表示画像を得ること
ができるものである。
【０００６】ここで、図７は、前記提案によるアクティ
ブマトリクス型液晶表示装置の要部構成を示すブロック
図である。
ブマトリクス型液晶表示装置の要部構成を示すブロック
図である。
【０００７】図７に示されるように、このアクティブマ
トリクス型液晶表示装置は、表示コントローラ７０と、
画像変換回路７１と、表示パネル７２とを備え、表示パ
ネル７２の周辺に信号ドライバ７３と、ゲートドライバ
７４と、画素選択ドライバ７５が配置されている。
トリクス型液晶表示装置は、表示コントローラ７０と、
画像変換回路７１と、表示パネル７２とを備え、表示パ
ネル７２の周辺に信号ドライバ７３と、ゲートドライバ
７４と、画素選択ドライバ７５が配置されている。
【０００８】表示コントローラ７０は、供給される画像
データを表示データに変換して出力するものであり、画
像変換回路７１は、供給される表示データに基づいて信
号ドライバ７３に画像信号を、ゲートドライバ７４に走
査信号を、画素選択ドライバ７５に単位ブロックを選択
する選択信号をそれぞれ供給する。
データを表示データに変換して出力するものであり、画
像変換回路７１は、供給される表示データに基づいて信
号ドライバ７３に画像信号を、ゲートドライバ７４に走
査信号を、画素選択ドライバ７５に単位ブロックを選択
する選択信号をそれぞれ供給する。
【０００９】表示パネル７２は、マトリクス状に配置さ
れた多数の画素に対して複数画素を１単位ブロックと
し、１単位ブロック内の複数画素を１走査期間に同時に
選択して同一画像内容を表示させる動画領域７２Ｄと、
１単位ブロック内の複数画素を複数回の走査によって順
次選択してそれぞれ異なる画像内容を表示させる静止画
領域７２Ｓとを任意に切り換えることができるもので、
解像度の低い画像データについては、１単位ブロック内
の複数画素に１走査期間に同時に同じ画像を表示させて
動画特有の滑らかな表示を実現させ、一方、解像度の高
い画像データについては、１単位ブロック内の複数画素
に複数走査期間にそれぞれ異なる画像を順次表示させて
静止画特有の高精細な表示を実現させる。
れた多数の画素に対して複数画素を１単位ブロックと
し、１単位ブロック内の複数画素を１走査期間に同時に
選択して同一画像内容を表示させる動画領域７２Ｄと、
１単位ブロック内の複数画素を複数回の走査によって順
次選択してそれぞれ異なる画像内容を表示させる静止画
領域７２Ｓとを任意に切り換えることができるもので、
解像度の低い画像データについては、１単位ブロック内
の複数画素に１走査期間に同時に同じ画像を表示させて
動画特有の滑らかな表示を実現させ、一方、解像度の高
い画像データについては、１単位ブロック内の複数画素
に複数走査期間にそれぞれ異なる画像を順次表示させて
静止画特有の高精細な表示を実現させる。
【００１０】次に、図８（ａ）乃至（ｄ）は、図７に図
示のアクティブマトリクス型液晶表示装置においてフレ
ーム毎の各画素への画像データの書き込み状態を説明す
る説明図であって、（ａ）は第１フレームにおける画像
データの書き込み状態、（ｂ）は第２フレームにおける
画像データの書き込み状態、（ｃ）は第３フレームにお
ける画像データの書き込み状態、（ｄ）は第４フレーム
における画像データの書き込み状態を示す。なお、図８
に図示の例においては、２×２画素からなる４画素を１
単位ブロックになるように選択している。
示のアクティブマトリクス型液晶表示装置においてフレ
ーム毎の各画素への画像データの書き込み状態を説明す
る説明図であって、（ａ）は第１フレームにおける画像
データの書き込み状態、（ｂ）は第２フレームにおける
画像データの書き込み状態、（ｃ）は第３フレームにお
ける画像データの書き込み状態、（ｄ）は第４フレーム
における画像データの書き込み状態を示す。なお、図８
に図示の例においては、２×２画素からなる４画素を１
単位ブロックになるように選択している。
【００１１】図８（ａ）に示されるように、第１フレー
ムにおける高精細静止画領域には、１単位ブロックの１
つの画素７６1 に画像データａ(1) 1,1を書き込み、同じ
ように他の高精細静止画領域にも、１単位ブロックの１
つの画素７６1 に画像データを書き込む。これに対し
て、第１フレームにおける低精細動画領域には、１単位
ブロックの４つの画素７７1 に同一の画像データａ(1)
3,0を書き込み、同じように他の低精細動画領域にも、
１単位ブロックの４つの画素７７1 に同一の画像データ
を書き込む。
ムにおける高精細静止画領域には、１単位ブロックの１
つの画素７６1 に画像データａ(1) 1,1を書き込み、同じ
ように他の高精細静止画領域にも、１単位ブロックの１
つの画素７６1 に画像データを書き込む。これに対し
て、第１フレームにおける低精細動画領域には、１単位
ブロックの４つの画素７７1 に同一の画像データａ(1)
3,0を書き込み、同じように他の低精細動画領域にも、
１単位ブロックの４つの画素７７1 に同一の画像データ
を書き込む。
【００１２】次に、図８（ｂ）に示されるように、第２
フレームになると高精細静止画領域には、第１フレーム
において書き込んだ１つの画素７６1 の画像データａ
(1) 1,1をそのまま保持し、この１単位ブロックの他の１
つの画素７６2 に新たに画像データａ(2) 1,2を書き込
み、同じように他の高精細静止画領域にも、１単位ブロ
ックの他の１つの画素７６2 に新たな画像データを書き
込む。これに対して、第２フレームにおける低精細動画
領域には、１単位ブロックの４つの画素７７2 に新たに
同一の画像データａ(2) 3,0を書き込み、同じように他の
低精細動画領域にも、１単位ブロックの４つの画素７７
2 に同一の画像データを書き込む。
フレームになると高精細静止画領域には、第１フレーム
において書き込んだ１つの画素７６1 の画像データａ
(1) 1,1をそのまま保持し、この１単位ブロックの他の１
つの画素７６2 に新たに画像データａ(2) 1,2を書き込
み、同じように他の高精細静止画領域にも、１単位ブロ
ックの他の１つの画素７６2 に新たな画像データを書き
込む。これに対して、第２フレームにおける低精細動画
領域には、１単位ブロックの４つの画素７７2 に新たに
同一の画像データａ(2) 3,0を書き込み、同じように他の
低精細動画領域にも、１単位ブロックの４つの画素７７
2 に同一の画像データを書き込む。
【００１３】次いで、図８（ｃ）に示されるように、第
３フレームになると高精細静止画領域には、第１及び第
２フレームにおいて書き込んだ各１つの画素７６1 、７
６2の画像データａ(1) 1,1、ａ(2) 1,2をそのまま保持
し、この１単位ブロックの他の１つの画素７６3 に新た
に画像データａ(3) 1,3を書き込み、同じように他の高精
細静止画領域にも、１単位ブロックの他の１つの画素７
６3 に新たな画像データを書き込む。これに対して、第
３フレームにおける低精細動画領域には、１単位ブロッ
クの４つの画素７７3 に新たに同一の画像データａ(3)
3,0を書き込み、同じように他の低精細動画領域にも、
１単位ブロックの４つの画素７７3 に同一の画像データ
を書き込む。
３フレームになると高精細静止画領域には、第１及び第
２フレームにおいて書き込んだ各１つの画素７６1 、７
６2の画像データａ(1) 1,1、ａ(2) 1,2をそのまま保持
し、この１単位ブロックの他の１つの画素７６3 に新た
に画像データａ(3) 1,3を書き込み、同じように他の高精
細静止画領域にも、１単位ブロックの他の１つの画素７
６3 に新たな画像データを書き込む。これに対して、第
３フレームにおける低精細動画領域には、１単位ブロッ
クの４つの画素７７3 に新たに同一の画像データａ(3)
3,0を書き込み、同じように他の低精細動画領域にも、
１単位ブロックの４つの画素７７3 に同一の画像データ
を書き込む。
【００１４】続いて、図８（ｄ）に示されるように、第
４フレームになると高精細静止画領域には、第１乃至第
３フレームにおいて書き込んだ各１つの画素７６1 、７
６2、７６3 の画像データａ(1) 1,1、ａ(2) 1,2、ａ(3)
1,3をそのまま保持し、この１単位ブロックの残りの１
つの画素７６4 に新たに画像データａ(4) 1,4を書き込
み、同じように他の高精細静止画領域にも、１単位ブロ
ックの残りの１つの画素７６4 に新たな画像データを書
き込む。これに対して、第４フレームにおける低精細動
画領域には、１単位ブロックの４つの画素７７4 に新た
に同一の画像データａ(4) 3,0を書き込み、同じように他
の低精細動画領域にも、１単位ブロックの４つ画素７７
4 に同一の画像データを書き込む。
４フレームになると高精細静止画領域には、第１乃至第
３フレームにおいて書き込んだ各１つの画素７６1 、７
６2、７６3 の画像データａ(1) 1,1、ａ(2) 1,2、ａ(3)
1,3をそのまま保持し、この１単位ブロックの残りの１
つの画素７６4 に新たに画像データａ(4) 1,4を書き込
み、同じように他の高精細静止画領域にも、１単位ブロ
ックの残りの１つの画素７６4 に新たな画像データを書
き込む。これに対して、第４フレームにおける低精細動
画領域には、１単位ブロックの４つの画素７７4 に新た
に同一の画像データａ(4) 3,0を書き込み、同じように他
の低精細動画領域にも、１単位ブロックの４つ画素７７
4 に同一の画像データを書き込む。
【００１５】この後、再び第１フレームに戻り、前記各
画像データの書き込みを繰り返し実行することにより、
表示パネル５２内に高精細静止画表示領域７２Ｓと低精
細動画表示領域７２Ｄが表示されるもので、高精細静止
画表示領域７２Ｓには４フレーム期間内に高精細画像が
表示され、低精細動画表示領域７２Ｄには１フレーム毎
の高速度画像が表示される。
画像データの書き込みを繰り返し実行することにより、
表示パネル５２内に高精細静止画表示領域７２Ｓと低精
細動画表示領域７２Ｄが表示されるもので、高精細静止
画表示領域７２Ｓには４フレーム期間内に高精細画像が
表示され、低精細動画表示領域７２Ｄには１フレーム毎
の高速度画像が表示される。
【００１６】続いて、図９は、前記提案によるアクティ
ブマトリクス型液晶表示装置における１単位ブロックの
４つの画素の接続状態を示す回路図であり、１つの画素
が赤、緑、青の３つのピクセルからなっている例を示す
ものである。
ブマトリクス型液晶表示装置における１単位ブロックの
４つの画素の接続状態を示す回路図であり、１つの画素
が赤、緑、青の３つのピクセルからなっている例を示す
ものである。
【００１７】図９において、８１、８２、８３、８４は
画素、８５はｊ番目の走査線、８６、８７、８８、８９
はｉ番目のブロック選択線、９０Ｒ、９０Ｇ、９０Ｂは
ｉ番目の信号線である。この場合、画素８１は、赤、
緑、青の３つのピクセル８１Ｒ、８１Ｇ、８１Ｂからな
り、画素８２は、赤、緑、青の３つのピクセル８２Ｒ、
８２Ｇ、８２Ｂからなり、画素８３は、赤、緑、青の３
つのピクセル８３Ｒ、８３Ｇ、８３Ｂからなり、画素８
４は、赤、緑、青の３つのピクセル８４Ｒ、８４Ｇ、８
４Ｂからなっている。また、各ピクセル８１Ｒ乃至８４
Ｒ、８１Ｇ乃至８４Ｇ、８１Ｂ乃至８４Ｂは、それぞれ
２個の薄膜トランジスタ９１、９２と１個の保持容量９
３を備えている。
画素、８５はｊ番目の走査線、８６、８７、８８、８９
はｉ番目のブロック選択線、９０Ｒ、９０Ｇ、９０Ｂは
ｉ番目の信号線である。この場合、画素８１は、赤、
緑、青の３つのピクセル８１Ｒ、８１Ｇ、８１Ｂからな
り、画素８２は、赤、緑、青の３つのピクセル８２Ｒ、
８２Ｇ、８２Ｂからなり、画素８３は、赤、緑、青の３
つのピクセル８３Ｒ、８３Ｇ、８３Ｂからなり、画素８
４は、赤、緑、青の３つのピクセル８４Ｒ、８４Ｇ、８
４Ｂからなっている。また、各ピクセル８１Ｒ乃至８４
Ｒ、８１Ｇ乃至８４Ｇ、８１Ｂ乃至８４Ｂは、それぞれ
２個の薄膜トランジスタ９１、９２と１個の保持容量９
３を備えている。
【００１８】そして、各薄膜トランジスタ９１は、ゲー
トが走査線８５に接続され、ドレインが薄膜トランジス
タ９２のゲートに接続され、ソースが対応するブロック
選択線８６、８７、８８、８９に接続される。各薄膜ト
ランジスタ９２は、ドレインが対応する信号線９０Ｒ、
９０Ｇ、９０Ｂに接続され、ソースが保持容量９３の一
端に接続される。保持容量９３は、他端が図示されない
共通線に接続される。
トが走査線８５に接続され、ドレインが薄膜トランジス
タ９２のゲートに接続され、ソースが対応するブロック
選択線８６、８７、８８、８９に接続される。各薄膜ト
ランジスタ９２は、ドレインが対応する信号線９０Ｒ、
９０Ｇ、９０Ｂに接続され、ソースが保持容量９３の一
端に接続される。保持容量９３は、他端が図示されない
共通線に接続される。
【００１９】また、図１０は、図９に図示された回路図
において、各部に供給される電圧または信号の時間的変
化状態を示す波形図である。
において、各部に供給される電圧または信号の時間的変
化状態を示す波形図である。
【００２０】図１０において、第１段目の波形はｊ番目
の走査線８５に供給されるゲート電圧９４、第２段目の
波形は（ｊ＋１）番目の走査線（図９に図示なし）に供
給されるゲート電圧、第３段目の波形はｉ番目の信号線
９０Ｒ、９０Ｇ、９０Ｂに供給される画像信号９５、第
４段目の波形はブロック選択線８６に供給される選択電
圧９６、第５段目の波形はブロック選択線８７に供給さ
れる選択電圧９７、第６段目の波形はブロック選択線８
８に供給される選択電圧９８、第７段目の波形はブロッ
ク選択線８９に供給される選択電圧９９、第８段目の波
形は全ブロック選択線８６乃至８９に供給される選択電
圧１００である。
の走査線８５に供給されるゲート電圧９４、第２段目の
波形は（ｊ＋１）番目の走査線（図９に図示なし）に供
給されるゲート電圧、第３段目の波形はｉ番目の信号線
９０Ｒ、９０Ｇ、９０Ｂに供給される画像信号９５、第
４段目の波形はブロック選択線８６に供給される選択電
圧９６、第５段目の波形はブロック選択線８７に供給さ
れる選択電圧９７、第６段目の波形はブロック選択線８
８に供給される選択電圧９８、第７段目の波形はブロッ
ク選択線８９に供給される選択電圧９９、第８段目の波
形は全ブロック選択線８６乃至８９に供給される選択電
圧１００である。
【００２１】前記構成を有するアクティブマトリクス型
液晶表示装置の動作を、図９及び図１０を参照して説明
する。
液晶表示装置の動作を、図９及び図１０を参照して説明
する。
【００２２】いま、ｊ番目の走査線８５にゲート電圧９
４がそのフレーム周期９４Ｆ毎に供給されると、ゲート
電圧９４がそれぞれのピクセル８１Ｒ乃至８４Ｒ、８１
Ｇ乃至８４Ｇ、８１Ｂ乃至８４Ｂの薄膜トランジスタ９
１のゲートに供給され、これらの薄膜トランジスタ９１
がオン状態になる。
４がそのフレーム周期９４Ｆ毎に供給されると、ゲート
電圧９４がそれぞれのピクセル８１Ｒ乃至８４Ｒ、８１
Ｇ乃至８４Ｇ、８１Ｂ乃至８４Ｂの薄膜トランジスタ９
１のゲートに供給され、これらの薄膜トランジスタ９１
がオン状態になる。
【００２３】このとき、表示パネル７２の高精細静止画
表示領域７２Ｓにおいては、ゲート電圧９４に同期し
て、最初のフレーム周期９４Ｆにブロック選択線８６に
選択電圧９６が、次のフレーム周期９４Ｆにブロック選
択線８７に選択電圧９７が、その次のフレーム周期９４
Ｆにブロック選択線８８に選択電圧９８が、その次のフ
レーム周期９４Ｆにブロック選択線８９に選択電圧９９
がそれぞれ供給され、さらに、ゲート電圧９４に同期し
て赤色、緑色、青色に対応した画像信号９５が供給され
る。これにより、それぞれの画素８１、８２、８３、８
４は、この４フレーム周期９４Ｆ内のいずれかのフレー
ム周期９４Ｆに選択され、画像信号９５に対応した電界
が対応する保持容量９３間の液晶層に印加され、その部
分の液晶層の配向状態を変化させる。また、選択されな
い画素８１、８２、８３、８４は、この４フレーム周期
９４Ｆの間、対応する保持容量９３間の電界が保持され
る。
表示領域７２Ｓにおいては、ゲート電圧９４に同期し
て、最初のフレーム周期９４Ｆにブロック選択線８６に
選択電圧９６が、次のフレーム周期９４Ｆにブロック選
択線８７に選択電圧９７が、その次のフレーム周期９４
Ｆにブロック選択線８８に選択電圧９８が、その次のフ
レーム周期９４Ｆにブロック選択線８９に選択電圧９９
がそれぞれ供給され、さらに、ゲート電圧９４に同期し
て赤色、緑色、青色に対応した画像信号９５が供給され
る。これにより、それぞれの画素８１、８２、８３、８
４は、この４フレーム周期９４Ｆ内のいずれかのフレー
ム周期９４Ｆに選択され、画像信号９５に対応した電界
が対応する保持容量９３間の液晶層に印加され、その部
分の液晶層の配向状態を変化させる。また、選択されな
い画素８１、８２、８３、８４は、この４フレーム周期
９４Ｆの間、対応する保持容量９３間の電界が保持され
る。
【００２４】一方、表示パネル７２の低精細動画表示領
域７２Ｄにおいては、ゲート電圧９４に同期して、この
４フレーム周期９４Ｆのそれぞれに、全部のブロック選
択線８６乃至８９に選択電圧１００が供給され、さら
に、ゲート電圧９４に同期して赤色、緑色、青色に対応
した画像信号９５が供給される。これにより、それぞれ
の画素８１、８２、８３、８４は、この４フレーム周期
９４Ｆ内の各フレーム周期９４Ｆにそれぞれ選択され、
画像信号９５に対応した電界が対応する保持容量９３間
の液晶層に印加され、その部分の液晶層の配向状態を変
化させる。
域７２Ｄにおいては、ゲート電圧９４に同期して、この
４フレーム周期９４Ｆのそれぞれに、全部のブロック選
択線８６乃至８９に選択電圧１００が供給され、さら
に、ゲート電圧９４に同期して赤色、緑色、青色に対応
した画像信号９５が供給される。これにより、それぞれ
の画素８１、８２、８３、８４は、この４フレーム周期
９４Ｆ内の各フレーム周期９４Ｆにそれぞれ選択され、
画像信号９５に対応した電界が対応する保持容量９３間
の液晶層に印加され、その部分の液晶層の配向状態を変
化させる。
【００２５】このように、高精細静止画表示領域７２Ｓ
は、４フレーム周期９４Ｆのそれぞれのフレーム周期９
４Ｆ内に、各画素８１、８２、８３、８４にそれぞれ異
なる画像信号が供給されることにより、高精細静止画の
表示が行われ、一方、低精細動画表示領域７２Ｄは、４
フレーム周期９４Ｆのそれぞれに、各画素８１、８２、
８３、８４に同じ画像信号が供給されることにより、低
精細動画の表示が行われるものである。
は、４フレーム周期９４Ｆのそれぞれのフレーム周期９
４Ｆ内に、各画素８１、８２、８３、８４にそれぞれ異
なる画像信号が供給されることにより、高精細静止画の
表示が行われ、一方、低精細動画表示領域７２Ｄは、４
フレーム周期９４Ｆのそれぞれに、各画素８１、８２、
８３、８４に同じ画像信号が供給されることにより、低
精細動画の表示が行われるものである。
【００２６】
【発明が解決しようとする課題】前記提案によるアクテ
ィブマトリクス型液晶表示装置は、像域分離表示による
高精細静止画表示領域７２Ｓと低精細動画表示領域７２
Ｄの選択を行うために、各画素８１、８２、８３、８４
を構成する３つのピクセル８１Ｒ乃至８４Ｒ、８１Ｇ乃
至８４Ｇ、８１Ｂ乃至８４Ｂのそれぞれに、ＡＮＤ論理
動作を行う２個の薄膜トランジスタ９１、９２と、走査
線８５、ブロック選択線８６、８７、８８、８９、信号
線９０Ｒ、９０Ｇ、９０Ｂ、図示されていない共通線等
が必要になり、しかも、走査線８５、信号線９０Ｒ、９
０Ｇ、９０Ｂ、共通線を２個の薄膜トランジスタ９１、
９２ととともに同一透明基板上に配置する必要がある。
ィブマトリクス型液晶表示装置は、像域分離表示による
高精細静止画表示領域７２Ｓと低精細動画表示領域７２
Ｄの選択を行うために、各画素８１、８２、８３、８４
を構成する３つのピクセル８１Ｒ乃至８４Ｒ、８１Ｇ乃
至８４Ｇ、８１Ｂ乃至８４Ｂのそれぞれに、ＡＮＤ論理
動作を行う２個の薄膜トランジスタ９１、９２と、走査
線８５、ブロック選択線８６、８７、８８、８９、信号
線９０Ｒ、９０Ｇ、９０Ｂ、図示されていない共通線等
が必要になり、しかも、走査線８５、信号線９０Ｒ、９
０Ｇ、９０Ｂ、共通線を２個の薄膜トランジスタ９１、
９２ととともに同一透明基板上に配置する必要がある。
【００２７】このように、前記提案によるアクティブマ
トリクス型液晶表示装置は、同一透明基板上に２個の薄
膜トランジスタ９１、９２、走査線８５、信号線９０
Ｒ、９０Ｇ、９０Ｂ、共通線を配置する必要があること
から、各画素８１、８２、８３、８４を形成する構成要
素がやや多くなり、構成要素が多くなった結果、光透過
率、すなわち開口率を大幅に増大させることが若干難し
くなっている。
トリクス型液晶表示装置は、同一透明基板上に２個の薄
膜トランジスタ９１、９２、走査線８５、信号線９０
Ｒ、９０Ｇ、９０Ｂ、共通線を配置する必要があること
から、各画素８１、８２、８３、８４を形成する構成要
素がやや多くなり、構成要素が多くなった結果、光透過
率、すなわち開口率を大幅に増大させることが若干難し
くなっている。
【００２８】本発明は、このような技術的背景に鑑みて
なされたもので、その目的は、像域分離表示に行う際
に、各画素の構成要素を低減させ、開口率を大幅に増大
させることを可能にしたアクティブマトリクス型液晶表
示装置を提供することにある。
なされたもので、その目的は、像域分離表示に行う際
に、各画素の構成要素を低減させ、開口率を大幅に増大
させることを可能にしたアクティブマトリクス型液晶表
示装置を提供することにある。
【００２９】
【課題を解決するための手段】前記目的を達成するため
に、本発明によるアクティブマトリクス型液晶表示装置
は、第１及び第２の透明基板と、第１及び第２の透明基
板間に挟持された液晶層とを備え、第１の透明基板は、
平行配置された複数本の走査線と、複数本の走査線に交
差するようにそれぞれ平行配置された複数本の選択線及
び複数本の信号線と、複数本の走査線と複数本の選択線
との交点領域にそれぞれ配置された薄膜トランジスタ及
び画素電極とを有し、第２の透明基板は、各画素電極と
の対向位置に液晶層を介して配置された対向電極と、平
行配置された複数本の共通線とを有し、各薄膜トランジ
スタは、フローティングゲートを有するとともに、第１
制御電極が走査線に、第２制御電極が選択線に、第１主
電極が信号線に、第２主電極が画素電極にそれぞれ接続
され、対向電極は、対応する共通線に接続され、画素電
極と対向電極との間に電界を印加し、その電界により液
晶層の配向状態を制御して画像表示を行う第１の手段を
具備する。
に、本発明によるアクティブマトリクス型液晶表示装置
は、第１及び第２の透明基板と、第１及び第２の透明基
板間に挟持された液晶層とを備え、第１の透明基板は、
平行配置された複数本の走査線と、複数本の走査線に交
差するようにそれぞれ平行配置された複数本の選択線及
び複数本の信号線と、複数本の走査線と複数本の選択線
との交点領域にそれぞれ配置された薄膜トランジスタ及
び画素電極とを有し、第２の透明基板は、各画素電極と
の対向位置に液晶層を介して配置された対向電極と、平
行配置された複数本の共通線とを有し、各薄膜トランジ
スタは、フローティングゲートを有するとともに、第１
制御電極が走査線に、第２制御電極が選択線に、第１主
電極が信号線に、第２主電極が画素電極にそれぞれ接続
され、対向電極は、対応する共通線に接続され、画素電
極と対向電極との間に電界を印加し、その電界により液
晶層の配向状態を制御して画像表示を行う第１の手段を
具備する。
【００３０】前記第１の手段によれば、スイッチング動
作を行う薄膜トランジスタとして、フローティングゲー
トと第１及び第２制御電極とを有する薄膜トランジスタ
を用い、１画素に対して１個の薄膜トランジスタを用い
るようにしているので、その分、各画素を形成する構成
要素を低減させることができ、しかも、構成要素が低減
したことにより、開口率を大幅に増大させることが可能
になる。
作を行う薄膜トランジスタとして、フローティングゲー
トと第１及び第２制御電極とを有する薄膜トランジスタ
を用い、１画素に対して１個の薄膜トランジスタを用い
るようにしているので、その分、各画素を形成する構成
要素を低減させることができ、しかも、構成要素が低減
したことにより、開口率を大幅に増大させることが可能
になる。
【００３１】また、前記目的を達成するために、本発明
によるアクティブマトリクス型液晶表示装置は、第１及
び第２の透明基板と、第１及び第２の透明基板間に挟持
された液晶層とを備え、第１の透明基板は、平行配置さ
れた複数本の走査線と、複数本の走査線に交差するよう
にそれぞれ平行配置された複数本の選択線及び複数本の
共通線と、複数本の走査線と複数本の選択線との交点領
域にそれぞれ配置された薄膜トランジスタ及び画素電極
とを有し、第２の透明基板は、各画素電極との対向位置
に液晶層を介して配置された対向電極と、平行配置され
た複数本の信号線とを有し、各薄膜トランジスタは、フ
ローティングゲートを有するとともに、第１制御電極が
走査線に、第２制御電極が選択線に、第１主電極が共通
線に、第２主電極が画素電極にそれぞれ接続され、対向
電極は、対応する信号線に接続され、画素電極と対向電
極と間に電界を印加し、その電界により液晶層の配向状
態を制御して画像表示を行う第２の手段を具備する。
によるアクティブマトリクス型液晶表示装置は、第１及
び第２の透明基板と、第１及び第２の透明基板間に挟持
された液晶層とを備え、第１の透明基板は、平行配置さ
れた複数本の走査線と、複数本の走査線に交差するよう
にそれぞれ平行配置された複数本の選択線及び複数本の
共通線と、複数本の走査線と複数本の選択線との交点領
域にそれぞれ配置された薄膜トランジスタ及び画素電極
とを有し、第２の透明基板は、各画素電極との対向位置
に液晶層を介して配置された対向電極と、平行配置され
た複数本の信号線とを有し、各薄膜トランジスタは、フ
ローティングゲートを有するとともに、第１制御電極が
走査線に、第２制御電極が選択線に、第１主電極が共通
線に、第２主電極が画素電極にそれぞれ接続され、対向
電極は、対応する信号線に接続され、画素電極と対向電
極と間に電界を印加し、その電界により液晶層の配向状
態を制御して画像表示を行う第２の手段を具備する。
【００３２】前記第２の手段によれば、前記第１の手段
と同様に、スイッチング動作を行う薄膜トランジスタと
して、フローティングゲートと第１及び第２制御電極と
を有する薄膜トランジスタを用い、１画素に対して１個
の薄膜トランジスタを用いるようにしているので、その
分、各画素を形成する構成要素を低減させることがで
き、しかも、構成要素が低減したことにより、開口率を
大幅に増大させることが可能になる。
と同様に、スイッチング動作を行う薄膜トランジスタと
して、フローティングゲートと第１及び第２制御電極と
を有する薄膜トランジスタを用い、１画素に対して１個
の薄膜トランジスタを用いるようにしているので、その
分、各画素を形成する構成要素を低減させることがで
き、しかも、構成要素が低減したことにより、開口率を
大幅に増大させることが可能になる。
【００３３】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。
を参照して説明する。
【００３４】図１は、本発明によるアクティブマトリク
ス型液晶表示装置の第１の実施の形態を示すもので、そ
の要部構成を示す回路図であり、４画素からなる１単位
ブロックの接続状態を示すもので、１画素が赤、緑、青
の３つのピクセルからなっているものである。
ス型液晶表示装置の第１の実施の形態を示すもので、そ
の要部構成を示す回路図であり、４画素からなる１単位
ブロックの接続状態を示すもので、１画素が赤、緑、青
の３つのピクセルからなっているものである。
【００３５】図１において、１、２、３、４は画素、５
はｊ番目の走査線、６、７、８、９はｉ番目のブロック
選択線、１０Ｒ、１０Ｇ、１０Ｂはｉ番目の信号線、１
１は共通線である。この場合、画素１は、赤、緑、青の
３つのピクセル１Ｒ、１Ｇ、１Ｂからなり、画素２は、
赤、緑、青２Ｂの３つのピクセル２Ｒ、２Ｇ、２Ｂから
なり、画素３は、赤、緑、青の３つのピクセル３Ｒ、３
Ｇ、３Ｂからなり、画素４は、赤、緑、青の３つのピク
セル４Ｒ、４Ｇ、４Ｂからなっている。また、各ピクセ
ル１Ｒ乃至４Ｒ、１Ｇ乃至４Ｇ、１Ｂ乃至４Ｂは、それ
ぞれ、フローティングゲートと第１及び第２制御電極
（ゲート）を備えた１個の薄膜トランジスタ１２と１個
の保持容量１３を備えている。
はｊ番目の走査線、６、７、８、９はｉ番目のブロック
選択線、１０Ｒ、１０Ｇ、１０Ｂはｉ番目の信号線、１
１は共通線である。この場合、画素１は、赤、緑、青の
３つのピクセル１Ｒ、１Ｇ、１Ｂからなり、画素２は、
赤、緑、青２Ｂの３つのピクセル２Ｒ、２Ｇ、２Ｂから
なり、画素３は、赤、緑、青の３つのピクセル３Ｒ、３
Ｇ、３Ｂからなり、画素４は、赤、緑、青の３つのピク
セル４Ｒ、４Ｇ、４Ｂからなっている。また、各ピクセ
ル１Ｒ乃至４Ｒ、１Ｇ乃至４Ｇ、１Ｂ乃至４Ｂは、それ
ぞれ、フローティングゲートと第１及び第２制御電極
（ゲート）を備えた１個の薄膜トランジスタ１２と１個
の保持容量１３を備えている。
【００３６】そして、画素１において、３つのピクセル
１Ｒ、１Ｇ、１Ｂの各薄膜トランジスタ１２は、第１制
御電極が走査線５に接続され、第２制御電極がブロック
選択線６に接続され、ソースが対応する保持容量１３を
構成する画素電極に接続され、ピクセル１Ｒの薄膜トラ
ンジスタ１２のドレインが信号線１０Ｒに、ピクセル１
Ｇの薄膜トランジスタ１２のドレインが信号線１０Ｇ
に、ピクセル１Ｂの薄膜トランジスタ１２のドレインが
信号線１０Ｂにそれぞれ接続される。画素２において、
３つのピクセル２Ｒ、２Ｇ、２Ｂの各薄膜トランジスタ
１２は、第１制御電極が走査線５に接続され、第２制御
電極がブロック選択線７に接続され、ソースが対応する
保持容量１３を構成する画素電極に接続され、ピクセル
２Ｒの薄膜トランジスタ１２のドレインが信号線１０Ｒ
に、ピクセル２Ｇの薄膜トランジスタ１２のドレインが
信号線１０Ｇに、ピクセル２Ｂの薄膜トランジスタ１２
のドレインが信号線１０Ｂにそれぞれ接続される。画素
３において、３つのピクセル３Ｒ、３Ｇ、３Ｂの各薄膜
トランジスタ１２は、第１制御電極が走査線５に接続さ
れ、第２制御電極がブロック選択線８に接続され、ソー
スが対応する保持容量１３を構成する画素電極に接続さ
れ、ピクセル３Ｒの薄膜トランジスタ１２のドレインが
信号線１０Ｒに、ピクセル３Ｇの薄膜トランジスタ１２
のドレインが信号線１０Ｇに、ピクセル３Ｂの薄膜トラ
ンジスタ１２のドレインが信号線１０Ｂにそれぞれ接続
される。画素４において、３つのピクセル４Ｒ、４Ｇ、
４Ｂの各薄膜トランジスタ１２は、第１制御電極が走査
線５に接続され、第２制御電極がブロック選択線９に接
続され、ソースが対応する保持容量１３を構成する画素
電極に接続され、ピクセル４Ｒの薄膜トランジスタ１２
のドレインが信号線１０Ｒに、ピクセル４Ｇの薄膜トラ
ンジスタ１２のドレインが信号線１０Ｇに、ピクセル４
Ｂの薄膜トランジスタ１２のドレインが信号線１０Ｂに
それぞれ接続される。また、各保持容量１３は、対向電
極がそれぞれ共通線１１に接続される。
１Ｒ、１Ｇ、１Ｂの各薄膜トランジスタ１２は、第１制
御電極が走査線５に接続され、第２制御電極がブロック
選択線６に接続され、ソースが対応する保持容量１３を
構成する画素電極に接続され、ピクセル１Ｒの薄膜トラ
ンジスタ１２のドレインが信号線１０Ｒに、ピクセル１
Ｇの薄膜トランジスタ１２のドレインが信号線１０Ｇ
に、ピクセル１Ｂの薄膜トランジスタ１２のドレインが
信号線１０Ｂにそれぞれ接続される。画素２において、
３つのピクセル２Ｒ、２Ｇ、２Ｂの各薄膜トランジスタ
１２は、第１制御電極が走査線５に接続され、第２制御
電極がブロック選択線７に接続され、ソースが対応する
保持容量１３を構成する画素電極に接続され、ピクセル
２Ｒの薄膜トランジスタ１２のドレインが信号線１０Ｒ
に、ピクセル２Ｇの薄膜トランジスタ１２のドレインが
信号線１０Ｇに、ピクセル２Ｂの薄膜トランジスタ１２
のドレインが信号線１０Ｂにそれぞれ接続される。画素
３において、３つのピクセル３Ｒ、３Ｇ、３Ｂの各薄膜
トランジスタ１２は、第１制御電極が走査線５に接続さ
れ、第２制御電極がブロック選択線８に接続され、ソー
スが対応する保持容量１３を構成する画素電極に接続さ
れ、ピクセル３Ｒの薄膜トランジスタ１２のドレインが
信号線１０Ｒに、ピクセル３Ｇの薄膜トランジスタ１２
のドレインが信号線１０Ｇに、ピクセル３Ｂの薄膜トラ
ンジスタ１２のドレインが信号線１０Ｂにそれぞれ接続
される。画素４において、３つのピクセル４Ｒ、４Ｇ、
４Ｂの各薄膜トランジスタ１２は、第１制御電極が走査
線５に接続され、第２制御電極がブロック選択線９に接
続され、ソースが対応する保持容量１３を構成する画素
電極に接続され、ピクセル４Ｒの薄膜トランジスタ１２
のドレインが信号線１０Ｒに、ピクセル４Ｇの薄膜トラ
ンジスタ１２のドレインが信号線１０Ｇに、ピクセル４
Ｂの薄膜トランジスタ１２のドレインが信号線１０Ｂに
それぞれ接続される。また、各保持容量１３は、対向電
極がそれぞれ共通線１１に接続される。
【００３７】前記構成を有するアクティブマトリクス型
液晶表示装置は、次のように動作する。
液晶表示装置は、次のように動作する。
【００３８】走査線５には、各フレーム周期毎にゲート
電圧が供給され、そのゲート電圧がそれぞれのピクセル
１Ｒ乃至４Ｒ、１Ｇ乃至４Ｇ、１Ｂ乃至４Ｂの薄膜トラ
ンジスタ１２の第１制御電極に供給される。
電圧が供給され、そのゲート電圧がそれぞれのピクセル
１Ｒ乃至４Ｒ、１Ｇ乃至４Ｇ、１Ｂ乃至４Ｂの薄膜トラ
ンジスタ１２の第１制御電極に供給される。
【００３９】ここで、アクティブマトリクス型液晶表示
装置において、表示パネル（図示なし）に高精細静止画
を表示させるときには、供給されるゲート電圧に同期し
て、最初のフレーム周期にブロック選択線６に選択電圧
が供給され、次のフレーム周期にブロック選択線７に選
択電圧が供給され、その次のフレーム周期にブロック選
択線８に選択電圧が供給され、その次のフレーム周期に
ブロック選択線９に選択電圧がそれぞれ供給され、さら
に、供給されるゲート電圧に同期して、赤色に対応した
画像信号が信号線１０Ｒに供給され、緑色に対応した画
像信号が信号線１０Ｇに供給され、青色に対応した画像
信号が信号線１０Ｂに供給される。
装置において、表示パネル（図示なし）に高精細静止画
を表示させるときには、供給されるゲート電圧に同期し
て、最初のフレーム周期にブロック選択線６に選択電圧
が供給され、次のフレーム周期にブロック選択線７に選
択電圧が供給され、その次のフレーム周期にブロック選
択線８に選択電圧が供給され、その次のフレーム周期に
ブロック選択線９に選択電圧がそれぞれ供給され、さら
に、供給されるゲート電圧に同期して、赤色に対応した
画像信号が信号線１０Ｒに供給され、緑色に対応した画
像信号が信号線１０Ｇに供給され、青色に対応した画像
信号が信号線１０Ｂに供給される。
【００４０】このような各信号及び各電圧の供給によ
り、画素１においては、最初のフレーム周期に３つのピ
クセル１Ｒ、１Ｇ、１Ｂが対応する薄膜トランジスタ１
２のオンによって選択され、オンした薄膜トランジスタ
１２を通して各色の画像信号が保持容量１３に供給さ
れ、保持容量１３間に画像信号に対応した電界を形成さ
せ、その電界が液晶層に印加されることによって液晶層
の配向状態を変化させる。
り、画素１においては、最初のフレーム周期に３つのピ
クセル１Ｒ、１Ｇ、１Ｂが対応する薄膜トランジスタ１
２のオンによって選択され、オンした薄膜トランジスタ
１２を通して各色の画像信号が保持容量１３に供給さ
れ、保持容量１３間に画像信号に対応した電界を形成さ
せ、その電界が液晶層に印加されることによって液晶層
の配向状態を変化させる。
【００４１】また、画素２においては、次のフレーム周
期に３つのピクセル２Ｒ、２Ｇ、２Ｂが対応する薄膜ト
ランジスタ１２のオンによって選択され、オンした薄膜
トランジスタ１２を通して各色の画像信号が保持容量１
３に供給され、保持容量１３間に画像信号に対応した電
界を形成させ、その電界が液晶層に印加されることによ
って液晶層の配向状態を変化させる。
期に３つのピクセル２Ｒ、２Ｇ、２Ｂが対応する薄膜ト
ランジスタ１２のオンによって選択され、オンした薄膜
トランジスタ１２を通して各色の画像信号が保持容量１
３に供給され、保持容量１３間に画像信号に対応した電
界を形成させ、その電界が液晶層に印加されることによ
って液晶層の配向状態を変化させる。
【００４２】さらに、画素３においては、その次のフレ
ーム周期に３つのピクセル３Ｒ、３Ｇ、３Ｂが対応する
薄膜トランジスタ１２のオンによって選択され、オンし
た薄膜トランジスタ１２を通して各色の画像信号が保持
容量１３に供給され、保持容量１３間に画像信号に対応
した電界を形成させ、その電界が液晶層に印加されるこ
とによって液晶層の配向状態を変化させる。
ーム周期に３つのピクセル３Ｒ、３Ｇ、３Ｂが対応する
薄膜トランジスタ１２のオンによって選択され、オンし
た薄膜トランジスタ１２を通して各色の画像信号が保持
容量１３に供給され、保持容量１３間に画像信号に対応
した電界を形成させ、その電界が液晶層に印加されるこ
とによって液晶層の配向状態を変化させる。
【００４３】また、画素４においては、その次のフレー
ム周期に３つのピクセル４Ｒ、４Ｇ、４Ｂが対応する薄
膜トランジスタ１２のオンによって選択され、オンした
薄膜トランジスタ１２を通して各色の画像信号が保持容
量１３に供給され、保持容量１３間に画像信号に対応し
た電界を形成させ、その電界が液晶層に印加されること
によって液晶層の配向状態を変化させる。
ム周期に３つのピクセル４Ｒ、４Ｇ、４Ｂが対応する薄
膜トランジスタ１２のオンによって選択され、オンした
薄膜トランジスタ１２を通して各色の画像信号が保持容
量１３に供給され、保持容量１３間に画像信号に対応し
た電界を形成させ、その電界が液晶層に印加されること
によって液晶層の配向状態を変化させる。
【００４４】この場合、選択されない画素１、２、３、
４は、これらの連続した４フレーム周期の間、対応する
保持容量１３間に形成される電界が保持され、液晶層の
配向状態の変化を持続させている。
４は、これらの連続した４フレーム周期の間、対応する
保持容量１３間に形成される電界が保持され、液晶層の
配向状態の変化を持続させている。
【００４５】これに対して、表示パネルに低精細動画を
表示させるときには、供給されるゲート電圧に同期し
て、これらの連続した４フレーム周期のそれぞれに、４
つのブロック選択線６乃至９に同時に選択電圧が供給さ
れ、さらに、これらの連続した４フレーム周期の間、赤
色に対応した画像信号が信号線１０Ｒに供給され、緑色
に対応した画像信号が信号線１０Ｇに供給され、青色に
対応した画像信号が信号線１０Ｂに供給される。このよ
うな各信号及び各電圧の供給によって、それぞれの画素
１、２、３、４は、これらの連続した４フレーム周期の
間、３つのピクセル１Ｒ乃至４Ｒ、１Ｇ乃至４Ｇ、１Ｂ
乃至４Ｂが対応する薄膜トランジスタ１２のオンによっ
て選択され、オンした薄膜トランジスタ１２を通して各
色の画像信号が保持容量１３に供給され、保持容量１３
間に画像信号に対応した電界を形成させ、その電界が液
晶層に印加されることによって液晶層の配向状態を変化
させる。
表示させるときには、供給されるゲート電圧に同期し
て、これらの連続した４フレーム周期のそれぞれに、４
つのブロック選択線６乃至９に同時に選択電圧が供給さ
れ、さらに、これらの連続した４フレーム周期の間、赤
色に対応した画像信号が信号線１０Ｒに供給され、緑色
に対応した画像信号が信号線１０Ｇに供給され、青色に
対応した画像信号が信号線１０Ｂに供給される。このよ
うな各信号及び各電圧の供給によって、それぞれの画素
１、２、３、４は、これらの連続した４フレーム周期の
間、３つのピクセル１Ｒ乃至４Ｒ、１Ｇ乃至４Ｇ、１Ｂ
乃至４Ｂが対応する薄膜トランジスタ１２のオンによっ
て選択され、オンした薄膜トランジスタ１２を通して各
色の画像信号が保持容量１３に供給され、保持容量１３
間に画像信号に対応した電界を形成させ、その電界が液
晶層に印加されることによって液晶層の配向状態を変化
させる。
【００４６】この場合、各薄膜トランジスタ１２は、第
１制御電極に供給されるゲート電圧と第２制御電極に供
給される選択電圧の重み付け論理和によりオンするもの
で、このようなフローティングゲート薄膜トランジスタ
１２を採用したことにより、１画素当り１個の薄膜トラ
ンジスタ１２を用いれば済むようになり、各画素を形成
する構成要素を低減させ、その分、開口率を増大させる
ことができる。
１制御電極に供給されるゲート電圧と第２制御電極に供
給される選択電圧の重み付け論理和によりオンするもの
で、このようなフローティングゲート薄膜トランジスタ
１２を採用したことにより、１画素当り１個の薄膜トラ
ンジスタ１２を用いれば済むようになり、各画素を形成
する構成要素を低減させ、その分、開口率を増大させる
ことができる。
【００４７】次に、図２は、本発明によるアクティブマ
トリクス型液晶表示装置の第２の実施の形態を示すもの
で、その要部構成を示す回路図であり、４画素からなる
１単位ブロックの接続状態を示すもので、１画素が赤、
緑、青の３つのピクセルからなっているものである。
トリクス型液晶表示装置の第２の実施の形態を示すもの
で、その要部構成を示す回路図であり、４画素からなる
１単位ブロックの接続状態を示すもので、１画素が赤、
緑、青の３つのピクセルからなっているものである。
【００４８】図２において、図１に図示された構成要素
と同じ構成要素については同じ符号を付けている。
と同じ構成要素については同じ符号を付けている。
【００４９】図２に図示された第２の実施の形態（以
下、これを実施形態２という）と、図１に図示された第
１の実施の形態（以下、これを実施形態１という）との
構成の違いは、実施形態１においては、赤色ピクセル１
Ｒ乃至４Ｒの各薄膜トランジスタ１２のドレインが信号
線１０Ｒに、緑色ピクセル１Ｇ乃至４Ｇの各薄膜トラン
ジスタ１２のドレインが信号線１０Ｇに、青色ピクセル
１Ｂ乃至４Ｂの各薄膜トランジスタ１２のドレインが信
号線１０Ｂにそれぞれ接続され、各保持容量１３の対向
電極が共通線１１に接続されているのに対して、実施形
態２においては、各薄膜トランジスタ１２のドレインが
共通線１１に接続され、赤色ピクセル１Ｒ乃至４Ｒの各
保持容量１３の対向電極が信号線１０Ｒに、緑色ピクセ
ル１Ｇ乃至４Ｇの各保持容量１３の対向電極が信号線１
０Ｇに、青色ピクセル１Ｂ乃至４Ｂの各保持容量１３の
対向電極が信号線１０Ｂに接続されている点だけであっ
て、その他、実施形態１と実施形態２との間に構成上の
違いはない。このため、実施形態２の構成については、
これ以上の説明を省略する。
下、これを実施形態２という）と、図１に図示された第
１の実施の形態（以下、これを実施形態１という）との
構成の違いは、実施形態１においては、赤色ピクセル１
Ｒ乃至４Ｒの各薄膜トランジスタ１２のドレインが信号
線１０Ｒに、緑色ピクセル１Ｇ乃至４Ｇの各薄膜トラン
ジスタ１２のドレインが信号線１０Ｇに、青色ピクセル
１Ｂ乃至４Ｂの各薄膜トランジスタ１２のドレインが信
号線１０Ｂにそれぞれ接続され、各保持容量１３の対向
電極が共通線１１に接続されているのに対して、実施形
態２においては、各薄膜トランジスタ１２のドレインが
共通線１１に接続され、赤色ピクセル１Ｒ乃至４Ｒの各
保持容量１３の対向電極が信号線１０Ｒに、緑色ピクセ
ル１Ｇ乃至４Ｇの各保持容量１３の対向電極が信号線１
０Ｇに、青色ピクセル１Ｂ乃至４Ｂの各保持容量１３の
対向電極が信号線１０Ｂに接続されている点だけであっ
て、その他、実施形態１と実施形態２との間に構成上の
違いはない。このため、実施形態２の構成については、
これ以上の説明を省略する。
【００５０】また、実施形態２の動作は、各画素１乃至
４における３つのピクセル１Ｒ乃至４Ｒ、１Ｇ乃至４
Ｇ、１Ｂ乃至４Ｂの各薄膜トランジスタ１２及び各保持
容量１３の動作が、それぞれ、実施形態１の対応する各
薄膜トランジスタ１２及び各保持容量１３の動作と殆ど
同じである。このため、実施形態２の動作については、
説明が重複するので、これ以上の説明を省略する。
４における３つのピクセル１Ｒ乃至４Ｒ、１Ｇ乃至４
Ｇ、１Ｂ乃至４Ｂの各薄膜トランジスタ１２及び各保持
容量１３の動作が、それぞれ、実施形態１の対応する各
薄膜トランジスタ１２及び各保持容量１３の動作と殆ど
同じである。このため、実施形態２の動作については、
説明が重複するので、これ以上の説明を省略する。
【００５１】さらに、実施形態２において得られる作用
効果は、実施形態２の動作と実施形態１の動作とが殆ど
同じであることから、実施形態１において得られる作用
効果とほぼ同様の作用効果を得ることができる。
効果は、実施形態２の動作と実施形態１の動作とが殆ど
同じであることから、実施形態１において得られる作用
効果とほぼ同様の作用効果を得ることができる。
【００５２】次いで、図３は、図２に図示された回路図
を、３次元状態として表わした構成図である。
を、３次元状態として表わした構成図である。
【００５３】図３において、図２に示された構成要素と
同じ構成要素については同じ符号を付けている。
同じ構成要素については同じ符号を付けている。
【００５４】図３に示されるように、走査線５と、ブロ
ック選択線６、７、８、９と、共通線１１と、各薄膜ト
ランジスタ１２と、各保持容量１３とは、第１透明基板
（図番なし）上に形成配置し、信号線１０Ｒ、１０Ｇ、
１０Ｂは、第２透明基板（図番なし）上に形成配置す
る。また、図示されていないが、第１透明基板と第２透
明基板との間に液晶層が設けられている。この場合、第
２透明基板上の信号線１０Ｒ、１０Ｇ、１０Ｂは、第１
透明基板上に配置した走査線５から直交方向に延びる走
査線５の連結線または共通線の少なくとも一方に重なり
合った位置に形成配置する。このように、第１透明基板
と第２透明基板との間に介在させた液晶層を介して、第
１透明基板上に形成配置した走査線５の連結線または共
通線と、第２透明基板上に形成配置した信号線１０Ｒ、
１０Ｇ、１０Ｂとが重なるように形成配置しても、液晶
層の厚さは通常５μｍ以上あるため、液晶表示の障害と
なるような負荷容量が形成されることはない。
ック選択線６、７、８、９と、共通線１１と、各薄膜ト
ランジスタ１２と、各保持容量１３とは、第１透明基板
（図番なし）上に形成配置し、信号線１０Ｒ、１０Ｇ、
１０Ｂは、第２透明基板（図番なし）上に形成配置す
る。また、図示されていないが、第１透明基板と第２透
明基板との間に液晶層が設けられている。この場合、第
２透明基板上の信号線１０Ｒ、１０Ｇ、１０Ｂは、第１
透明基板上に配置した走査線５から直交方向に延びる走
査線５の連結線または共通線の少なくとも一方に重なり
合った位置に形成配置する。このように、第１透明基板
と第２透明基板との間に介在させた液晶層を介して、第
１透明基板上に形成配置した走査線５の連結線または共
通線と、第２透明基板上に形成配置した信号線１０Ｒ、
１０Ｇ、１０Ｂとが重なるように形成配置しても、液晶
層の厚さは通常５μｍ以上あるため、液晶表示の障害と
なるような負荷容量が形成されることはない。
【００５５】次いで、図４は、本発明によるアクティブ
マトリクス型液晶表示装置の第２の実施の形態における
第１透明基板上の配置構成の一例を示す平面図であり、
４画素からなる１単位ブロックの接続状態を示し、１画
素が赤、緑、青の３つのピクセルからなっているもので
ある。
マトリクス型液晶表示装置の第２の実施の形態における
第１透明基板上の配置構成の一例を示す平面図であり、
４画素からなる１単位ブロックの接続状態を示し、１画
素が赤、緑、青の３つのピクセルからなっているもので
ある。
【００５６】図４において、５1 は走査線５の連結線、
１２1 はドレイン電極、１２2 はソース電極、１２3 は
第２制御電極、１２4 はフローティングゲート、１２5
は半導体層、１３1 は画素電極であり、その他、図２に
示された構成要素と同じ構成要素については同じ符号を
付けている。
１２1 はドレイン電極、１２2 はソース電極、１２3 は
第２制御電極、１２4 はフローティングゲート、１２5
は半導体層、１３1 は画素電極であり、その他、図２に
示された構成要素と同じ構成要素については同じ符号を
付けている。
【００５７】図４に示されるように、走査線５から直交
方向に連結線５1 が導出され、連結線５1 が各薄膜トラ
ンジスタ１２の第１制御電極（図示なし）の近くまで延
び、第１制御電極に接続される。各薄膜トランジスタ１
２は、半導体層１２5 と、半導体層１２5 の一端側に配
置されたドレイン電極１２1 と、半導体層１２5 の他短
側に配置されたソース電極１２2 と、第２制御電極１２
3 と、１２4 はフローティングゲート１２4 とがそれぞ
れ設けられている。ドレイン電極１２1 は比較的幅広の
共通線１１に接続され、ソース電極１２2 は保持容量１
３の一方の電極となる画素電極１３1 に接続され、第２
制御電極１２3 は、画素１の各薄膜トランジスタ１２が
ブロック選択線６に、画素２の各薄膜トランジスタ１２
がブロック選択線７に、画素３の各薄膜トランジスタ１
２がブロック選択線８に、画素４の各薄膜トランジスタ
１２がブロック選択線９にそれぞれ接続される。
方向に連結線５1 が導出され、連結線５1 が各薄膜トラ
ンジスタ１２の第１制御電極（図示なし）の近くまで延
び、第１制御電極に接続される。各薄膜トランジスタ１
２は、半導体層１２5 と、半導体層１２5 の一端側に配
置されたドレイン電極１２1 と、半導体層１２5 の他短
側に配置されたソース電極１２2 と、第２制御電極１２
3 と、１２4 はフローティングゲート１２4 とがそれぞ
れ設けられている。ドレイン電極１２1 は比較的幅広の
共通線１１に接続され、ソース電極１２2 は保持容量１
３の一方の電極となる画素電極１３1 に接続され、第２
制御電極１２3 は、画素１の各薄膜トランジスタ１２が
ブロック選択線６に、画素２の各薄膜トランジスタ１２
がブロック選択線７に、画素３の各薄膜トランジスタ１
２がブロック選択線８に、画素４の各薄膜トランジスタ
１２がブロック選択線９にそれぞれ接続される。
【００５８】この場合、フローティングゲート１２4 と
連結線５1 との重なり幅よりも、フローティングゲート
１２4 とブロック選択線６、７、８、９との重なり幅を
大きくすることにより、フローティングゲート１２4 と
連結線５1 との間の結合容量に比べて、フローティング
ゲート１２4 とブロック選択線６、７、８、９との間の
結合容量を大きくする。この結合容量が大きくなれば、
各薄膜トランジスタ１２をオン／オフ制御するのに必要
な電圧を５Ｖ以下に下げることが可能になり、制御回路
として５Ｖで動作するロジック回路を用いることができ
る。
連結線５1 との重なり幅よりも、フローティングゲート
１２4 とブロック選択線６、７、８、９との重なり幅を
大きくすることにより、フローティングゲート１２4 と
連結線５1 との間の結合容量に比べて、フローティング
ゲート１２4 とブロック選択線６、７、８、９との間の
結合容量を大きくする。この結合容量が大きくなれば、
各薄膜トランジスタ１２をオン／オフ制御するのに必要
な電圧を５Ｖ以下に下げることが可能になり、制御回路
として５Ｖで動作するロジック回路を用いることができ
る。
【００５９】また、図５は、本発明によるアクティブマ
トリクス型液晶表示装置の第２の実施の形態における第
２透明基板上の配置構成の一例を示す平面図であり、４
画素からなる１単位ブロックの接続状態を示し、１画素
が赤、緑、青の３つのピクセルからなっているものであ
る。
トリクス型液晶表示装置の第２の実施の形態における第
２透明基板上の配置構成の一例を示す平面図であり、４
画素からなる１単位ブロックの接続状態を示し、１画素
が赤、緑、青の３つのピクセルからなっているものであ
る。
【００６０】図５において、１３2 は対向電極であり、
その他、図２に示された構成要素と同じ構成要素につい
ては同じ符号を付けている。
その他、図２に示された構成要素と同じ構成要素につい
ては同じ符号を付けている。
【００６１】図５に示されるように、第２透明基板上に
は、信号線１０Ｒ、１０Ｇ、１０Ｂと、保持容量１３の
他方の電極となる対向電極１３2 とが形成配置され、信
号線１０Ｒ、１０Ｇ、１０Ｂ上において対応する対向電
極１３2 と接続されている。
は、信号線１０Ｒ、１０Ｇ、１０Ｂと、保持容量１３の
他方の電極となる対向電極１３2 とが形成配置され、信
号線１０Ｒ、１０Ｇ、１０Ｂ上において対応する対向電
極１３2 と接続されている。
【００６２】続いて、図６は、本発明による第４の実施
の形態を示すもので、その要部構成を示すブロック図で
ある。
の形態を示すもので、その要部構成を示すブロック図で
ある。
【００６３】図６は、本発明によるアクティブマトリク
ス型液晶表示装置の第２の実施の形態における横断面を
示す断面図である。
ス型液晶表示装置の第２の実施の形態における横断面を
示す断面図である。
【００６４】図６において、１２6 はコンタクト層、１
４はガラスからなる第１透明基板、１５はガラスからな
る第２透明基板、１６は液晶層、１６1 は第１配向膜、
１６ 2 は第２配向膜、１７は第１ゲート絶縁膜、１８は
第２ゲート絶縁膜、１９が絶縁保護膜である。なお、図
６においては、図２乃至図５に図示された構成要素と同
じ構成要素については同じ符号を付けている。
４はガラスからなる第１透明基板、１５はガラスからな
る第２透明基板、１６は液晶層、１６1 は第１配向膜、
１６ 2 は第２配向膜、１７は第１ゲート絶縁膜、１８は
第２ゲート絶縁膜、１９が絶縁保護膜である。なお、図
６においては、図２乃至図５に図示された構成要素と同
じ構成要素については同じ符号を付けている。
【００６５】図６に示されるように、第１透明基板１４
の一面には、走査線５と、連結線５ 1 と、制御電極（図
番なし）とが形成配置され、それらを覆うように第１ゲ
ート絶縁膜１７が形成される。次いで、第１ゲート絶縁
膜１７上には、フローティングゲート１２4 と、ブロッ
ク選択線６乃至９とが形成配置され、それらを覆うよう
に第２ゲート絶縁膜１８が形成される。第２ゲート絶縁
膜１８上には、半導体層１２5 と、半導体層１２5 にコ
ンタクト層１２6 を介してドレイン電極１２1及びソー
ス電極１２2 が形成され、それらを覆うように絶縁保護
膜１９が形成される。絶縁保護膜１９上には、共通線１
１と、画素電極１３1 とが形成され、共通線１１はスル
ーホールを通してドレイン電極１２1 に接続され、画素
電極１３ 1 はスルーホールを通してソース電極１２2 に
接続される。一方、第２透明基板１５の一面には、信号
線１０Ｒ、１０Ｇ、１０Ｂが形成され、それらの上に対
向電極１３2 が形成される。第１透明基板１４の一面と
第２透明基板１５の一面との間には、それぞれ第１配向
膜１６1 、第２配向膜１６2 を介して液晶層１６が介在
配置される。
の一面には、走査線５と、連結線５ 1 と、制御電極（図
番なし）とが形成配置され、それらを覆うように第１ゲ
ート絶縁膜１７が形成される。次いで、第１ゲート絶縁
膜１７上には、フローティングゲート１２4 と、ブロッ
ク選択線６乃至９とが形成配置され、それらを覆うよう
に第２ゲート絶縁膜１８が形成される。第２ゲート絶縁
膜１８上には、半導体層１２5 と、半導体層１２5 にコ
ンタクト層１２6 を介してドレイン電極１２1及びソー
ス電極１２2 が形成され、それらを覆うように絶縁保護
膜１９が形成される。絶縁保護膜１９上には、共通線１
１と、画素電極１３1 とが形成され、共通線１１はスル
ーホールを通してドレイン電極１２1 に接続され、画素
電極１３ 1 はスルーホールを通してソース電極１２2 に
接続される。一方、第２透明基板１５の一面には、信号
線１０Ｒ、１０Ｇ、１０Ｂが形成され、それらの上に対
向電極１３2 が形成される。第１透明基板１４の一面と
第２透明基板１５の一面との間には、それぞれ第１配向
膜１６1 、第２配向膜１６2 を介して液晶層１６が介在
配置される。
【００６６】このような構成を備えたアクティブマトリ
クス型液晶表示装置は、例えば、次ぎのような手順を経
て製造される。
クス型液晶表示装置は、例えば、次ぎのような手順を経
て製造される。
【００６７】厚さ１ｍｍのガラス製の第１透明基板１４
の一面にスパッタリング装置を用いて１２０ｎｍ厚のク
ローム（Ｃｒ）膜を形成し、ホトリソグラフィ加工によ
り走査線５、その連結線５1 、制御電極を形成する。次
に、プラズマＣＶＤ装置を用いて窒化シリコン（Ｓｉ
Ｎ）からなる厚さ２００ｎｍの第１ゲート絶縁膜１７を
形成し、ホトリソグラフィ加工によりコンタクトホール
を形成する。次いで、スパッタリング装置を用いて厚さ
１２０ｎｍのクローム（Ｃｒ）膜を形成し、フォトリソ
グラフィ加工によりフローティングゲート１２4 、ブロ
ック選択線６乃至９を形成する。この後、前に形成した
コンタクトホールを介して制御電極とブロック選択線６
乃至９とを接続する。次に、プラズマＣＶＤ装置を用い
て厚さ２００ｎｍの窒化シリコン（ＳｉＮ）からなる第
２ゲート絶縁膜１８を形成し、厚さ２００ｎｍのアモル
ファスシリコンからなる半導体層１２5 と、厚さ５０ｎ
ｍの燐（Ｐ）を含むアモルファスシリコンからなるコン
タクト層１２6 とを真空状態を維持したまま連続形成す
る。コンタクト層１２6 と半導体層１２5 とを一括で島
状に加工した後、スパッタリング装置を用いて厚さ１２
０ｎｍのモリブデン（Ｍｏ）膜を形成し、フォトリソグ
ラフィ加工により加工し、ドレイン電極１２1及びソー
ス電極１２2 を形成する。次いで、ドライエッチング装
置を用いてドレイン電極１２1 及びソース電極１２2 に
覆われていない半導体層１２5 上のコンタクト層１２6
をエッチング除去する。続いて、スピンコーティング装
置を用いて厚さ３μｍのポリイミドからなる保護絶縁膜
１９を塗布し、露光現像してスルーホールを形成する。
次いで、スパッタリング装置を用いて厚さ１２０ｎｍの
ＩＴＯ透明導電膜を形成し、フォトリオグラフィ加工す
ることにより共通線１１と画素電極１３1 を形成する。
の一面にスパッタリング装置を用いて１２０ｎｍ厚のク
ローム（Ｃｒ）膜を形成し、ホトリソグラフィ加工によ
り走査線５、その連結線５1 、制御電極を形成する。次
に、プラズマＣＶＤ装置を用いて窒化シリコン（Ｓｉ
Ｎ）からなる厚さ２００ｎｍの第１ゲート絶縁膜１７を
形成し、ホトリソグラフィ加工によりコンタクトホール
を形成する。次いで、スパッタリング装置を用いて厚さ
１２０ｎｍのクローム（Ｃｒ）膜を形成し、フォトリソ
グラフィ加工によりフローティングゲート１２4 、ブロ
ック選択線６乃至９を形成する。この後、前に形成した
コンタクトホールを介して制御電極とブロック選択線６
乃至９とを接続する。次に、プラズマＣＶＤ装置を用い
て厚さ２００ｎｍの窒化シリコン（ＳｉＮ）からなる第
２ゲート絶縁膜１８を形成し、厚さ２００ｎｍのアモル
ファスシリコンからなる半導体層１２5 と、厚さ５０ｎ
ｍの燐（Ｐ）を含むアモルファスシリコンからなるコン
タクト層１２6 とを真空状態を維持したまま連続形成す
る。コンタクト層１２6 と半導体層１２5 とを一括で島
状に加工した後、スパッタリング装置を用いて厚さ１２
０ｎｍのモリブデン（Ｍｏ）膜を形成し、フォトリソグ
ラフィ加工により加工し、ドレイン電極１２1及びソー
ス電極１２2 を形成する。次いで、ドライエッチング装
置を用いてドレイン電極１２1 及びソース電極１２2 に
覆われていない半導体層１２5 上のコンタクト層１２6
をエッチング除去する。続いて、スピンコーティング装
置を用いて厚さ３μｍのポリイミドからなる保護絶縁膜
１９を塗布し、露光現像してスルーホールを形成する。
次いで、スパッタリング装置を用いて厚さ１２０ｎｍの
ＩＴＯ透明導電膜を形成し、フォトリオグラフィ加工す
ることにより共通線１１と画素電極１３1 を形成する。
【００６８】また、予めカラーフィルタが形成されてい
る厚さ１ｍｍのガラス製の第２透明基板１５上に、スパ
ッタリング装置を用いて厚さ２００ｎｍのクローム（Ｃ
ｒ）膜を形成する。次に、クローム（Ｃｒ）膜をフォト
リソグラフィ加工して信号線１０Ｒ、１０Ｇ、１０Ｂを
を形成する。次いで、スパッタリング装置を用いて厚さ
１２０ｎｍのＩＴＯ透明導電膜を形成し、フォトリソグ
ラフィ加工して赤色、緑色、青色に対応する対向電極１
３2 を形成する。
る厚さ１ｍｍのガラス製の第２透明基板１５上に、スパ
ッタリング装置を用いて厚さ２００ｎｍのクローム（Ｃ
ｒ）膜を形成する。次に、クローム（Ｃｒ）膜をフォト
リソグラフィ加工して信号線１０Ｒ、１０Ｇ、１０Ｂを
を形成する。次いで、スパッタリング装置を用いて厚さ
１２０ｎｍのＩＴＯ透明導電膜を形成し、フォトリソグ
ラフィ加工して赤色、緑色、青色に対応する対向電極１
３2 を形成する。
【００６９】この後、スピンコーティング装置を用い
て、第１透明基板１４及び第２透明基板１５の表面に厚
さ５００ｎｍの第１配向膜１６1 及び第２配向膜１６2
を塗布し、それらの間に厚さ７μｍの液晶層１６を封入
し、アクティブマトリクス型液晶表示装置の主要部を形
成させる。
て、第１透明基板１４及び第２透明基板１５の表面に厚
さ５００ｎｍの第１配向膜１６1 及び第２配向膜１６2
を塗布し、それらの間に厚さ７μｍの液晶層１６を封入
し、アクティブマトリクス型液晶表示装置の主要部を形
成させる。
【００７０】この場合、第１透明基板１４上に形成配置
される走査線５及びその連結線５1、ブロック選択線６
乃至９、共通線１１は、第１ゲート絶縁膜１７、第２ゲ
ート絶縁膜１８、保護絶縁膜１９を介在させることによ
り、互いに異なる層に多層形成される。そして、走査線
及びその連結線５1 、ブロック選択線６乃至９、共通線
１１、信号線１０Ｒ、１０Ｇ、１０Ｂは、適宜重なり合
う位置に形成配置する。
される走査線５及びその連結線５1、ブロック選択線６
乃至９、共通線１１は、第１ゲート絶縁膜１７、第２ゲ
ート絶縁膜１８、保護絶縁膜１９を介在させることによ
り、互いに異なる層に多層形成される。そして、走査線
及びその連結線５1 、ブロック選択線６乃至９、共通線
１１、信号線１０Ｒ、１０Ｇ、１０Ｂは、適宜重なり合
う位置に形成配置する。
【００７１】この場合、走査線及びその連結線５1 と共
通線１１との間には、第１ゲート絶縁膜１７、第２ゲー
ト絶縁膜１８、保護絶縁膜１９が介在しており、ブロッ
ク選択線６乃至９と共通線１１との間には、第２ゲート
絶縁膜１８、保護絶縁膜１９が介在しており、共通線１
１と信号線１０Ｒ、１０Ｇ、１０Ｂとの間には、第１配
向膜１６1 、第２配向膜１６2 、液晶層１６が介在して
いるる。
通線１１との間には、第１ゲート絶縁膜１７、第２ゲー
ト絶縁膜１８、保護絶縁膜１９が介在しており、ブロッ
ク選択線６乃至９と共通線１１との間には、第２ゲート
絶縁膜１８、保護絶縁膜１９が介在しており、共通線１
１と信号線１０Ｒ、１０Ｇ、１０Ｂとの間には、第１配
向膜１６1 、第２配向膜１６2 、液晶層１６が介在して
いるる。
【００７２】一般に、薄膜トランジスタ１２において、
半導体層１２5 の厚さが１００ｎｍ以上のものは、半導
体層１２5 を横断する際に生じる寄生抵抗が大きくなる
ため、ドレイン電極１２1 及びソース電極１２2 とフロ
ーティングゲート１２4 とが重なり合う幅を３μｍ以上
にし、大きい寄生抵抗を低減する必要があり、このよう
な薄膜トランジスタ１２は、これらの重なり合う部分に
生じる寄生容量が大きくなり、その大きな寄生容量が保
持容量１３に影響を及ぼし、表示に乱れが発生しするこ
とがあった。
半導体層１２5 の厚さが１００ｎｍ以上のものは、半導
体層１２5 を横断する際に生じる寄生抵抗が大きくなる
ため、ドレイン電極１２1 及びソース電極１２2 とフロ
ーティングゲート１２4 とが重なり合う幅を３μｍ以上
にし、大きい寄生抵抗を低減する必要があり、このよう
な薄膜トランジスタ１２は、これらの重なり合う部分に
生じる寄生容量が大きくなり、その大きな寄生容量が保
持容量１３に影響を及ぼし、表示に乱れが発生しするこ
とがあった。
【００７３】これに対し、薄膜トランジスタ１２の半導
体層１２5 とドレイン電極１２1 及びソース電極１２2
との間に介在配置されるコンタクト層１２6 を形成する
際に、ドレイン電極１２1 及びソース電極１２2 とアモ
ルファスシリコンからなる半導体層１２5 との接触部分
に選択的に付着した不純物を半導体層１２5 中に拡散さ
せてコンタクト層１２6 を形成した場合には、コンタク
ト層１２6 をエッチング加工して形成するものではない
ため、半導体層１２5 をエッチングする恐れがなくな
り、半導体層１２5 の厚みを１００ｎｍ以下、望ましく
は５０ｎｍ以下に薄膜化しても、スイッチ動作に対する
劣化の発生を認めることができなかった。
体層１２5 とドレイン電極１２1 及びソース電極１２2
との間に介在配置されるコンタクト層１２6 を形成する
際に、ドレイン電極１２1 及びソース電極１２2 とアモ
ルファスシリコンからなる半導体層１２5 との接触部分
に選択的に付着した不純物を半導体層１２5 中に拡散さ
せてコンタクト層１２6 を形成した場合には、コンタク
ト層１２6 をエッチング加工して形成するものではない
ため、半導体層１２5 をエッチングする恐れがなくな
り、半導体層１２5 の厚みを１００ｎｍ以下、望ましく
は５０ｎｍ以下に薄膜化しても、スイッチ動作に対する
劣化の発生を認めることができなかった。
【００７４】また、半導体層１２5 の厚みを１００ｎｍ
以下にしたときは、半導体層１２5を横断する際に生じ
る寄生抵抗が低いものになるため、ドレイン電極１２1
及びソース電極１２2 と半導体層１２5 とが重なり合う
幅を２μｍ以下にしても、寄生抵抗の増加に伴うスイッ
チ特性の劣化の発生を認めることができず、寄生容量が
低減する結果、表示に乱れが生じることはなかった。
以下にしたときは、半導体層１２5を横断する際に生じ
る寄生抵抗が低いものになるため、ドレイン電極１２1
及びソース電極１２2 と半導体層１２5 とが重なり合う
幅を２μｍ以下にしても、寄生抵抗の増加に伴うスイッ
チ特性の劣化の発生を認めることができず、寄生容量が
低減する結果、表示に乱れが生じることはなかった。
【００７５】このように、この実施の形態によるアクテ
ィブマトリクス型液晶表示装置によれば、１画素に対し
て１個の薄膜トランジスタを用いるようにしたので、各
画素を形成する構成要素が低減され、開口率を大幅に増
大させることができるものである。
ィブマトリクス型液晶表示装置によれば、１画素に対し
て１個の薄膜トランジスタを用いるようにしたので、各
画素を形成する構成要素が低減され、開口率を大幅に増
大させることができるものである。
【００７６】
【発明の効果】以上のように、本発明によれば、スイッ
チング動作を行う薄膜トランジスタとして、フローティ
ングゲートと第１及び第２制御電極とを有する薄膜トラ
ンジスタを用い、１画素に対して１個の薄膜トランジス
タを用いるようにしているので、その分、各画素を形成
する構成要素を低減させることができ、しかも、構成要
素が低減したことにより、開口率を大幅に増大させるこ
とが可能になるという効果がある。
チング動作を行う薄膜トランジスタとして、フローティ
ングゲートと第１及び第２制御電極とを有する薄膜トラ
ンジスタを用い、１画素に対して１個の薄膜トランジス
タを用いるようにしているので、その分、各画素を形成
する構成要素を低減させることができ、しかも、構成要
素が低減したことにより、開口率を大幅に増大させるこ
とが可能になるという効果がある。
【図１】本発明によるアクティブマトリクス型液晶表示
装置の第１の実施の形態を示すもので、その要部構成を
示す回路図である。
装置の第１の実施の形態を示すもので、その要部構成を
示す回路図である。
【図２】本発明によるアクティブマトリクス型液晶表示
装置の第２の実施の形態を示すもので、その要部構成を
示す回路図である。
装置の第２の実施の形態を示すもので、その要部構成を
示す回路図である。
【図３】図２に図示された回路図を、３次元状態として
表わした構成図である。
表わした構成図である。
【図４】本発明によるアクティブマトリクス型液晶表示
装置の第２の実施の形態における第１透明基板上の配置
構成の一例を示す平面図である。
装置の第２の実施の形態における第１透明基板上の配置
構成の一例を示す平面図である。
【図５】本発明によるアクティブマトリクス型液晶表示
装置の第２の実施の形態における第２透明基板上の配置
構成の一例を示す平面図である。
装置の第２の実施の形態における第２透明基板上の配置
構成の一例を示す平面図である。
【図６】本発明によるアクティブマトリクス型液晶表示
装置の第２の実施の形態における横断面を示す断面図で
ある。
装置の第２の実施の形態における横断面を示す断面図で
ある。
【図７】既に提案されたアクティブマトリクス型液晶表
示装置の要部構成を示すブロック図である。
示装置の要部構成を示すブロック図である。
【図８】図７に図示のアクティブマトリクス型液晶表示
装置においてフレーム毎の各画素への画像データの書き
込み状態を説明する説明図である。
装置においてフレーム毎の各画素への画像データの書き
込み状態を説明する説明図である。
【図９】既に提案されたアクティブマトリクス型液晶表
示装置における１単位ブロックの４つの画素の接続状態
を示す回路図である。
示装置における１単位ブロックの４つの画素の接続状態
を示す回路図である。
【図１０】図９に図示された回路図において、各部に供
給される電圧または信号の時間的変化状態を示す波形図
である。
給される電圧または信号の時間的変化状態を示す波形図
である。
１、２、３、４ 画素
１Ｒ〜４Ｒ、１Ｇ〜４Ｇ、１Ｂ〜４Ｂ ピクセル
５ 走査線
５1 連結線
６、７、８、９ ブロック選択線
１０Ｒ、１０Ｇ、１０Ｂ 信号線
１１ 共通線
１２ 薄膜トランジスタ
１２1 ドレイン電極
１２2 ソース電極
１２3 第２制御電極（ゲート）
１２4 フローティングゲート
１２5 半導体層
１２6 コンタクト層
１３ 保持容量
１３1 画素電極
１３2 対向電極
１４ 第１透明基板
１５ 第２透明基板
１６ 液晶層
１６1 第１配向膜
１６2 第２配向膜
１７ 第１ゲート絶縁膜
１８ 第２ゲート絶縁膜
１９ 保護絶縁膜
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｇ０９Ｆ 9/35 Ｇ０９Ｆ 9/35 ５Ｆ１１０
Ｇ０９Ｇ 3/20 ６２４ Ｇ０９Ｇ 3/20 ６２４Ｂ
６８０ ６８０Ｇ
3/36 3/36
Ｈ０１Ｌ 29/786 Ｈ０１Ｌ 29/78 ６１４
６１７Ｎ
(72)発明者 桧山 郁夫
茨城県日立市大みか町七丁目１番１号 株
式会社日立製作所日立研究所内
(72)発明者 津村 誠
茨城県日立市大みか町七丁目１番１号 株
式会社日立製作所日立研究所内
Ｆターム(参考） 2H092 GA12 JA26 JA33 JA36 JA40
JB14 JB46 NA07 PA06
2H093 NA16 NA41 NA62 NC13 NC34
ND22 NE03
5C006 AA02 AA22 AF47 BF34 EB05
FA43
5C080 AA10 BB05 CC03 DD22 DD30
EE19 EE32 FF11 JJ02 JJ03
JJ04 JJ06
5C094 AA10 AA13 BA03 BA43 CA19
DA14 DA15 DB01 DB04 EA04
EA07 EB02 FB12 FB14 FB15
5F110 AA30 BB01 CC07 DD02 EE04
EE27 EE28 EE44 FF03 FF30
GG02 GG15 GG24 GG25 GG45
HK04 HK09 HK16 HK21 HK25
HK33 HK35 HL07 NN02 NN04
NN27 NN36 NN72
Claims (8)
- 【請求項１】 第１及び第２の透明基板と、前記第１及
び第２の透明基板間に挟持された液晶層とを備え、前記
第１の透明基板は、平行配置された複数本の走査線と、
前記複数本の走査線に交差するようにそれぞれ平行配置
された複数本の選択線及び複数本の信号線と、前記複数
本の走査線と前記複数本の選択線との交点領域にそれぞ
れ配置された薄膜トランジスタ及び画素電極とを有し、
前記第２の透明基板は、前記各画素電極との対向位置に
前記液晶層を介して配置された対向電極と、平行配置さ
れた複数本の共通線とを有し、前記各薄膜トランジスタ
は、フローティングゲートを有するとともに、第１制御
電極が前記走査線に、第２制御電極が前記選択線に、第
１主電極が前記信号線に、第２主電極が前記画素電極に
それぞれ接続され、前記対向電極は、対応する前記共通
線に接続され、前記画素電極と前記対向電極との間に電
界を印加し、その電界により前記液晶層の配向状態を制
御して画像表示を行うことを特徴とするアクティブマト
リクス型液晶表示装置。 - 【請求項２】 前記走査線、前記選択線、前記信号線
は、前記第１の透明基板に形成した異なる絶縁層上に多
層化構造で配置されていることを特徴とする請求項１に
記載のアクティブマトリクス型液晶表示装置。 - 【請求項３】 第１及び第２の透明基板と、前記第１及
び第２の透明基板間に挟持された液晶層とを備え、前記
第１の透明基板は、平行配置された複数本の走査線と、
前記複数本の走査線に交差するようにそれぞれ平行配置
された複数本の選択線及び複数本の共通線と、前記複数
本の走査線と前記複数本の選択線との交点領域にそれぞ
れ配置された薄膜トランジスタ及び画素電極とを有し、
前記第２の透明基板は、前記各画素電極との対向位置に
前記液晶層を介して配置された対向電極と、平行配置さ
れた複数本の信号線とを有し、前記各薄膜トランジスタ
は、フローティングゲートを有するとともに、第１制御
電極が前記走査線に、第２制御電極が前記選択線に、第
１主電極が前記共通線に、第２主電極が前記画素電極に
それぞれ接続され、前記対向電極は、対応する前記信号
線に接続され、前記画素電極と前記対向電極と間に電界
を印加し、その電界により前記液晶層の配向状態を制御
して画像表示を行うことを特徴とするアクティブマトリ
クス型液晶表示装置。 - 【請求項４】 前記信号線は、前記走査線、前記選択
線、前記共通線の中の少なくとも一つと重なり合うよう
に配置されていることを特徴とする請求項３に記載のア
クティブマトリクス型液晶表示装置。 - 【請求項５】 前記走査線、前記選択線、前記共通線
は、前記第１の透明基板に形成した異なる絶縁層上に多
層化構造で配置されていることを特徴とする請求項３に
記載のアクティブマトリクス型液晶表示装置。 - 【請求項６】 前記フローティングゲートは、前記第１
電極及び前記第２電極との重なり幅が２μｍ以下になる
ように形成されていることを特徴とする請求項１もしく
は３に記載のアクティブマトリクス型液晶表示装置。 - 【請求項７】 前記薄膜トランジスタは、半導体層の厚
みが１００ｎｍ以下であることを特徴とする請求項１も
しくは３に記載のアクティブマトリクス型液晶表示装
置。 - 【請求項８】 前記薄膜トランジスタは、半導体層と第
１電極及び第２電極との間にコンタクト層を有し、この
コンタクト層は、前記第１電極及び前記第２電極と前記
半導体層との接触部分に選択的に付着した不純物を前記
半導体層中に拡散させてり形成したものであることを特
徴とする請求項１もしくは３に記載のアクティブマトリ
クス型液晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001237989A JP2003050404A (ja) | 2001-08-06 | 2001-08-06 | アクティブマトリクス型液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001237989A JP2003050404A (ja) | 2001-08-06 | 2001-08-06 | アクティブマトリクス型液晶表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003050404A true JP2003050404A (ja) | 2003-02-21 |
Family
ID=19068983
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001237989A Withdrawn JP2003050404A (ja) | 2001-08-06 | 2001-08-06 | アクティブマトリクス型液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003050404A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011507005A (ja) * | 2007-11-02 | 2011-03-03 | ケンブリッジ ディスプレイ テクノロジー リミテッド | 画素駆動回路 |
| JP2012014168A (ja) * | 2010-06-04 | 2012-01-19 | Semiconductor Energy Lab Co Ltd | 表示装置及び電子機器 |
| JP2013525825A (ja) * | 2010-03-15 | 2013-06-20 | シーリアル テクノロジーズ ソシエテ アノニム | 空間光変調器のバックプレーンデバイス及びバックプレーンデバイスを操作する方法 |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06275790A (ja) * | 1993-03-19 | 1994-09-30 | Rohm Co Ltd | 半導体装置の動作方法 |
| JPH095789A (ja) * | 1995-06-23 | 1997-01-10 | Toshiba Corp | 液晶表示装置 |
| JPH09244067A (ja) * | 1996-03-12 | 1997-09-19 | Furontetsuku:Kk | 薄膜トランジスタ装置及び液晶表示装置 |
| JPH09329807A (ja) * | 1996-06-12 | 1997-12-22 | Toshiba Corp | 液晶表示装置 |
| JPH1026945A (ja) * | 1996-07-10 | 1998-01-27 | Hitachi Ltd | 画像表示素子、画像表示装置およびその駆動方法 |
| JPH11295758A (ja) * | 1998-04-10 | 1999-10-29 | Nec Corp | 液晶表示装置及びその駆動方法 |
| JP2000284755A (ja) * | 1999-03-30 | 2000-10-13 | Toshiba Corp | 液晶表示装置 |
-
2001
- 2001-08-06 JP JP2001237989A patent/JP2003050404A/ja not_active Withdrawn
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| JP2013525825A (ja) * | 2010-03-15 | 2013-06-20 | シーリアル テクノロジーズ ソシエテ アノニム | 空間光変調器のバックプレーンデバイス及びバックプレーンデバイスを操作する方法 |
| JP2012014168A (ja) * | 2010-06-04 | 2012-01-19 | Semiconductor Energy Lab Co Ltd | 表示装置及び電子機器 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20051212 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060124 |
|
| A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20060322 |