JP2011507005A - 画素駆動回路 - Google Patents

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Abstract

本発明は、アクティブマトリクス光電子デバイスのための、特にＯＬＥＤ（有機発光ダイオード）ディスプレイのための画素駆動回路に関する。我々が記載するのは、複数のアクティブマトリクス画素を有するアクティブマトリクス光電子デバイスであって、画素のそれぞれは、画素を駆動する薄膜トランジスタ（ＴＦＴ）と、画素値を記憶する画素キャパシタとを備える画素回路を含み、ＴＦＴは、フローティングゲートをもつＴＦＴで構成されるアクティブマトリクス光電子デバイスである。

Description

本発明は、アクティブマトリクス光電子デバイスのための、特にＯＬＥＤ（有機発光ダイオード）ディスプレイのための画素駆動回路に関する。
本発明の実施の形態について説明する。本発明は、アクティブマトリクスＯＬＥＤディスプレイにおいて特に有用であるが、本発明の用途および実施の形態は、そのようなディスプレイに限定されず、他の種類のアクティブマトリクスディスプレイと共に用いられてよく、また、実施の形態において、アクティブマトリクスセンサアレイで用いられてもよい。
（有機発光ダイオードディスプレイ）
有機発光ダイオード、ここでは有機金属系のＬＥＤを含むが、有機発光ダイオードは、ポリマー、小分子、およびデンドリマーなどの材料を用いて、使用される材料に依存するさまざまな色で製造され得る。ポリマー系の有機ＬＥＤの例は、国際公開第９０／１３１４８号、国際公開第９５／０６４００号、および国際公開第９９／４８１６０号に記載され、デンドリマー系の材料の例は、国際公開第９９／２１９３５号および国際公開第０２／０６７３４３号に記載され、いわゆる小分子系のデバイスの例は、米国特許第４，５３９，５０７号明細書に記載されている。典型的なＯＬＥＤデバイスは２層の有機材料を備え、その一方は、発光ポリマー（ＬＥＰ）、オリゴマー、または発光低分子量材料のような発光材料の層であり、他方は、ポリチオフェン誘導体またはポリアニリン誘導体のような正孔輸送材料の層である。
有機ＬＥＤは、画素のマトリクスという形で基板上にデポされて、単色または多色画素型ディスプレイを構成し得る。多色型ディスプレイは、赤、緑、および青の発光サブ画素群を用いて構成されてよい。いわゆるアクティブマトリクスディスプレイは、各画素と関連付けられた、典型的には蓄積キャパシタおよびトランジスタであるメモリ素子を有する（一方、パッシブマトリクスディスプレイはそのようなメモリ素子を持たず、その代わり、安定した画像という印象を与えるために、繰り返し走査される）。ポリマーおよび小分子のアクティブマトリクスディスプレイ駆動部の例は、それぞれ国際公開９９／４２９８３号および欧州特許出願公開第０７１７４４６（Ａ）号明細書に見られる。
ＯＬＥＤには電流プログラム型の駆動を施すことが一般的である。これは、デバイスを流れる電流によってデバイスの生成する光子の数が決まり、それによってＯＬＥＤの明るさが決まるからである。一方、単純な電圧プログラム型の構成では、駆動された時に画素がどれくらいの明るさで光るのかを予測することが困難となる恐れがある。
電圧プログラム型アクティブマトリクス画素駆動回路に関する、背景となる従来技術は、Dawson et al, (1998), "The impact of the transient response of organic light emitting diodes on the design of active matrix OLED displays," IEEE International Electron Device Meeting, San Francisco, Ca, 875-878に見られる。電流プログラム型アクティブマトリクス画素駆動回路に関する、背景となる従来技術は、"Solution for Large-Area Full-Color OLED Television - Light Emitting Polymer and a-Si TFT Technologies," T. Shirasaki, T. Ozaki, T. Toyama, M. Takei, M. Kumagai, K. Sato, S. Shimoda, T. Tano, K. Yamamoto, K. Morimoto, J. Ogura and R. Hattori of Casio Computer Co Ltd and Kyushu University, Invited paper AMD3/OLED5 1, 11th International Display Workshops, 8-10 December 2004, IDW '04 Conference Proceedings pp275-278に見られる。さらなる、背景となる従来技術は、米国特許第５，９８２，４６２号明細書および特開２００３−２７１０９５号公報に見られる。
図１ａおよび図１ｂは、上記のIDW '04の論文からの抜粋であり、例となる電流プログラム型アクティブマトリクス画素回路および対応するタイミング図を示す。動作時は、第１段階において、データ線が一時的に接地されて、ＣｓとＯＬＥＤの接合容量とが放電される（Ｖｓｅｌｅｃｔ、ＶｒｅｓｅｔはＨＩＧＨ、ＶｓｏｕｒｃｅはＬＯＷ）。続いて、データシンクＩｄａｔａが印加されて、対応する電流がＴ３を流れ、この電流に必要なゲート電圧をＣｓが記憶するようにされる（ＯＬＥＤに電流が流れないようＶｓｏｕｒｃｅはＬＯＷにされ、Ｔ３がダイオード接続されるようにＴ１はオンにされる）。最後に、選択線がデアサートされ、ＶｓｏｕｒｃｅがＨＩＧＨにされて、プログラム電流（Ｃｓに記憶されたゲート電圧により決まる）がＯＬＥＤを流れるようにされる（ＩOLED）。
しかしながら、改良された画素駆動回路の必要性が存在する。
そこで、本発明の第１の態様によれば、複数のアクティブマトリクス画素を有するアクティブマトリクス光電子デバイスであって、画素のそれぞれは、画素を駆動する薄膜トランジスタ（ＴＦＴ）と、画素値を記憶する画素キャパシタとを備える画素回路を含み、ＴＦＴは、フローティングゲートをもつＴＦＴで構成されるアクティブマトリクス光電子デバイスが提供される。
実施の形態において、フローティングゲートＴＦＴは、入力キャパシタを介して結合された、フローティングゲートへの１つ以上の容量的に結合された入力端子を有する。実施の形態において、入力キャパシタ経由以外にフローティングゲートへの接続はない（すなわち、直接または抵抗的な入力がない）。フローティングゲートおよび付随するゲート接続は、ＴＦＴ構造内に一体化されてもよいし、フローティングゲートが、画素回路の残りの部分から実質的に抵抗的に絶縁された、ＴＦＴへのゲート接続を備えるように、すなわち、画素回路の残りの部分への１つ以上の容量的な接続のみを有するようにしてもよい（「非一体型」）。従って、非一体型のデバイスでは、入力キャパシタは、フローティングゲートＴＦＴとは別にパターン形成されたデバイスであってよい。
「非一体型」の構成は、ゲート金属層とドレイン・ソース金属層との間のバイアを回避できるので、特に有用である。これは、結合キャパシタの一方の極板がソース・ドレイン層にパターン形成され得るからである。従って、非一体型の入力キャパシタをもつフローティングゲートデバイスが用いられる実施の形態では、フローティングゲート（ＦＧ）デバイスの使用により、典型的には駆動ＴＦＴのゲート層と制御ＴＦＴまたはスイッチングＴＦＴのドレイン・ソース層との間の、付加的なバイアの必要性が回避される。
特に好ましい実施の形態のいくつかにおいて、駆動ＴＦＴは、それぞれがデバイスのＦＧへの付随する容量的な接続をもつ２つの入力、を有する。ＯＬＥＤディスプレイにおいて、駆動ＴＦＴによって駆動されるＯＬＥＤ画素の明るさを制御するために、これらの入力容量のうちの一方は駆動ＴＦＴの閾電圧を変える電圧を記憶するために用いられてよく、他方はプログラミング入力として用いられてよい。
容量的に結合された入力端子を２つもつ実施の形態では、第２の入力端子によりもたらされる付加的な融通性によって、動作効率が高められた画素回路および／または回路の動作をよりよく制御する能力をもつ画素回路の製造が容易になる。そして、実施の形態において、一方の入力端子とそれに付随する容量を用いて、経時変化、温度、および位置的な不均一性の１つ以上に関して、画素の明るさおよび／または色を補償してよい。入力端子を用いて、画素回路の１つ以上のパラメータを調整してもよいし、および／または画素の明るさを設定するために画素回路をプログラムしてもよい（ここでは、明るさは、多色ディスプレイの色サブ画素の明るさを含む）。
さらに別の実施の形態では、容量的に結合された付加的な入力端子を用いて、例えば電流ミラー型の画素回路におけるデバイス不整合による変動を補償するなど、デバイス間の不整合を補償してもよい。
さらに別の画素回路では、ＦＧ薄膜トランジスタの有効な閾電圧を、ＦＧトランジスタの１つ（以上）の容量的に結合された入力端子に電圧を印加することによって、ゼロまで下げるかまたは反転さえさせてもよい。これにより、所与のドレイン・ソース電流に必要な入力電圧を下げることができ、よって必要なドレイン・ソース電圧（Ｖｄｓ）を下げることができる。これは、デバイスが飽和状態で動作することが好ましい場合は特にそうである。従って、これにより、所要電力を減らし、動作効率を上げることができる。
さらに、有効な閾電圧を変更する機能は、隣接するトランジスタ間で不整合を訂正する必要のある、調整およびプログラミングを要する回路にとって有益である。
前述したように、好ましい実施の形態において、アクティブマトリクス光電子デバイスは、ＯＬＥＤデバイスを備え、画素回路は、ＴＦＴによって駆動されるＯＬＥＤを含む。さらに別の実施の形態において、アクティブマトリクスデバイスは、アクティブマトリクスセンサを備えてよく、あるいはアクティブマトリクスセンサをアクティブマトリクス表示デバイスと組み合わせて備えてよい。
いくつかの実施の形態において、画素回路は、電圧プログラム型画素回路で構成される。すなわち、画素回路に印加されたプログラミング電圧によって画素の明るさ（または色）が制御される。そして、入力キャパシタに記憶された画素値が、ＴＦＴの閾電圧をオフセットするための閾オフセット電圧値を含んでよい。容量的に結合された入力端子を駆動ＴＦＴが２つ有する場合は、入力端子を用いて画素のプログラミング電圧を設定してよい。いくつかの実施の形態において、画素回路は、例えばＦＧ駆動ＴＦＴの入力端子に結合されたフォトダイオードを備える、光フィードバックを含んでよい。実施の形態において、そのような電圧プログラム型画素のための制御回路は、閾オフセット電圧値が記憶される第１のサイクルと、閾オフセット電圧値により調整または変更されたプログラミング電圧でＯＬＥＤの明るさが設定される第２のサイクルとの２つのサイクルを有する。
他の実施の形態において、画素回路は、電流プログラム型画素回路で構成され、入力キャパシタに記憶される電圧は、画素回路のための電流データ線に流される電流によってプログラムされる電圧を含む。ここでもまた、実施の形態において、ＦＧＴＦＴのＦＧへの第２の容量的に結合された入力端子を用いて、ＴＦＴの閾電圧を変えてよい。しかしながら、当業者は、容量的に結合された入力端子が２つ別々に設けられる場合であってもＴＦＴ構造内の共通のフローティングゲートを両方の接続に用いてよいことを認めるであろう（キャパシタの一方の極板が共通で、反対側の極板については、異なる極板に各入力が接続される）。
駆動ＴＦＴのＦＧに容量的に結合された入力端子を駆動ＴＦＴが２つ有する電流プログラム型画素回路の実施の形態において、第１の入力端子は、１つ以上のスイッチングトランジスタまたは選択トランジスタを介して直接または間接的に、駆動ＴＦＴのソース（またはドレイン）接続に結合されてよい。そのような選択トランジスタを制御して（オンにして）画素回路の電流プログラミングを可能にしてよい。実施の形態において、プログラミングのために選択トランジスタを１つ設け、駆動ＴＦＴをダイオード接続するために他の選択トランジスタを設けてよく、あるいは、両方の機能が単一の選択トランジスタによって実装されてもよい。
また、実施の形態において、駆動ＴＦＴの他の容量的に結合された入力端子が画素選択トランジスタ（前述の選択トランジスタの１つか、あるいはさらなる選択トランジスタ）に結合されてもよい。この選択トランジスタは、駆動ＴＦＴの第２の容量的に結合された入力端子と駆動ＴＦＴのドレイン接続との間に結合されてもよいし、あるいは、例えば駆動ＴＦＴの閾電圧を調整する（例えば、プログラミング時にＯＬＥＤに逆バイアスをかけるよう、Ｖｔを上げる）ためにバイアス電圧を印加できるようにするために、画素回路のためのバイアス電圧接続に結合されてもよい。
電流プログラム型画素回路の実施の形態は、電流データ線を含み、電流データ線は、駆動ＴＦＴの容量的に結合された入力端子の１つに選択的に接続されてよく、この選択的な接続は、画素回路にプログラミング電流を選択的に提供してフローティングゲート接続に付随する入力キャパシタにプログラミング電流に対応するゲート電圧が記憶され得るようにする選択トランジスタ（前述のトランジスタの１つか、あるいはさらなる選択トランジスタ）によって、行われてよい。また、回路の実施の形態は、プログラミング時にＯＬＥＤの照明を無効にするために、駆動ＴＦＴとＯＬＥＤとの間に結合された無効化トランジスタも含んでよい。
さらに別の実施の形態において、画素回路は、電流ミラー回路などの電流コピー回路を備え、その場合、駆動ＴＦＴは、電流ミラーまたは電流コピーの入力または出力トランジスタを備えてよい。従って、実施の形態において、電流ミラー回路または電流コピー回路の１つ以上のトランジスタが、例えばデバイスどうしの特性を調整して互いにより密接に整合させるために用いられる入力端子のいくつかをもつ１つ以上のＦＧデバイスを有してよい。
関連する態様において、本発明は、特に上述したような、有機エレクトロルミネッセンスディスプレイのアクティブマトリクス画素回路を駆動する方法であって、画素回路は、画素を駆動する薄膜トランジスタ（ＴＦＴ）と、画素値を記憶する画素キャパシタとを備え、ＴＦＴは、フローティングゲートをもつＴＦＴで構成され、フローティングゲートは、付随するフローティングゲート容量を有する方法において、画素回路をプログラムしてフローティングゲート・ソース間キャパシタに電圧を記憶させることを含み、記憶された電圧が、有機エレクトロルミネッセンス表示素子の明るさを定める方法を提供する。
前述したように、フローティングゲートＴＦＴは、好ましくは、１つ以上の入力キャパシタを介して結合された、フローティングゲートへの１つ以上の容量的に結合された入力端子を有する。これらは、フローティングゲートＴＦＴと一体化されてもよいし、これらの入力キャパシタ経由以外にフローティングゲートへの接続をもたないようにして、フローティングゲートＴＦＴとは別にパターン形成されてもよい。このように、画素キャパシタは、そのような入力キャパシタを備えてよい。
好ましい実施の形態において、本方法は、画素の明るさを定める電圧を入力接続の１つに結合された入力キャパシタに設定し、ＴＦＴの閾電圧を変えるための電圧を第２の入力接続に結合された入力キャパシタに記憶させることをさらに含む。入力キャパシタは、一体型でも非一体型でもよい。
さらなる態様において、本発明は、フローティングゲート有機薄膜トランジスタであって、薄膜トランジスタのフローティングゲートに容量的に結合された少なくとも１つの入力端子を備えるフローティングゲート有機薄膜トランジスタを提供する。実施の形態において、入力端子は、一体化されたフローティングゲートキャパシタへのフローティングゲート接続を備える。
当業者は、上述した本発明の態様および実施の形態において、フローティングゲートトランジスタがｎチャネルトランジスタまたはｐチャネルトランジスタのいずれかであってよいことを理解するであろう。
次に、本発明のこれらおよび他の態様について、単に例として、添付の図面を参照してさらに説明する。
従来技術による画素回路の例および対応するタイミング図と、アクティブマトリクス画素駆動回路のさらなる例とを示す図である。 従来技術による画素回路の例および対応するタイミング図と、アクティブマトリクス画素駆動回路のさらなる例とを示す図である。 従来技術による画素回路の例および対応するタイミング図と、アクティブマトリクス画素駆動回路のさらなる例とを示す図である。 従来技術による画素回路の例および対応するタイミング図と、アクティブマトリクス画素駆動回路のさらなる例とを示す図である。 従来技術による画素回路の例および対応するタイミング図と、アクティブマトリクス画素駆動回路のさらなる例とを示す図である。 従来技術による画素回路の例および対応するタイミング図と、アクティブマトリクス画素駆動回路のさらなる例とを示す図である。 従来技術による画素回路の例および対応するタイミング図と、アクティブマトリクス画素駆動回路のさらなる例とを示す図である。 フローティングゲートＴＦＴ（薄膜トランジスタ）の模式的表現を示す図である。 本発明の態様の実施の形態による電圧プログラム型画素回路の例を示す図である。 本発明の態様の実施の形態による電圧プログラム型画素回路の例を示す図である。 本発明の態様の実施の形態による電圧プログラム型画素回路の例を示す図である。 図３に示す種類の電圧プログラム型画素回路の動作を説明するタイミング図を示す。 本発明の態様の実施の形態による電流プログラム型画素回路の例を示す図である。 本発明の態様の実施の形態による電流プログラム型画素回路の例を示す図である。 本発明の態様の実施の形態による電流プログラム型画素回路の例を示す図である。 本発明の態様の実施の形態による電流プログラム型画素回路の例を示す図である。 本発明の態様の実施の形態による電流プログラム型画素回路の例を示す図である。 本発明の態様の実施の形態による電流プログラム型画素回路の例を示す図である。 本発明の態様の実施の形態による電流プログラム型画素回路の例を示す図である。 本発明の態様の実施の形態による電流プログラム型画素回路の例を示す図である。 画素回路のためのフローティングゲート電流ミラー回路の例を示す図である。 フローティングゲート薄膜トランジスタを内蔵するアクティブマトリクスセンサ回路の例を示す図である。 本発明の実施の形態によるアクティブマトリクス画素回路のための一体型のフローティングゲートデバイス構造を、対応する回路とともにそれぞれ示す図である。 本発明の実施の形態によるアクティブマトリクス画素回路のための非一体型のフローティングゲートデバイス構造を、対応する回路とともにそれぞれ示す図である。
（アクティブマトリクス画素回路）
図１ｃは、電圧プログラム型ＯＬＥＤアクティブマトリクス画素回路１５０の例を示す図である。回路１５０はディスプレイの各画素に設けられ、Ｖｄｄ１５２、接地１５４、行選択１２４、および列データ１２６の各母線が、各画素を相互に接続するように設けられる。このように、各画素は電源接続および接地接続を有し、画素の各行は共通の行選択線１２４を有し、画素の各列は共通のデータ線１２６を有する。
各画素は、電源線１５２と接地線１５４との間に駆動トランジスタ１５８と直列に接続されたＯＬＥＤ１５２を有する。駆動トランジスタ１５８のゲート接続１５９が記憶キャパシタ１２０に結合され、制御トランジスタ１２２が、行選択線１２４の制御下でゲート１５９を列データ線１２６に結合する。トランジスタ１２２は、行選択線１２４がアクティブにされた時に列データ線１２６をゲート１５９およびキャパシタ１２０に接続する薄膜電界効果トランジスタ（ＴＦＴ）スイッチである。こうして、スイッチ１２２がオンの時に、列データ線１２６の電圧がキャパシタ１２０に記憶され得る。この電圧は、駆動トランジスタ１５８へのゲート接続の、および「オフ」状態にあるスイッチトランジスタ１２２の、比較的高いインピーダンスのために、少なくともフレームリフレッシュ期間の間、キャパシタに保持される。
駆動トランジスタ１５８は、典型的にはＴＦＴであり、トランジスタのゲート電圧から閾電圧を引いた電圧に依存する（ドレイン・ソース）電流を通す。こうして、ゲートノード１５９の電圧がＯＬＥＤ１５２を通る電流を制御し、ひいてはＯＬＥＤの明るさを制御する。
図１ｃの電圧プログラム型回路は、いくつかの欠点に悩まされる。これは特に、ＯＬＥＤの発光が印加電圧に非線形に依存するからである。ＯＬＥＤからの光出力はＯＬＥＤが通す電流に比例するので、電流制御が好ましい。図１ｄ（図１ｃの要素と同一の要素は同一の参照番号で示してある）は、電流制御を用いた、図１ｃの回路の変形を示す図である。より詳しくは、電流発生器１６６によって設定された（列）データ線の電流が、薄膜トランジスタ（ＴＦＴ）１６０を通る電流を「プログラム」し、今度はそれが、ＯＬＥＤ１５２を通る電流を設定する。これは、トランジスタ１２２ａがオンの時に、（整合した）トランジスタ１６０および１５８が電流ミラーを形成するからである。図１ｅはさらなる変形を示しており、ＴＦＴ１６０がフォトダイオード１６２に置き換えられて、データ線の電流が（画素駆動回路が選択された時に）、フォトダイオードを通る電流を設定することによりＯＬＥＤからの光出力をプログラムするようになっている。
図１ｆは、我々の出願である国際公開第０３／０３８７９０号からの引用であり、電流プログラム型画素駆動回路のさらなる例を示す図である。この回路では、ＯＬＥＤ１５２を通る電流は、例えば基準電流シンクなどの電流発生器１６６を用いてＯＬＥＤ駆動トランジスタ１５８のドレイン・ソース電流を設定し、このドレイン・ソース電流に必要な駆動トランジスタゲート電圧を記憶することにより、設定される。従って、ＯＬＥＤ１５２の明るさは、基準電流シンク１６６に流れ込む電流Ｉcolによって定まり、基準電流シンク１６６は、調整可能かつアドレス指定されている画素の要求に合わせて設定されることが好ましい。さらに、駆動トランジスタ１５８とＯＬＥＤ１５２との間にさらなるスイッチングトランジスタ１６４が接続されて、プログラミング段階においてＯＬＥＤの照明が防止される。通常、列データ線ごとに電流シンク１６６が１つ設けられる。図１ｇは、図１ｆの回路の変形を示す図である。
図２を参照すると、この図は、ドレイン（Ｄ）と、ソース（Ｓ）と、複数の入力端子２０２とをもつフローティングゲート薄膜トランジスタ２００の概略図を示し、複数の入力端子２０２は、トランジスタのＦＧ２０４に容量的に結合され、それぞれがそれぞれの印加電圧Ｖ1、Ｖ2、・・・、ＶNをもつ。トランジスタ２００は、フローティングゲート（ＦＧ）２０４も内蔵する。また、図２は、トランジスタの複数の入力端子とフローティングゲートとがいかに一組のキャパシタＣ1、Ｃ2、・・・、ＣNと見なされ得るか、についても示す。この後者の表現は、後述する画素回路において用いている。
次に、図３ａを参照すると、この図は、複数の入力端子３０４をもつフローティングゲート駆動トランジスタ３０２を備える電圧プログラム型画素回路３００の第１の例を示す図であり、複数の入力端子３０４は、それぞれがＴＦＴ３０２（Ｔ２）のフローティングゲートへの、付随する容量的な結合をもつ。固有のゲート・ソース容量Ｃgsも破線で示してある（Ｔ２がオンの時、これはトランジスタの寄生容量と、チャネル容量の一部とで構成され、オフの状態では寄生だけである）。典型的には、この寄生容量は、回路記憶容量を設けるためにゲートとソースとの間の重複領域を増やすことによって増加する。駆動トランジスタ３０２は、ＯＬＥＤ３０１を駆動する。第１の選択トランジスタ３０６（Ｔ１）は、フローティングゲート駆動ＴＦＴの入力端子の１つを、画素回路のためのプログラミング電圧を保持するデータ線３０８に選択的に結合し、第２の選択トランジスタ３１０は、自動ゼロ線ＡＺの信号に応じて、トランジスタ３０２の第２の入力端子をトランジスタ３０２のドレイン接続に選択的に結合する。これにより、例えば経時変化および／または不均一性に関して画素駆動を補償するための自動ゼロ化機能が提供される。図３ａの例示回路においてトランジスタ３０２（Ｔ２）がｐチャネル型デバイスであることは理解されるであろう。
図３ｂは、図３ａと同じ回路を示す図であるが、いくぶん異なる表現を用いている。
図３ｃは、図３ａおよび図３ｂの回路の変形のｐチャネル型の例を示す図であり、同一の要素は同一の参照番号で示してある。図３ｃの回路は、前述した図１ｅの回路と同様な方法でフォトダイオード３５０を含む。これにより、ＯＬＥＤ３０１がオンの時に光フィードバックが提供され、トランジスタ３０２の閾電圧Ｖｔの違いまたはずれを回路が訂正するという点において図１ｅの構成に勝る利点が得られる。
次に、図４を参照すると、この図は、図３の回路の動作をより詳細に説明するタイミング図を示す。図３ａのアクティブマトリクス画素回路の動作におけるＡ〜Ｇの段階は、以下に説明する通りである。
Ａ――画素回路はオフ状態である。Ｖｄａｔａは画素回路から切断されている。キャパシタＣ1およびＣ2は不確定状態で浮動する。
Ｂ――選択スイッチが有効にされ、基準データ電圧（ＶＨＩＧＨ）がフローティングゲートＴＦＴ３０２の入力端子の１つに印加されて（Ｖ1＝ＶＨＩＧＨ）、フローティングゲートＴＦＴ３０２に電流が流れないようにされる（｜ＶFGS｜＜｜Ｖｔ｜）。ＶＤＤはＨＩＧＨである。
Ｃ――ＡＺがＬＯＷ、Ｔ３が有効にされる。駆動ＴＦＴ（Ｔ２）の入力Ｖ2がドレインに接続されて、Ｔ２ ３０２がダイオード接続される。入力Ｖ１はまだＶＨＩＧＨである（Ｖ1＝ＶＨＩＧＨ）。電流がＴ２を流れ始めて、Ｖｇｓ／Ｖｄｓが増加する。キャパシタＣ1、Ｃ2、およびＣｇｓの間で電荷が再分布する。
Ｄ――ＶDDおよびＶ1が（Ｖｄａｔａの変化により駆動されて）ΔＶだけ低くなる。ＶD（Ｔ２）がＬＯＷになって、ＯＬＥＤ３０１に逆バイアスがかかる。Ｔ２を通る電流が向きを変え、有効にされたＴ３を通ってＣ2へと流れ込み、容量Ｃ２を充電する。電圧Ｖ2がＨＩＧＨになり、ＴＦＴ３０２のフローティングゲートが閾電圧に達するとトランジスタ３０２のスイッチがオフになる（そしてＶｔがＣｇｓに記録される）。
Ｅ――ＡＺがＨＩＧＨになり、Ｔ３がオフになり、Ｖ2の接続が切れる。
Ｆ――ＶＤＤおよびＶ１が（有効にされたＴ１によって）再びＨＩＧＨになり、その結果ＯＬＥＤが順バイアス状態になる。
Ｇ――Ｔ２上にプログラムされたデータが、閾電圧Ｖｔでオフセットされる。
上記の説明から、当業者は、図３の画素回路が、ＴＦＴスイッチによってＯＬＥＤを切断する必要なしに電圧プログラム型画素駆動部における閾電圧補償を可能にすることを認めるであろう（なぜならば、これは入力電圧を制御してＯＬＥＤに逆バイアスをかけることによって効果的に達成され得るからである）。さらに、実施の形態において、用いられるすべてのキャパシタは、デバイス３０２として一体型フローティングゲートＴＦＴにより提供され得る。あるいは、回路が一体型ＴＦＴなしに構成される場合は、回路レイアウトの設計は、ゲート金属層とソース・ドレイン金属層との間のバイアの必要性を回避できる。画素をプログラムするデータ電圧情報は、実施の形態において、容量Ｃgsによって記憶され、従って駆動ＴＦＴ３０２（Ｔ２）の寄生容量によって定まる。これはゲートとソースとの間の重複領域と、駆動ＴＦＴ３０２のチャネル容量の一部とによって定まる。十分な記憶容量を得るために、典型的にはこの重複部分が増やされてもよいし、あるいは外部容量が設けられてもよい。キャパシタＣ１およびＣ２は、フローティングゲートトランジスタ３０２（Ｔ２）の一体型の容量であってもよいし、あるいは別々の要素が駆動ＴＦＴに隣接してパターン形成されて、回路設計の一部を構成してもよい。キャパシタＣ１およびＣ２の値は、一体型か分離型かにかかわらず、フローティングゲート電極と入力端子との間で幾何学的な重複領域を選ぶことによって定められてよいのである。
次に、図５ａを参照すると、この図は、フローティングゲート駆動トランジスタ５０２を内蔵する電流プログラム型アクティブマトリクス画素回路５００の第１の例を示す図である。図５ａの回路は、図１ａの回路と比較することができる。トランジスタ５０２の一方の入力端子５０２ａ（Ｇ１）は、選択トランジスタ５０４（図１ａのＴ１に対応する）の入力接続として働く。他方の入力端子５０２ｂ（Ｇ２）は、この入力端子が結合された第２の選択トランジスタ５０６のスイッチが入れられた時に、電流データ線Ｉｄａｔａに設定された電流によりプログラムされたゲート・ソース電圧をトランジスタ５０２の入力容量に記憶させるために用いられる。従って、動作時は、ＳＥＬ線がアサートされると、両トランジスタ５０４および５０６のスイッチが入り、画素をプログラムするために、Ｖｄｄ線がＬＯＷにされ、Ｉｄａｔａ線に電流シンクが印加されて、プログラム電流に対応する電圧がトランジスタ５０２の入力端子キャパシタに設定される。そして、プログラム電流がＯＬＥＤ５０８を流れるように、ＳＥＬ線がデアサートされ、ＶｄｄがＨＩＧＨにされる。なお、リセットトランジスタ（図５ａには示さない）をＩｄａｔａ線に結合して、出力電流をプログラムする前に、入力端子Ｇ２とＦＧとの間に接続された入力キャパシタに記憶された電圧をリセットするようにしてもよい。
図５ａの回路は、バイアの数を少なくして製造することができる。一体型の入力キャパシタにより、画素回路として物理的大きさがより小さくなる。従って、回路は、一体型フローティングゲートデバイスで（すなわち一体型の入力キャパシタで）実現して、より複雑な層構造と引き替えに物理的大きさをより小さくすることもできるし、あるいは、非一体型の入力キャパシタで、より少ないバイアの、もしくはバイアなしの、より単純な層構造を実現することができる。
図５ａの回路は、ｎチャネルトランジスタを用いる。しかし、当業者であれば理解するように、代わりにｐチャネルトランジスタが用いられてもよい。ここで図５ｂを参照すると、この図は、図５ａの回路の変形を示す図であり（同一の要素は同一の参照番号で示してある）、選択トランジスタ５０４が、Ｖｄｄではなくバイアス線Ｖｂｉａｓ５１０に結合されている。このバイアス線を用いて、入力端子Ｇ１の電圧を調整することにより駆動トランジスタの有効な閾電圧を調整することができる。閾電圧がゼロでない場合、従ってダイオード接続を用いて駆動デバイスをプログラムする際に、（飽和状態を維持するのに必要な値よりも）より大きなドレイン・ソース電圧が生成される可能性がある場合は、フローティングゲートデバイスの閾電圧をゼロに調整することにより、同じＯＬＥＤ駆動電流に用いられるゲート・ソース電圧を下げることができる。この結果、より低いＶｄｄを用いることが可能になり、従って電力消費が減る。同様に、Ｖｂｉａｓを正方向に調整してＶｔを下げる代わりに、Ｖｂｉａｓを負方向に調整してＶｔを上げてもよいことは、当業者は理解するであろう。
図５ｂの構成は、プログラミング時に、Ｖｄｄをより低い電圧水準にしてＯＬＥＤに逆バイアスをかける代わりに、Ｖｂｉａｓ線の電圧を制御して画素回路の電流プログラミング時にＯＬＥＤが点灯しないようにする、という代替動作モードも容易にする。この構成は、Ｖｂｉａｓを正方向に調整してプログラミング電圧を負方向にずらすことに依拠する。プログラミング後、Ｖｇｓがほぼ一定にとどまる一方（図５ｂのＧ１は本質的に浮動する）、ソース電圧は上昇してＯＬＥＤが点灯する。
次に、図５ｃを参照すると、この図は、図５ａの回路のさらなる変形を示す図であり、ここでも同一の要素は同一の参照番号で示してある。この変形は、プログラミング時に、ＶｄｄをＬＯＷにするのではなくＯＬＥＤ５０８のスイッチを積極的に切ることができるように、ＳＥＬ線の反転線に結合された無効化トランジスタ５１２を含む。
次に、図５ｄを参照すると、この図は、電流プログラム型アクティブマトリクス画素回路５２０の別の例を示す図であり、この回路は、ｎチャネル型デバイスではなくｐチャネル型デバイスを用いる。図５ｄの回路において、駆動トランジスタ５２２は第１の入力端子５２２ａ（Ｇ１）を有し、第１の入力端子５２２ａ（Ｇ１）は、選択トランジスタ５２４および５２６がオンの時に、Ｉｄａｔａ線の電流によってプログラムされたゲート電圧を対応する入力キャパシタに記憶させるが、第２の入力端子５２２ｂ（Ｇ２）は、トランジスタ５２２の付加的な入力端子として働くものであり、プログラミング時に駆動ＴＦＴがオンで飽和状態にある場合には、駆動ＴＦＴのドレインに接続される。繰り返すが、プログラミング時には、選択トランジスタ５２４および５２６がオンになり、プログラミング電流がＶｄｄ線から駆動トランジスタ５２２を通って、Ｉｄａｔａ線に接続されたプログラム可能データシンク（図示しない）へと流れる。選択トランジスタ５２４および５２６のスイッチが切られると、この電流はＯＬＥＤ５２８を通って流れる（プログラミング段階では、ＯＬＥＤを通る電流は無効にされなければならない）。
図５ｅは、図５ｄの回路の変形を説明する図であり、ここでは、選択トランジスタ５２４および５２６は、Ｉｄａｔａ線と駆動トランジスタ５２２のドレイン接続との間に直列結合されず、一方の選択トランジスタ５２６は、駆動トランジスタ５２２のドレイン端子とこのトランジスタの第２の入力端子Ｇ２ ５２２ｂとの間に結合され、第２の選択トランジスタ５２４は、Ｉｄａｔａ線を直接、駆動トランジスタ５２２のドレイン端子に結合する。これは、駆動トランジスタ出力とプログラミング電流を通すＩｄａｔａ線との間に単一の選択トランジスタが存在する、という利点を有する。
図５ｆは、この回路のさらなる変形を示す図であり、図５ｄの要素と同一の要素は同一の参照番号で示してある。ここでは、入力端子Ｇ１ ５２２ａは、バイアス電圧線Ｖｂｉａｓ５３０に接続されて、図５ｂを参照して説明したのとだいたい同様の方法で駆動トランジスタ５２２の閾電圧の調整／制御を行えるようになっている。
バイアス電圧線を含む、図５ｆに示すもののような構成について言及を続けるが、動作時に、閾電圧を大きな値に上げるためにフローティングゲートＴＦＴの一方の入力端子にバイアスをかければ――これはバイアス電圧線を正にバイアスすることによって行える（ＴＦＴはｐ型である）――、駆動ＴＦＴがダイオード接続されている時は、駆動ＴＦＴ端子間のドレイン・ソース電圧ＶＤＳによってＯＬＥＤに逆バイアスをかけ、ひいてはプログラミングサイクル中のＯＬＥＤの動作を無効にすることができる。従って、Ｖｄｄ電圧の変更（ＬＯＷにすること）が不要なので、これにより有用な利点が得られる。実施の形態において、これにより省電力が可能になるが、これは概してこの線には相当な容量が付随するためである。また、実施の形態において、アクティブマトリクス表示デバイスのバイアス電圧は、隣接する画素／画素ラインどうしの間で共有され得る。
図５ｇは、さらなる代替回路を説明する図であり、ここでは、駆動トランジスタの第２の入力端子Ｇ２ ５２２ｂに結合された選択トランジスタ５２６が、駆動トランジスタのドレイン端子ではなくＩｄａｔａ線に（または５ｅのように両方に）直接、結合される（その結果、ドレイン端子が、直列接続された選択トランジスタ５２４および５２６を介して、入力端子Ｇ２に接続される）。
図５ｈは、電流プログラム型回路のさらなる変形を説明する図であり、ここでは、プログラミング時にＯＬＥＤのスイッチを積極的に切ることができるように（ひいてはプログラミング時にＶｄｄをＬＯＷにする必要のないように）、付加的なＯＬＥＤ無効化トランジスタ５３２が設けられる。
図６ａは、電流ミラー回路の例を示す図であり、この回路は、１つまたは図示のように２つのフローティングゲートトランジスタ６０２および６０４を用いるアクティブマトリクス画素駆動回路に内蔵され得るものである。図示の例において、第２の入力端子の一方または両方をバイアス電圧Ｖｂに結合して、トランジスタ６０２および６０４の閾電圧の一方または両方を調整するようにしてもよく、これによって、例えば２つのトランジスタの特性をより良く整合させるようにしてよい。同様の構成が、電流コピー回路において用いられてもよい。１つ以上のフローティングゲートデバイスを用いることのさらなる利点は、１つの入力端子のゲート電圧を制御して駆動ＴＦＴの閾電圧を下げることにより、必要な電力供給を減らすことができる、ということである。
図６ｂは、フローティングゲートＴＦＴを内蔵するセンサのためのアクティブマトリクス画素回路の例を示す図であり、ここでもまた、上述したような閾電圧調整がある。
図７ａおよび図７ｂを参照すると、これらの図は、一体型および非一体型のフローティングゲートデバイスの構造および回路を示す図である。図２の要素と同一の要素は同一の参照番号で示してある。
図７ａは、一体型フローティングゲート２０４をもつフローティングゲート（ＦＧ）ＴＦＴ２００ａの実施の形態を示す図である。この一体型ＦＧデバイスにおいて、フローティングゲートキャパシタは、ゲート金属の層２０４ｂを備え、ゲート金属の層２０４ｂは、誘電層２０４ａと２０４ｃとに挟まれて、半導体２０６ならびにソース・ドレイン金属２０８のソース接続およびドレイン接続の上にフローティングゲートを形成する。第１の容量的に結合された入力２０２ａが、フローティングゲート２０４ｂの第１の部分と共に第１の入力キャパシタを形成し、第２の容量的に結合された入力２０２ｂが、フローティングゲート２０４ｂの第２の部分と共に第２の入力キャパシタを形成する。
図７ｂは、非一体型フローティングゲートをもつフローティングゲート（ＦＧ）ＴＦＴ２００ｂの実施の形態を示す図であり、図７ａの要素と同一の要素は同一の参照番号で示してある。この構造においても、第１の容量的に結合された入力２０２ａが、フローティングゲート金属２０４ｂの第１の部分と共に第１の入力キャパシタを形成し、第２の容量的に結合された入力２０２ｂが、フローティングゲート金属２０４ｂの第２の部分と共に第２の入力キャパシタを形成する。しかしながら、デバイスは垂直の構造をもたず、第１および第２の容量的に結合された入力が、ソース・ドレイン接点の両側に横に配置される。これにより、ソース・ドレイン金属層を用いて各入力キャパシタの一方の極板を形成することが可能となり、これにより、画素駆動回路のいくつかのバイアを減らすことができる。さらに、図７ａとの比較から分かるように、金属層が１つ少なく、誘電層も１つ少なくなっている。
上記の回路の好ましい実施の形態において、トランジスタは、例えばアモルファスシリコンから作られた、ＭＯＳデバイスで構成される。しかしながら、他の実装では、１つ以上の有機薄膜トランジスタが用いられてもよい。
当業者が理解するように、上述の回路は、ｎチャネルまたはｐチャネルの変形のいずれかで実装されてよい。当業者は、他の多くの変形が可能であること、例えば、図１ｃないし図１ｇに示された回路の１つ以上がフローティングゲート駆動トランジスタを用いて実装されてもよいことを、さらに理解するであろう。より一般的には、当技術分野において記載された事実上あらゆる画素回路が、上述されたやり方にならってフローティングゲートＴＦＴを内蔵するように構成されてよい。
無論、当業者には他の多くの効果的な代替例が見いだされるであろう。本発明が、記載された実施の形態に限定されず、本明細書に添付された請求の範囲の精神と範囲内にある、当業者にとって明らかな変更を包含することは理解されるであろう。

Claims (26)

  1. 複数のアクティブマトリクス画素を有するアクティブマトリクス光電子デバイスであって、前記画素のそれぞれは、前記画素を駆動する薄膜トランジスタ（ＴＦＴ）と、画素値を記憶する画素キャパシタとを備える画素回路を含み、前記ＴＦＴは、フローティングゲートをもつＴＦＴで構成されるアクティブマトリクス光電子デバイス。
  2. フローティングゲートをもつ前記ＴＦＴは、前記ＴＦＴのゲートへの１つ以上の接続をもつＴＦＴで構成され、前記ゲート接続は、前記ＴＦＴの前記ゲートへの容量的にのみ結合された接続で構成される請求項１に記載のアクティブマトリクス光電子デバイス。
  3. 前記容量的に結合されたゲート接続は、２つの極板をもつゲート接続キャパシタを備え、前記ＴＦＴは、ソース・ドレイン金属層を備え、前記ＴＦＴの前記ゲートへの前記容量的に結合された接続は、前記ソース・ドレイン金属層にパターン形成された接続を備え、前記ソース・ドレイン金属層にパターン形成された前記接続は、前記ゲート接続キャパシタの前記極板の一方を備え、前記ＴＦＴは、ゲート金属層をさらに備え、前記ゲート金属層は、前記ゲート接続キャパシタの前記極板の第２を備える請求項２に記載のアクティブマトリクス光電子デバイス。
  4. 前記フローティングゲートは、前記ＴＦＴと一体化される請求項１または２に記載のアクティブマトリクス光電子デバイス。
  5. 前記フローティングゲートは、付随するフローティングゲート容量を有し、前記画素キャパシタは、前記フローティングゲート容量を有する上記請求項のいずれかに記載のアクティブマトリクス光電子デバイス。
  6. 前記デバイスは、有機発光ダイオード（ＯＬＥＤ）ディスプレイを備え、前記画素回路は、前記フローティングゲートＴＦＴによって駆動されるＯＬＥＤを含む上記請求項のいずれかに記載のアクティブマトリクス光電子デバイス。
  7. 前記画素回路は、電圧プログラム型画素回路で構成され、前記画素値は、前記フローティングゲートＴＦＴの閾電圧をオフセットするための閾オフセット電圧値で構成される請求項６に記載のアクティブマトリクス光電子デバイス。
  8. 前記フローティングゲートＴＦＴは、２つのフローティングゲート接続を有し、前記電圧プログラム型画素回路は、第１のフローティングゲート接続を用いて前記閾オフセット電圧値を調整し、第２のフローティングゲート接続を用いて前記画素のプログラミング電圧を記憶するように構成される請求項７に記載のアクティブマトリクス光電子デバイス。
  9. 前記画素回路は、前記閾オフセット電圧値と前記プログラミング電圧とを提供する動作が前記フローティングゲートと前記ＴＦＴのソース端子またはドレイン端子との間の固有のデバイス容量にプログラミング電圧を記憶させるように構成される請求項８に記載のアクティブマトリクス光電子デバイス。
  10. 前記画素回路は、前記画素内に光フィードバックを提供するために、前記ＴＦＴのフローティングゲート接続に結合されたフォトダイオードを含む請求項７、８、または９に記載のアクティブマトリクス光電子デバイス。
  11. 前記画素回路を制御する制御回路をさらに備え、前記制御回路は、前記ＯＬＥＤがオフに制御され、前記一体化されたフローティングゲートキャパシタに前記閾オフセット電圧値が記憶される第１のサイクルと、前記閾オフセット電圧値により調整されたプログラミング電圧で前記ＯＬＥＤの明るさが設定される第２のサイクルとの２つのサイクルを有する請求項６ないし１０のいずれか１項に記載のアクティブマトリクス光電子デバイス。
  12. 前記画素回路は、電流プログラム型画素回路で構成され、前記画素値は、前記画素回路に流されるプログラミング電流に実質的に比例する前記ＯＬＥＤを通る駆動電流に対応するゲート・ソース電圧値で構成される請求項６に記載のアクティブマトリクス光電子デバイス。
  13. 前記ＴＦＴは、第１のフローティングゲート接続と、第２のフローティングゲート接続との２つのフローティングゲート接続を有し、前記電流プログラム型画素回路は、前記フローティングゲート接続の１つが、前記ＴＦＴの有効な閾電圧を変えるための電圧を記憶するキャパシタへの接続を備えるように構成される請求項１２に記載のアクティブマトリクス光電子デバイス。
  14. 前記第１のフローティングゲート接続は、前記フローティングゲートＴＦＴのドレイン接続に結合される請求項１３に記載のアクティブマトリクス光電子デバイス。
  15. 前記第１のフローティングゲート接続は、前記画素回路が前記プログラミング回路によってプログラミングのために選択され得るようにする少なくとも１つの選択ＴＦＴを介して、前記ＴＦＴの前記ドレイン接続に結合される請求項１４に記載のアクティブマトリクス光電子デバイス。
  16. 前記画素回路は、前記第２のフローティングゲート接続とフローティングゲートＴＦＴのドレイン接続との間に結合された少なくとも１つの選択ＴＦＴを含む請求項１３、１４、または１５に記載のアクティブマトリクス光電子デバイス。
  17. 前記画素回路は、前記第１のフローティングゲート接続と前記画素回路のバイアス電圧接続との間に結合された少なくとも１つの選択ＴＦＴを含む請求項１３、１４、または１５に記載のアクティブマトリクス光電子デバイス。
  18. 前記画素回路は、前記プログラミング電流を前記画素回路へ選択的に提供するために、前記第２のフローティングゲート接続と電流データ線との間に結合された少なくとも１つの選択ＴＦＴを含む請求項１３ないし１７のいずれか１項に記載のアクティブマトリクス光電子デバイス。
  19. 前記画素駆動回路のプログラミング時に前記ＯＬＥＤの照明を無効にするための、前記フローティングゲートＴＦＴと前記ＯＬＥＤとの間に結合された無効化ＴＦＴをさらに備える請求項１３ないし１８のいずれか１項に記載のアクティブマトリクス光電子デバイス。
  20. 前記フローティングゲートＴＦＴは、２つのフローティングゲート接続を有し、前記画素回路は、前記フローティングゲートＴＦＴの有効な閾電圧制御のために入力端子の一方を用いるように構成される上記請求項のいずれかに記載のアクティブマトリクス光電子デバイス。
  21. 前記画素回路は、前記フローティングゲート接続の他方を用いて前記アクティブマトリクス画素のプログラミングを有効にするように構成される請求項２０に記載のアクティブマトリクス光電子デバイス。
  22. 前記画素回路は、前記フローティングゲートＴＦＴを入力または出力トランジスタとして含む電流ミラー回路または電流コピー回路を備える請求項２０または２１に記載のアクティブマトリクス光電子デバイス。
  23. 有機エレクトロルミネッセンスディスプレイのアクティブマトリクス画素回路を駆動する方法であって、前記画素回路は、前記画素を駆動する薄膜トランジスタ（ＴＦＴ）と、画素値を記憶する画素キャパシタとを備え、前記ＴＦＴは、フローティングゲートをもつＴＦＴで構成され、前記フローティングゲートは、付随するフローティングゲート・ソース間容量を有する方法において、前記画素回路をプログラムして前記フローティングゲート・ソース間キャパシタに電圧を記憶させることを含み、前記記憶された電圧が、前記有機エレクトロルミネッセンス表示素子の明るさを定める方法。
  24. 前記フローティングゲートＴＦＴは、２つのフローティングゲート接続を有し、前記方法は、前記フローティングゲート接続の第１を用いて前記有機エレクトロルミネッセンス表示画素の前記明るさをプログラムし、前記フローティングゲート接続の第２を用いて前記駆動ＴＦＴの閾電圧を変えることを含む請求項２３に記載の方法。
  25. フローティングゲート有機薄膜トランジスタ（ＯＴＦＴ）であって、前記薄膜トランジスタのフローティングゲートに容量的に結合された少なくとも１つの入力端子を備えるフローティングゲート有機薄膜トランジスタ。
  26. 請求項２５に記載のフローティングゲート有機薄膜トランジスタを備える画素回路であって、前記回路は、ＯＴＦＴのドレイン・ソース金属層と前記ＯＴＦＴのゲート金属層との間のバイアを欠く画素回路。
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