WO2016174744A1 - 不揮発性メモリの制御方法、制御装置、および半導体記憶装置 - Google Patents

不揮発性メモリの制御方法、制御装置、および半導体記憶装置 Download PDF

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三浦　誓士
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株式会社日立製作所
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Definitions

  • the present invention relates to a semiconductor device, and more particularly to a semiconductor device provided with a nonvolatile memory device.
  • phase change memory using a chalcogenite material as a recording material has been actively studied as a nonvolatile memory device.
  • a phase change memory is a type of resistance change memory that stores information by utilizing the fact that recording materials between electrodes have different resistance states.
  • phase change memory information is stored by utilizing the fact that the resistance value of a phase change material such as Ge 2 Sb 2 Te 5 is different between an amorphous state and a crystalline state. In the amorphous state, the resistance is high (high resistance state), and in the crystal state, the resistance is low (low resistance state). Therefore, reading of information from the phase change memory is realized by applying a potential difference to both ends of the element, measuring the current flowing through the element, and determining the high resistance state / low resistance state of the element.
  • a phase change material such as Ge 2 Sb 2 Te 5
  • the data is rewritten by changing the electric resistance of the phase change film formed of the phase change material to a different state by Joule heat generated by current.
  • FIG. 19 is a diagram showing the relationship between the pulse width and temperature required for the phase change of the resistive memory element using the phase change material.
  • the vertical axis represents temperature and the horizontal axis represents time.
  • the memory information “1” when the memory information “1” is written, it is sufficient to keep the memory element in a temperature region lower than the melting point Ta but higher than the crystallization temperature Tx (same or higher than the glass transition temperature).
  • a set pulse is applied for a long time so that a proper current flows.
  • the chalcogenide material is in a low-resistance polycrystalline state.
  • Patent Document 1 discloses a nonvolatile memory having a three-dimensional structure.
  • Patent Documents 1 and 3 show a configuration in which memory cells each including a variable resistance element and a transistor connected in parallel thereto are connected in series in the stacking direction.
  • Patent Document 2 shows a configuration in which memory cells each including a variable resistance element and a diode connected in series to the variable resistance element are connected in series with a conductive wire interposed in the stacking direction.
  • the two memory cells can be collectively processed. Thus, the write operation is performed.
  • Patent Document 3 discloses a method of erasing data in N ⁇ M three-dimensional memory cell arrays at once. Further, it is shown that a thermal buffer region is provided so that Joule heat during the erase operation does not greatly affect the crystal state of peripheral memory cells adjacent to the memory cell array to be erased.
  • Patent Document 4 discloses a non-volatile memory in which a controller selects one of memory units according to a workload index.
  • the present inventors examined a method for controlling a NAND flash memory used for storage such as an SSD (Solid State Drive) or a memory card. In addition, a control method using resistance change memory was examined.
  • a NAND flash memory used for storage such as an SSD (Solid State Drive) or a memory card.
  • a control method using resistance change memory was examined.
  • garbage collection operation starts when the free area (the number of erased blocks) becomes a predetermined value or less. In order to increase the number of erased blocks by one by this garbage collection operation, it is necessary to select at least two blocks (the following memory areas A and B).
  • the SSD reads currently valid data (pages) from the already written 1 Mbyte nonvolatile memory areas A and B, collects these data, and writes them to the RAM. Next, the nonvolatile memory areas A and B are erased.
  • the data written in the RAM is collectively written in the nonvolatile memory area A.
  • the 1-Mbyte nonvolatile memory area B becomes an erased memory area, and new data can be written to the nonvolatile memory area B.
  • garbage collection is conventionally performed in a memory in which the erase unit and the write unit are different in size and cannot be overwritten.
  • this garbage collection operation causes data movement from one nonvolatile memory area to another nonvolatile memory area within the SSD.
  • the write and data requested from the host controller to the SSD The read request cannot be executed, and the performance of the SSD deteriorates.
  • An object of the present invention is to provide a semiconductor device that achieves high performance and high reliability.
  • One aspect of the present invention is a method for controlling a nonvolatile memory in which an erase unit and a write unit are different.
  • the physical address of the non-volatile memory is assigned to a predetermined unit of logical address, and the size of the erase unit including the physical address assigned to the logical address according to the write access status for the predetermined unit of logical address. To control.
  • the specific definition of the erasure unit is “one area for managing the number of erasures”, “area erased with one erase command” or “erase with one erase command” It becomes an area that is an integral multiple of "area”. In this specification, this may be called a block.
  • the erase count for each block is managed by an erase count table or the like.
  • the write access status can be normalized using at least one of the average write data amount of all logical addresses and the number of write accesses of all logical addresses.
  • the size of the erase unit can be controlled in consideration of the status of read access to a predetermined unit of logical address.
  • the amount of the provisional area included in the allocated physical address can be controlled according to the status of write access to a predetermined unit of logical address.
  • Another aspect of the present invention is a non-volatile memory control device that controls various non-volatile memories by the above method.
  • An example of a non-volatile memory control device is a control circuit that allocates a physical address of a non-volatile memory to a logical address and accesses the physical address, and the control circuit is based on an access status to the logical address.
  • the size of the erase unit block including the physical address corresponding to the logical address is dynamically changed.
  • Another aspect of the present invention is a semiconductor memory device including a nonvolatile memory and a control circuit that assigns a physical address to an input logical address and accesses the physical address of the nonvolatile memory.
  • the control circuit is characterized in that writing is performed by dynamically changing the block size of the block including the physical address of the nonvolatile memory.
  • the control circuit calculates a first feature quantity of a write request input to the control circuit for each logical address, and the block of the block including the physical address of the nonvolatile memory based on the first feature quantity Determine the size.
  • the first feature amount is a feature amount indicating a logical address with high access frequency, for example, and a block size factor described later is a typical example.
  • Another aspect of the present invention is a semiconductor memory device including a nonvolatile memory and a control circuit that assigns a physical address to an input logical address and accesses the physical address of the nonvolatile memory.
  • the control circuit performs writing by dynamically changing the capacity of the physical address with respect to the capacity of the logical address of the nonvolatile memory.
  • the control circuit calculates a second feature quantity of a write request input to the control circuit for each logical address, and based on the second feature quantity, the control circuit calculates the capacity of a logical address area including a plurality of logical addresses.
  • the capacity of a physical address area including a plurality of physical addresses is determined.
  • the second feature amount is, for example, a feature amount indicating how much data of the logical address is written, and a provisional capacity factor described later is a typical example.
  • a specific method for determining the capacity of the physical address area there is an example of changing the provisional capacity described later.
  • a semiconductor device in another aspect of the present invention, includes a nonvolatile memory and a control circuit that accesses the nonvolatile memory.
  • the control circuit calculates the frequency of access to the logical address of the write request input from the outside within a certain period, changes the block size of the nonvolatile memory based on this access frequency, and performs writing.
  • the block size of the block including the physical address corresponding to the logical address with high access frequency is reduced, and the effective data amount in the block is reduced.
  • the control circuit shortens the time for waiting for externally input write and read requests, and the data transfer speed of the semiconductor device is improved.
  • the block can be grasped as an erasing unit when garbage collection is performed.
  • FIG. 1 is a block diagram illustrating a schematic configuration example of an information processing system to which a semiconductor device according to an embodiment of the present invention is applied. It is a block diagram which shows the structural example of the control circuit in FIG.
  • FIG. 2 is a block diagram showing a configuration of a control circuit in the memory module in FIG. 1.
  • FIG. 3 is a block diagram showing a configuration example of nonvolatile memory devices NMV0 to 31 in FIG.
  • FIG. 5 is a circuit diagram illustrating a configuration example of the chain memory array in FIG. 4.
  • FIG. 6 is a circuit diagram showing an operation example of the chain memory array of FIG. 5.
  • FIG. 6 is a circuit diagram showing another operation example of the chain memory array of FIG. 5.
  • FIG. 6 is a circuit diagram showing another operation example of the chain memory array of FIG. 5.
  • the constituent elements are not necessarily indispensable unless otherwise specified or apparently indispensable in principle.
  • the shapes when referring to the shapes, positional relationships, etc. of the components, etc., the shapes are substantially the same unless otherwise specified, or otherwise apparent in principle. And the like are included. The same applies to the above numbers and the like (including the number, numerical value, quantity, range, etc.).
  • the circuit elements constituting each block are not particularly limited, but are formed on a single semiconductor substrate such as single crystal silicon by a known integrated circuit technology such as a CMOS (complementary MOS transistor).
  • CMOS complementary MOS transistor
  • a resistive memory element such as a phase change memory or a ReRAM (Resistive Random Access Memory) is used.
  • FIG. 1 is a block diagram showing a schematic configuration example of an information processing system to which a semiconductor device according to an embodiment of the present invention is applied.
  • the information processing system shown in FIG. 1 includes an information processing device CPUG, a router device ROUTER, control devices DYBS-CTL0 to m, and storage devices STRG0 to STRG0.
  • the information processing device CPUG includes, but is not limited to, information processing circuits CPU0 to CPUn and CPU memory modules MD0 to MDn.
  • Each of the CPU memory modules MD0 to MDn includes memory devices M0 to nn.
  • Each of the storage devices STRG0 to m is provided with nonvolatile memory modules NVMD0 to kMD.
  • Each of the non-volatile memory modules NVMD0 to kMD includes a non-volatile memory device NVM0 to NVM, a random access memory RAM, and a control circuit NVM-CTL that controls the non-volatile memory device and the random access memory.
  • the nonvolatile memory devices NVM0 to NVMp have, for example, the same configuration and performance.
  • Each of the nonvolatile memory devices NVM0 to NVMp of the nonvolatile memory modules NVMD0 to kMD stores an operating system, application programs, and data that operate on the information processing circuits CPU0 to CPUn.
  • the non-volatile memory devices NVM0 to nVMp also include a secondary block size table BLKTBL2 indicating the correspondence of the management block size to the physical address area DPAD of the memory modules NVMD0 to kk managed by the control devices DYBS-CTL0 to m,
  • the secondary address conversion table DLPTBL2 of the physical address DPAD of the memory modules NVMD0 to 31 corresponding to the logical address DLAD is stored.
  • the block size table and the address conversion table are also copied by the control device DYBS-CTL.
  • the table possessed by the control device DYBS-CTL is referred to as a primary table
  • the tables possessed by the nonvolatile memory modules NVMD0 to NVMD are referred to as secondary tables.
  • the logical address LAD from the information processing device CPUG managed by the control circuit NVM-CTL and the physical addresses of the nonvolatile memory devices NVM0 to NVM in the memory modules NVMD0 to k A secondary address conversion table DLPTBL2 that performs correspondence with PAD, an erase count table ERSTBL for each block, and an address map ADMAP are stored.
  • the secondary block size table, the address conversion table, the erase count table, the address map, and the like may be stored in a dedicated memory separately provided in the control circuit or the control device.
  • n, nn, m, p, and k represent natural numbers, respectively.
  • the nonvolatile memory modules NVMD0 to NVMD are not particularly limited, but correspond to, for example, SSD (Solid State Drive).
  • any of the information processing circuits CPU0 to n of the information processing device CPUG is stored in the non-volatile memory devices NVM0 to p of the storage devices STRG0 to m through the router device ROUTER and the control devices DYBS-CTL0 to m
  • the program and data are read out and transferred to the CTL memory modules MD0 to MDn. Thereafter, the information processing circuits CPU0 to CPUn use the data stored in the memory modules MD0 to MDn to execute the operating system and application programs.
  • the nonvolatile memory devices NVM0 to NVM0 in the storage devices STRG0 to m are passed through the router device ROUTER and the control devices DYBS-CTL0 to m. Store to NVMp.
  • the information processing device CPUG manages data stored in the storage devices STRG0 to STRG0 using a logical address (LAD) in units of a minimum of 512 bytes.
  • LAD logical address
  • the router device ROUTER transfers read commands, write commands and data from the information processing device CPUG to the control devices DYBS-CTL0 to m, and transfers data from the control devices DYBS-CTL0 to m to the information processing device CPUG. Device.
  • FIG. 2 shows the configuration of the control device DYBS-CTL.
  • the control devices DYBS-CTL0 to m read the secondary block size table BLKTBL2 stored in the nonvolatile memory devices NVM0 to NVMp of the storage devices STRG0 to m and transfer them to the memory devices MMD in the control devices DYBS-CTL0 to m To do.
  • the memory device MMD has a primary block size table BLKTBL1 that is a copy of the secondary block size table.
  • control devices DYBS-CTL 0 to m are controllers that manage data stored in the storage devices STRG 0 to m with a logical address (LAD) in a minimum 512-byte unit (sector unit).
  • LAD logical address
  • control devices DYBS-CTL0 to m read and write data to and from the memory modules NVMD0 to k through the interface signal HDH_IF in accordance with read and write commands from the information processing device CPUG through the router device ROUTER.
  • control devices DYBS-CTL0 to m determine the physical addresses DPAD of the memory modules NVMD0 to k for the input logical address LAD from the information processing device CPUG through the router device ROUTER, and to the memory modules NVMD0 to k Read and write data.
  • control devices DYBS-CTL0 to m analyze the characteristics of read and write access from the information processing device CPUG, dynamically and optimally change the management block size for the physical address area DPAD of the memory modules NVMD0 to k,
  • the primary block size table BLKTBL1 in the memory device MMD is updated. This improves the performance and reliability of the information processing system.
  • the control circuit NVM-CTL in the memory modules NVMD0 to kMD reads the secondary address conversion table DLPTBL2 stored in the non-volatile memory devices NVM0 to NVM, the erase count table ERSTBL for each block, and the address map ADDMAP.
  • the address conversion table DLPTBL2 and the erase count table ERSTBL for each block are transferred to the memory device RAM in the memory modules NVMD0 to NVk, the address map ADDMAP is read, and transferred to the map register MAPREG.
  • the physical page address PAD of the non-volatile memory devices NVM0 to NVM is written for each block managing the non-volatile memory devices NVM0 to NVM.
  • the physical page address PAD is determined so that the number of times is equalized, and the secondary address conversion table DLPTBL2 is updated.
  • the memory control circuit NVM-CTL When the memory control circuit NVM-CTL reads data from the nonvolatile memory devices NVM0 to NVMp, the memory control circuit NVM-CTL refers to the secondary address conversion table DLPTBL2 and determines the physical address PAD for the logical address LAD. The data stored in the physical address PAD is read out.
  • the memory control circuit NVM-CTL is instructed based on the information of the secondary block size table BLKTBL2 according to an instruction from the control device DYBS-CTL0 to m. Reconstructs the secondary address conversion table DLPTBL2, the erase count table ERSTBL for each block, and the address map ADDMAP. This improves the performance and reliability of the memory modules NVMD0 to kMD.
  • FIG. 2 is a block diagram showing a configuration example of the control devices DYBS-CTL 0 to m in FIG.
  • the control device DYBS-CTL shown in FIG. 2 includes a control block DYBSC and a memory module MMD.
  • the control block DYBSC is composed of an interface circuit HOSTIF, an information processing circuit MNGER, an arbitration circuit ARBC, and interface circuits NVIF0 to k to memory modules NVMD0 to k.
  • the memory module MMD includes memory devices MEM0 to MEMk.
  • a primary block size table BLKTBL1 indicating a block size for each logical address DLAD and a primary address conversion table DLPTBL1 of the physical addresses DPAD of the memory modules NVMD0 to NVK corresponding to the logical address DLAD are stored.
  • the divided logical address DLAD indicates a logical address area including a plurality of logical addresses LAD
  • the physical address DPAD indicates a physical address area including a plurality of physical addresses PAD.
  • a read request (RQ) from the information processing device CPUG is input through the router device ROUTER.
  • the read request (RQ) includes a logical address (LAD), a data read command (RD), a sector count (SEC), and the like.
  • the control device DYBS-CTL refers to the primary address conversion table DLPTBL1 stored in the memory device MMD, reads the physical address DPAD0 corresponding to the divided logical address DLAD including the logical address LAD, and uses this physical address DPAD0 to read the logical address LAD.
  • the memory module NVMD0 storing the data is selected and the read request (RQ) is transferred.
  • the memory module NVMD0 refers to the secondary address conversion table DLPTBL2, and reads data DTAT0 corresponding to the sector count from the data stored in the physical page address PAD corresponding to the logical address LAD.
  • the read data DATA0 is transferred to the control device DYBS-CTL, and further transferred to the information processing device CPUG through the router device ROUTER.
  • a write request (WQ) is input from the information processing device CPUG through the router device ROUTER.
  • the write request (WQ) includes a logical address (LAD), a data write command (WT), a sector count (SEC), and the like.
  • the control device DYBS-CTL refers to the primary address conversion table DLPTBL1 stored in the memory device MMD, reads the physical address DPAD1 corresponding to the logical address DLAD including the logical address LAD, and uses this physical address DPAD1 to read the logical address LAD.
  • the memory module NVMD1 storing the data is selected and the write request (WQ) is transferred.
  • the physical address PAD is determined so as to equalize the number of block writes, and data DTAT1 corresponding to the sector count is written to the physical address PAD. Thereafter, the secondary address conversion table DLPTBL2 is updated to associate the logical address LAD with the latest physical address PAD.
  • FIG. 3 is a block diagram of the memory control circuit NVM-CTL of the memory modules NVMD0 to kMD in FIG.
  • the memory control circuit NVM-CTL includes an interface circuit NVM_IF, an address / command buffer ADCBUF, a data buffer DBUF, a map register MAPREG, an arbitration circuit ARB, an information processing circuit CONTL, a RAM memory control circuit RAMC, and a nonvolatile memory And memory control circuits NVCT0p of the memory devices NVM0 to NVM.
  • the memory control circuit RAMC directly controls the random access memory RAM of FIG. 1, and NVCT0 to p control the nonvolatile memory devices NVM0 to p of FIG. 1 respectively.
  • the data buffer DBUF temporarily stores write data and read data of the nonvolatile memory devices NVM0 to NVM.
  • the address / command buffer ADCBUF temporarily stores a logical address LAD, a data read command (RD), and a data write command (WT) input from the control device DYBS-CTL to the memory control circuit NVM-CTL.
  • the memory device RAM stores a secondary address conversion table DLPTBL2 and an erase count table ERSTBL for each block.
  • map register MAPREG an address map ADDMAP is stored, and correspondence between the X address, Y address, and Z address in the nonvolatile memory devices NVM0 to NVM for each block size is shown.
  • the memory control circuit NVM-CTL Based on the information in the secondary block size table BLKTBL2, the memory control circuit NVM-CTL performs a secondary address conversion table DLPTBL2, an erase count table ERSRSTBL for each block, and an address map ADDMAP according to instructions from the control device DYBS-CTL0 to m. To rebuild. This improves the performance and reliability of the memory modules NVMD0 to kMD.
  • FIG. 4 is a block diagram showing a configuration example of the nonvolatile memory devices NVM0 to NVMp in FIG. 1
  • FIG. 5 is a circuit diagram showing a configuration example of the chain memory array in FIG.
  • the nonvolatile memory device shown in FIG. 4 corresponds to each of the nonvolatile memory devices NVM0 to NVMp of FIG. 1, and here, as an example, a phase change type nonvolatile memory (phase change memory) is used. However, it may be a flash memory or other resistance change type memory.
  • the nonvolatile memory device includes a clock generation circuit SYMD, a status register STREG, an erase size designation register NVREG, an address / command interface circuit ADCMDIF, an IO buffer IOBUF, a control circuit CTLOG, a temperature sensor THMO, a data control circuit DATCTL, and memory banks BK0 to BK3. Is provided.
  • the various peripheral circuits include a row address latch RADLT, a column address latch CADLT, a row decoder ROWDEC, a column decoder COLDEC, a chain selection address latch CHLT, a chain decoder CHDEC, a data selection circuit DSW1, and data buffers DBUF0 and DBUF1.
  • the interface for operating the nonvolatile memory device shown in FIG. 4 employs a memory interface such as a NAND flash memory interface or a DRAM interface, the compatibility of the interface with the conventional system can be maintained, which is convenient.
  • a good nonvolatile memory device can be provided.
  • the block size that can be erased by one command is not physically fixed, and can be easily changed as a control management unit by the memory control circuit NVM-CTL. It is. Therefore, by analyzing the characteristics of access to the memory module NVMD of the information processing device CPUG and dynamically optimizing the block size of the nonvolatile memory device, the performance and reliability of the information processing system can be improved.
  • each chain memory array CY has a configuration in which a plurality of phase change memory cells CL0 to CLn are connected in series, one end of which is connected to a word line WL via a chain selection transistor Tch2. The other end is connected to the bit line BL via chain selection transistors Tch0 and Tch1.
  • the plurality of phase change memory cells CL0 to CLn are sequentially stacked in the height direction with respect to the semiconductor substrate and are connected in series.
  • Each phase change memory cell CL includes a variable resistance type storage element R and a memory cell selection transistor Tcl connected in parallel thereto.
  • the memory element R is made of, for example, a chalcogenide material.
  • two chain memory arrays CY share the chain selection transistor Tch2, and the chain memory transistors Tch0, 1, 2 in each chain memory array are connected by the chain memory array selection lines SL0, SL1, SL2. Each is controlled, and one of the chain memory arrays is thereby selected.
  • the memory cell selection lines LY (LY0 to LYn) are connected to the gate electrodes of the corresponding phase change memory cells, and the memory cell selection lines LY cause the memory cell selection transistors Tcl in the phase change memory cells CL0 to CLn, respectively. And each phase change memory cell is appropriately selected.
  • the chain memory array selection lines SL0, SL1, and SL2 and the memory cell selection lines LY0 to LYn are appropriately driven as the chain control line CH via the chain selection address latch CHLT and the chain decoder CHDEC in FIG.
  • the control circuit CTLOG receives the control signal CTL via the address / command interface circuit ADCMDIF.
  • the control signal CTL is not particularly limited.
  • the command latch enable signal (CLE), the chip enable signal (CEB), the address latch signal (ALE), the write enable signal (WEB), the read enable signal (REB), A write instruction or a read instruction is issued by a combination of these including a ready busy signal (RBB).
  • the control circuit CTLOG receives the input / output signal IO through the IO buffer IOBUF together with the control signal CTL.
  • the input / output signal IO includes an address signal
  • the control circuit CTLOG extracts a row address and a column address from the address signal.
  • the control circuit CTLOG appropriately generates an internal address based on the row address, the column address, and a predetermined write / read unit, and transmits the internal address to the row address latch RADLT, the column address latch CADLT, and the chain selection address latch CHLT, respectively. To do.
  • the row decoder ROWDEC receives the output of the row address latch RADLT and selects the word lines WL0 to WLk
  • the chain decoder CHDEC receives the output of the chain selection address latch CHLT and selects the chain control line CH. When a read command is input by the control signal CTL, data is read from the chain memory array CY selected by the combination of the word line, bit line, and chain control line described above via the bit line selection circuits BSW0 to BSWm.
  • the read data is amplified by the sense amplifiers SA0 to SAm and transmitted to the data buffer DBUF0 (or DBUF1) via the data selection circuit DSW1.
  • the data on the data buffer DBUF0 (or DBUF1) is sequentially transmitted to the input / output signal IO via the data control circuit DATCTL and the IO buffer IOBUF.
  • a write command is input by the control signal CTL
  • a data signal is transmitted to the input / output signal IO following the address signal described above, and the data signal is sent to the data buffer DBUF0 (or via the data control circuit DATCTL).
  • DBUF1 A data signal on the data buffer DBUF0 (or DBUF1) is selected by a combination of the above-described word line, bit line, and chain control line via the data selection circuit DSW1, write drivers WDR0 to WDRm, and bit line selection circuits BSW0 to BSWm. Is written to the chain memory array CY.
  • the write data verification circuits WV0 to WVm verify whether the write level has reached a sufficient level while appropriately reading the written data through the sense amplifiers SA0 to SAm.
  • the write operation is performed again using the write drivers WDR0 to WDRm until it reaches.
  • the current I0 is changed from the word line WL0 to the chain selection transistor Tch2, the variable resistance memory element R0, the memory cell selection transistors Tcl1 to Tcln, and the chain selection. It flows to the bit line BL0 via the transistor Tch1.
  • the variable resistance memory element R0 has a high resistance.
  • the current I0 is controlled in the form of the Set current pulse shown in FIG. 14, so that the variable resistance memory element R0 has a low resistance.
  • Data “1” and “0” are distinguished by the difference in resistance value of the variable resistance memory elements R0 to Rn.
  • the writing speed can be improved by flowing the current I0 to the plurality of bit lines BL0_0, BL0_1 to BL0_m.
  • data “1” is recorded when the variable resistance memory element becomes low resistance, and data “0” is recorded when it becomes high resistance.
  • a current is applied through the same path as the data writing so that the resistance value of the variable resistance memory element R0 does not change.
  • a voltage value corresponding to the resistance value of the variable resistance memory element R0 is detected by a sense amplifier (SA0 in FIG. 4 in this example), and data “0” and “1” are determined.
  • a plurality of sense lines can be obtained by applying a current through the same path as the data writing to the extent that the resistance value of the variable resistance memory element R0 does not change through the plurality of bit lines BL0_0 and BL0_1 to BL0_m.
  • Data “0” and “1” are determined by the amplifier (SA0 to SAm in FIG. 4 in this example), and the reading speed can be improved.
  • 7 and 8 are explanatory diagrams showing another example of the operation of the chain memory array of FIG.
  • the current I2 is changed from the word line WL0 to the bit via the chain selection transistor Tch2, the memory cell selection transistors Tcl0 to Tcln, and the chain selection transistor Tch1. Flow to line BL0.
  • the Joule heat due to the current I2 is conducted to the variable resistance memory elements R0 to Rn, and the variable resistance memory elements R0 to Rn collectively have a low resistance.
  • This current I2 is controlled to such a value that the variable resistance memory elements R0 to Rn can collectively reduce the resistance.
  • the word line WL0 becomes High and then the bit line BL0 becomes Low
  • the current I3 changes from the word line WL0 to the chain selection transistor Tch2
  • the memory cell selection transistors Tcl0 to Tcln of both the chain memory arrays CY0 and CY1 It flows to the bit line BL0 via the selection transistors Tch0 and Tch1.
  • the Joule heat due to the current I3 is conducted to the variable resistance memory elements R0 to Rn of both the chain memory arrays CY0 and CY1, and the variable resistance memory elements R0 to Rn collectively have a low resistance.
  • the value of the current I3 is controlled to such a value that the variable resistance storage elements R0 to Rn of both the chain memory arrays CY0 and CY1 are collectively reduced in resistance.
  • the memory cells in the plurality of chain memory arrays can be made low resistance at the same time, and the erase data rate can be improved.
  • control device DYBS-CTL and the memory control circuit NVM-CTL will be described with reference to FIGS.
  • FIG. 9 shows the overall flow of dynamic block size change operation.
  • FIG. 11 and FIG. 12 show detailed operations of Step 1, Step 3 and Step 4 of FIG. 13 and 14 show a primary block size table BLKTBL and a primary address conversion table DLPTBL.
  • the effective period is a sampling period for analyzing access characteristics.
  • Step 1 when a read request (RQ) or a write request (WQ) is input from the information processing device CPUG to the control device DYBS-CTL through the router device ROUTER, Step 1 is executed. In Step 1, Steps 100 to 103 are performed.
  • Step 100 it is determined whether or not the access from the host is a write access. If it is a write access, Step 101 is performed. If it is not a write access, Step 102 is performed. In Step 101, the following is calculated. -Number of write accesses WC for each logical address DLAD -Number of write accesses in all logical address areas WCT -Total write data amount WD for each logical address DLAD -Total write data amount WDT in all logical address areas When Step 101 ends, Step 102 is performed.
  • Step 102 it is determined whether or not the access from the host is a read access. If it is a read access, Step 103 is performed. If it is not a read access, Step 100 is performed. In Step 103, the following is calculated. -Number of read accesses RC for each logical address DLAD -Number of read accesses RCT in all logical address areas -Total read data amount RD for each logical address DLAD ⁇ Total read data amount RDT in all logical address areas When Step 103 ends, Step 2 is performed.
  • Step 2 it is checked whether or not the effective period TC of various calculations executed in Step 101 and Step 103 for the access feature analysis performed in Step 3 has passed the period T1.
  • Step 3 When the effective period T1 has elapsed, Step 3 is performed, and when the effective period T1 has not elapsed, Step 1 is performed.
  • Step 3 the measurement of the valid period TC is stopped, and the characteristics of access are analyzed using the various calculation results in Step 1.
  • Steps 300 to 305 are performed.
  • Step 300 the measurement of the effective period TC is temporarily stopped.
  • Step 301 the following is calculated.
  • AWD total write data amount WD of logical address DLAD / total write access number WC of logical address DLAD
  • Average read data amount per read access of each logical address DLAD ARD: ARD total read data amount RD of logical address DLAD / total read access number RC of logical address DLAD
  • Step 302 the following is calculated.
  • Step 4 is performed after Step 3 ends.
  • the block size for each logical address DLAD is determined using the analysis result in Step 3.
  • Steps 400 to 402 are performed.
  • Step 400 in FIG. Calculate a block size factor BLKFCT and a provisional capacity factor PVFCT for each logical address DLAD.
  • WRT1AVG is the ratio of the capacity of each logical address DLAD to the capacity of the entire logical address area. That is, this is the ratio of the number of times of write access of each logical address DLAD when the write access from the information processing device CPUG occurs to each logical address DLAD on average. Since WCRATE1 is the ratio of the number of write accesses for each logical address DLAD, a large (WCRATE1 / WRT1AVG) means that the number of accesses is concentrated on the logical address above the average, that is, a hot area. Indicates.
  • AWDT is the average write data amount per write access in all logical address areas
  • AWD is the average write data amount per write access of each logical address DLAD.
  • a large (AWDT / AWD) indicates that the data per time written to the logical address is smaller than the average.
  • the block size factor BLKFCT is an index that takes a large value when write access with a small write data size per write access occurs frequently and occurs in the logical address DLAD. is there.
  • BLKFCT when BLKFCT is large, control is performed to reduce the size of the physical address (erase block) corresponding to the logical address.
  • the physical address capacity is slightly larger than the logical address capacity. This margin (for example, about 20%) is called a provisional area.
  • a provisional area By securing the provisional area, it is possible to make it difficult to deplete the usable area even when data is rewritten.
  • the proportion of invalid data in the physical address (erase block) can be adjusted. This is because the physical address valid data does not exceed the logical address capacity, and the physical address can usually have invalid data for the provisional area at the maximum.
  • WDRATE is the ratio of the total write data amount WD of each logical address DLAD to the capacity LCP of each logical address DLAD, and SUM (WDRATE) is the sum of them. Therefore, the provisional capacity factor PVFCT indicates how much data of the logical address is written. As will be described in detail later, in this embodiment, when the PVFCT is large, control is performed to increase the provisional area of the physical address (erase block) corresponding to the logical address.
  • the block size factor BLKFCT of each logical address DLAD is used to determine the block size BLKSIZE of each logical address DLAD.
  • a logical address DLAD having a larger block size factor BLKFCT indicates that a large number of write accesses with a small write data size per write access are frequently generated in the logical address DLAD. . Therefore, by assigning a smaller block size to a logical address DLAD having a larger block size factor BLKFCT, the number of valid physical pages in the block decreases, and data associated with the garbage collection operation performed in the memory module NVMD. The copy amount is reduced. For this reason, since the data copy time is shortened, the waiting time for the read request RQ and the write request WQ from the control device DYBS-CTL is shortened, and the performance is improved.
  • the write access is very frequently performed and concentrated in a specific area in large quantities, in an extreme example, there may be no effective physical page in that area. In such a case, the data copy itself is unnecessary and only the area is erased. If the block size is selected appropriately, the case where the data copy itself becomes unnecessary increases in this way, and it can be expected that the performance is improved.
  • a logical address area with a high access frequency is called a HOT area, and data written here is also called HOT data.
  • a logical address area with low access frequency is called a COLD area, and data written therein is also called COLD data.
  • the determination numerical value of the block size factor BLKFCT value is an example and is not particularly limited, but the block size BLKSIZE is determined by the determination shown below.
  • the provisional capacity factor PVSIZE of each logical address DLAD is determined using the provisional capacity factor PVFCT of each logical address DLAD.
  • the logical address DLAD having a larger value of the provisional capacity factor PVFCT indicates that the amount of write data is larger. Therefore, when the physical address DPAD of the nonvolatile memory having the upper limit of the number of rewrites is assigned to the logical address DLAD, the life of the memory module NVMD determines the life of the information processing system.
  • the logical address DLAD having a larger provisional capacity factor PVFCT needs to have a larger capacity allocated to the logical address DLAD in the provisional area total capacity PVAREA.
  • provisional capacity PVSIZE PVFCT ⁇ provisional area total capacity PVAREA.
  • control device DYBS-CTL creates a primary block size table BLKTBL1 and a primary address conversion table DLPTBL1 indicating the block size using the block size BLKSIZE and the provisional capacity PVSIZE obtained in Step 4. .
  • control devices DYBS-CTL0 to m create the primary block size table BLKTBL1 and the primary address conversion table DLPTBL1
  • the control device DYBS-CTL transfers the primary block size table BLKTBL1 and the primary address conversion table DLPTBL1 to the memory control circuit NVM-CTL, the secondary address conversion table DLPTBL2, and the erase count table ERSTBL for each block. Instructs to create a new address map ADMAP.
  • the memory control circuit NVM-CTL follows the instruction of the control device DYBS-CTL. Based on the information in the primary block size table BLKTBL1 and the primary address translation table DLPTBL1, a secondary address translation table DLPTBL2, an erase count table ERSTBL for each block, and an address map ADMAP are created.
  • control device DYBS-CTL checks whether the memory module NVMD has reached the product life.
  • Step 7 is performed.
  • the memory control circuit NVM-CTL ends the dynamic block size changing operation.
  • Step 7 the measurement of the effective period TC is resumed.
  • control device DYBS-CTL first creates 64 pieces (that is, after the measurement and analysis of the first effective period TC (T1) in FIG. 9 is completed).
  • a primary block size table BLKTBL1 and a primary address conversion table DLPTBL1 corresponding to each logical address DLAD are shown.
  • control device DYBS-CTL is created the second time (that is, after the second effective period TC (T2) is measured and analyzed in FIG. 9).
  • a primary block size table BLKTBL1 and a primary address conversion table DLPTBL1 corresponding to each logical address DLAD are shown.
  • the block size table represents access characteristics for each logical address and physical block specifications based on the access characteristics.
  • DLAD is a logical address
  • WCRATE1 is the ratio of the number of write accesses
  • AWD is the average write data amount per write access of the logical address
  • WDRATE is the total of each logical address DLAD. This is the ratio of the write data amount WD and the capacity LCP of each logical address DLAD.
  • BLKFCT is a block size factor
  • a logical address DLAD having a larger value indicates that a write access with a smaller write data size per write access is frequently generated in the logical address DLAD.
  • BLKSIZE is a block size of the logical address DLAD
  • PVFCT is a provisional capacity factor.
  • the logical address DLAD having a larger value indicates a larger amount of write data.
  • PVSIZE is the provisional capacity.
  • WRT1AVG is the ratio of the capacity of each logical address DLAD to the capacity of the entire logical address area
  • AWDT is the average write data amount per write access in the entire logical address area
  • PVAREA is the total capacity of the provisional area.
  • the address conversion table represents allocation of physical addresses to logical addresses based on the block size table.
  • DPAD is the physical address of the memory module corresponding to the logical address DLAD
  • DPADSIZE is the capacity of the physical address
  • PRAREA is the physical address assigned to the provisional area.
  • the block size table BLKTBL in FIG. Since the logical addresses DLAD0 to 63 have a large number of write accesses with a small write data size per write access, the value of the block size factor BLKFCT is as high as 8.28. It is a value. Therefore, the block size BLKSIZE of the logical addresses DLAD0 to 63 is relatively small 64KB.
  • the logical address DLAD 448 to 511 has a low write frequency with a large write data size per write access, and a small amount of write access occurs, so the value of the block size factor BLKFCT is as low as 0.03. It has become. Therefore, the block size BLKSIZE of the logical addresses DLAD 448 to 511 is relatively large 1024 KB.
  • the value of the provisional capacity factor PVFCT is the highest value of 0.25. Therefore, the provisional capacity PVSIZE of the logical addresses DLAD0 to 63 is the highest value of 32.
  • the value of the provisional capacity factor PVFCT is the lowest value of 0.055. Therefore, the provisional capacity PVSIZE of the logical addresses DLAD 448 to 511 is the lowest value of 7.
  • the physical addresses DPAD assigned to the logical addresses DLAD0 to 63 are DPDA0 to 63 and DPAD512 to 543.
  • the capacity DPADSIZE of the physical address DPAD allocated to the logical addresses DLAD0 to 63 is the largest value 96. This is because the provisional capacity PVSIZE value 32 of the logical addresses DLAD0 to 63 is added to the capacity value 64 of the logical addresses DLAD0 to 64.
  • the physical addresses DPAD assigned to the logical addresses DLAD 448 to 511 are DPDA 448 to 511 and DPAD 631 to 639. That is, the capacity DPADSIZE of the physical address DPAD assigned to the logical addresses DLAD 448 to 511 has the smallest value 71. This is because the value 7 of the provisional capacity PVSIZE of the logical addresses DLAD 448 to 511 is added to the capacity value 64 of the logical addresses DLAD 448 to 511.
  • the block size BLKSIZE of the logical addresses DLAD0 to 63 is 32KB.
  • the value of the block size factor BLKFCT is higher than the block size factor BLKFCT of the logical addresses DLAD0 to 63 in the block size table BLKTBL created by the controller DYBS-CTL for the first time. This indicates that write accesses having a small write data size per write access to the logical addresses DLAD0 to 63 are generated more frequently and in large quantities.
  • the control device DYBS-CTL extracts the write access characteristics for each logical address DLAD, and changes the block size BLKSIZE of the logical addresses DLAD0 to 63 from 64 KB to 32 KB.
  • the value of the block size factor BLKFCT of the logical addresses DLAD 192 to 255 is as low as 0.58. Therefore, the block size BLKSIZE of the logical addresses DLAD 192 to 255 is 512 KB. That is, the value of the block size factor BLKFCT is lower than the block size factor BLKFCT of the logical addresses DLAD 192 to 255 in the block size table BLKTBL created by the controller DYBS-CTL for the first time. This indicates that a write access having a large write data size per write access to the logical addresses DLAD 192 to 255 occurs at a lower frequency.
  • the control device DYBS-CTL extracts the write access characteristics for each logical address DLAD, and changes the block size BLKSIZE of the logical addresses DLAD 192 to 255 from 256 KB to 512 KB.
  • the physical addresses DPAD assigned to the logical addresses DLAD0 to 63 are DPDA0 to 63 and DPAD512 to 564.
  • the capacity DPADSIZE of the physical address DPAD assigned to the logical addresses DLAD0 to 63 is 117.
  • control device DYBS-CTL calculates the write data amount for each logical address DLAD, and increases the capacity DPADSIZE of the physical address DPAD allocated to the logical addresses DLAD0 to 63 from 96 to 117.
  • the physical addresses DPAD assigned to the logical addresses DLAD 192 to 255 are DPDA 192 to 255 and DPAD 611 to 621, respectively. That is, the capacity DPADSIZE of the physical address DPAD assigned to the logical addresses DLAD 192 to 255 is 75.
  • control device DYBS-CTL has a value 11 that is lower than the provisional capacity PVSIZE of the logical addresses DLAD 192 to 255 in the address conversion table DLPTBL created first time.
  • control device DYBS-CTL calculates the write data amount for each logical address DLAD and decreases the capacity DPADSIZE of the physical address DPAD allocated to the logical addresses DLAD 192 to 255 from 18 to 11.
  • the control device DYBS-CTL performs control based on the block size table and the address conversion table, and sets the erase block size and the provisional area of the memory array.
  • N and M can be determined depending on which memory cell array is selected.
  • a thermal buffer region is provided so that Joule heat during the erase operation does not greatly affect the crystal state of the peripheral memory cells adjacent to the memory cell array to be erased.
  • the smaller the erase data unit the greater the ratio of the thermal buffer area and the lower the effective memory capacity.
  • FIG. 15 shows a nonvolatile memory constructed by using the address map ADMAP information created by the memory control circuit NVM-CTL based on the block size table BLKTBL information transferred by the control device DYBS-CTL to the memory control circuit NVM-CTL. It is an example of a block configuration of the memory array of the device NMV, and is an example of a block configuration when the block size is 1024 KB.
  • the non-volatile memory device includes blocks BLK0 to BLKkn + n-1, and an example of the arrangement of the chain memory array CYL and the chain memory array CYH of the memory array ARY in each block is shown.
  • the chain memory array CYL is indicated by a white circle
  • the chain memory array CYH constituting the thermal buffer region is indicated by a black circle.
  • the chain memory array CYL and the chain memory array CYH use the same display method.
  • a large number of these blocks are arranged to constitute a memory array of the nonvolatile memory shown in FIG.
  • the write area WT-AREA in one block is the same as the erase area and is an area in which a plurality of chain memory arrays CYL are physically gathered.
  • the data size of one logical address LAD is 8192 bytes, and the information processing circuit CONTL generates an ECC code for the data DATA and transfers the data DATA to the write area WT-AREA in the block of the memory array of the nonvolatile memory. Write ECC code.
  • One physical address is assigned an 8192-byte data area DATA-AREA for writing data DATA of one logical address LAD and a 1024-byte management area MG-AREA for writing an ECC code for the data DATA. Because In the 1048576-byte write area WT-AREA, physical address data for 128 logical addresses LAD is stored.
  • thermal buffer area WALL is an area where a plurality of chain memory arrays CYH arranged outside the write area WT-AREA are physically gathered.
  • the data of all the memory cells included in all the chain memory arrays CYL in the write area WT-AREA is “1” (Set state: low resistance state). That is, the data is erased all at once, and then only “0” data (reset state: high resistance state) is written for each physical address PAD. For example, when the write area WT-AREA size is 11179648 bytes and the batch erase data size by one erase operation is 576 bytes, 2048 erase operations are sequentially performed in the direction parallel to the Y direction. The data of all the memory cells of WT-AREA is “1” (Set state: low resistance state).
  • the memory array CYH serving as a heat buffer region is structurally a normal memory cell, but is controlled by a control device so that writing and erasing are not performed.
  • the heat buffering area WALL is not formed in the X direction.
  • the device structure since the device structure has a physical space in the Y direction between the blocks BLK, it is not formed because the thermal buffer region WALL is not required in the X direction.
  • a heat buffer region may be provided also in the X direction.
  • FIG. 16 shows a nonvolatile memory constructed by using the address map ADMAP information created by the memory control circuit NVM-CTL based on the block size table BLKTBL information transferred by the control device DYBS-CTL to the memory control circuit NVM-CTL. It is an example of a block configuration of the memory array of the device NMV, and is an example of a block configuration when the block size is 128 KB.
  • the erase data unit and the thermal buffer area WALL are the same as those in FIG.
  • the display method of the chain memory array CYL and the chain memory array CYH is the same as that in FIG.
  • a large number of these blocks are arranged to constitute a memory array of the nonvolatile memory shown in FIG.
  • the write area WT-AREA in one block is the same as the erase area and is an area in which a plurality of chain memory arrays CYL are physically gathered.
  • the writing method and erasing method of the nonvolatile memory by the information processing circuit CONTL are the same as those in FIG.
  • FIG. 17 shows a nonvolatile memory constructed by using the address map ADMAP information created by the memory control circuit NVM-CTL based on the block size table BLKTBL information transferred to the memory control circuit NVM-CTL by the control device DYBS-CTL. It is an example of a block configuration of the memory array of the device NMV, and is an example of a block configuration when the block size is 64 KB.
  • the erase data unit and the thermal buffer area WALL are the same as those in FIG.
  • the display method of the chain memory array CYL and the chain memory array CYH is the same as that in FIG.
  • 9 (X direction) ⁇ 9216 (Y direction) ⁇ 8 ( Z direction) A large number of these blocks are arranged to constitute a memory array of the nonvolatile memory shown in FIG.
  • the write area WT-AREA in one block is the same as the erase area and is an area in which a plurality of chain memory arrays CYL are physically gathered.
  • the writing method and erasing method of the nonvolatile memory by the information processing circuit CONTL are the same as those in FIG.
  • FIG. 18 shows a nonvolatile memory constructed by using the address map ADMAP information created by the memory control circuit NVM-CTL based on the block size table BLKTBL information transferred to the memory control circuit NVM-CTL by the control device DYBS-CTL. It is an example of a block configuration of the memory array of the device NMV, and is an example of a block configuration when the block size is 32 KB.
  • the erase data unit and the thermal buffer area WALL are the same as those in FIG.
  • the display method of the chain memory array CYL and the chain memory array CYH is the same as that in FIG.
  • a large number of these blocks are arranged to constitute a memory array of the nonvolatile memory shown in FIG.
  • the write area WT-AREA in one block is the same as the erase area and is an area in which a plurality of chain memory arrays CYL are physically gathered.
  • the writing method and erasing method of the nonvolatile memory by the information processing circuit CONTL are the same as those in FIG.
  • the memory control circuit NVM-CTL can optimally configure the block size of the memory array of the nonvolatile memory shown in FIG. 4 based on the block size table BLKTBL information.
  • the ratio of the thermal buffer area to the capacity can be suppressed, and the cost and performance of the memory module MD can be reduced.
  • the width in the X direction is changed without changing the width in the Y direction.
  • the method of changing the size is not limited to this, and the width in the Y direction is not limited. May be changed.
  • the control is simple because it is only necessary to change the position of the memory array CYH aligned in the Y direction in order to change the boundary of the blocks aligned in the X direction.
  • the boundary between the blocks arranged in the Y direction uses a physical interval according to the device structure, there is an advantage that it is not necessary to set a heat buffer region. Note that the thermal buffer region may not be provided as long as the device structure can ignore the influence of the thermal buffer.
  • the block size of the logical address can be changed optimally, and the data transfer performance of the semiconductor device can be improved.
  • the capacity of the physical address area for each logical address area can be optimized, and the reliability of the semiconductor device can be improved.
  • the block size of the logical address can be changed optimally, the ratio of the thermal buffer area to the nonvolatile memory capacity can be suppressed, and the cost of the semiconductor device can be reduced. Can be realized.
  • the present invention made by the present inventor has been specifically described based on the embodiment.
  • the present invention is not limited to the embodiment, and various modifications can be made without departing from the scope of the invention. Needless to say.
  • the above-described embodiment has been described in detail for easy understanding of the present invention, and is not necessarily limited to one having all the configurations described.
  • a part of the configuration of one embodiment can be replaced with the configuration of another embodiment, and the configuration of another embodiment can be added to the configuration of one embodiment. .
  • the phase change memory has been mainly described as a representative, but a resistance change type memory including a ReRAM or the like can be similarly applied to obtain the same effect.
  • the description has been given by taking as an example a memory having a three-dimensional structure in which a plurality of memory cells are sequentially stacked in the height direction with respect to the semiconductor substrate.
  • the same effect can be obtained by applying the same to a two-dimensional memory in which one memory cell is arranged.
  • nonvolatile memory device NVMMD ... memory module, PAD ... physical address, PADTBL ... physical address table, PERC ... erase count, PPAD ... physical Fset address, PRNG ... physical address area, PVLD ... valid flag, R ... memory element, RADLT ... row address latch, RAM ... random access memory, RAMC ... memory control circuit, REF_CLK ... reference clock signal, REG ... register, ROWDEC ... Row decoder, RSTSIG ... reset signal, SA ... sense amplifier, SGAD ... physical segment address, SL ... chain memory array selection line, STREG ... status register, SWB ... read / write control block, SYMD ... clock generation circuit, Tch ...

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Abstract

消去単位と書き込み単位が異なる不揮発性メモリの制御方法であって、所定単位の論理アドレスに対して不揮発性メモリの物理アドレスを割り当て、所定単位の論理アドレスに対するライトアクセスの状況に応じて、論理アドレスに割り当てられる物理アドレスが含まれる消去単位の大きさを制御することを特徴とする、不揮発性メモリの制御方法が開示される。

Description

不揮発性メモリの制御方法、制御装置、および半導体記憶装置
　本発明は、半導体装置に関し、特に不揮発性メモリ装置を備えた半導体装置に関する。
　近年、不揮発性メモリ装置として、記録材料にカルコゲナイト材料を用いた相変化メモリが盛んに研究されている。相変化メモリとは、電極間の記録材料が異なる抵抗状態を持つことを利用し、情報を記憶する抵抗変化型メモリの一種である。
　相変化メモリにおいては、Ｇｅ２Ｓｂ２Ｔｅ５などの相変化材料の抵抗値がアモルファス状態と結晶状態とで異なることを利用して情報を記憶する。アモルファス状態では抵抗が高く（高抵抗状態）、結晶状態では抵抗が低い（低抵抗状態）。従って、相変化メモリからの情報読み出しは、素子の両端に電位差を与え、素子に流れる電流を測定し、素子の高抵抗状態／低抵抗状態を判別することにより実現する。
　相変化メモリにおいては、電流により発生するジュール熱によって、相変化材料により構成されたところの相変化膜の電気抵抗を異なる状態に変化させることによりデータを書き換える。
　図１９は、相変化材料を用いた抵抗性記憶素子の相変化に必要なパルス幅と温度との関係を示す図である。同図において、縦軸は温度を表し、横軸は時間を表す。この記憶素子に記憶情報“０”を書き込む場合には、図１９に示す様に、大電流を流して記憶素子をカルコゲナイド材料の融点Ｔａ以上に熱してから急冷する様なリセットパルスを印加する。この場合、冷却時間ｔ１を短くすることにより（例えば約１ｎｓに設定することにより）、カルコゲナイド材料は高抵抗のアモルファス（非晶質）状態となる。逆に、記憶情報“１”を書き込む場合には、記憶素子を融点Ｔａよりも低いが、結晶化温度Ｔｘ（ガラス転移点と同じかそれよりも高い）よりも高い温度領域に保つ様な十分な電流を流すようにセットパルスを長時間印加する。これにより、カルコゲナイド材料は低抵抗の多結晶状態となる。
　この相変化メモリは抵抗素子構造を小さくすると、相変化膜の状態変化に必要な電流が小さくなる。このため、相変化メモリは、原理上、微細化に向いており、研究が盛んに行われている。特許文献１、特許文献２および特許文献３には、３次元構造の不揮発性メモリが開示されている。
　特許文献１および３には、可変抵抗素子とこれに並列接続されるトランジスタとを備えたメモリセルを積層方向に向けて直列に接続した構成が示されている。また、特許文献２には、可変抵抗素子とこれに直列接続されるダイオードとを備えたメモリセルを積層方向に向けて導電線を挟んで直列に接続した構成が示されている。当該構成では、例えば２個のメモリセルの間の導電線と、２個のメモリセルの外側の２本の導電線との間に電位差を与えることで、当該２個のメモリセルに対して一括して書込み動作が行われる。
　また、特許文献３には、ＮｘＭ個の３次元構造のメモリセルアレイ内のデータを一括で消去する方法が示されている。さらに、消去動作時のジュール熱が、消去対象のメモリセルアレイへ隣接する周辺のメモリセルの結晶状態に大きな影響を及ぼさないように熱緩衝領域を設けることが示されている。また、特許文献４には、不揮発性メモリに関し、コントローラがワークロード指標に応じて、メモリユニットのうちの１つを選択することが開示されている。
国際公開第２０１１／０７４５４５号 特開２０１１－１４２１８６号公報 国際公開第２０１４／１８８４８４号 特開２０１４－１７９０８６号公報
　本発明者らは、本願に先立ち、ＳＳＤ（Solid State Drive）やメモリカードなどのストレージへ利用されているＮＡＮＤ型フラッシュメモリの制御方法について検討した。さらに、抵抗変化型メモリを利用した制御方法いついて検討した。
　［ＮＡＮＤ型フラッシュメモリの制御方法に対する検討］
　ＮＡＮＤ型フラッシュメモリに代表される不揮発性メモリは、あるメモリ領域へデータを書き込むためには、予め、そのメモリ領域のデータを消去する必要がある。この消去時の最小データ単位は例えば１Ｍバイト等（例えば１ブロックという）であり、書き込み時の最小データ単位は例えば８Ｋバイト等（例えば１ページという）である。不揮発性メモリでは、１ブロックのメモリ領域に、論理アドレスに対応した物理アドレスを持つページに書き込みを行う。このとき、同じ論理アドレスで新しいデータを書き込む場合には、古いページを無効化し、新しいページにデータを書き込む。１ブロックが有効なページと無効なページで満たされると、それ以上は書き込みができなくなる。つまり、８Ｋバイトのデータを書くために、１Ｍバイトの消去済メモリ領域を確保する必要がある。この１Ｍバイトの消去済メモリ領域を確保するために、ＳＳＤ内部ではガーベージコレクションと呼ばれる動作が必要となる。　このガーベージコレクション動作は、空き領域（消去済ブロック数）が所定以下になった場合に、開始する。このガーベージコレクション動作によって、消去済ブロック数を１つ増やしたい場合は、最低、２個のブロック（以下のメモリ領域Ａ，Ｂ）を選択する必要がある。ＳＳＤは、先ず、既に書き込み済の１Ｍバイトの不揮発性メモリ領域ＡおよびＢから、現時点で有効なデータ（ページ）を読み出し、これらのデータを集めて、ＲＡＭへ書き込む。次に、不揮発性メモリ領域ＡおよびＢを消去する。最後に、ＲＡＭへ書き込まれたデータをまとめて不揮発性メモリ領域Ａへ書き込む。このガーベージコレクション動作によって、１Ｍバイトの不揮発性メモリ領域Ｂが消去済メモリ領域となり、この不揮発性メモリ領域Ｂへ新たなにデータを書き込むことができる。このようなガーベージコレクションは、消去単位と書き込み単位の大きさが異なり、上書きができないメモリにおいては、従来から行われている。
　しかしながら、このガーベージコレクション動作によって、ＳＳＤ内部では、ある不揮発メモリ領域から他の不揮発性メモリ領域へのデータの移動が発生し、ここのデータ移動期間中は、ホストコントローラからＳＳＤへ要求されたライト及びリードリクエストが実行できず、ＳＳＤの性能が劣化してしまう。
　さらに、ガーベージコレクション動作に伴うデータ移動により、ホストコントローラからＳＳＤへ要求されたライトデータサイズよりも、大きなデータサイズの書き込みが行われる。このため、ＳＳＤの信頼性や寿命が低下する。
　本願発明は、上記のような課題に鑑みてなされたものである。本願発明の目的は、高性能化、高信頼化を実現する半導体装置を提供することにある。
　本願発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
　本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
　本発明の一側面は、消去単位と書き込み単位が異なる不揮発性メモリの制御方法である。この方法では、所定単位の論理アドレスに対して不揮発性メモリの物理アドレスを割り当て、所定単位の論理アドレスに対するライトアクセスの状況に応じて、論理アドレスに割り当てられる物理アドレスが含まれる消去単位の大きさを制御する。
　消去単位の具体的な定義としては、「消去回数を管理するための、一つのまとまった領域」であり、「１つの消去コマンドで消去される領域」あるいは、「１つの消去コマンドで消去される領域」の整数倍の領域となる。本明細書ではこれをブロックと称することがある。ブロック毎の消去回数は、消去回数テーブル等で管理される。
　ライトアクセスの状況の評価方法は種々考えられるが、一例としては、所定単位の論理アドレスの平均ライトデータ量および所定単位の論理アドレスのライトアクセス回数の少なくとも一つによって評価できる。
　また、ライトアクセスの状況は、全ての論理アドレスの平均ライトデータ量および全ての論理アドレスのライトアクセス回数の少なくとも一つを用いて正規化することもできる。
　さらに、所定単位の論理アドレスに対するリードアクセスの状況を考慮して、消去単位の大きさを制御することもできる。
　さらに、所定単位の論理アドレスに対するライトアクセスの状況に応じて、割り当てられる物理アドレスに含まれるプロビジョナル領域の量を制御することもできる。
　本発明の他の側面は、種々の不揮発メモリに対して、上記の方法で制御を行う不揮発性メモリの制御装置である。不揮発性メモリの制御装置の一例としては、論理アドレスに対して不揮発性メモリの物理アドレスを割り当て、物理アドレスにアクセスを行う制御回路であって、この制御回路は、論理アドレスに対するアクセス状況に基づいて、論理アドレスに対応する物理アドレスを含む消去単位ブロックの大きさを動的に変化させる。
　本発明の他の側面は、不揮発性メモリと、入力される論理アドレスに対して物理アドレスを割り当て、不揮発性メモリの前記物理アドレスにアクセスを行う制御回路と、を有する半導体記憶装置である。制御回路は、不揮発性メモリの物理アドレスを含むブロックのブロックサイズを動的に変化させ、書込みを行うことを特徴とする。
　好ましい態様では、制御回路は、論理アドレス毎に、制御回路へ入力するライトリクエストの第１特徴量を計算し、第１特徴量に基づいて、不揮発性メモリの前記物理アドレスを含む前記ブロックのブロックサイズを決定する。具体的な例としては、第１特徴量は、例えばアクセス頻度の高い論理アドレスを示す特徴量であり、例えば、後述するブロックサイズファクタが典型例である。
　本発明の他の側面は、不揮発性メモリと、入力される論理アドレスに対して物理アドレスを割り当て、不揮発性メモリの前記物理アドレスにアクセスを行う制御回路と、を有する半導体記憶装置である。制御回路は、不揮発性メモリの論理アドレスの容量に対する物理アドレスの容量を動的に変化させ、書込みを行うことを特徴とする。
　好ましい態様では、制御回路は、論理アドレス毎に、制御回路へ入力するライトリクエストの第２特徴量を計算し、第２特徴量に基づいて、論理アドレスを複数個分含む論理アドレス領域の容量に対する、物理アドレスを複数個分含む物理アドレス領域の容量を決定する。具体的な例としては、第２特徴量は、例えば論理アドレスのデータがどれほどの割合ライトされているかを示す特徴量であり、後述するプロビジョナル容量ファクタが典型例である。物理アドレス領域の容量を決定する具体的手法では、後述するプロビジョナル容量を変化させる例が挙げられる。
　本発明の他の側面では、半導体装置は、不揮発性メモリと、不揮発性メモリをアクセスする制御回路と、を具備している。制御回路は、一定期間以内で外部から入力されるライトリクエストの論理アドレスに対するアクセスの頻度を計算し、このアクセス頻度を基に、不揮発性メモリのブロックサイズを変更し、書込みを行う。これにより、アクセス頻度の高い論理アドレスに対応する物理アドレスを含むブロックのブロックサイズが小さくなり、ブロック内の有効データ量が少なくなる。これによって、ガーベージコレクション時のデータコピー量が小さくなり、コピー時間が短縮されるため制御回路は、外部から入力されるライトおよびリードリクエストを待たせる時間が短くなり半導体装置のデータ転送速度が向上する。ここにおいてブロックとは、ガーベージコレクションが行われる際の、消去単位と把握することができる。
　本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
　すなわち、高性能で、信頼性が高く且つコストが低い不揮発性メモリを備えた半導体装置を提供することができる。
本発明の一実施の形態による半導体装置において、それを適用した情報処理システムの概略構成例を示すブロック図である。 図１における制御回路の構成例を示すブロック図である。 図１におけるメモリモジュール内の制御回路の構成を示すブロック図である。 図１における不揮発性メモリ装置ＮＭＶ０～３１の構成例を示すブロック図である。 図４におけるチェインメモリアレイの構成例を示す回路図である。 図５のチェインメモリアレイの動作例を示す回路図である。 図５のチェインメモリアレイの別の動作例を示す回路図である。 図５のチェインメモリアレイの別の動作例を示す回路図である。 動的ブロックサイズ変更の動作の全体フローを示すフロー図である。 図９のＳｔｅｐ１の詳細動作を示すフロー図である。 図９のＳｔｅｐ３の詳細動作を示すフロー図である。 図９のＳｔｅｐ４の詳細動作を示すフロー図である。 ブロックサイズテーブルＢＬＫＴＢＬとアドレス変換テーブルＤＬＰＴＢＬを示す表図である。 ブロックサイズテーブルＢＬＫＴＢＬとアドレス変換テーブルＤＬＰＴＢＬを示す表図である。 不揮発性メモリのメモリアレイのブロック構成の一例を示す上面図である。 不揮発性メモリのメモリアレイのブロック構成の一例を示す上面図である。 不揮発性メモリのメモリアレイのブロック構成の一例を示す上面図である。 不揮発性メモリのメモリアレイのブロック構成の一例を示す上面図である。 相変化材料を用いた抵抗性記憶素子の相変化に必要なパルス幅と温度との関係を示すグラフ図である。
　以下の実施の形態においては、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明する。特に明示した場合を除き、それらは互いに無関係ではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
　さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。
　以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
　実施の形態において各ブロックを構成する回路素子は特に制限されないが、公知のＣＭＯＳ（相補型ＭＯＳトランジスタ）等の集積回路技術によって、単結晶シリコンのような１個の半導体基板上に形成される。また、実施の形態で述べるメモリセルとしては、相変化メモリ、ＲｅＲＡＭ（Ｒｅｓｉｓｔｉｖｅ　Ｒａｍｄａｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）のような抵抗性記憶素子を用いるものとする。
　＜情報処理システムの概要＞
　図１は、本発明の一実施の形態による半導体装置において、それを適用した情報処理システムの概略構成例を示すブロック図である。図１に示す情報処理システムは、情報処理装置ＣＰＵGと、ルーター装置ＲＯＵＴＥＲと、制御装置ＤＹＢＳ－ＣＴＬ０～ｍと、ストレージ装置ＳＴＲＧ０～ｍとを備える。
　情報処理装置ＣＰＵＧは、特に限定しないが、情報処理回路ＣＰＵ０～ｎと、ＣＰＵメモリモジュールＭＤ０～ｎとを備える。ＣＰＵメモリモジュールＭＤ０～ｎの各々は、メモリ装置Ｍ０～ｎｎを備える。
　ストレージ装置ＳＴＲＧ０～ｍの各々には、不揮発メモリモジュールＮＶＭＤ０～ｋを備えている。
　不揮発メモリモジュールＮＶＭＤ０～ｋの各々は、不揮発性メモリ装置ＮＶＭ０～ｐと、ランダムアクセスメモリＲＡＭと、これら不揮発性メモリ装置およびランダムアクセスメモリを制御する制御回路ＮＶＭ－ＣＴＬを備える。不揮発性メモリ装置ＮＶＭ０～ＮＶＭｐは、例えば同じ構成および性能を備えている。
　不揮発メモリモジュールＮＶＭＤ０～ｋの各々の不揮発性メモリ装置ＮＶＭ０～ｐには、情報処理回路ＣＰＵ０～ｎにて動作するオペレーティングシステム、アプリケーションプログラム、データが格納される。
　不揮発性メモリ装置ＮＶＭ０～ｐには、また、制御装置ＤＹＢＳ－ＣＴＬ０～ｍにて管理するメモリモジュールＮＶＭＤ０～ｋの物理アドレス領域ＤＰＡＤに対する管理ブロックサイズの対応を示した２次ブロックサイズテーブルＢＬＫＴＢＬ２と、論理アドレスＤＬＡＤに対応したメモリモジュールＮＶＭＤ０～３１の物理アドレスＤＰＡＤの２次アドレス変換テーブルＤＬＰＴＢＬ２が格納される。なお、ブロックサイズテーブルとアドレス変換テーブルは、制御装置ＤＹＢＳ－ＣＴＬもコピーを持つ。便宜上、制御装置ＤＹＢＳ－ＣＴＬが持つテーブルを１次テーブル、不揮発メモリモジュールＮＶＭＤ０～ｋが持つテーブルを２次テーブルとする。
　不揮発性メモリ装置ＮＶＭ０～ｐには、また、制御回路ＮＶＭ－ＣＴＬにて管理される情報処理装置ＣＰＵＧからの論理アドレスＬＡＤと、メモリモジュールＮＶＭＤ０～ｋ内の不揮発性メモリ装置ＮＶＭ０～ｐの物理アドレスＰＡＤとの対応を行う２次アドレス変換テーブルＤＬＰＴＢＬ２と、ブロック毎の消去回数テーブルＥＲＳＴＢＬと、アドレスマップＡＤＭＡＰが格納される。もっとも、２次ブロックサイズテーブル、アドレス変換テーブル、消去回数テーブル、アドレスマップ等は、制御回路や制御装置に別途設けられた専用のメモリに格納してもよい。
　以上で、ｎ、ｎｎ、ｍ、ｐ、ｋは、其々自然数を表すものとする。
　不揮発メモリモジュールＮＶＭＤ０～ｐは、特に限定しないが、例えばＳＳＤ（Ｓｏｌｉｄ　Ｓｔａｔｅ　Ｄｒｉｖｅ）等に該当するものである。
　情報処理装置ＣＰＵＧの情報処理回路ＣＰＵ０～ｎのいずれかが、ルーター装置ＲＯＵＴＥＲおよび制御装置ＤＹＢＳ－ＣＴＬ０～ｍを通じてストレージ装置ＳＴＲＧ０～ｍの不揮発性メモリ装置ＮＶＭ０～ｐへ格納されているオペレーティングシステム、アプリケーションプログラム、データを読み出し、ＣＴＬメモリモジュールＭＤ０～ｎへ転送、保存する。
その後、情報処理回路ＣＰＵ０～ｎが、メモリモジュールＭＤ０～ｎへ保存したデータを利用し、オペレーティングシステムやアプリケーションプログラムを実行する。
　情報処理回路ＣＰＵ０～ｎが、アプリケーションプログラムの実行結果をストレージ装置ＳＴＲＧ０～ｍへ格納する場合、ルーター装置ＲＯＵＴＥＲおよび制御装置ＤＹＢＳ－ＣＴＬ０～ｍを通じて、ストレージ装置ＳＴＲＧ０～ｍ内の不揮発性メモリ装置ＮＶＭ０～ＮＶＭｐへ格納する。
　情報処理装置ＣＰＵＧは、ストレージ装置ＳＴＲＧ０～ｍへ保存されているデータを最小５１２バイト単位の論理アドレス（ＬＡＤ）にて管理している。
　ルーター装置ＲＯＵＴＥＲは、情報処理装置ＣＰＵＧからの読み出し命令、書込み命令やデータを制御装置ＤＹＢＳ－ＣＴＬ０～ｍへ転送し、また、御装置ＤＹＢＳ－ＣＴＬ０～ｍからのデータを情報処理装置ＣＰＵＧへ転送する装置である。
　図２には制御装置ＤＹＢＳ－ＣＴＬの構成を示している。
　制御装置ＤＹＢＳ－ＣＴＬ０～ｍは、ストレージ装置ＳＴＲＧ０～ｍの不揮発性メモリ装置ＮＶＭ０～ＮＶＭｐへ格納されている２次ブロックサイズテーブルＢＬＫＴＢＬ２を読み出し、制御装置ＤＹＢＳ－ＣＴＬ０～ｍ内のメモリ装置ＭＭＤへ転送する。この結果、メモリ装置ＭＭＤは２次ブロックサイズテーブルのコピーである、１次ブロックサイズテーブルＢＬＫＴＢＬ１を持つ。
　また、制御装置ＤＹＢＳ－ＣＴＬ０～ｍは、ストレージ装置ＳＴＲＧ０～ｍへ保存されているデータを、最小５１２バイト単位（セクタ単位）の論理アドレス（ＬＡＤ）にて管理するコントローラである。
　また、制御装置ＤＹＢＳ－ＣＴＬ０～ｍは、ルーター装置ＲＯＵＴＥＲを通じて、情報処理装置ＣＰＵＧからの読み出しおよび書込み命令に従い、インターフェース信号ＨＤＨ＿ＩＦを通じ、これらメモリモジュールＮＶＭＤ０～ｋに対してデータの読み出しや書込みを行う。
　この際、制御装置ＤＹＢＳ－ＣＴＬ０～ｍは、ルーター装置ＲＯＵＴＥＲを通じて、入力した情報処理装置ＣＰＵＧからの論理アドレスＬＡＤに対するメモリモジュールＮＶＭＤ０～ｋの物理アドレスＤＰＡＤを決定し、メモリモジュールＮＶＭＤ０～ｋに対してデータの読み出しや書込みを行う。
　さらに、制御装置ＤＹＢＳ－ＣＴＬ０～ｍは、情報処理装置ＣＰＵＧからの読み出しおよび書込みアクセスの特徴を分析し、メモリモジュールＮＶＭＤ０～ｋの物理アドレス領域ＤＰＡＤに対する管理ブロックサイズを動的に最適に変更し、メモリ装置ＭＭＤ内の１次ブロックサイズテーブルＢＬＫＴＢＬ１を更新する。これによって、情報処理システムの性能および信頼性が向上する。
　メモリモジュールＮＶＭＤ０～ｋ内の制御回路ＮＶＭ－ＣＴＬは、不揮発性メモリ装置ＮＶＭ０～ｐへ格納されている２次アドレス変換テーブルＤＬＰＴＢＬ２、ブロック毎の消去回数テーブルＥＲＳＴＢＬと、アドレスマップＡＤＤＭＡＰを読み出し、２次アドレス変換テーブルＤＬＰＴＢＬ２とブロック毎の消去回数テーブルＥＲＳＴＢＬをメモリモジュールＮＶＭＤ０～ｋ内のメモリ装置ＲＡＭへ転送し、アドレスマップＡＤＤＭＡＰを読み出し、マップレジスタＭＡＰＲＥＧへ転送する。
　メモリ制御回路ＮＶＭ－ＣＴＬが、データを不揮発性メモリ装置ＮＶＭ０～ｐへ書込む場合、不揮発性メモリ装置ＮＶＭ０～ｐの物理ページアドレスＰＡＤは、不揮発性メモリ装置ＮＶＭ０～ｐを管理するブロック毎の書込み回数が平準化するように、物理ページアドレスＰＡＤを決定し、２次アドレス変換テーブルＤＬＰＴＢＬ２を更新する。
　また、メモリ制御回路ＮＶＭ－ＣＴＬが、データを不揮発性メモリ装置ＮＶＭ０～ｐから読み出す場合、メモリ制御回路ＮＶＭ－ＣＴＬは、２次アドレス変換テーブルＤＬＰＴＢＬ２を参照し、論理アドレスＬＡＤに対する物理アドレスＰＡＤを決定し、物理アドレスＰＡＤに格納されたデータを読み出す。
　さらに、制御装置ＤＹＢＳ－ＣＴＬ０～ｍが１次ブロックサイズテーブルＢＬＫＴＢＬ１を更新した後に、制御装置ＤＹＢＳ－ＣＴＬ０～ｍの指示によって、２次ブロックサイズテーブルＢＬＫＴＢＬ２の情報を基に、メモリ制御回路ＮＶＭ－ＣＴＬは２次アドレス変換テーブルＤＬＰＴＢＬ２と、ブロック毎の消去回数テーブルＥＲＳＴＢＬと、アドレスマップＡＤＤＭＡＰを再構築する。これによって、メモリモジュールＮＶＭＤ０～ｋの性能および信頼性が向上する。
　図２は、図１における制御装置ＤＹＢＳ－ＣＴＬ０～ｍの構成例を示すブロック図である。図２に示す制御装置ＤＹＢＳ－ＣＴＬには、制御ブロックＤＹＢＳＣとメモリモジュールＭＭＤが含まれている。
　制御ブロックＤＹＢＳＣは、インターフェース回路ＨＯＳＴＩＦと、情報処理回路ＭＮＧＥＲと、調停回路ＡＲＢＣと、メモリモジュールＮＶＭＤ０～ｋとのインターフェース回路ＮＶＩＦ０～ｋから構成される。メモリモジュールＭＭＤには、メモリ装置ＭＥＭ０～ＭＥＭｋが含まれている。
　メモリモジュールＭＭＤには、論理アドレスＤＬＡＤ毎のブロックサイズを示す１次ブロックサイズテーブルＢＬＫＴＢＬ１と、論理アドレスＤＬＡＤに対応したメモリモジュールＮＶＭＤ０～ｋの物理アドレスＤＰＡＤの１次アドレス変換テーブルＤＬＰＴＢＬ１が保存される。
　また、分割論理アドレスＤＬＡＤは、複数の論理アドレスＬＡＤを含む論理アドレス領域を示し、物理アドレスＤＰＡＤは、複数の物理アドレスＰＡＤを含む物理アドレス領域を示す。
　制御装置ＤＹＢＳ－ＣＴＬの読み出し動作について説明する。ルーター装置ＲＯＵＴＥＲを通じて、情報処理装置ＣＰＵＧからのリードリクエスト（ＲＱ）が入力される。リードリクエスト（ＲＱ）には論理アドレス（ＬＡＤ）、データ読み出し命令（ＲＤ）、セクタカウント（ＳＥＣ）などが含まれる。
　制御装置ＤＹＢＳ－ＣＴＬはメモリ装置ＭＭＤへ格納されている１次アドレス変換テーブルＤＬＰＴＢＬ１を参照し、論理アドレスＬＡＤを含む分割論理アドレスＤＬＡＤに対応した物理アドレスＤＰＡＤ０を読み出し、この物理アドレスＤＰＡＤ０によって論理アドレスＬＡＤのデータを格納したメモリモジュールＮＶＭＤ０を選択し、リードリクエスト（ＲＱ）を転送する。
　メモリモジュールＮＶＭＤ０では、２次アドレス変換テーブルＤＬＰＴＢＬ２を参照し、論理アドレスＬＡＤに対応した物理ページアドレスＰＡＤに格納されているデータの中で、セクタカウント分だけのデータＤＴＡＴ０を読み出す。
　読み出されたデータＤＡＴＡ０は、制御装置ＤＹＢＳ－ＣＴＬへ転送され、さらに、ルーター装置ＲＯＵＴＥＲを通じて、情報処理装置ＣＰＵＧへ転送される。
　制御装置ＤＹＢＳ－ＣＴＬの書込み動作について説明する。ルーター装置ＲＯＵＴＥＲを通じて、情報処理装置ＣＰＵＧからライトリクエスト（ＷＱ）が入力される。ライトリクエスト（ＷＱ）には論理アドレス（ＬＡＤ）、データ書込み命令（ＷＴ）、セクタカウント（ＳＥＣ）などが含まれる。
　制御装置ＤＹＢＳ－ＣＴＬはメモリ装置ＭＭＤへ格納されている１次アドレス変換テーブルＤＬＰＴＢＬ１を参照し、論理アドレスＬＡＤが含まれる論理アドレスＤＬＡＤに対応した物理アドレスＤＰＡＤ１を読み出し、この物理アドレスＤＰＡＤ１によって論理アドレスＬＡＤのデータを格納したメモリモジュールＮＶＭＤ１を選択し、ライトリクエスト（ＷＱ）を転送する。
　メモリモジュールＮＶＭＤ１では、ブロックの書込み回数を平準化するように物理アドレスＰＡＤを決定し、この物理アドレスＰＡＤへセクタカウント分だけのデータＤＴＡＴ１を書き込む。その後、２次アドレス変換テーブルＤＬＰＴＢＬ２を更新し、論理アドレスＬＡＤと最新の物理アドレスＰＡＤを対応付けする。
　図３は、図１におけるメモリモジュールＮＶＭＤ０～ｋのメモリ制御回路ＮＶＭ－ＣＴＬのブロック図である。
　メモリ制御回路ＮＶＭ－ＣＴＬは、インターフェース回路ＮＶＭ＿ＩＦと、アドレス/コマンドバッファＡＤＣＢＵＦと、データバッファＤＢＵＦと、マップレジスタＭＡＰＲＥＧと、調停回路ＡＲＢと、情報処理回路ＣＯＮＴＬと、ＲＡＭのメモリ制御回路ＲＡＭＣ、不揮発性メモリ装置ＮＶＭ０～ｐのメモリ制御回路ＮＶＣＴ０ｐと、を備える。メモリ制御回路ＲＡＭＣは、図１のランダムアクセスメモリＲＡＭを直接制御し、ＮＶＣＴ０～ｐは、図１の不揮発性メモリ装置ＮＶＭ０～ｐをそれぞれ直接制御する。
　データバッファＤＢＵＦは、不揮発性メモリ装置ＮＶＭ０～ｐの書込みデータや読み出しデータを一時的に蓄える。
　アドレス/コマンドバッファＡＤＣＢＵＦは、制御装置ＤＹＢＳ－ＣＴＬからメモリ制御回路ＮＶＭ－ＣＴＬへ入力した論理アドレスＬＡＤと、データ読み出し命令（ＲＤ）と、データ書込み命令（ＷＴ）を一時的に蓄える。
　メモリ装置ＲＡＭには、２次アドレス変換テーブルＤＬＰＴＢＬ２と、ブロック毎の消去回数テーブルＥＲＳＴＢＬが保存される。
　マップレジスタＭＡＰＲＥＧには、アドレスマップＡＤＤＭＡＰが格納され、１ブロックサイズ毎の不揮発性メモリ装置ＮＶＭ０～ｐ内部のＸアドレス、ＹアドレスおよびＺアドレスの対応が示されている。
　制御装置ＤＹＢＳ－ＣＴＬ０～ｍの指示によって、２次ブロックサイズテーブルＢＬＫＴＢＬ２の情報を基に、メモリ制御回路ＮＶＭ－ＣＴＬは２次アドレス変換テーブルＤＬＰＴＢＬ２と、ブロック毎の消去回数テーブルＥＲＳＴＢＬと、アドレスマップＡＤＤＭＡＰを再構築する。
これによって、メモリモジュールＮＶＭＤ０～ｋの性能および信頼性が向上する。
　図４は、図１における不揮発性メモリ装置ＮＶＭ０～ｐの構成例を示すブロック図であり、図５は、図４におけるチェインメモリアレイの構成例を示す回路図である。
　図４に示す不揮発性メモリ装置は、図１の不揮発性メモリ装置ＮＶＭ０～ｐのそれぞれに該当するものであり、ここでは、一例として相変化型の不揮発性メモリ（相変化メモリ）が用いられているが、フラッシュメモリや他の抵抗変化型メモリであってもよい。不揮発性メモリ装置は、クロック生成回路ＳＹＭＤ、ステータスレジスタＳＴＲＥＧ、イレースサイズ指定レジスタＮＶＲＥＧ、アドレス・コマンドインターフェース回路ＡＤＣＭＤＩＦ、ＩＯバッファＩＯＢＵＦ、制御回路ＣＴＬＯＧ、温度センサＴＨＭＯ、データ制御回路ＤＡＴＣＴＬ、メモリバンクＢＫ０～ＢＫ３を備える。
　各メモリバンクＢＫ０～ＢＫ３は、メモリアレイＡＲＹｘ（ｘ＝０～ｍ）と、各メモリアレイにそれぞれ対応して設けられる読み書き制御ブロックＳＷＢｘ（ｘ＝０～ｍ）と、これらを制御する各種周辺回路を備える。各種周辺回路の中には、ロウアドレスラッチＲＡＤＬＴ、カラムアドレスラッチＣＡＤＬＴ、ロウデコーダＲＯＷＤＥＣ、カラムデコーダＣＯＬＤＥＣ、チェイン選択アドレスラッチＣＨＬＴ、チェインデコーダＣＨＤＥＣ、データ選択回路ＤＳＷ１、データバッファＤＢＵＦ０，ＤＢＵＦ１が含まれる。
　各メモリアレイＡＲＹｘ（ｘ＝０～ｍ）は、複数のワード線ＷＬ０～ＷＬｋと複数のビット線ＢＬ０＿ｘ～ＢＬｉ＿ｘの交点に配置される複数のチェインメモリアレイＣＹと、複数のビット線ＢＬ０＿ｘ～ＢＬｉ＿ｘ（ｘ＝０～ｍ）のいずれかを選択してデータ線ＤＴｘに接続するビット線選択回路ＢＳＷｘを備える。各読み書き制御ブロックＳＷＢｘ（ｘ＝０～ｍ）は、データ線ＤＴｘ（ｘ＝０～ｍ）に接続されるセンスアンプＳＡｘ（ｘ＝０～ｍ）およびライトドライバＷＤＲｘ（ｘ＝０～ｍ）と、書込み動作時に、これらを用いてデータの検証を行う書込みデータ検証回路ＷＶｘ（ｘ＝０～ｍ）を備える。また、図４に示した不揮発性メモリ装置を動作させるインターフェースはＮＡＮＤ型フラッシュメモリインターエースやＤＲＡＭインターフェースなどのメモリインターフェースを採用すると、従来システムとのインターフェースの互換性を保つことができ、利便性が良い不揮発性メモリ装置を提供できる。
　さらに、図４に示した不揮発性メモリ装置は、１つのコマンドで消去できるブロックサイズが物理的に固定しておらず、メモリ制御回路ＮＶＭ－ＣＴＬにて、制御上の管理単位として容易に変更可能である。このため、情報処理装置ＣＰＵGのメモリモジュールＮＶＭＤへのアクセスの特徴を分析し、不揮発性メモリ装置のブロックサイズ動的に最適化することで、情報処理システムの性能や信頼性の向上が図れる。
　図５に示すように、各チェインメモリアレイＣＹは、複数の相変化メモリセルＣＬ０～ＣＬｎが直列に接続された構成を備え、その一端はチェイン選択トランジスタＴｃｈ２を介してワード線ＷＬに接続され、他端はチェイン選択トランジスタＴｃｈ０およびＴｃｈ１を介してビット線ＢＬに接続される。複数の相変化メモリセルＣＬ０～ＣＬｎは、図示は省略するが、半導体基板に対して高さ方向に順に積層配置され、互いに直列接続される。また、各相変化メモリセルＣＬは、可変抵抗型の記憶素子Ｒと、それに並列接続されるメモリセル選択トランジスタＴｃｌを備える。記憶素子Ｒは、例えばカルコゲナイド材料で形成される。
　図５の例では、２個のチェインメモリアレイＣＹがチェイン選択トランジスタＴｃｈ２を共有しており、チェインメモリアレイ選択線ＳＬ０，ＳＬ１，ＳＬ２によって各チェインメモリアレイ内のチェイン選択トランジスタＴｃｈ０，１，２がそれぞれ制御され、これによっていずれか一方のチェインメモリアレイが選択される。また、メモリセル選択線ＬＹ（ＬＹ０～ＬＹｎ）は、対応する相変化メモリセルのゲート電極に接続され、メモリセル選択線ＬＹによって、相変化メモリセルＣＬ０～ＣＬｎ内のメモリセル選択トランジスタＴｃｌがそれぞれ制御され、これによって各相変化メモリセルが適宜選択される。なお、チェインメモリアレイ選択線ＳＬ０，ＳＬ１、ＳＬ２およびメモリセル選択線ＬＹ０～ＬＹｎは、チェイン制御線ＣＨとして、図４のチェイン選択アドレスラッチＣＨＬＴおよびチェインデコーダＣＨＤＥＣを介して適宜駆動される。
　次に、図４の不揮発性メモリ装置の動作について簡単に説明する。図４において、まず、制御回路ＣＴＬＯＧは、アドレス・コマンドインターフェース回路ＡＤＣＭＤＩＦを介して制御信号ＣＴＬを受ける。制御信号ＣＴＬは、特に限定しないが、例えば、コマンド・ラッチイネーブル信号（ＣＬＥ）、チップイネーブル信号（ＣＥＢ）、アドレス・ラッチ信号（ＡＬＥ）、ライトイネーブル信号（ＷＥＢ）、リードイネーブル信号（ＲＥＢ）、レディビジー信号（ＲＢＢ）を含み、これらの組み合わせによって、書込み命令又は読み出し命令が発行される。また、制御回路ＣＴＬＯＧは、制御信号ＣＴＬと共に、ＩＯバッファＩＯＢＵＦを介して入出力信号ＩＯを受ける。入出力信号ＩＯには、アドレス信号が含まれており、制御回路ＣＴＬＯＧは、当該アドレス信号からロウアドレスおよびカラムアドレスを抽出する。制御回路ＣＴＬＯＧは、当該ロウアドレス、カラムアドレス、ならびに予め定められる書込み・読み出し単位等に基づいて、適宜内部アドレスを生成し、ロウアドレスラッチＲＡＤＬＴ、カラムアドレスラッチＣＡＤＬＴならびにチェイン選択アドレスラッチＣＨＬＴにそれぞれ伝送する。
　ロウデコーダＲＯＷＤＥＣは、ロウアドレスラッチＲＡＤＬＴの出力を受けてワード線ＷＬ０～ＷＬｋの選択を行い、カラムデコーダＣＯＬＤＥＣは、カラムアドレスラッチＣＡＤＬＴの出力を受けてビット線ＢＬ０＿ｘ～ＢＬｉ＿ｘ（ｘ＝０～ｍ）の選択を行う。また、チェインデコーダＣＨＤＥＣは、チェイン選択アドレスラッチＣＨＬＴの出力を受けて、チェイン制御線ＣＨの選択を行う。制御信号ＣＴＬによって読み出し命令が入力された際、前述したワード線、ビット線およびチェイン制御線の組み合わせによって選択されたチェインメモリアレイＣＹからビット線選択回路ＢＳＷ０～ＢＳＷｍを介してデータが読み出される。当該読み出されたデータは、センスアンプＳＡ０～ＳＡｍで増幅され、データ選択回路ＤＳＷ１を介してデータバッファＤＢＵＦ０（又はＤＢＵＦ１）に伝送される。そして、データバッファＤＢＵＦ０（又はＤＢＵＦ１）上のデータは、データ制御回路ＤＡＴＣＴＬおよびＩＯバッファＩＯＢＵＦを介して入出力信号ＩＯに順次伝送される。
　一方、制御信号ＣＴＬによって書込み命令が入力された際、入出力信号ＩＯには、前述したアドレス信号に続いてデータ信号が伝送され、データ信号は、データ制御回路ＤＡＴＣＴＬを介してデータバッファＤＢＵＦ０（又はＤＢＵＦ１）に入力される。データバッファＤＢＵＦ０（又はＤＢＵＦ１）上のデータ信号は、データ選択回路ＤＳＷ１、ライトドライバＷＤＲ０～ＷＤＲｍおよびビット線選択回路ＢＳＷ０～ＢＳＷｍを介して、前述したワード線、ビット線およびチェイン制御線の組み合わせによって選択されたチェインメモリアレイＣＹに書き込まれる。また、この際に、書込みデータ検証回路ＷＶ０～ＷＶｍは、書込みを行ったデータをセンスアンプＳＡ０～ＳＡｍを介して適宜読み出しながら書込みレベルが十分なレベルに達したかを検証し、十分なレベルに達するまでライトドライバＷＤＲ０～ＷＤＲｍを用いて再度の書込み動作を行う。
　図６は、図５のチェインメモリアレイの動作例を示す説明図である。この図６を用いて、例えば、チェインメモリアレイＣＹ１内の相変化メモリセルＣＬ０における可変抵抗型記憶素子Ｒ０を高抵抗や低抵抗にする際の動作について説明する。チェインデコーダＣＨＤＥＣによって、チェインメモリアレイ選択線ＳＬ１のみが活性化（ＳＬ０＝Ｌｏｗ、ＳＬ１＝Ｈｉｇｈ、ＳＬ２＝Ｈｉｇｈ）され、チェイン選択トランジスタＴｃｈ１およびＴｃｈ２が導通状態となる。続いて、メモリセル選択線ＬＹ０のみが非活性化（ＬＹ０＝Ｌｏｗ、ＬＹ１～ＬＹｎ＝Ｈｉｇｈ）され、相変化メモリセルＣＬ０のメモリセル選択トランジスタＴｃｌ０はカットオフ状態となり、残りのメモリセルＣＬ１～ＣＬｎのメモリセル選択トランジスタＴｃｌ１～Ｔｃｌｎは導通状態となる。
　次に、ワード線ＷＬ０がＨｉｇｈとなり、続いてビット線ＢＬ０がＬｏｗになると、電流Ｉ０がワード線ＷＬ０から、チェイン選択トランジスタＴｃｈ２、可変抵抗型記憶素子Ｒ０、メモリセル選択トランジスタＴｃｌ１～Ｔｃｌｎおよびチェイン選択トランジスタＴｃｈ１を経由してビット線ＢＬ０へ流れる。この電流Ｉ０が図１４に示したＲｅｓｅｔ電流パルスの形に制御されることで、可変抵抗型記憶素子Ｒ０は高抵抗となる。また、この電流Ｉ０が図１４に示したＳｅｔ電流パルスの形に制御されることで、可変抵抗型記憶素子Ｒ０は低抵抗となる。可変抵抗型記憶素子Ｒ０～Ｒｎの抵抗値の違いによってデータ“１”と“０”が区別される。
　また、図４で示すように複数のビット線ＢＬ０＿０、ＢＬ０＿１～ＢＬ０＿ｍへ電流Ｉ０を流すことで、書込み速度を向上することができる。
　特に限定しないが、可変抵抗型記憶素子が低抵抗になった場合に、データ“１”が記録され、高抵抗になった場合にデータ“０”が記録されるものとする。
　なお、可変抵抗型記憶素子Ｒ０に記録されたデータを読み出す場合は、可変抵抗型記憶素子Ｒ０の抵抗値が変化しない程度に、データ書込みと同様の経路で電流が印加される。この場合、可変抵抗型記憶素子Ｒ０の抵抗値に応じた電圧値がセンスアンプ（この例では図４のＳＡ０）で検出され、データ“０”および“１”が判定される。
　また、図４で示すように複数のビット線ＢＬ０＿０、ＢＬ０＿１～ＢＬ０＿ｍを通じて可変抵抗型記憶素子Ｒ０の抵抗値が変化しない程度に、データ書込みと同様の経路で電流が印加することで、複数のセンスアンプ（この例では図４のＳＡ０～ＳＡｍ）にてデータ“０”および“１”が判定され、読み出し速度を向上することができる。
　図７および図８は、図５のチェインメモリアレイの別の動作例を示す説明図である。
　図７を用いて、１チェインメモリアレイＣＹ１内の全可変抵抗型記憶素子Ｒ０～Ｒｎを一括で低抵抗にする際の動作を説明する。チェインデコーダＣＨＤＥＣによって、チェインメモリアレイ選択線ＳＬ１のみが活性化（ＳＬ０＝Ｌｏｗ、ＳＬ１＝Ｈｉｇｈ、ＳＬ２＝Ｈｉｇｈ）され、チェイン選択トランジスタＴｃｈ１およびＴｃｈ２が導通状態となる。続いて、メモリセル選択線ＬＹ０～ＬＹｎが活性化（ＬＹ０～ＬＹｎ＝Ｈｉｇｈ）され、メモリセルＣＬ０～ＣＬｎのメモリセル選択トランジスタＴｃｌ０～Ｔｃｌｎは導通状態となる。次に、ワード線ＷＬ０がＨｉｇｈとなり、続いてビット線ＢＬ０がＬｏｗになると、電流Ｉ２がワード線ＷＬ０から、チェイン選択トランジスタＴｃｈ２、メモリセル選択トランジスタＴｃｌ０～Ｔｃｌｎおよびチェイン選択トランジスタＴｃｈ１を経由してビット線ＢＬ０へ流れる。この電流Ｉ２によるジュール熱が、可変抵抗型記憶素子Ｒ０～Ｒｎへ伝導し、可変抵抗型記憶素子Ｒ０～Ｒｎは一括して低抵抗となる。この電流Ｉ２は、可変抵抗型記憶素子Ｒ０～Ｒｎが一括して低抵抗にすることができる様な値に制御される。
　図８を用いて、チェインメモリアレイＣＹ０およびＣＹ１内の全可変抵抗型記憶素子Ｒ０～Ｒｎを一括で低抵抗にする際の動作を説明する。チェインデコーダＣＨＤＥＣによって、チェインメモリアレイ選択線ＳＬ０および１が活性化（ＳＬ０、ＳＬ１＝Ｈｉｇｈ、ＳＬ２＝Ｈｉｇｈ）され、チェインメモリアレイＣＹ０およびＣＹ１双方のチェイン選択トランジスタＴｃｈ０、Ｔｃｈ１およびＴｃｈ２が導通状態となる。続いて、メモリセル選択線ＬＹ０～ＬＹｎが活性化（ＬＹ０～ＬＹｎ＝Ｈｉｇｈ）され、チェインメモリアレイＣＹ０およびＣＹ１双方のメモリセルＣＬ０～ＣＬｎのメモリセル選択トランジスタＴｃｌ０～Ｔｃｌｎは導通状態となる。次に、ワード線ＷＬ０がＨｉｇｈとなり、続いてビット線ＢＬ０がＬｏｗになると、電流Ｉ３がワード線ＷＬ０から、チェイン選択トランジスタＴｃｈ２、チェインメモリアレイＣＹ０およびＣＹ１双方のメモリセル選択トランジスタＴｃｌ０～Ｔｃｌｎおよびチェイン選択トランジスタＴｃｈ０およびＴｃｈ１を経由してビット線ＢＬ０へ流れる。この電流Ｉ３によるジュール熱が、チェインメモリアレイＣＹ０およびＣＹ１双方の可変抵抗型記憶素子Ｒ０～Ｒｎへ伝導し、可変抵抗型記憶素子Ｒ０～Ｒｎは一括して低抵抗となる。電流Ｉ３の値は、チェインメモリアレイＣＹ０およびＣＹ１双方の可変抵抗型記憶素子Ｒ０～Ｒｎを一括して低抵抗にするような値に制御される。
　以上説明したように、必要に応じて、同時に複数のチェインメモリアレイ内のメモリセルを低抵抗にすることができ、消去データレートを向上することができる。
　図９～図１２を用いて制御装置ＤＹＢＳ－ＣＴＬおよびメモリ制御回路ＮＶＭ－ＣＴＬが行う動的ブロックサイズ変更の動作を説明する。
　図９は動的ブロックサイズ変更の動作の全体フローを示す。また、図１０,図１１および図１２では、図９のＳｔｅｐ１およびＳｔｅｐ３およびＳｔｅｐ４の詳細動作を示す。図１３および図１４では、１次ブロックサイズテーブルＢＬＫＴＢＬおよび１次アドレス変換テーブルＤＬＰＴＢＬを示す。
　図９のフローにおいて、先ず、Ｓｔｅｐ０で有効期間ＴＣの測定を開始する。有効期間は、アクセスの特徴を分析するためのサンプリング期間である。
　次に、情報処理装置ＣＰＵＧからルーター装置ＲＯＵＴＥＲを通じて、制御装置ＤＹＢＳ－ＣＴＬへリードリクエスト（ＲＱ）やライトリクエスト（ＷＱ）が入力した際に、Ｓｔｅｐ１を実行する。Ｓｔｅｐ１では、Ｓｔｅｐ１００～１０３を行う。
　図１０のフローにおいて、Ｓｔｅｐ１００では、ホストからのアクセスがライトアクセスかどうかを判定する。ライトアクセスであれば、Ｓｔｅｐ１０１を行い、ライトアクセスでなければＳｔｅｐ１０２を行う。Ｓｔｅｐ１０１では、以下を計算する。
・各論理アドレスDLADのライトアクセス回数WC
・全論理アドレス領域でのライトアクセス回数WCT
・各論理アドレスDLADの総ライトデータ量WD
・全論理アドレス領域での総ライトデータ量WDT
Ｓｔｅｐ１０１が終了するとＳｔｅｐ１０２を行う。
　Ｓｔｅｐ１０２では、ホストからのアクセスがリードアクセスかどうかを判定する。リードアクセスであれば、Ｓｔｅｐ１０３を行い、リードアクセスでなければＳｔｅｐ１００を行う。Ｓｔｅｐ１０３では、以下を計算する。
・各論理アドレスDLADのリードアクセス回数RC
・全論理アドレス領域でのリードアクセス回数RCT
・各論理アドレスDLADの総リードデータ量RD
・全論理アドレス領域での総リードデータ量RDT
Ｓｔｅｐ１０３が終了するとＳｔｅｐ２を行う。
　図９に戻り、Ｓｔｅｐ２では、Ｓｔｅｐ３で行うアクセス特徴分析のための、Ｓｔｅｐ１０１およびＳｔｅｐ１０３で実行する各種計算の有効期間ＴＣが期間T１を経過したかどうかをチェックする。
　有効期間T１を経過した場合、Ｓｔｅｐ３を行い、有効期間T１を経過していない場合、Ｓｔｅｐ１を行う。
　Ｓｔｅｐ３では、有効期間ＴＣの測定を停止し、Ｓｔｅp１での各種計算結果を利用し、アクセスの特徴を分析する。Ｓｔｅp３では、Ｓｔｅｐ３００～３０５を行う。
　図１１において、先ずＳｔｅｐ３００では、有効期間ＴＣの測定を一旦停止する。次のＳｔｅｐ３０１では以下を計算する。
・各論理アドレスＤＬＡＤの１回のライトアクセス当たりの平均ライトデータ量ＡＷＤ：ＡＷＤ＝論理アドレスＤＬＡＤの総ライトデータ量ＷＤ/論理アドレスＤＬＡＤの総ライトアクセス数ＷＣ
・各論理アドレスＤＬＡＤの１回のリードアクセス当たりの平均リードデータ量ＡＲＤ：ＡＲＤ＝論理アドレスＤＬＡＤの総リードデータ量ＲＤ/論理アドレスＤＬＡＤの総リードアクセス数ＲＣ
　次のＳｔｅｐ３０２では以下を計算する。
・全論理アドレス領域での１回のライトアクセス当たりの平均ライトデータ量ＡＷＤＴ：ＡＷＤＴ＝全論理アドレス領域での総ライトデータ量ＷＤＴ/全論理アドレス領域での総ライトアクセス数ＷＣＴ
全論理アドレス領域での１回のリードアクセス当たりの平均リードデータ量ＡＲＤＴ：ＡＲＤＴ＝全論理アドレス領域での総リードデータ量ＲＤＴ/全論理アドレス領域での総リードアクセス数ＲＣＴ
　次のＳｔｅｐ３０３では以下を計算する。
・各論理アドレスＤＬＡＤのライトアクセス回数の割合ＷＣＲＡＴＥ：ＷＣＲＡＴＥ＝ＷＣ/（ＷＣ＋ＲＣ）
・各論理アドレスＤＬＡＤのリードアクセス回数の割合ＲＣＲＡＴＥ：ＲＣＲＡＴＥ＝ＲＣ/（ＷＣ＋ＲＣ）＝１－ＷＲＡＴＥ
　次のＳｔｅｐ３０４では以下を計算する。
・全論理アドレス領域での総ライトアクセス回数ＷＣＴに対する論理アドレスＤＬＡＤの総ライトアクセス回数ＷＣの割合ＷＲＡＴＥ１：ＷＲＡＴＥ１＝ＷＣ／ＷＣＴ
・全論理アドレス領域での総リードアクセス回数ＲＣＴに対する論理アドレスＤＬＡＤの総リードアクセス回数ＲＣの割合ＲＲＡＴＥ１：ＲＲＡＴＥ１＝ＲＣ／ＲＣＴ
　次のＳｔｅｐ３０５では以下を計算する。
・各論理アドレスＤＬＡＤの総ライトデータ量ＷＤと各論理アドレスＤＬＡＤの容量ＬＣＰの比率ＷＤＲＡＴＥ＝ＷＤ／ＬＣＰ
　図１１のフローではライトとリードの両方の特性を検討している。ライトの特性は、上述のように小さなブロックに集中してアクセスさせたほうが、ガーベージコレクションのコピー量が減る。一方、リードのアクセスは不揮発性メモリに分散してデータが配置されたほうが、リード性能は向上する。よって性能バランスを取るためには、両者を考慮することがより望ましい。
　図９に戻って説明を続ける。Ｓｔｅｐ３の終了後Ｓｔｅｐ４を行う。Ｓｔｅｐ４では、Ｓｔｅｐ３での分析結果を利用し、各論理アドレスＤＬＡＤに対するブロックサイズを決定する。Ｓｔｅp４では、Ｓｔｅｐ４００～４０２を行う。
　図１２においてＳｔｅｐ４００では、
・各論理アドレスＤＬＡＤのブロックサイズファクタ（Block Size Factor）ＢＬＫＦＣＴと、プロビジョナル容量ファクタ（Provisional Area Factor）ＰＶＦＣＴを計算する。
　ブロックサイズファクタＢＬＫＦＣＴは、
ＢＬＫＦＣＴ＝（ＷＣＲＡＴＥ１/ＷＲＴ１ＡＶＧ）×（ＡＷＤＴ／ＡＷＤ）で表す。
　ＷＲＴ１ＡＶＧは、全論理アドレス領域の容量に対する各論理アドレスＤＬＡＤの容量の割合である。つまり、情報処理装置ＣＰＵGからのライトアクセスが平均的に各論理アドレスＤＬＡＤへ生じた場合の、各論理アドレスＤＬＡＤのライトアクセス回数の割合である。ＷＣＲＡＴＥ１は各論理アドレスＤＬＡＤのライトアクセス回数の割合であるから、（ＷＣＲＡＴＥ１/ＷＲＴ１ＡＶＧ）が大きいということは、当該論理アドレスには平均以上にアクセス回数が集中していること、すなわちホットエリアであることを示す。
　ＡＷＤＴは全論理アドレス領域での１回のライトアクセス当たりの平均ライトデータ量、ＡＷＤは各論理アドレスＤＬＡＤの１回のライトアクセス当たりの平均ライトデータ量である。よって、（ＡＷＤＴ／ＡＷＤ）が大きいということは、当該論理アドレスに書き込まれる１回あたりのデータが、平均より小さいということを示す。以上の説明より明らかなように、ブロックサイズファクタＢＬＫＦＣＴは、１回のライトアクセス当たりのライトデータサイズが小さなライトアクセスが高頻度で、当該論理アドレスＤＬＡＤへ発生している場合大きな値をとる指標である。後に詳述するように、本実施例では、ＢＬＫＦＣＴが大きい場合、その論理アドレスに対応する物理アドレス（消去ブロック）の大きさを小さくする制御を行う。
　一方、１回当たりのサイズが大きなサイズのライトアクセスが、高頻度で、大量に発生する論理アドレスの場合は、消去回数が増えるのと、実効メモリ量を減少させないために、大きなサイズのブロックのままにしておいたほうがよい。
　また、プロビジョナル容量ファクタＰＶＦＣＴは、ＰＶＦＣＴ＝ＷＤＲＡＴＥ/ＳＵＭ（ＷＤＲＡＴＥ）で表す。　通常、論理アドレスの容量に対して、物理アドレスの容量は少し大きくなっている。この余裕分（例えば２０％程度等）をプロビジョナル領域という。プロビジョナル領域を確保することにより、データの再書き込みを行った場合でも、使用可能な領域を枯渇しにくくすることができる。このプロビジョナル領域を変化させることにより、物理アドレス（消去ブロック）中の無効データの割合を調節することができる。なぜなら、物理アドレスの有効データは、論理アドレス容量以上にはならないから、通常、物理アドレスは最大でプロビジョナル領域分の無効データを持つことができるからである。
　ＷＤＲＡＴＥは各論理アドレスＤＬＡＤの総ライトデータ量ＷＤと各論理アドレスＤＬＡＤの容量ＬＣＰの比率であり、ＳＵＭ（ＷＤＲＡＴＥ）はそれらの合計である。よって、プロビジョナル容量ファクタＰＶＦＣＴは、当該論理アドレスのデータがどれほどの割合ライトされているかを示している。後に詳述するように、本実施例では、ＰＶＦＣＴが大きい場合、その論理アドレスに対応する物理アドレス（消去ブロック）のプロビジョナル領域を大きくする制御を行う。
　プロビジョナル領域を大きくすることにより、消去ブロックに含まれる無効データの割合を大きくすることができる。一方、プロビジョナル領域が大きくするということは、物理アドレスを余計に消費することになるから、プロビジョナル領域を大きくする物理アドレスは、ライトされる割合の大きな（すなわち、無効データの量が多くなる可能性のある）領域に限ることが望ましい。
　次のＳｔｅｐ４０１では各論理アドレスＤＬＡＤのブロックサイズファクタＢＬＫＦＣＴを利用し、各論理アドレスＤＬＡＤのブロックサイズＢＬＫＳＩＺＥを決定する。
　ブロックサイズファクタＢＬＫＦＣＴが大きな値をもつ論理アドレスＤＬＡＤほど、１回のライトアクセス当たりのライトデータサイズが小さなライトアクセスが、高頻度で、大量に、その当該論理アドレスＤＬＡＤへ発生していることを示す。したがって、ブロックサイズファクタＢＬＫＦＣＴが大きな値をもつ論理アドレスＤＬＡＤほど、小さなブロックサイズを割り当てることにより、ブロック内の有効となる物理ページの数が少なくなり、メモリモジュールＮＶＭＤ内部で行うガーベージコレクション動作に伴うデータコピー量が小さくなる。このため、データコピー時間が短くなるため、制御装置ＤＹＢＳ－ＣＴＬからのリードリクエストＲＱやライトリクエストＷＱの待ち時間が短くなり性能が向上する。
　ライトアクセスが非常に高頻度で、大量に、特定の領域に集中している場合、極端な例では、その領域に有効な物理ページがなくなる場合もある。このような場合には、データコピー自体不要であり、当該領域を消去するだけになる。ブロックサイズを適切に選ぶと、このようにデータコピー自体不要になる場合が増え、性能が向上することが期待できる。
　なお、アクセス頻度が高い論理アドレス領域のことをＨＯＴエリアといい、ここに書き込まれるデータをＨＯＴデータともいう。また、アクセス頻度が低い論理アドレス領域のことをＣＯＬＤエリアといい、ここに書き込まれるデータをＣＯＬＤデータともいう。
　ブロックサイズファクタＢＬＫＦＣＴ値の判定数値は一例であってとくに限定しないが、以下に例を示す判定によってブロックサイズＢＬＫＳＩＺＥを決定する。
　ブロックサイズファクタＢＬＫＦＣＴ≧１０の場合、ブロックサイズＢＬＫＳＩＺＥ＝３２ＫＢ
　１０＞ブロックサイズファクタＢＬＫＦＣＴ≧５の場合、ブロックサイズＢＬＫＳＩＺＥ＝６４ＫＢ、
　５＞ブロックサイズファクタＢＬＫＦＣＴ≧２の場合、ブロックサイズＢＬＫＳＩＺＥ＝１２８ＫＢ、
　２＞ブロックサイズファクタＢＬＫＦＣＴ≧１の場合、ブロックサイズＢＬＫＳＩＺＥ＝２５６ＫＢ、
１＞ブロックサイズファクタＢＬＫＦＣＴ≧０．２の場合、ブロックサイズＢＬＫＳＩＺＥ＝５１２ＫＢ、
０．２＞ブロックサイズファクタＢＬＫＦＣＴの場合、ブロックサイズＢＬＫＳＩＺＥ＝１０２４ＫＢ
　次のＳｔｅｐ４０２では各論理アドレスＤＬＡＤのプロビジョナル容量ファクタＰＶＦＣＴを利用し、各論理アドレスＤＬＡＤのプロビジョナル容量ＰＶＳＩＺＥを決定する。
　プロビジョナル容量ファクタＰＶＦＣＴが大きな値をもつ論理アドレスＤＬＡＤほど、ライトデータ量が多いことを示す。したがって、論理アドレスＤＬＡＤへ、書き換え回数に上限のある不揮発性メモリの物理アドレスＤＰＡＤを割り当てる場合、メモリモジュールＮＶＭＤの寿命が情報処理システムの寿命を決定するため、メモリモジュールＮＶＭＤを寿命が長くするように、プロビジョナル容量ファクタＰＶＦＣＴが大きな値をもつ論理アドレスＤＬＡＤほど、プロビジョナル領域全容量ＰＶＡＲＥＡの中で、その論理アドレスＤＬＡＤへ割り当てる容量が大きくする必要がある。
　そこで、プロビジョナル容量ＰＶＳＩＺＥは、ＰＶＳＩＺＥ＝ＰＶＦＣＴ×プロビジョナル領域全容量ＰＶＡＲＥＡと表すことができる。
　図９において、次のＳｔｅｐ５では、制御装置ＤＹＢＳ－ＣＴＬは
Ｓｔｅｐ４で求めたブロックサイズＢＬＫＳＩＺＥとプロビジョナル容量ＰＶＳＩＺＥを利用し、ブロックサイズを示す１次ブロックサイズテーブルＢＬＫＴＢＬ１と１次アドレス変換テーブルＤＬＰＴＢＬ１を作成する。
　さらに、制御装置ＤＹＢＳ－ＣＴＬ０～ｍが１次ブロックサイズテーブルＢＬＫＴＢＬ１と、１次アドレス変換テーブルＤＬＰＴＢＬ１を作成した後に、
　制御装置ＤＹＢＳ－ＣＴＬは、メモリ制御回路ＮＶＭ－ＣＴＬへ、１次ブロックサイズテーブルＢＬＫＴＢＬ１と、１次アドレス変換テーブルＤＬＰＴＢＬ１を転送し、２次アドレス変換テーブルＤＬＰＴＢＬ２と、ブロック毎の消去回数テーブルＥＲＳＴＢＬと、アドレスマップＡＤＭＡＰを新規に作成するよう指示する。
メモリ制御回路ＮＶＭ－ＣＴＬは制御装置ＤＹＢＳ－ＣＴＬの指示に従って、
　１次ブロックサイズテーブルＢＬＫＴＢＬ１および１次アドレス変換テーブルＤＬＰＴＢＬ１の情報を基に、２次アドレス変換テーブルＤＬＰＴＢＬ２と、ブロック毎の消去回数テーブルＥＲＳＴＢＬと、アドレスマップＡＤＭＡＰを作成する。
　次のＳｔｅｐ６では、制御装置ＤＹＢＳ－ＣＴＬは、メモリモジュールＮＶＭＤが製品寿命に到達したかをチェックする。
　メモリモジュールＮＶＭＤが製品寿命に到達しなかった場合、Ｓｔｅｐ７を行う。メモリモジュールＮＶＭＤが製品寿命に到達した場合、メモリ制御回路ＮＶＭ－ＣＴＬは動的ブロックサイズ変更の動作を終了する。
Ｓｔｅｐ７では、有効期間ＴＣの測定を再開する。
　図１３(Ａ)および(Ｂ)には、制御装置ＤＹＢＳ－ＣＴＬが最初に（すなわち、図９で、１回目の有効期間ＴＣ（Ｔ１）の測定と分析が終わった後）作成した、６４個の論理アドレスＤＬＡＤ毎に対応した１次ブロックサイズテーブルＢＬＫＴＢＬ１と１次アドレス変換テーブルＤＬＰＴＢＬ１を示す。
　図１４(Ａ)および(Ｂ)には、制御装置ＤＹＢＳ－ＣＴＬが２回目（すなわち、図９で、２回目の有効期間ＴＣ（Ｔ２）の測定と分析が終わった後）に作成した、６４個の論理アドレスＤＬＡＤ毎に対応した１次ブロックサイズテーブルＢＬＫＴＢＬ１と１次アドレス変換テーブルＤＬＰＴＢＬ１を示す。
　ブロックサイズテーブルは、各論理アドレスに対してアクセス特性と、アクセス特性の基づいた物理ブロック仕様を表している。ブロックサイズテーブルにおいては、既述のように、ＤＬＡＤは論理アドレス、ＷＣＲＡＴＥ１はライトアクセス回数の割合、ＡＷＤは論理アドレスの１回のライトアクセス当たりの平均ライトデータ量、ＷＤＲＡＴＥは各論理アドレスＤＬＡＤの総ライトデータ量ＷＤと各論理アドレスＤＬＡＤの容量ＬＣＰの比率である。
　ＢＬＫＦＣＴはブロックサイズファクタで、これが大きな値をもつ論理アドレスＤＬＡＤほど、１回のライトアクセス当たりのライトデータサイズが小さなライトアクセスが高頻度で、当該論理アドレスＤＬＡＤへ発生していることを示す。ＢＬＫＳＩＺＥは論理アドレスＤＬＡＤのブロックサイズ、ＰＶＦＣＴはプロビジョナル容量ファクタで、これが大きな値をもつ論理アドレスＤＬＡＤほど、ライトデータ量が多いことを示す。ＰＶＳＩＺＥはプロビジョナル容量である。
　ＷＲＴ１ＡＶＧは全論理アドレス領域の容量に対する各論理アドレスＤＬＡＤの容量の割合、ＡＷＤＴは全論理アドレス領域での１回のライトアクセス当たりの平均ライトデータ量、ＰＶＡＲＥＡはプロビジョナル領域全容量である。
　アドレス変換テーブルは、ブロックサイズテーブルに基づいて、論理アドレスに対する物理アドレスの割り当てを表す。アドレス変換テーブルにおいては、ＤＰＡＤは論理アドレスＤＬＡＤに対応したメモリモジュールの物理アドレス、ＤＰＡＤＳＩＺＥは物理アドレスの容量、ＰＲＡＲＥＡはプロビジョナル領域に割り当てられた物理アドレスである。　図１３(Ａ)のブロックサイズテーブルＢＬＫＴＢＬをみると、
論理アドレスＤＬＡＤ０～６３へは、１回のライトアクセス当たりのライトデータサイズが小さなライトアクセスが、高頻度で、大量に、発生しているため、ブロックサイズファクタＢＬＫＦＣＴの値が、８．２８と高い値になっている。
そのため、論理アドレスＤＬＡＤ０～６３のブロックサイズＢＬＫＳＩＺＥは比較的小さな６４ＫＢとなる。
　一方、論理アドレスＤＬＡＤ４４８～５１１へは、１回のライトアクセス当たりのライトデータサイズが大きなライトアクセスが、低頻度で、少量発生しているためブロックサイズファクタＢＬＫＦＣＴの値が、０．０３と低いあたいとなっている。そのため、論理アドレスＤＬＡＤ４４８～５１１のブロックサイズＢＬＫＳＩＺＥは比較的大きな１０２４ＫＢとなる。
　また、論理アドレスＤＬＡＤ０～６３へのライトとデータ量が多いため、プロビジョナル容量ファクタＰＶＦＣＴの値が０.２５と最も高い値を示している。そのため、論理アドレスＤＬＡＤ０～６３のプロビジョナル容量ＰＶＳＩＺＥは３２と最も高い値となる。
　一方、論理アドレスＤＬＡＤ４４８～５１１への、ライトとデータ量が少ないため、プロビジョナル容量ファクタＰＶＦＣＴの値が０.０５５と最も低い値を示している。そのため、論理アドレスＤＬＡＤ４４８～５１１のプロビジョナル容量ＰＶＳＩＺＥは７と最も低い値となる。
　図１３(Ｂ)のアドレス変換テーブルＤＬＰＴＢＬをみると、論理アドレスＤＬＡＤ０～６３へ割り当てられている物理アドレスＤＰＡＤはＤＰＤＡ０～６３、ＤＰＡＤ５１２～５４３である。
　つまり、論理アドレスＤＬＡＤ０～６３へ割り当てられている物理アドレスＤＰＡＤの容量ＤＰＡＤＳＩＺＥは最も大きな値９６となっている。これは、論理アドレスＤＬＡＤ０～６３のプロビジョナル容量ＰＶＳＩＺＥの値３２が論理アドレスＤＬＡＤ０～６４までの容量値６４へ加算されているためである。
　一方、論理アドレスＤＬＡＤ４４８～５１１へ割り当てられている物理アドレスＤＰＡＤはＤＰＤＡ４４８～５１１、ＤＰＡＤ６３１～６３９である。
つまり、論理アドレスＤＬＡＤ４４８～５１１へ割り当てられている物理アドレスＤＰＡＤの容量ＤＰＡＤＳＩＺＥは最も小さな値７１となっている。これは、論理アドレスＤＬＡＤ４４８～５１１のプロビジョナル容量ＰＶＳＩＺＥの値７が論理アドレスＤＬＡＤ４４８～５１１までの容量値６４へ加算されているためである。
　図１４(Ａ)のブロックサイズテーブルＢＬＫＴＢＬをみると、論理アドレスＤＬＡＤ０～６３のブロックサイズファクタＢＬＫＦＣＴの値が、１１．０４と高い値になっている。そのため、論理アドレスＤＬＡＤ０～６３のブロックサイズＢＬＫＳＩＺＥは３２ＫＢとなる。
　つまり、このブロックサイズファクタＢＬＫＦＣＴの値は、制御装置ＤＹＢＳ－ＣＴＬが１回目に作成したブロックサイズテーブルＢＬＫＴＢＬでの論理アドレスＤＬＡＤ０～６３のブロックサイズファクタＢＬＫＦＣＴよりも高い値となっている。これは論理アドレスＤＬＡＤ０～６３へ１回のライトアクセス当たりのライトデータサイズが小さなライトアクセスが、さらに、高頻度で、大量に、発生していることを示す。
　制御装置ＤＹＢＳ－ＣＴＬは、論理アドレスＤＬＡＤ毎のライトアクセスの特徴を抽出し、論理アドレスＤＬＡＤ０～６３のブロックサイズＢＬＫＳＩＺＥを６４ＫＢから３２ＫＢへ変更している。
　また、論理アドレスＤＬＡＤ１９２～２５５のブロックサイズファクタＢＬＫＦＣＴの値が、０．５８と低い値になっている。そのため、論理アドレスＤＬＡＤ１９２～２５５のブロックサイズＢＬＫＳＩＺＥは５１２ＫＢとなる。
つまり、このブロックサイズファクタＢＬＫＦＣＴの値は、制御装置ＤＹＢＳ－ＣＴＬが１回目に作成したブロックサイズテーブルＢＬＫＴＢＬでの論理アドレスＤＬＡＤ１９２～２５５のブロックサイズファクタＢＬＫＦＣＴよりも低い値となっている。これは論理アドレスＤＬＡＤ１９２～２５５へ１回のライトアクセス当たりのライトデータサイズが大きなライトアクセスが、さらに、低頻度で、発生していることを示す。
　制御装置ＤＹＢＳ－ＣＴＬは、論理アドレスＤＬＡＤ毎のライトアクセスの特徴を抽出し、論理アドレスＤＬＡＤ１９２～２５５のブロックサイズＢＬＫＳＩＺＥを２５６ＫＢから５１２ＫＢへ変更している。
　図１４(Ｂ)のアドレス変換テーブルＤＬＰＴＢＬをみると、論理アドレスＤＬＡＤ０～６３へ割り当てられている物理アドレスＤＰＡＤはＤＰＤＡ０～６３、ＤＰＡＤ５１２～５６４である。
　つまり、論理アドレスＤＬＡＤ０～６３へ割り当てられている物理アドレスＤＰＡＤの容量ＤＰＡＤＳＩＺＥは１１７となっている。
　これは、制御装置ＤＹＢＳ－ＣＴＬが１回目に作成したアドレス変換テーブルＤＬＰＴＢＬでの論理アドレスＤＬＡＤ０～６３のプロビジョナル容量ＰＶＳＩＺＥよりも高い値である５３となっているためである。
　この様に、制御装置ＤＹＢＳ－ＣＴＬは、論理アドレスＤＬＡＤ毎のライトデータ量を計算し、論理アドレスＤＬＡＤ０～６３へ割り当てる物理アドレスＤＰＡＤの容量ＤＰＡＤＳＩＺＥを９６から１１７へ増加している。
　また、論理アドレスＤＬＡＤ１９２～２５５へ割り当てられている物理アドレスＤＰＡＤはＤＰＤＡ１９２～２５５、ＤＰＡＤ６１１～６２１である。
つまり、論理アドレスＤＬＡＤ１９２～２５５へ割り当てられている物理アドレスＤＰＡＤの容量ＤＰＡＤＳＩＺＥは７５となっている。
　これは、制御装置ＤＹＢＳ－ＣＴＬが１回目に作成したアドレス変換テーブルＤＬＰＴＢＬでの論理アドレスＤＬＡＤ１９２～２５５のプロビジョナル容量ＰＶＳＩＺＥよりも低い値である１１となっているためである。
　この様に、制御装置ＤＹＢＳ－ＣＴＬは、論理アドレスＤＬＡＤ毎のライトデータ量を計算し、論理アドレスＤＬＡＤ１９２～２５５へ割り当てる物理アドレスＤＰＡＤの容量ＤＰＡＤＳＩＺＥを１８から１１へ減少している。
　以上述べたように制御装置ＤＹＢＳ－ＣＴＬは、ブロックサイズテーブルやアドレス変換テーブルに基づいた制御を行い、メモリアレイの消去ブロックの大きさや、プロビジョナル領域の設定が行われる。　特許文献３に示されている３次元構造の不揮発性メモリでは、Ｎ×Ｍ個の３次元構造のメモリセルアレイ内のデータを一括で消去する方法が示されている。このＮとＭの値は、どのメモリセルアレイを選択するかによって決めることができる。また、消去動作時のジュール熱が、消去対象のメモリセルアレイへ隣接する周辺のメモリセルの結晶状態に大きな影響を及ぼさないように熱緩衝領域を設けることが示されている。しかし、この熱緩衝領域にはデータを書き込まないため消去データ単位を小さくするほど、熱緩衝領域の割合が増え、実効メモリ容量が減少してしまう。すなわち、ブロックのブロックサイズを均等に小さくすれば、ブロック内の有効データ量が少なくなるという効果はあるが、ブロックの境界部分に熱緩衝領域が配置されている場合、その割合が増え、実効的なデータ容量が減少する。このように、従来の不揮発性メモリ装置では、ＳＳＤの性能と実効メモリ容量はトレードオフの関係にあった。よって、必要に応じてブロックサイズを変化させる本実施例の構成に利点がある。
　図１５は、制御装置ＤＹＢＳ－ＣＴＬがメモリ制御回路ＮＶＭ－ＣＴＬへ転送したブロックサイズテーブルＢＬＫＴＢＬ情報を基に、メモリ制御回路ＮＶＭ－ＣＴＬが作成したアドレスマップＡＤＭＡＰ情報を利用し、構築する不揮発性メモリ装置ＮＭＶのメモリアレイのブロック構成の一例であり、ブロックサイズが１０２４ＫＢの場合のブロック構成の一例である。
　一つのブロックは、１２９（Ｘ方向：Ｘ－ＢＬＫ）×９２１６（Ｙ方向：Ｙ－ＢＬＫ）×８（Ｚ方向：Ｚ－ＢＬＫ）のチェインメモリアレイにて構成され、そのサイズは１１８８８８６４バイト（＝１２９（Ｘ方向）×９２１６（Ｙ方向）×８（Ｚ方向））であることを示す。
　また、消去データ単位は、８（Ｘ方向：ＸＥＲＳ）×７２（Ｙ方向：ＹＥＲＳ）×８（Ｚ方向：ＺＥＲＳ）のメモリアレイが一括で低抵抗になり、その消去データサイズは５７６バイト（＝９（Ｘ方向）×７２（Ｙ方向）×８（Ｚ方向））である。
　また、Ｘ方向に一行分だけのメモリアレイ、つまり１（Ｘ方向：ＸＷＡＬ）×９２１６（Ｙ方向）×８（Ｚ方向）のメモリアレイが熱緩衝領域ＷＡＬＬとして設定され、そのサイズは９２１６バイト（＝１（Ｘ方向）×９２１６（Ｙ方向）×８（Ｚ方向））であることを示す。
　不揮発性メモリ装置は、ブロックＢＬＫ0～ＢＬＫkn+n-1で構成されており、それぞれのブロック内のメモリアレイＡＲＹのチェインメモリアレイＣＹＬと、チェインメモリアレイＣＹＨの配置の一例が示されている。これらの図において、チェインメモリアレイＣＹＬは、白い丸印で示され、熱緩衝領域を構成するチェインメモリアレイＣＹＨは、黒い丸印で示されている。以下の図面においても、チェインメモリアレイＣＹＬとチェインメモリアレイＣＹＨは同様な表示方法をする。
　図１５において、一つのブロックは、１２９（Ｘ方向）×９２１６（Ｙ方向）のチェインメモリアレイにて構成され、そのサイズは１１８８８８６４バイト（＝１２９（Ｘ方向）×９２１６（Ｙ方向）×８（Ｚ方向））である。このブロックが多数個配置され、図４に示す不揮発性メモリのメモリアレイを構成する。
　一つのブロック内の書込み領域ＷＴ－ＡＲＥＡは、消去領域と同一で、複数のチェインメモリアレイＣＹＬが物理的に集まって形成されている領域である。
　書込み領域ＷＴ－ＡＲＥＡのサイズは１１７９６４８バイト（＝１２８（Ｘ方向）×９２１６（Ｙ方向）×８（Ｚ方向））である。
　書込み領域ＷＴ－ＡＲＥＡ内のデータ領域ＤＡＴＡ－ＡＲＥＡのサイズは１０４８５７６バイト（＝１２８（Ｘ方向）×８１９２（Ｙ方向）×８（Ｚ方向））で、書込み領域ＷＴ－ＡＲＥＡ内の管理領域ＭＧ－ＡＲＥＡのサイズは１３１０７２バイト（＝１２８（Ｘ方向）×１０２４（Ｙ方向）×８（Ｚ方向））である。
　一つの論理アドレスＬＡＤのデータサイズは、８１９２バイトであり、情報処理回路ＣＯＮＴＬは、このデータＤＡＴＡに対するＥＣＣコードを生成し、不揮発性メモリのメモリアレイのブロック内の書込み領域ＷＴ－ＡＲＥＡへ、データＤＡＴＡとＥＣＣコードを書き込む。
　また、一つの物理アドレスには、一つの論理アドレスＬＡＤのデータＤＡＴＡを書き込む８１９２バイトのデータ領域ＤＡＴＡ－ＡＲＥＡと、データＤＡＴＡに対するＥＣＣコードなどを書き込む１０２４バイトの管理領域ＭＧ－ＡＲＥＡが割り当たてられるため、
１０４８５７６バイトの書込み領域ＷＴ－ＡＲＥＡには、１２８つの論理アドレスＬＡＤに対する物理アドレスのデータが格納される。
　また、熱緩衝領域WALLは、書込み領域ＷＴ－ＡＲＥＡの外側に配置される複数のチェインメモリアレイＣＹＨが物理的に集まって形成されている領域である。
　図１５において、　熱緩衝領域WALLのサイズは９２１６バイト（＝１（Ｘ方向）×９２１６（Ｙ方向）×８（Ｚ方向））である。
　また、先ず、書込み領域ＷＴ－ＡＲＥＡ（＝消去領域）内の全チェインメモリアレイＣＹＬに含まれる全メモリセルのデータは、“１”（Ｓｅｔ状態：低抵抗状態）となる。すなわち、一括消去され、次に、物理アドレスＰＡＤ毎に、“０”のデータのみが（Ｒｅｓｅｔ状態：高抵抗状態）が書き込まれる。たとえば、書込み領域ＷＴ－ＡＲＥＡサイズが１１７９６４８バイトで、一回の消去動作による一括消去データサイズが５７６バイトである場合、２０４８回の消去動作がＹ方向と平行な方向に、順に行われ、書込み領域ＷＴ－ＡＲＥＡの全メモリセルのデータは、“１”（Ｓｅｔ状態：低抵抗状態）となる。
　熱緩衝領域WALLに対しては消去動作が行われないため、書込み領域へ消去動作を行った際の熱ディスターブによる信頼性低下の影響が、隣接するブロックへ及ぼされることは無い。さらに、熱緩衝領域WALLに対しては、“０”のデータ（Ｒｅｓｅｔ状態：高抵抗状態）も書き込まれることは無い。熱緩衝領域となるメモリアレイＣＹＨは構造的には通常のメモリセルであるが、制御装置により、書き込みや消去が行われないように制御される。
　この様に、チェインメモリアレイＣＹＨを熱緩衝領域WALLとして書込み領域（＝消去領域）の周辺に配置することで、熱ディスターブによる信頼性低下を防ぐことができる。
　なお、図１５ではＸ方向には熱緩衝領域WALLが形成されていない。この実施例ではデバイス構造として、各ブロックＢＬＫの間にはＹ方向に物理的に間隔が設けられているため、Ｘ方向には熱緩衝領域WALLが必要ないため形成されていないが、必要に応じてＸ方向にも熱緩衝領域を設けてよい。
　図１６は、制御装置ＤＹＢＳ－ＣＴＬがメモリ制御回路ＮＶＭ－ＣＴＬへ転送したブロックサイズテーブルＢＬＫＴＢＬ情報を基に、メモリ制御回路ＮＶＭ－ＣＴＬが作成したアドレスマップＡＤＭＡＰ情報を利用し、構築する不揮発性メモリ装置ＮＭＶのメモリアレイのブロック構成の一例であり、ブロックサイズが１２８ＫＢの場合のブロック構成の一例である。
　一つのブロックは、１７（Ｘ方向：Ｘ－ＢＬＫ）×９２１６（Ｙ方向：Ｙ－ＢＬＫ）×８（Ｚ方向：Ｚ－ＢＬＫ）のチェインメモリアレイにて構成され、そのサイズは１５６６７２バイト（＝１７（Ｘ方向）×９２１６（Ｙ方向）×８（Ｚ方向））である。
　また、消去データ単位および熱緩衝領域ＷＡＬＬは、図１５と同様である。チェインメモリアレイＣＹＬとチェインメモリアレイＣＹＨの表示方法は図１５と同様である。
　図１６において、一つのブロックは、１７（Ｘ方向）×９２１６（Ｙ方向）のチェインメモリアレイにて構成され、そのサイズは１５６６７２バイト（＝１７（Ｘ方向）×９２１６（Ｙ方向）×８（Ｚ方向））である。このブロックが多数個配置され、図４に示す不揮発性メモリのメモリアレイを構成する。
　一つのブロック内の書込み領域ＷＴ－ＡＲＥＡは、消去領域と同一で、複数のチェインメモリアレイＣＹＬが物理的に集まって形成されている領域である。
　書込み領域ＷＴ－ＡＲＥＡのサイズは１４７４５６バイト（＝１６（Ｘ方向）×９２１６（Ｙ方向）×８（Ｚ方向））である。
　書込み領域ＷＴ－ＡＲＥＡ内のデータ領域ＤＡＴＡ－ＡＲＥＡのサイズは１３１０７２バイト（＝１６（Ｘ方向）×８１９２（Ｙ方向）×８（Ｚ方向））で、書込み領域ＷＴ－ＡＲＥＡ内の管理領域ＭＧ－ＡＲＥＡのサイズは１６３８４バイト（＝１６（Ｘ方向）×１０２４（Ｙ方向）×８（Ｚ方向））である。
　情報処理回路ＣＯＮＴＬによる不揮発性メモリのメモリアレイへの書込み方法および消去方法は、図１５と同様である。
　図１７は、制御装置ＤＹＢＳ－ＣＴＬがメモリ制御回路ＮＶＭ－ＣＴＬへ転送したブロックサイズテーブルＢＬＫＴＢＬ情報を基に、メモリ制御回路ＮＶＭ－ＣＴＬが作成したアドレスマップＡＤＭＡＰ情報を利用し、構築する不揮発性メモリ装置ＮＭＶのメモリアレイのブロック構成の一例であり、ブロックサイズが６４ＫＢの場合のブロック構成の一例である。
　一つのブロックは、９（Ｘ方向：Ｘ－ＢＬＫ）×９２１６（Ｙ方向：Ｙ－ＢＬＫ）×８（Ｚ方向：Ｚ－ＢＬＫ）のチェインメモリアレイにて構成され、そのサイズは８２９４４バイト（＝９（Ｘ方向）×９２１６（Ｙ方向）×８（Ｚ方向））である。
　また、消去データ単位および熱緩衝領域ＷＡＬＬは、図１５と同様である。チェインメモリアレイＣＹＬとチェインメモリアレイＣＹＨの表示方法は図１５と同様である。
　図１７において、一つのブロックは、９（Ｘ方向）×９２１６（Ｙ方向）のチェインメモリアレイにて構成され、そのサイズは８２９４４バイト（＝９（Ｘ方向）×９２１６（Ｙ方向）×８（Ｚ方向））である。このブロックが多数個配置され、図４に示す不揮発性メモリのメモリアレイを構成する。
　一つのブロック内の書込み領域ＷＴ－ＡＲＥＡは、消去領域と同一で、複数のチェインメモリアレイＣＹＬが物理的に集まって形成されている領域である。
　書込み領域ＷＴ－ＡＲＥＡのサイズは７３７２８バイト（＝８（Ｘ方向）×９２１６（Ｙ方向）×８（Ｚ方向））である。
　書込み領域ＷＴ－ＡＲＥＡ内のデータ領域ＤＡＴＡ－ＡＲＥＡのサイズは６５５３６バイト（＝８（Ｘ方向）×８１９２（Ｙ方向）×８（Ｚ方向））で、書込み領域ＷＴ－ＡＲＥＡ内の管理領域ＭＧ－ＡＲＥＡのサイズは８１９２バイト（＝８（Ｘ方向）×１０２４（Ｙ方向）×８（Ｚ方向））である。
　情報処理回路ＣＯＮＴＬによる不揮発性メモリのメモリアレイへの書込み方法および消去方法は、図１５と同様である。
　図１８は、制御装置ＤＹＢＳ－ＣＴＬがメモリ制御回路ＮＶＭ－ＣＴＬへ転送したブロックサイズテーブルＢＬＫＴＢＬ情報を基に、メモリ制御回路ＮＶＭ－ＣＴＬが作成したアドレスマップＡＤＭＡＰ情報を利用し、構築する不揮発性メモリ装置ＮＭＶのメモリアレイのブロック構成の一例であり、ブロックサイズが３２ＫＢの場合のブロック構成の一例である。
　一つのブロックは、５（Ｘ方向：Ｘ－ＢＬＫ）×９２１６（Ｙ方向：Ｙ－ＢＬＫ）×８（Ｚ方向：Ｚ－ＢＬＫ）のチェインメモリアレイにて構成され、そのサイズは４６０８０バイト（＝５（Ｘ方向）×９２１６（Ｙ方向）×８（Ｚ方向））である。
　また、消去データ単位および熱緩衝領域ＷＡＬＬは、図１５と同様である。チェインメモリアレイＣＹＬとチェインメモリアレイＣＹＨの表示方法は図１５と同様である。
　図１８において、一つのブロックは、５（Ｘ方向）×９２１６（Ｙ方向）のチェインメモリアレイにて構成され、そのサイズは４６０８０バイト（＝９（Ｘ方向）×９２１６（Ｙ方向）×８（Ｚ方向））である。このブロックが多数個配置され、図４に示す不揮発性メモリのメモリアレイを構成する。
　一つのブロック内の書込み領域ＷＴ－ＡＲＥＡは、消去領域と同一で、複数のチェインメモリアレイＣＹＬが物理的に集まって形成されている領域である。
　書込み領域ＷＴ－ＡＲＥＡのサイズは３６８６４バイト（＝４（Ｘ方向）×９２１６（Ｙ方向）×８（Ｚ方向））である。
　書込み領域ＷＴ－ＡＲＥＡ内のデータ領域ＤＡＴＡ－ＡＲＥＡのサイズは３２７６８バイト（＝８（Ｘ方向）×８１９２（Ｙ方向）×８（Ｚ方向））で、書込み領域ＷＴ－ＡＲＥＡ内の管理領域ＭＧ－ＡＲＥＡのサイズは８１９２バイト（＝８（Ｘ方向）×１０２４（Ｙ方向）×８（Ｚ方向））である。
　情報処理回路ＣＯＮＴＬによる不揮発性メモリのメモリアレイへの書込み方法および消去方法は、図１５と同様である。
　図１５～図１８で説明した様に、ブロックサイズテーブルＢＬＫＴＢＬ情報を基に、メモリ制御回路ＮＶＭ－ＣＴＬが、図４に示す不揮発性メモリのメモリアレイのブロックサイズを最適に構成でき、不揮発性メモリ容量に対する熱緩衝領域の割合を抑え、メモリモジュールＭＤの低コスト化と高性能化を実現できる。
　図１５～図１８では、ブロックサイズを変更するに際して、Ｙ方向の幅を変えずにＸ方向の幅を変更しているが、サイズの変更方法としてはこれに限るものではなく、Ｙ方向の幅を変更してもよい。ただし、図１５～図１８の手法では、Ｘ方向に並ぶブロックの境界を変更するために、Ｙ方向に並ぶメモリアレイＣＹＨの位置を変更するだけでよいので制御が簡単である。また、Ｙ方向に並ぶブロックの境界は、デバイス構造による物理的な間隔を利用しているので、熱緩衝領域の設定が必要ないという利点もある。なお、熱緩衝の影響を無視できるデバイス構造であれば、熱緩衝領域は設けなくてもよい。
　（まとめ）
　以上に説明した各実施の形態によって得られる主な効果は以下の通りである。
　第１に、論理アドレス毎に生じるライトおよびリードリクエストの特徴量を抽出することにより、論理アドレスのブロックサイズ最適に変更でき、半導体装置のデータ転送性能を向上できる。
　第２に、論理アドレス毎に生じるライトリクエストの特徴量を抽出することにより、各論理アドレス領域に対する物理アドレス領域の容量を最適化でき、半導体装置の信頼性を向上できる。
　第３に、論理アドレス毎に生じるライトおよびリードリクエストの特徴量を抽出することにより、論理アドレスのブロックサイズ最適に変更でき、不揮発性メモリ容量に対する熱緩衝領域の割合を抑え、半導体装置の低コスト化を実現できる。
　以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、上記した実施の形態は、本発明を分かり易く説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施の形態の構成の一部を他の実施の形態の構成に置き換えることが可能であり、また、ある実施の形態の構成に他の実施の形態の構成を加えることも可能である。また、各実施の形態の構成の一部について、他の構成の追加・削除・置換をすることが可能である。また、実施の形態においては、主に相変化メモリを代表として説明を行ったが、ＲｅＲＡＭ等を含めた抵抗変化型のメモリであれば、同様に適用して同様の効果が得られる。
　また、実施例において、複数のメモリセルが半導体基板に対して高さ方向に順に積層して配置される３次元構造のメモリを代表として説明を行ったが、半導体基板に対して高さ方向に１つのメモリセルが配置される２次元構造のメモリにおいても同様に適用して同様の効果が得られる。
　不揮発性メモリを利用した、記憶装置の技術分野に利用することができる。
　ＡＤＣＭＤＩＦ…アドレス・コマンドインターフェース回路、ＡＲＢ…調停回路、ＡＲＹ…メモリアレイ、ＢＫ…メモリバンク、ＢＬ…ビット線、ＢＳＷ…ビット線選択回路、ＢＵＦ…バッファ、ＣＡＤＬＴ…カラムアドレスラッチ、ＣＨ…チェイン制御線、ＣＨＤＥＣ…チェインデコーダ、ＣＨＬＴ…チェイン選択アドレスラッチ、ＣＬ…相変化メモリセル、ＣＯＬＤＥＣ…カラムデコーダ、ＰＡＤ…物理アドレス、ＣＰＡＤ…物理アドレス、ＣＰＵＧ…情報処理装置、ＣＴＬＯＧ…制御回路、ＣＹ…チェインメモリアレイ、ＤＡＴＣＴＬ…データ制御回路、ＤＢＵＦ…データバッファ、ＤＳＷ…データ選択回路、ＤＴ…データ線、ＥＮＵＭ…エントリー番号、ＨＤＨ＿ＩＦ…インターフェース信号、ＨＯＳＴ＿ＩＦ…インターフェース回路、ＩＯＢＵＦ…ＩＯバッファ、ＬＡＤ…論理アドレス、ＬＲＮＧ…論理アドレス領域、ＤＬＰＴＢＬ…アドレス変換テーブル、ＬＹ…メモリセル選択線、ＬＹＣ…レイヤ番号、ＬＹＮ…データ書込みレイヤ情報、ＭＡＰＲＥＧ…マップレジスタ、ＭＤＬＣＴ…制御回路、ＭＮＥＲＣ…最小消去回数、ＭＮＧＥＲ…情報処理回路、ＭＮＩＰＡＤ…無効物理オフセットアドレス、ＭＮＶＰＡＤ…有効物理オフセットアドレス、ＭＸＥＲＣ…最大消去回数、ＭＸＩＰＡＤ…無効物理オフセットアドレス、ＭＸＶＰＡＤ…有効物理オフセットアドレス、ＮＶＣＴ…メモリ制御回路、ＮＶＭ…不揮発性メモリ装置、ＮＶＭＭＤ…メモリモジュール、ＰＡＤ…物理アドレス、ＰＡＤＴＢＬ…物理アドレステーブル、ＰＥＲＣ…消去回数、ＰＰＡＤ…物理オフセットアドレス、ＰＲＮＧ…物理アドレス領域、ＰＶＬＤ…有効フラグ、Ｒ…記憶素子、ＲＡＤＬＴ…ロウアドレスラッチ、ＲＡＭ…ランダムアクセスメモリ、ＲＡＭＣ…メモリ制御回路、ＲＥＦ＿ＣＬＫ…基準クロック信号、ＲＥＧ…レジスタ、ＲＯＷＤＥＣ…ロウデコーダ、ＲＳＴＳＩＧ…リセット信号、ＳＡ…センスアンプ、ＳＧＡＤ…物理セグメントアドレス、ＳＬ…チェインメモリアレイ選択線、ＳＴＲＥＧ…ステータスレジスタ、ＳＷＢ…読み書き制御ブロック、ＳＹＭＤ…クロック生成回路、Ｔｃｈ…チェイン選択トランジスタ、Ｔｃｌ…メモリセル選択トランジスタ、ＴＨＭＯ…温度センサ、ＴＮＩＰＡ…無効物理アドレス総数、ＴＮＶＰＡ…有効物理アドレス総数、ＷＤＲ…ライトドライバ、ＷＬ…ワード線、ＷＶ…書込みデータ検証回路、ＣＰＵG…情報処理装置、ＲＯＵＴＥＲ…ルーター装置、ＤＹＢＳ－ＣＴＬ０～31…制御装置、ＳＴＲＧ０～３１…ストレージ装置、ＣＰＵ０～３１…情報処理回路、ＭＤ０～３１…ＣＰＵメモリモジュール、メＭ０～７…メモリ装置を備える。
ＮＶＭＤ０～３１…メモリモジュール、ＮＶＭ０～ＮＶＭ３１…不揮発性メモリ装置、ＲＡＭ０…ランダムアクセスメモリＮＶＭ－ＣＴＬ…メモリ制御回路、ＢＬＫＴＢＬ…ブロックサイズテーブル、ＤＬＰＴＢＬ…アドレス変換テーブル、ＤＬＡＤ…論理アドレス、ＤＰＡＤ…物理アドレス、ＥＲＳＴＢＬ…消去回数テーブル、ＡＤＭＡＰ…アドレスマップ

Claims (15)

  1. 　消去単位と書き込み単位が異なる不揮発性メモリの制御方法であって、
    　所定単位の論理アドレスに対して前記不揮発性メモリの物理アドレスを割り当て、
    　前記所定単位の論理アドレスに対するライトアクセスの状況に応じて、当該論理アドレスに割り当てられる物理アドレスが含まれる前記消去単位の大きさを制御することを特徴とする、不揮発性メモリの制御方法。
  2. 　前記ライトアクセスの状況は、前記所定単位の論理アドレスの平均ライトデータ量および前記所定単位の論理アドレスのライトアクセス回数の少なくとも一つを含むことを特徴とする、請求項１記載の不揮発性メモリの制御方法。
  3. 　前記ライトアクセスの状況は、全ての論理アドレスの平均ライトデータ量および全ての論理アドレスのライトアクセス回数の少なくとも一つを含むことを特徴とする、請求項２記載の不揮発性メモリの制御方法。
  4. 　さらに、前記所定単位の論理アドレスに対するリードアクセスの状況に応じて、前記消去単位の大きさを制御することを特徴とする、請求項１記載の不揮発性メモリの制御方法。
  5. 　前記所定単位の論理アドレスに対するライトアクセスの状況に応じて、前記割り当てられる物理アドレスに含まれるプロビジョナル領域の量を制御することを特徴とする請求項１記載の不揮発性メモリの制御方法。
  6. 　不揮発性メモリの制御装置であって、
    　論理アドレスに対して前記不揮発性メモリの物理アドレスを割り当て、前記物理アドレスにアクセスを行う制御回路を有し、
    　前記制御回路は、前記論理アドレスに対するアクセス状況に基づいて、当該論理アドレスに対応する前記物理アドレスを含む消去単位ブロックの大きさを動的に変化させることを特徴とする不揮発性メモリの制御装置。
  7. 　不揮発性メモリと、
    　入力される論理アドレスに対して物理アドレスを割り当て、前記不揮発性メモリの前記物理アドレスにアクセスを行う制御回路と、を有し、
    　前記制御回路は、前記不揮発性メモリの前記物理アドレスを含むブロックのブロックサイズを動的に変化させ、書込みを行うことを特徴とする半導体記憶装置。
  8. 　請求項７に記載の半導体記憶装置において、
    　前記制御回路は、前記論理アドレス毎に、前記制御回路へ入力するライトリクエストの第１特徴量を計算し、前記第１特徴量に基づいて、前記不揮発性メモリの前記物理アドレスを含む前記ブロックのブロックサイズを決定することを特徴とする半導体記憶装置。
  9. 　請求項７に記載の半導体記憶装置において、
    　前記制御回路は、前記論理アドレス毎に、前記制御回路へ入力するライトリクエストの第２特徴量を計算し、前記第２特徴量に基づいて、前記論理アドレスを複数個分含む論理アドレス領域の容量に対する、前記物理アドレスを複数個分含む物理アドレス領域の容量を決定することを特徴とする半導体記憶装置。
  10. 　請求項８に記載の半導体記憶装置において、
    　前記制御回路は、前記論理アドレスに対する前記ブロックサイズを示すブロックサイズテーブルを作成することを特徴とする半導体記憶装置。
  11. 　請求項９に記載の半導体記憶装置において、
    　前記制御回路は、前記論理アドレスに領域対する前記物理アドレス領域を示すアドレス変換テーブルを作成することを特徴とする半導体記憶装置。
  12. 　請求項８に記載の半導体記憶装置において、
    　前記制御回路は、前記第１特徴量が大きいほど、より小さな前記ブロックサイズを前記論理アドレスへ割り当てることを特徴とする半導体記憶装置。
  13. 　請求項９に記載の半導体記憶装置において、
    　前記制御回路は、前記第２特徴量が大きいほど、より大きな前記物理アドレス領域の容量を、前記論理アドレス領域へ割り当てることを特徴とする半導体記憶装置。
  14. 　請求項８に記載の半導体記憶装置において、
    　前記制御回路は、期間Ｔ内で、前記制御回路へ入力したライトリクエストに対して、前記第１特徴量を計算し、前記第１特徴量に基づいて、前記不揮発性メモリの前記物理アドレスを含む前記ブロックのブロックサイズを決定することを特徴とする半導体記憶装置。
  15. 　請求項９に記載の半導体記憶装置において、
    　前記制御回路は、期間Ｔ内で、前記論理アドレス毎に、前記制御回路へ入力するライトリクエストの第２特徴量を計算し、前記第２特徴量に基づいて、前記論理アドレスを複数個分含む論理アドレス領域の容量に対する、前記物理アドレスを複数個分含む物理アドレス領域の容量を決定することを特徴とする半導体記憶装置。
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