JP6140845B2 - 半導体記憶装置 - Google Patents

半導体記憶装置 Download PDF

Info

Publication number
JP6140845B2
JP6140845B2 JP2015559712A JP2015559712A JP6140845B2 JP 6140845 B2 JP6140845 B2 JP 6140845B2 JP 2015559712 A JP2015559712 A JP 2015559712A JP 2015559712 A JP2015559712 A JP 2015559712A JP 6140845 B2 JP6140845 B2 JP 6140845B2
Authority
JP
Japan
Prior art keywords
electrode
transistor
beplate
electrodes
mlr
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2015559712A
Other languages
English (en)
Other versions
JPWO2015114825A1 (ja
Inventor
笹子　佳孝
佳孝 笹子
健三 黒土
健三 黒土
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Publication of JPWO2015114825A1 publication Critical patent/JPWO2015114825A1/ja
Application granted granted Critical
Publication of JP6140845B2 publication Critical patent/JP6140845B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/003—Cell access
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
    • H10B63/34—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors of the vertical channel field-effect transistor type
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays
    • H10B63/845—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays the switching components being connected to a common vertical conductor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/823—Device geometry adapted for essentially horizontal current flow, e.g. bridge type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/71—Three dimensional array
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/75—Array having a NAND structure comprising, for example, memory cells in series or memory elements in series, a memory element being a memory cell in parallel with an access transistor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/79—Array wherein the access device being a transistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)

Description

本発明は、半導体記憶装置に関する。
近年、記録材料にカルコゲナイド材料を用いた相変化メモリが盛んに研究されている。相変化メモリとは、電極間の記録材料が異なる抵抗状態をもつことを利用し情報を記憶する抵抗変化型メモリの一種である。
相変化メモリは、Ｇｅ２Ｓｂ２Ｔｅ５などの相変化材料の抵抗値がアモルファス状態と結晶状態で異なることを利用して情報を記憶する。アモルファス状態では抵抗が高く、結晶状態では抵抗が低い。したがってメモリセルからの情報読み出しは、素子の両端に電位差を与え、素子に流れる電流を測定し、素子の高抵抗状態／低抵抗状態を判別することにより実施する。
相変化メモリでは、電流により発生するジュール熱によって、相変化膜の電気抵抗を異なる状態に変化させることによりデータを書き換える。リセット動作、すなわち高抵抗のアモルファス状態へ変化させる動作は、大電流を短時間流して相変化材料を溶解させた後、電流を急減させ急冷することにより実施する。一方、セット動作、すなわち低抵抗の結晶状態へ変化させる動作は、相変化材料を結晶化温度に保持するのに十分な電流を長時間流すことにより実施する。相変化メモリは、微細化を進めると相変化膜の状態を変化させるのに必要となる電流が小さくなるため、原理上、微細化に向いている。このため、研究が盛んに行われている。
下記特許文献１には、相変化メモリを高集積化する方法として、ゲート電極材料と絶縁膜を複数ずつ交互に積層した積層構造内に、全層を貫く複数の貫通孔を一括加工で形成し、貫通孔の内側にゲート絶縁膜、チャネル層、相変化膜を成膜し加工する構成が開示されている。個々のメモリセルは、並列接続されたセルトランジスタと相変化素子で構成され、メモリセルは縦方向、すなわち半導体基板に対する法線方向に複数個直列接続され、相変化メモリチェインを形成している。特許文献１のメモリアレイ構成においては、縦型の選択トランジスタによって個々の相変化メモリチェインを選択する。
相変化メモリは、リセット／セット／読み出し動作を共にメモリセルに電流を流すことで行うが、流す電流の大きさ、動作時間は３つの動作で異なっている。セット動作はリセット動作と比較して必要な電流は少ないが、動作時間が長いため単位時間当たりに消去できるセル数がリセット動作と比較して少ない。その結果、消費電力当りのスループットが低くなる。この課題を解決するために、隣接するメモリセルに同時に電流を流しジュール熱を伝え合うことで消費電力当り、単位時間により多くのメモリセルに対してセット動作を行えるようにする技術が特許文献２に開示されている。
相変化メモリではリセット動作、セット動作時に、読み出し動作と比較して大きな電流をメモリセルに流す必要があり、メモリセルに給電するための電極配線での電圧降下の抑制、ドライバ回路のトランジスタや選択トランジスタの駆動電流の確保、が課題となる場合がある。給電用の電極に関しては、特許文献１ではメモリセルの大きさと同程度の幅で長さ方向には複数のメモリセルに渡って延伸する電極配線が用いられているのに対して、給電用の電極配線をプレート形状にする技術が特許文献３に開示されている。
特許文献４には、メモリセルに給電するための配線（ビット線）が２つの電源と別々のトランジスタを介して接続された構成が開示されている。リセット動作と比較して少ない電流で動作できるセット動作時には一方の電源だけトランジスタをオン状態にすることでビット線と接続しセット動作に必要かつ充分な電流をメモリセルに流す。リセット動作時には電源とビット線を接続する２つのトランジスタを共にオン状態とすることでリセット動作に必要な大電流をメモリセルに流す。
また、特許文献５には相変化メモリチェインの上部に選択トランジスタを形成する技術が開示されている。
特開２００８−１６０００４号公報 国際公開特許公報ＷＯ２０１２／０３２７３０号 国際公開特許公報ＷＯ２０１２／１６８９８１号 特開２００５−１６６２１０号公報 特開２０１０−１６５９８２号公報
しかしながら、従来の相変化メモリではメモリに給電するための電極配線が、電流値が異なるリセット／セット／読み出しの全ての動作に対しては、理想的に構成されていなかった。例えば、少ない電流で個々のメモリセルが動作できる読み出し動作ではなるべく多くのメモリセルを独立に動作できるように電極配線をメモリセルのピッチ程度に分割し高密度電極配線とする特許文献１のような構成が適切であるが、リセット動作の場合には大きい電流を１つのメモリセルに流す必要があるため、電極配線での電圧降下を抑制するために特許文献３のような幅の広い電極配線、特にプレート状の電極が適切である。特許文献２に示されるような複数のメモリセルに同時に電流を流すことでセット動作を行う場合には、メモリセル当りの消費電流は少ないが同時に多くのメモリセルに電流を流すので電極配線に流れる電流はリセット動作の場合よりも多くなり、電極配線での電圧降下がより大きくなる。
本発明は、上記のような課題に鑑みてなされたものである。すなわち、本発明の第１の目的は、読み出しスループット性能向上に必要な高密度電極配線、リセット動作に必要な低抵抗の幅が広い電極配線、リセット動作よりも更に大きな電流が流れる一括セット動作に必要な超低抵抗な電極配線を実現することで電圧降下による電力消費を低減し、読み出し、リセット、セット動作の全てを高性能化することである。特に消費電力当りの性能を向上することにある。
一方、幅の広い電極配線を用いることにより電極配線の抵抗は低減するが、電極配線が周囲のゲート、金属配線などと広げた幅に比例した面積で対向するので寄生容量が増加する。メモリセルに電流を流すために電極配線に電圧パルスを印加する際に、この寄生容量が充放電されるのでエネルギーを消費する。寄生容量が大きすぎると、寄生容量の充放電でエネルギーを消費し、リセット、セット動作の際にメモリセルに供給されるエネルギーが減少するため性能が低下する。そこで、本発明の第２の目的は、リセット、セット動作時に充電される寄生容量を低減し消費エネルギーを低減することで、消費電力当りのリセット、セット動作の性能を向上することにある。
上記目的を達成するために、本発明は請求の範囲に記載の構成を採用する。
本発明は、上記課題を解決する手段を複数含んでいるが、その一例を挙げるならば、
半導体基板上に形成され、電極間に形成された記録材料に電流を流すことにより記録材料の抵抗値を変化させて情報を記憶し、かつ、高抵抗変化動作と低抵抗変化動作で異なる大きさの電流を流す半導体記憶装置の、複数のメモリセルの電極が直接あるいはトランジスタを介して互いに電気的に結束されて大電極を形成し、該大電極は電源回路からの給電端子に接続され、前記大電極が大電極間結束トランジスタを介して前記複数のメモリセルとは別の複数のメモリセルどうしで結束された電源からの給電端子に接続された大電極と接続される半導体記憶装置にある。
本発明に係る半導体記憶装置において、第１方向と第２方向に並んだ複数のメモリセルをトランジスタやダイオードといった選択デバイスを介して複数の電極配線で接続し、複数の電極配線はそれぞれ第１方向、第２方向の少なくとも一方の方向に複数のメモリセルと選択デバイスを介して接続されているように構成する。これら複数の電極配線どうしをトランジスタ、またはトランジスタと金属電極を介して接続する。結束された電極配線を１つの電極と見なし、それを更に結束する構成も可能である。このような電極配線構造とすることで、電流が少ない動作（たとえば読み出し動作）の際には、電極どうしをトランジスタで分離して独立に用いることで、多くのメモリセルに並列に、すなわち同時に独立にアクセスできるようにする。電流が大きい動作（例えばリセット動作）では、電極配線を結束し低抵抗とすることで、電極配線での電圧降下、すなわちエネルギー消費を低減し、高性能化することができる。更に電流が大きい動作（例えば一括セット動作）では、結束した電極配線を更に結束することで電極配線をより低抵抗とし電圧降下による消費エネルギーを低減し、高性能化することができる。
リセット動作、セット動作時の寄生容量の充放電による消費エネルギーの低減は、リセット電流、セット電流の経路とならない部位、すなわち電極配線の低抵抗化に寄与しない部位をトランジスタにより切り離し、充放電されなくすることで実現できる。
本発明に係る半導体記憶装置によれば、高密度化、書込み／消去／読み出し動作の高速化により好適なメモリセルアレイを製造することができる。また、半導体記憶装置をストレージ、サーバーといった情報処理装置に適用することで、情報処理装置は安価で高性能な記憶装置を使えるようになり、低コスト化と性能向上を可能にできる。
本発明の実施の形態１の半導体記憶装置の一部立体模式図である。 本発明の実施の形態１の半導体記憶装置の一部平面図である。 本発明の実施の形態１の半導体記憶装置の一部断面図である。 本発明の実施の形態１のメモリセルアレイの一部立体模式図である。 本発明の実施の形態１のメモリセルアレイのリセット動作、セット動作、読み出し動作を説明する図である。 本発明の実施の形態１のメモリセルアレイの読み出し動作を説明する図である。 本発明の実施の形態１のメモリセルアレイのリセット動作を説明する図である。 本発明の実施の形態１のメモリセルアレイのセット動作を説明する図である。 本発明の実施の形態１の半導体記憶装置の一部断面図である。 本発明の実施の形態１の変形例の半導体記憶装置の一部断面図である。 本発明の実施の形態１の変形例の半導体記憶装置の一部断面図である。 本発明の半導体記憶装置の一部断面図であり、電極間の静電容量を説明する図である。 本発明の実施の形態２の半導体記憶装置の一部立体模式図である。 本発明の実施の形態２の半導体記憶装置の等価回路図である。 本発明の実施の形態２の半導体記憶装置の一部立体模式図である。 本発明の実施の形態２の半導体記憶装置の等価回路図である。 本発明の実施の形態２の半導体記憶装置の一部立体模式図である。 本発明の実施の形態２の半導体記憶装置の一部断面図であり、電極間の静電容量を説明する図である。 本発明の実施の形態２の半導体記憶装置の一部断面図である。読み出し動作の電圧条件を示している。 本発明の実施の形態２の半導体記憶装置の一部立体模式図である。 本発明の実施の形態２の半導体記憶装置の等価回路図である。 本発明の実施の形態２の半導体記憶装置の一部平面図である。 本発明の実施の形態２の半導体記憶装置の一部立体模式図である。 本発明の実施の形態２の半導体記憶装置の一部断面図であり、電極間の静電容量を説明する図である。 本発明の実施の形態２の半導体記憶装置の製造方法を説明する一部平面図と断面図である。 本発明の実施の形態２の半導体記憶装置の製造方法を説明する一部平面図と断面図である。 本発明の実施の形態２の半導体記憶装置の製造方法を説明する一部断面図である。 本発明の実施の形態２の半導体記憶装置の製造方法を説明する一部断面図である。 本発明の実施の形態２の半導体記憶装置の製造方法を説明する一部平面図と断面図である。 本発明の実施の形態２の半導体記憶装置の製造方法を説明する一部断面図である。 本発明の実施の形態２の半導体記憶装置の一部立体模式図である。 本発明の実施の形態２の半導体記憶装置の一部断面図であり、電極間の静電容量を説明する図である。 本発明の実施の形態３の半導体記憶装置の一部立体模式図である。 本発明の実施の形態３のメモリアレイの一部立体模式図である。 本発明の実施の形態３のメモリアレイの一部断面図である。 本発明の実施の形態３のメモリアレイの一部断面図である。 本発明の実施の形態３のメモリセルアレイの読み出し／セット／リセット動作を説明する等価回路図である。 本発明の実施の形態３のメモリセルアレイの読み出し／セット／リセット動作を説明する等価回路図である。 本発明の実施の形態３のメモリセルアレイのバンドル消去動作を説明する等価回路図である。
以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、実施形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、特徴的な構成について説明した箇所は各実施形態に限定されるわけでなく、共通の構成をとる場合には同様の効果を得られることをあらかじめ述べておく。
図１は、本発明の実施の形態１に係る半導体記憶装置のメモリセルアレイ（ＡＲＲＡＹ）部を含む部分の構成を示す立体模式図である。プレート状の電極ＴＥＰＬＡＴＥ、ＢＥＰＬＡＴＥ、Ｘ方向に延伸する電極３、相変化メモリチェインセルＰＣＭＣＨＡＩＮ、Ｙ方向に延伸しＸ方向のＰＣＭＣＨＡＩＮの選択を実現するＸ選択トランジスタＳＴＴｒＸ、Ｘ方向に延伸しセット動作、リセット動作においてＹ方向のＰＣＭＣＨＡＩＮの選択を実現するＸ選択トランジスタＳＴＴｒＹが示されている。また、ＳＴＴｒＸ、ＳＴＴｒＹのゲートはそれぞれＳＴＴＧＸ、ＳＴＴＧＹである。図１には更に、ＴＥＰＬＡＴＥと半導体基板上の回路を接続するＴＥＰＬＡＴＥＣ、ＳＴＴＧＸに至るコンタクトＳＴＴＧＸＣ、ＳＴＴＧＸＣを介してＳＴＴＧＸに給電するための配線ＳＴＴＧＸＬ、ＳＴＴＧＹに至るコンタクトＳＴＴＧＹＣ、ＳＴＴＧＹＣを介してＳＴＴＧＹに給電するための配線ＳＴＴＧＹＬが示されている。図１では、ＢＥＰＬＡＴＥがＸ方向に分離されている箇所が図示されている。ＢＥＰＬＡＴＥはＹ方向に延伸し、図１には示されていないが延伸方向の先端で半導体基板上の回路とＢＥＰＬＡＴＥＣで接続されている。図１には示されていないが、ＳＴＴＧＹＬは半導体基板上の回路とＳＴＴＹＣで、ＳＴＴＧＸＬは半導体基板上の回路とＳＴＴＸＣでそれぞれ接続され、適切な電位が給電できるようになっている。ＳＴＴＧＸＬ、ＳＴＴＧＸＹの標高に注目すると、ＭＬＲの下部で平行に延伸するＳＴＴＧＹに対しては、下側からコンタクトＳＴＴＧＹＣを形成してＳＴＴＧＹＬに接続している。一方、ＭＬＲの上部でＭＬＲと直交して形成されているＳＴＴＧＸに対して、コンタクトＳＴＴＧＸＣを形成してＳＴＴＧＸＬに接続している。ＭＬＲは、ＭＬＲＣを介してＭＬＲＬに接続され、ＭＬＲＬはトランジスタを介してセンスアンプ（Ｓｅｎｓｅ ａｍｐ．）に接続されている。
図２（ａ）は、実施の形態１の半導体記憶装置の一部平面図であり、図２（ｂ）は一部断面図である。下部電極パタンＢＥＰＬＡＴＥは前述したようにＹ方向に延伸していて端部で、デコーダ（Ｄｅｃｏｄｅｒ）を介して電源（Ｐｏｗｅｒ Ｓｏｕｒｃｅ）と接続されている。図２（ａ）では、ＢＥＰＬＡＴＥ［１］からＢＥＰＬＡＴＥ［ｐ］までのｐ個のＢＥＰＬＡＴＥが図示されている。ＢＥＰＬＡＴＥ上にはＳＴＴｒＹ、ＳＴＴｒＸを介してＰＣＭＣＨＡＩＮが形成されていて、上部でＴＥＰＬＡＴＥに接続されている。複数のＢＥＰＬＡＴＥがＸ方向に並んで配置されている。読み出しビット線ＭＬＲはＸ方向に延伸していて端部でＳｅｎｓｅ ａｍｐ．と接続されている。図１は、図２のＲＥＧＩＯＮ１の部分を抜き出して示した立体模式図である。
ＢＥＰＬＡＴＥはＸ方向に複数のＰＣＭＣＨＡＩＮに渡る幅を持っている。こうすることで、電源回路からＹ方向に電流を流してメモリセルを動作させる際にＢＥＰＬＡＴＥの抵抗ＲＢＥＰＬＡＴＥによる電圧降下を抑制することができる。しかし、ＢＥＰＬＡＴＥのＸ方向の幅を増加させると、図２（ｂ）に示すＢＥＰＬＡＴＥと半導体基板の間の静電容量Ｃ（ＢＥＰＬＡＴＥ−ＳＵＢ）、ＢＥＰＬＡＴＥとＳＴＴＧＹＬの間の静電容量Ｃ（ＢＥＰＬＡＴＥ−ＳＴＴＧＹＬ）、ＢＥＰＬＡＴＥとＳＴＴＧＹの間の静電容量Ｃ（ＢＥＰＬＡＴＥ−ＳＴＴＧＹ）といった寄生容量がＢＥＰＬＡＴＥの幅に比例して増加する。後述するように、メモリセルを動作させるためにＢＥＰＬＡＴＥに電圧パルスを印加する際に、これらの寄生容量は充放電されエネルギーを消費する。すなわちＢＥＰＬＡＴＥの幅を大きくすると寄生抵抗ＲＢＥＰＬＡＴＥは低減できるが、寄生容量は増加する。
図１の中で、ＰＣＭＣＨＡＩＮで構成されるＡＲＲＡＹとその上下の部位を抜き出して示したのが図３である。電極３は、Ｘ方向に延伸し、読み出し動作において相変化メモリチェインＰＣＭＣＨＡＩＮをＹ方向において選択する配線ＭＬＲとして動作する。電極３の上方には、Ｘ方向においてＰＣＭＣＨＡＩＮを選択するＸ選択トランジスタＳＴＴｒＸが形成されている。ＳＴＴｒＸのゲートＳＴＴＧＸは電極３と直交するＹ方向に延伸しており、ゲート絶縁膜を介してチャネル半導体層５１ｐがゲート間スペースに形成されている。チャネル半導体層５１ｐは下端でＮ型半導体層４２ｐを介して電極３と接続されている。チャネル半導体層５１ｐの上端は、ＰＣＭＣＨＡＩＮを形成するチャネル半導体層８ｐと接続されている。チャネル半導体層５１ｐは、個々のＰＣＭＣＨＡＩＮごとに、Ｘ方向、Ｙ方向に分離されている。ＳＴＴｒＸの上方には、相変化メモリチェインＰＣＭＣＨＡＩＮが形成されている。図４で説明するように、チャネル半導体層８ｐの上部にはＮ型半導体層２５ｐからなる拡散層が形成されていて、上部電極となるプレート状の電極ＴＥＰＬＡＴＥに接続されている。見易くするために図３では省いているが、ＰＣＭＣＨＡＩＮはセルゲート電極となるゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐと、絶縁膜１１、１２、１３、１４、１５とが交互に積層された積層体に形成されたＺ方向の孔内に形成されている。
電極３の下方には、電極３と同じＸ方向に延伸し、後述するセット動作、リセット動作の際にＹ方向においてＰＣＭＣＨＡＩＮを選択するＹ選択トランジスタＳＴＴｒＹが形成されている。ＳＴＴｒＹのゲートＳＴＴＧＹは電極３と平行なＸ方向に延伸しており、ゲート絶縁膜を介してチャネル半導体層５０ｐがゲート間スペースに形成されている。チャネル半導体層５０ｐの上端はＮ型半導体層４１ｐを介して電極３と接続されている。チャネル半導体層５０ｐの下端はＮ型半導体層４０ｐを介してプレート状電極ＢＥＰＬＡＴＥと接続されている。チャネル半導体層５０ｐのソース／ドレイン拡散層はＮ型半導体層４０ｐ、４１ｐなので、チャネル半導体層５０ｐのＸ方向に延伸している長さはＳＴＴｒＹのチャネル幅となる。チャネル幅が大きいほどＳＴＴｒＹは大きなオン電流を駆動できる。必要なオン電流に応じて、チャネル半導体層５０ｐを電極３の下部で適切な間隔でＸ方向に分離しても良い。
図３において、Ｘ方向に延伸する電極配線３、Ｘ方向に延伸するＳＴＴｒＹのゲート電極ＳＴＴＧＹ、Ｙ方向に延伸するＳＴＴｒＸのゲート電極ＳＴＴＧＸは、最小加工寸法をＦとして２Ｆピッチで形成することができる。すなわち、ＸＹ面内における投影面積４Ｆ２のメモリセルを形成することができる。ここで選択トランジスタＳＴＴｒＸ、ＳＴＴｒＹの構造について説明する。ＳＴＴｒＹに注目すると、Ｘ方向に延伸し２ＦピッチでＹ方向に並ぶゲートＳＴＴＧＹの側壁にゲート絶縁膜を介してチャネル半導体層５０ｐが形成されている。１つのチャネル半導体層５０ｐに注目すると、そのＹ方向の両面がゲート絶縁膜を介してＳＴＴＧＹと接している。また、１つのＳＴＴＧＹに注目すると、そのＹ方向の両面がゲート絶縁膜を介してチャネル半導体層５０ｐと接している。Ｙ選択トランジスタＳＴＴｒＹのチャネル半導体層５０ｐのＹ方向の厚さが厚い（シリコンの場合１０ｎｍ程度以上）場合には、チャネル半導体層にゲート絶縁膜を介して接する２つのＳＴＴＧＹでそれぞれ独立な反転層が形成される。その結果、２つのゲートのどちらか一方、あるいは両方にオン電圧が印加されている場合にはチャネル半導体層５０ｐはオン状態となり、プレート状電極ＢＥＰＬＡＴＥと電極３（ＭＬＲ）の間を導通させる。２つのゲートにともにオフ電圧が印加された場合にチャネル半導体層５０ｐはオフ状態となりプレート状電極ＢＥＰＬＡＴＥと電極３（ＭＬＲ）の間を絶縁させる。この場合、１つのＳＴＴＧＹにオン電圧を印加するとその両側にある２つのチャネル半導体層５０ｐが必ずオン状態となるため、チャネル半導体層５０ｐの１つだけをオン状態にする選択動作ができない。
しかし、チャネル半導体層５０ｐが充分に薄い（シリコンの場合には好ましくは５ｎｍ以下）場合には、両側にあるＳＴＴＧＹの一方にオン電圧を印加しても、他方に強いオフ電圧（ＮＭＯＳの場合、ソース電位を基準に負電圧）を印加することでオフ状態にすることが可能である。空乏層がチャネル半導体５０ｐの膜厚方向に完全に広がり、一方のＳＴＴＧＹからの電界でチャネル半導体５０ｐの裏面側の反転層のキャリア密度が制御されるようになるためである。このため１つのＳＴＴＧＹにオン電圧を印加してもその両側のチャネル半導体層５０ｐは必ずオン状態になるわけではなく、ゲート絶縁膜を介して接するもう１つのＳＴＴＧＹに強いオフ電圧を印加することでオフ状態にできる。この現象を利用して、チャネル半導体層の１つだけを選択してオン状態にすることが可能である。Ｙ方向に連続した複数のチャネル半導体層５０ｐを同時にオン状態にすることも可能である。ただし、１つおきにオン状態にするなど特定の選択状態は困難である。ＳＴＴＧＸについても同様である。図３の半導体記憶装置では、チャネル半導体層５０ｐ、５１ｐをシリコンで形成し、チャネル半導体層５０ｐのＹ方向の膜厚、チャネル半導体層５１ｐのＸ方向の膜厚を５ｎｍ程度以下にする。
図４は本実施の形態１のＡＲＲＡＹの一部分を抜き出して示した図である。図２、３ではわかり易さのために省いていたＰＣＭＣＮＡＩＮの部品、すなわちゲートポリシリコン層２１ｐ〜２４ｐ、絶縁膜１１〜１５、ゲート絶縁膜９、チャネルポリシリコン層８ｐ、Ｎ型ポリシリコン層２５ｐ、相変化材料７、絶縁膜９１、９２も示している。また、ＳＴＴｒＸのゲート絶縁膜ＧＯＸ，Ｘも示している。また、一つのゲートポリシリコン層２１ｐにおける上面図、及び、ＡＲＲＡＹの一部分に対応する等価回路図と並べて示している。
メモリセルの動作は例えば以下のように行うことができる。選択セルＳＭＣが接続されているゲート線ＧＬ１には０Ｖを印加し、チャネルポリシリコン層８ｐをチャネルとするトランジスタをＯＦＦ状態にする。非選択セルＵＳＭＣが接続されているゲート線ＧＬ２、ＧＬ３、ＧＬ４には７Ｖを印加し、トランジスタをＯＮ状態にする。ＴＥＰＬＡＴＥには０Ｖを印加する。リセット動作時、セット動作時には、ＳＴＴｒＸ、ＳＴＴｒＹをオン状態にし、ＢＥＰＬＡＴＥにリセット電圧ＶＲＥＳＥＴ（例えば５Ｖ）、セット電圧（例えば４Ｖ）をそれぞれ印加する。ＭＬＲは浮遊状態にする。非選択セルＵＳＭＣではトランジスタがＯＮ状態でチャネルの抵抗が低くなるので、電流はチャネルポリシリコン層８ｐを流れる。ＵＳＭＣ部分での相変化材料７の状態によらず、ほぼ同じ電流が流れるようにすることができる。ＳＭＣではトランジスタがＯＦＦ状態であるため電流は相変化材料７を流れる。リセット動作、セット動作時には、ＳＭＣで相変化材料７を流れる電流によって相変化材料７の抵抗値を変化させて動作を行う。
読み出し動作時には、ＳＴＴｒＸはオン状態、ＳＴＴｒＹをオフ状態にし、ＭＬＲにＶＲＥＡＤ（例えば１Ｖ）を印加する。非選択セルＵＳＭＣではトランジスタがＯＮ状態でチャネルの抵抗が低くなるので、電流はチャネルポリシリコン層８ｐを流れる。ＵＳＭＣ部分での相変化材料７の状態によらず、ほぼ同じ電流が流れるようにすることができる。ＳＭＣではトランジスタがＯＦＦ状態であるため電流は相変化材料７を流れる。ＳＭＣで相変化材料７を流れる電流値をＭＬＲに接続されたＳｅｎｓｅ ａｍｐ．を用いて検出し読み出し動作を行う。
相変化材料層７としては、例えばＧｅ２Ｓｂ２Ｔｅ５などのように、アモルファス状態における抵抗値と結晶状態における抵抗値が異なることを利用して情報を記憶する材料を用いることができる。高抵抗の状態であるアモルファス状態から低抵抗の状態である結晶状態に変化させる動作、すなわちセット動作は、アモルファス状態の相変化材料を結晶化温度以上に加熱し１０−６秒程度以上保持して結晶状態にすることにより実施する。結晶状態の相変化材料は、融点以上の温度まで加熱し液体状態にした後、急速に冷却することにより、アモルファス状態にすることができる。
図５〜７は、図１の半導体記憶装置の等価回路図であり、それぞれ読み出し動作／リセット動作／セット動作を説明している。Ｘ選択トランジスタＳＴＴｒＸ、Ｙ選択トランジスタＳＴＴｒＹはチャネル半導体層５０ｐ、５１ｐが５ｎｍ程度の薄膜なので両側のゲートにともにオン電圧が印加される場合にはオン状態となり、どちらか一方にオン電圧が印加されても他方に強いオフ電圧が印加されるとオフ状態となる。このことを等価回路として示すため、図５〜７においてはＹ選択トランジスタＳＴＴｒＹとＸ選択トランジスタＳＴＴｒＸのそれぞれを直列された２つのトランジスタによって表すとともに、対向するトランジスタが直列接続されているように記載した。等価回路には、本実施の形態１の特徴である、分離されたＢＥＰＬＡＴＥ［ｐ−１］とＢＥＰＬＡＴＥ［ｐ］の間がトランジスタ（ＳＴＴｒＹ）と電極を介して接続されている構造も示している。
図５は、等価回路図を用いて読み出し動作を説明している。読み出し動作では、Ｙ選択トランジスタＳＴＴｒＹは全てオフ状態とし、ＢＥＰＬＡＴＥ［ｐ−１］と電極３（ＭＬＲ）、ＢＥＰＬＡＴＥ［ｐ］とＭＬＲを電気的に絶縁する。ＭＬＲに読み出し電圧ＶＲＥＡＤ、ＴＥＰＬＡＴＥに０Ｖを印加して、ＰＣＭＣＨＡＩＮの両側にあるＭＬＲとＴＥＰＬＡＴＥの間の電流を検出することで選択メモリセルＳＭＣが低抵抗のセット状態か高抵抗のリセット状態か判定する。この時に流す電流を相変化メモリの抵抗状態が変化しない程度の小さい電流、すなわちセット電流、リセット電流よりも充分に小さい電流にすることで非破壊読み出しができる。ＭＬＲはＹ方向にＰＣＭＣＨＡＩＮと同じピッチで並んでいて、半導体基板上のＳｅｎｓ．ａｍｐ．に接続されている。例えばＭＬＲをそれぞれ独立なＳｅｎｓｅ ａｍｐ．に接続することで、図５のようにＹ方向に並んだ複数のＰＣＭＣＨＡＩＮからそれぞれ１セルずつを選択でき、並列読み出しが可能となる。読み出し動作に際には、隣接するＡＲＲＡＹ部のＹ選択トランジスタＳＴＴＧＹｐ−１、ｎ−２、ＳＴＴＧＹｐ−１、ｎ−１、ＳＴＴＧＹｐ−１、ｎ、ＳＴＴＧＹｐ−１、ｎ＋１など、Ｘ選択トランジスタＳＴＴＧＸｍ−３、ＳＴＴＧＸｍ−４、ＳＴＴＧＸｍ−５、ＳＴＴＧＸｍ−６などはオフ状態にする。選択ＡＲＲＡＹ部のＢＥＰＬＡＴＥ［ｐ］、非選択ＡＲＲＡＹ部のＢＥＰＬＡＴＥ［ｐ−１］は浮遊状態とする。このように、ＭＬＲとＢＥＰＬＡＴＥの間、ＭＬＲと非選択ＡＲＲＡＹの間を電気的に絶縁することにより、ＭＬＲからＢＥＰＬＡＴＥ、ＭＬＲから非選択ＡＲＲＡＹに流れる電流を抑制でき、ＭＬＲを介してＳｅｎｓｅ ａｍｐ．で検知される電流が選択セルを流れる電流と等しくなるようにでき、読み出し動作が可能となる。
図６は、等価回路図を用いてリセット動作を説明している。リセット動作では、ＭＬＲとＳｅｎｓｅ ａｍｐ．の間を周辺回路で絶縁する。リセット動作は、ＢＥＰＬＡＴＥ［ｐ］、ＴＥＰＬＡＴＥ間でＰＣＭＣＨＡＩＮを介して電流を流すことにより行う。リセット動作はデータの書込み動作とするので個々のメモリセルに対してデータに応じて選択的に行う。選択するＰＣＭＣＨＡＩＮと接続されたＸ選択トランジスタＳＴＴｒＸ、更にＭＬＲを介して接続されたＹ選択トランジスタＳＴＴｒＹをそれぞれオン状態とし、ＰＣＭＣＨＡＩＮの選択セルのセルトランジスタゲートにはオフ電圧、ＰＣＭＣＨＡＩＮの非選択セルのセルトランジスタゲートにはオン電圧を印加する。この状態で、ＢＥＰＬＡＴＥにＶＲＥＳＥＴを印加してＴＥＰＬＡＴＥ（０Ｖ）との間に電位差を与えると、選択セルＳＭＣの相変化材料層に電流が流れる。ＢＥＰＬＡＴＥ［ｐ］、ＴＥＰＬＡＴＥ間の電圧を１０ｎｓ程度のパルス状とし、特にたち下げを急峻にすることで通常の相変化メモリと同様に、ＳＭＣの相変化材料層を低抵抗の結晶状態（セット状態）から高抵抗の非晶質状態（リセット状態）に変化させることができる。ＰＣＭＣＨＡＩＮはプレート電極ＢＥＰＬＡＴＥ、ＴＥＰＬＡＴＥ間で１つだけ選択して動作させることもできるが複数個を選択することもできる。読み出し動作と異なり、個々のＰＣＭＣＨＡＩＮに流れる電流を検出する必要は無いからである。
リセット動作の際には、隣接するＢＥＰＬＡＴＥ上のＡＲＲＡＹ部のＹ選択トランジスタＳＴＴＧＹｐ−１、ｎ−２、ＳＴＴＧＹｐ−１、ｎ−１、ＳＴＴＧＹｐ−１、ｎ、ＳＴＴＧＹｐ−１、ｎ＋１など、Ｘ選択トランジスタＳＴＴＧＸｍ−３、ＳＴＴＧＸｍ−４、ＳＴＴＧＸｍ−５、ＳＴＴＧＸｍ−６などはオフ状態にする。このように、ＭＬＲとＢＥＰＬＡＴＥ［ｐ−１］の間、ＭＬＲと非選択ＡＲＲＡＹの間を電気的に絶縁することにより、ＢＥＰＬＡＴＥ［ｐ］からＭＬＲを介して非選択ＡＲＲＡＹ部のＢＥＰＬＡＴＥ［ｐ−１］、ＭＬＲを介して非選択ＡＲＲＡＹに流れる電流を抑制でき、リーク電流によるエネルギー消費を抑制できる。
図７は、等価回路図を用いてセット動作を説明している。セット動作では、リセット動作と同様にＭＬＲとＳｅｎｓｅ ａｍｐ．の間を周辺回路で絶縁する。すなわち、ＭＬＲを上下で接しているＳＴＴｒＸ、ＳＴＴｒＹ以外から絶縁する。セット動作は、ＢＥＰＬＡＴＥ［ｐ］にセット電圧ＶＳＥＴ、ＴＥＰＬＡＴＥに０Ｖを印加して、ＢＥＰＬＡＴＥ［ｐ］、ＴＥＰＬＡＴＥ間でＰＣＭＣＨＡＩＮを介して電流を流すことによりＰＣＭＣＨＡＩＮでジュール熱を発生させて行う。互いに隣接する複数のＰＣＭＣＨＡＩＮに並列に電流を流し、なおかつ個々のＰＣＭＣＨＡＩＮでも全てのセルを同時に選択して発熱させてセット動作を行う（バンドル消去）とＰＣＭＣＨＡＩＮ間で熱が伝わり合うため、個々のメモリセル１つずつ選択してセット動作を行う方式やＰＣＭＣＨＡＩＮに１つずつ電流を流してセット動作を行う方式と比較して、単位消費電力当り多くのセルをセットすることができる。すなわち消去の転送速度を向上することができる。ところで、相変化メモリを含む抵抗変化型メモリにおいては、セット動作を実施する際に抵抗変化素子に電流を流す必要があるため、前述したリセット動作の際にメモリセルが高抵抗になり過ぎた場合は以後電流を充分に流すことができずセット動作を実施できなくなったり、電流を流すために通常のセット動作よりも高い電圧を印加する必要が生じたりする場合がある。ＰＣＭＣＨＡＩＮにおいて、各メモリセルは相変化材料層とセルトランジスタを並列接続した構成を有し、各メモリセルは直列接続されている。このためセット動作の際、ＰＣＭＣＨＡＩＮ内で流れる電流は相変化材料層を流れる成分とセルトランジスタを流れる成分を有する。セット動作は１マイクロ秒程度で実施するので、セルトランジスタのチャネルにおいて発生するジュール熱はチャネルと接している相変化材料層に伝わる。セルトランジスタのゲートに適切なオン電圧（ハーフオンゲート電圧: ＶＨＯＮ）を印加し、チャネルを適切なオン抵抗状態に調節してＴＥＰＬＡＴＥ／ＢＥＰＬＡＴＥ間に電位差を与えると、チャネル部において発生したジュール熱が相変化材料層に伝わってセット動作を実施することができる。このため、リセット動作によって相変化材料層が高抵抗になり過ぎたとしても、メモリセルに大きな電圧を印加して電流を流さなくてもセット動作を実施することができる。図７に示すＶＨＯＮは、この動作を例示したものである。
図７ではＸ方向、Ｙ方向にそれぞれ連続した３つのＰＣＭＣＨＡＩＮ、すなわち合計９つのＰＣＭＣＨＡＩＮに電流を流してセット動作を行う場合を示している。セット動作を高速に行うために、セット動作を一括で行い一括消去動作とし、前述したリセット動作で個々のセルに書込みを行う方式を用いる。
ところが、一括消去動作は１セル当りの消費電流は少ないが、複数チェインを同時に動作させるので、ＢＥＰＬＡＴＥ［ｐ］に流れる電流はリセット動作の場合よりも大きい。このため、リセット動作で電圧降下を抑制できたＢＥＰＬＡＴＥ［ｐ］の幅では、セット動作時には電圧降下を抑制できない。そこで、図７のように、選択ＡＲＲＡＹのＢＥＰＬＡＴＥ［ｐ］とは分離されたＢＥＰＬＡＴＥ［ｐ−１］にもＶＳＥＴを印加し、読み出し動作やリセット動作の場合と異なり、非選択ＡＲＲＡＹ部のＹ選択トランジスタＳＴＴｒＹｐ−１、ｎ−２、ＳＴＴｒＹｐ−１、ｎ−１、ＳＴＴｒＹｐ−１、ｎ、ＳＴＴｒＹｐ−１、ｎ＋１などをオン状態にし、電極配線３を経由して選択ＡＲＲＡＹと接続して電流を供給する。非選択ＡＲＲＡＹ部のＸ選択トランジスタＳＴＴｒＸｍ−３、ＳＴＴｒＸｍ−４、ＳＴＴｒＸｍ−５、ＳＴＴｒＸｍ−６などはオフ状態にする。選択ＡＲＲＡＹ部のＢＥＰＬＡＴＥ［ｐ］からの電流に加えて、非選択ＡＲＲＡＹ部のＢＥＰＬＡＴＥ［ｐ−１］など、複数のＢＥＰＬＡＴＥを介してセット電流を選択セルＳＭＣに流せるので、大きなセット電流によるＢＥＰＬＡＴＥでの電圧降下を抑制できる。
図２（ｂ）で説明した通り、リセット動作時の電極配線での電圧降下を抑制するためには電流経路に対して幅の広いプレート状の電極配線を用いれば良いが、幅の広さに比例して電極配線の周りの寄生容量が増加し、リセット動作時にパルス電圧を印加する際に生じる寄生容量の充放電によるエネルギー消費が増加する。メモリセルのリセット動作に用いるエネルギーが寄生容量の充放電で消費されるので性能が低下することになる。このため、電極配線の幅を無制限に広げることはできない。
一方、一括セット動作では多くのメモリセルを同時に動作させることで１セル当りのセットエネルギーを低減するが、その際に流れる電流はリセット動作時よりも大きくなる。このため、電極配線はリセット動作時よりも低抵抗にすることが望ましい。寄生容量の充放電による消費エネルギーは、電極配線の幅を広げることで増加するが以下の理由でリセット動作の場合よりも影響は少ない。まず、セット動作はリセット動作よりも動作電圧が低いため同じ寄生容量ならば１回の充放電で消費するエネルギーが小さい。更に、セット動作は一括消去動作として用いるので１回の充放電の間にリセット動作の場合よりも多くのメモリセルに対してセット動作を行うことができ寄生容量の充放電による性能低下はリセット動作の場合よりも小さい。こうした理由から、一括セット動作の際にリセット動作の際よりも電極配線幅を広くして低抵抗化することは高性能化するために好適である。
図５〜７で既に説明した読み出し／リセット／セット動作時のＢＥＰＬＡＴＥ、ＳＴＴｒＹの状態を図８に断面図を用いてまとめる。ＳＴＴｒＸは、非選択アレイ（ＵＮＳＥＬＡＲＲＡＹ）では読み出し／リセット／セット動作いずれの動作でもオフ状態、選択アレイ（ＳＥＬＡＲＲＡＹ）では選択チェインＳＰＣＭＣＨＡＩＮに対してオン状態で非選択チェインＵＳＰＣＭＣＨＡＩＮに対してはオフ状態である。
図１〜８ではＢＥＰＬＡＴＥはＭＬＲと直交する方向に延伸していたが、同じ方向に延伸させることもできる。図９は、ＢＥＰＬＡＴＥの延伸方向をＭＬＲと同じＸ方向に延伸させた場合にトランジスタを用いてＢＥＰＬＡＴＥ間を接続する方法を示している。図９では、ＢＥＰＬＡＴＥのＹ方向の端部にトランジスタＳＴＴｒＣＯＮを形成し、リードビット線と同じ層の金属膜層３を用いてＢＥＰＬＡＴＥ上のトランジスタＳＴＴｒＣＯＮどうしが接続されている。セット動作時のＢＥＰＬＡＴＥ、ＳＴＴｒＹ、ＳＴＴｒＣＯＮ、の状態を図９にまとめる。大きな電流を流す必要があるセット動作に際にＳＴＴｒＣＯＮをオン状態にしてＢＥＰＬＡＴＥどうしを接続しＳＥＬＡＲＲＡＹ部のＳＰＣＭＣＨＡＩＮに電流を流す。図９の方式でもＳＥＬＡＲＲＡＹ部のＢＥＰＬＡＴＥ［ｐ］からの電流に加えて、ＵＮＳＥＬＡＲＲＡＹ部のＢＥＰＬＡＴＥ［ｐ−１］など、複数のＢＥＰＬＡＴＥを介してセット電流をＳＭＣに流せるので、セット電流によるＢＥＰＬＡＴＥでの電圧降下を抑制できる。読み出し／リセット動作の際には、ＳＴＴｒＣＯＮをオフ状態にして各々のＢＥＰＬＡＴＥを独立に動作させる。
図１〜９ではＢＥＰＬＡＴＥは半導体基板の反対側すなわち上表面側（＋Ｚ方向側）で互いに接続されていたが、半導体基板側すなわち下表面側（−Ｚ方向側）で接続することもできる。図１０は、ＢＥＰＬＡＴＥの下層に電極１０２、Ｎ型シリコン層１４０ｐからなる電極層を設け、ＳＴＴＧＣＯＮをゲート、１５２ｐをチャネルとするトランジスタＳＴＴｒＣＯＮを用いてＢＥＰＬＡＴＥと接続している。隣接するＢＥＰＬＡＴＥは、ＳＴＴｒＣＯＮ、１４０ｐ／１０２の積層電極、ＳＴＴｒＣＯＮを介して互いに接続されている。セット動作時のＢＥＰＬＡＴＥ、ＳＴＴｒＹ、ＳＴＴｒＣＯＮ、の状態を図１０にまとめる。大きな電流を流す必要があるセット動作に際にＳＴＴｒＣＯＮをオン状態にしてＢＥＰＬＡＴＥどうしを接続しＳＥＬＡＲＲＡＹ部の選択チェインに電流を流す。図１０の方式でもＳＥＬＡＲＲＡＹ部のＢＥＰＬＡＴＥｎからの電流に加えて、ＵＮＳＥＬＡＲＲＡＹ部のＢＥＰＬＡＴＥ［ｐ−１］など、複数のＢＥＰＬＡＴＥを介してセット電流を選択セルに流せるので、セット電流によるＢＥＰＬＡＴＥでの電圧降下を抑制できる。読み出し／リセット動作の際には、ＳＴＴｒＣＯＮをオフ状態にして各々のＢＥＰＬＡＴＥを独立に動作させる。
本実施の形態１の半導体記憶装置は、高密度に配線されたリードビット線とそれに接続されたＳｅｎｓｅ ａｍｐ．による並列読み出し動作により読み出しを高性能化できる。電流が大きいリセット動作時の電極配線による電圧降下はプレート状の電極配線を用いることで抑制し、一括セット動作時の更に大きい電流による電圧降下を抑制するためにプレート状の電極どうしをトランジスタを介して結束する。これらにより、読み出し動作、リセット動作、セット動作の全ての動作を高性能化することができる。特にセット動作とリセット動作の消費電力当りの性能を向上できる。
実施の形態１では、リセット電流、セット電流を給電する複数の電極配線ＢＥＰＬＡＴＥをトランジスタを介して互いに接続し、電流が大きい一括セット動作の際にＢＥＰＬＡＴＥどうしを電気的に接続することで、図２（ａ）に示す寄生抵抗ＲＢＥＰＬＡＴＥの低減と、図２（ｂ）に示す寄生容量Ｃ（ＢＥＰＬＡＴＥ−ＳＵＢ）、Ｃ（ＢＥＰＬＡＴＥ−ＳＴＴＧＹ）、Ｃ（ＢＥＰＬＡＴＥ−ＳＴＴＧＹＬ）の低減を両立させた。
本実施の形態２では、さらに電極配線の周りの寄生容量の充放電によるエネルギー消費を抑制する。本実施の形態２で抑制する寄生容量を図１１にまとめる。
実施の形態１で説明した寄生容量Ｃ（ＢＥＰＬＡＴＥ−ＳＵＢ）、Ｃ（ＢＥＰＬＡＴＥ−ＳＴＴＧＹ）、Ｃ（ＢＥＰＬＡＴＥ−ＳＴＴＧＹＬ）に加えて、隣接ＭＬＲ間の静電容量Ｃ（ＭＬＲ−ＭＬＲ）、Ｇａｔｅ１〜Ｇａｔｅ４とチャネル半導体層の間の静電容量Ｃ（Ｇａｔｅ１−ＣＨＡＮ）、Ｃ（Ｇａｔｅ２−ＣＨＡＮ）、Ｃ（Ｇａｔｅ３−ＣＨＡＮ）、Ｃ（Ｇａｔｅ４−ＣＨＡＮ）の低減方法を説明する。
充放電を防止するために、電極配線の低抵抗化に寄与しない部位は予めトランジスタを介して接続しておき、不要な時にはトランジスタをオフ状態にして切り離し充放電が生じないようにする。実施の形態２では、
（１）リードビット線を延伸方向に分割してトランジスタを介して接続する方式
（２）リードビット線をトランジスタを介してライトビット線、メモリセルと接続する方式
（３）分割したライトビット線のそれぞれの部位にトランジスタを介して給電する方式
（４）メモリチェインの両側に選択トランジスタを配置する方式
を説明する。
＜リードビット線を延伸方向に分割してトランジスタを介して接続する方式＞
図１１に示すように、リセット／セット動作の際に、リードビット線ＭＬＲは浮遊状態にする。実施の形態１で説明した方式と同様である。ＭＬＲはＸ方向に延伸しているが、隣接ＭＬＲ間の容量Ｃ（ＭＬＲ−ＭＬＲ）は延伸距離に比例して増加する。Ｃ（ＭＬＲ−ＭＬＲ）を抑制するためには、ＭＬＲを短くすれば良いが、単純にＭＬＲを短くすると図２（ａ）で図示したＳｅｎｓｅ ａｍｐ．をＸ方向にＭＬＲが途切れる度に配置する必要が生じるので、チップ面積、すなわちビットコストの増加が生じる。Ｃ（ＭＬＲ−ＭＬＲ）の充放電は、読み出し動作だけでなくリセット／セット動作でも生じる。リセット動作の場合が図１１に示されている。リセット動作でＹ方向の選択を行いＢＥＰＬＡＴＥにリセット電圧ＶＲＥＳＥＴ、ＴＥＰＬＡＴＥに０Ｖを印加すると、選択チェインＳＰＣＭＣＨＡＩＮが接続されたＭＬＲはＳＴＴｒＹがオン状態であるためＢＥＰＬＡＴＥ側からＶＲＥＳＥＴが給電される。一方、ＳＰＣＭＣＨＡＩＮが接続されていないＭＬＲはＳＴＴｒＹがオフ状態なのでＢＥＰＬＡＴＥからは給電されず、ＴＥＰＬＡＴＥからチャネル半導体層８ｐ、相変化材料層７を介して０Ｖが給電される。図１１に示すように、隣接するＭＬＲにＶＲＥＳＥＴ、０Ｖが給電される箇所が、ＳＴＴｒＹを１箇所選択するごとに選択ＭＬＲの両側で生じる。一般的な半導体ストレージチップの１辺の長さは１ｃｍ程度であるが、ＭＬＲを１ｃｍ延伸させた場合Ｃ（ＭＬＲ−ＭＬＲ）の充放電で消費するエネルギーは、メモリセルのリセットエネルギーを大幅に上回るほど大きくなる。つまり、寄生容量の充放電のエネルギーがメモリセルの動作エネルギーを上回る。一括セット動作の場合はＹ方向に隣接するＭＬＲが同時にＶＳＥＴに充電されるので、リセット動作の場合よりも充放電エネルギーの影響は少ないが、Ｃ（ＭＬＲ−ＭＬＲ）の充放電でエネルギーを消費して性能が低下するのは同様である。Ｓｅｎｓｅ ａｍｐ．を高密度に配置しなくて良いようにＭＬＲの延伸距離を充分に長くし、かつリセット／セット動作時のＣ（ＭＬＲ−ＭＬＲ）の充放電を抑制することが重要である。
図１２に、本実施の形態２の半導体記憶装置の一部立体模式図を示す。読み出しビット線ＭＬＲは、ＢＥＰＬＡＴＥ［ｐ］のＸ方向の端部で切断され、ＳＴＴＧＭＬＲ［ｐ，−Ｘ］をゲートとするトランジスタＳＴＴｒＭＬＲ［ｐ，−Ｘ］を介してＢＥＰＬＡＴＥ［ｐ］と分離された４０ｐと２の積層電極と下部で接続されている。切断されたＭＬＲは２つのトランジスタＳＴＴｒＭＬＲ［ｐ−１，＋Ｘ］、ＳＴＴｒＭＬＲ［ｐ，−Ｘ］を介して互いに接続されている。図１２では２つのトランジスタＳＴＴｒＭＬＲ［ｐ−１，＋Ｘ］、ＳＴＴｒＭＬＲ［ｐ，−Ｘ］の下部に配置された４０ｐと２からなる積層電極は、Ｙ方向にＭＬＲと同じピッチで分離形成されていて、ＳＴＴｒＭＬＲ［ｐ−１，＋Ｘ］、ＳＴＴｒＭＬＲ［ｐ，−Ｘ］を介してＸ方向の両側でそれぞれＭＬＲと１対１に接続されている。すなわちＸ方向に隣接するＢＥＰＬＡＴＥ［ｐ−１］、ＢＥＰＬＡＴＥ［ｐ］上のＭＬＲはＢＥＰＬＡＴＥ［ｐ−１］、ＢＥＰＬＡＴＥ［ｐ］のＸ方向の端部でそれぞれ切断されているが、２つのＳＴＴｒＭＬＲ［ｐ−１，＋Ｘ］、ＳＴＴｒＭＬＲ［ｐ，−Ｘ］を介して互いに接続されている。２つのトランジスタＳＴＴｒＭＬＲ［ｐ−１，＋Ｘ］、ＳＴＴｒＭＬＲ［ｐ，−Ｘ］をともにオン状態とすることで、対になったＭＬＲがそれぞれ電気的に接続される。
読み出し動作の際には、ＳＴＴｒＭＬＲ［ｐ−１，＋Ｘ］、ＳＴＴｒＭＬＲ［ｐ，−Ｘ］をオン状態にし、ＭＬＲを延伸方向に電気的に接続する。一方、リセット動作の際にはＳＴＴｒＭＬＲ［ｐ−１，＋Ｘ］、ＳＴＴｒＭＬＲ［ｐ，−Ｘ］をオフ状態にし、ＭＬＲをＢＥＰＬＡＴＥごとに短く分離し充放電されるＣ（ＭＬＲ−ＭＬＲ）を低減する。図１２に示すようなＳＴＴｒＭＬＲ［ｐ−１，＋Ｘ］、ＳＴＴｒＭＬＲ［ｐ，−Ｘ］を介したＭＬＲの構造は、Ｘ方向に繰り返し形成することができる。ＳＴＴｒＭＬＲを介した接続箇所の個数を増やすことで、ＭＬＲをより短く分離できるのでリセット動作時に充放電されるＣ（ＭＬＲ−ＭＬＲ）を低減できる。一括セット動作の際には、ＳＴＴｒＭＬＲの全てまたは一部をオン状態としてＭＬＲをＸ方向に接続し、更にＳＴＴｒＹをオン状態とすることで、ＢＥＰＬＡＴＥどうしを電気的に接続し、複数のＢＥＰＬＡＴＥを介して一括セット動作に必要な大電流を流すことで、実施の形態１と同様にＢＥＰＬＡＴＥの寄生抵抗ＲＢＥＰＬＡＴＥによる電圧降下が抑制できる。なお、図１２ではＴＥＰＬＡＴＥは２つに分割しているように書いているが接続されていても良い。図１２のＭＬＲとＳＴＴｒＭＬＲの構造を等価回路で示したのが図１３である。ＭＬＲが接続部でＸ方向に２つのトランジスタＳＴＴｒＭＬＲ［ｐ−１，＋Ｘ］、ＳＴＴｒＭＬＲ［ｐ，−Ｘ］を介して１対１で接続されていることを示している。
図１４は図１２、１３と同様にＭＬＲを短く切断する方式の別方式で、２つのトランジスタＳＴＴｒＭＬＲ［ｐ−１，＋Ｘ］、ＳＴＴｒＭＬＲ［ｐ，−Ｘ］のＸ方向の境界部で、４０ｐと２からなる積層電極にＭＬＲＬからコンタクトＭＬＲＣが形成されている。ＭＬＲＬとＢＥＰＬＡＴＥ［ｐ−１］上のＭＬＲとはＳＴＴｒＭＬＲ［ｐ−１，＋Ｘ］を介して１対１で接続されていて、ＭＬＲＬとＢＥＰＬＡＴＥ［ｐ］上のＭＬＲとはＳＴＴｒＭＬＲ［ｐ，−Ｘ］を介して１対１で接続されている。図１４でも図１２の場合と同様に２つのトランジスタＳＴＴｒＭＬＲ［ｐ−１，＋Ｘ］、ＳＴＴｒＭＬＲ［ｐ，−Ｘ］の下部の４０ｐと２からなる積層電極は、Ｙ方向にＭＬＲと同じピッチで分離形成されていて、ＳＴＴｒＭＬＲ［ｐ−１，＋Ｘ］、ＳＴＴｒＭＬＲ［ｐ，−Ｘ］を介してＸ方向の両側でそれぞれＭＬＲと１対１に接続されている。ＢＥＰＬＡＴＥ［ｐ］上のセルを選択して読み出し動作を行う際には、ＳＴＴｒＭＬＲ［ｐ−１，＋Ｘ］をオフ状態、ＳＴＴｒＭＬＲ［ｐ，−Ｘ］をオン状態にし、ＭＬＲＬからＢＥＰＬＡＴＥ［ｐ］上のＭＬＲに給電しメモリセルに流れる電流をＭＬＲＬに接続されたＳｅｎｓｅ ａｍｐ．で判定する。一方、リセット動作の際にはＳＴＴｒＭＬＲ［ｐ−１，＋Ｘ］、ＳＴＴｒＭＬＲ［ｐ，−Ｘ］をオフ状態にし、ＭＬＲをＢＥＰＬＡＴＥごとに短く分離し充放電されるＣ（ＭＬＲ−ＭＬＲ）を低減する。図１４に示すようなＳＴＴｒＭＬＲ［ｐ−１，＋Ｘ］、ＳＴＴｒＭＬＲ［ｐ，−Ｘ］を介してＭＬＲＬから給電する構造は、Ｘ方向に繰り返し形成することができる。ＳＴＴｒＭＬＲを介した接続箇所の個数を増やすことで、ＭＬＲをより短く分離できるのでリセット動作時に充放電されるＣ（ＭＬＲ−ＭＬＲ）を低減できる。一括セット動作の際には、ＳＴＴｒＭＬＲの全てまたは一部をオン状態としてＭＬＲをＸ方向に接続し、更にＳＴＴｒＹをオン状態とすることで、ＢＥＰＬＡＴＥどうしを電気的に結束し、複数のＢＥＰＬＡＴＥを介して一括セットの大電流を流すことで、実施の形態１と同様にＢＥＰＬＡＴＥの寄生抵抗ＲＢＥＰＬＡＴＥでの電圧降下が抑制できる。
ここで図１２、１３の方式と図１４の方式の重要な違いについて説明する。図１２、１３の方式では、ＢＥＰＬＡＴＥのＸ方向の境界でＭＬＲを切断するたびに、２つのＳＴＴｒＭＬＲと積層電極（４０ｐ／２）を介した１対１の接続が必要である。接続部を１箇所でも省くとＭＬＲの接続が途絶え、Ｓｅｎｓｅ ａｍｐ．から見て遠端側の読み出しができなくなるからである。一方、図１４の方式ではＭＬＲＬからＭＬＲＣを介して積層電極（４０ｐ／２）に給電されるので、ＢＥＰＬＡＴＥ上のＭＬＲはＢＥＰＬＡＴＥの−Ｘ方向の端部か、＋Ｘ方向の端部のどちらか一方でＭＬＲＬとＳＴＴｒＭＬＲを介して接続されていれば良い。例えば、ＢＥＰＬＡＴＥ［ｐ−１］とＢＥＰＬＡＴＥ［ｐ］の境界では図１４のような接続を形成し、ＢＥＰＬＡＴＥ［ｐ−２］とＢＥＰＬＡＴＥ［ｐ−１］の境界ではＭＬＲを単に切断して終端させるとしても良い。すなわち、ＢＥＰＬＡＴＥのＸ方向の境界部１つおきに、ＭＬＲＬからＭＬＲＣを介して積層電極（４０ｐ／２）に給電してＳＴＴｒＭＬＲを介してＭＬＲに接続する構造と、ＭＬＲを単に終端させる構造を交互に繰り返す方式が可能である。 また、各ＢＥＰＬＡＴＥ上のＭＬＲに全てＢＥＰＬＡＴＥの−Ｘ側の端部からだけから（あるいは＋Ｘ側の端部だけから）ＭＬＲＬからＭＬＲＣを介して積層電極（４０ｐ／２）に給電してＳＴＴｒＭＬＲを介してＭＬＲに接続する方式も可能である。
このようにＢＥＰＬＡＴＥの片側端部のみでＭＬＲＬとＭＬＲを接続する場合は、一括セット動作の際には、ＳＴＴｒＭＬＲの全てまたは一部をオン状態としてＭＬＲとＭＬＲＬを接続し、更にＳＴＴｒＹをオン状態とすることで、ＭＬＲＬを介してＢＥＰＬＡＴＥどうしを電気的に結束することができる。この場合にも複数のＢＥＰＬＡＴＥを介して一括セットの大電流を流せるので、実施の形態１と同様にＢＥＰＬＡＴＥの寄生抵抗ＲＢＥＰＬＡＴＥでの電圧降下が抑制できる。図１４のＭＬＲ、ＭＬＲＬ、ＳＴＴｒＭＬＲの構造を等価回路で示したのが図１５である。ＭＬＲＬとＢＥＰＬＡＴＥ［ｐ］上のＭＬＲがＳＴＴｒＭＬＲ［ｐ，−Ｘ］を介して１対１で接続され、ＭＬＲＬとＢＥＰＬＡＴＥ［ｐ−１］上のＭＬＲがＳＴＴｒＭＬＲ［ｐ−１，＋Ｘ］を介して１対１で接続されていることを示している。
＜リードビット線をトランジスタを介してライトビット線、メモリセルと接続する方式＞
リセット動作、セット動作時に充放電されるＣ（ＭＬＲ−ＭＬＲ）を抑制する別の方式について説明する。図１１でＢＥＰＬＡＴＥからＶＲＥＳＥＴが給電されない箇所のＭＬＲ、すなわち選択チェインＳＰＣＭＣＨＡＩＮが接続されていないＭＬＲに０Ｖが給電されるのは、ＭＬＲがＴＥＰＬＡＴＥとチャネル半導体層８ｐおよび相変化材料７を介して電気的に接続されているためである。ＳＰＣＭＣＨＡＩＮが接続されていないＭＬＲをＴＥＰＬＡＴＥと電気的に絶縁することができれば、Ｃ（ＭＬＲ−ＭＬＲ）はリセット動作時にほとんど充放電されなくなり、エネルギー消費を抑制できる。すなわち、消費電力当りのリセット動作の性能を向上できる。セット動作の場合も同様である。
それを実現するデバイス構造を図１６に示す。ＭＬＲの下部でＭＬＲとＢＥＰＬＡＴＥを接続するＹ選択トランジスタＳＴＴｒＹと同様の構造のトランジスタＳＴＴｒＹ２をＭＬＲの上部に設け、ＭＬＲをＳＴＴｒＹ２を介してＳＴＴｒＸに接続し更にＳＴＴｒＸからＰＣＭＣＨＡＩＮに接続する。図１７の断面図に示すように、Ｙ座標が同じ場所のＳＴＴｒＹとＳＴＴｒＹ２のオン／オフを共通に動作させることで、リセット動作時にＳＰＣＭＣＨＡＩＮが接続されているＭＬＲはＳＴＴｒＹ、ＳＴＴｒＹ２がともにオン状態なのでチャネル半導体層５０ｐ、２５２ｐは導通状態である。ＢＥＰＬＡＴＥからＳＴＴｒＹ、ＭＬＲ、ＳＴＴｒＹ２、ＳＴＴｒＸを介してＳＰＣＭＣＨＡＩＮの選択セルＳＭＣに電流を流すことができる。
一方、ＳＰＣＭＣＨＡＩＮが接続されていないＭＬＲはＳＴＴｒＹがオフ状態なのでチャネル半導体層５０ｐには電流が流れずＢＥＰＬＡＴＥと絶縁される。また、ＳＴＴｒＹ２もオフ状態なのでチャネル半導体層２５２ｐにも電流が流れずＴＥＰＬＡＴＥと絶縁される。つまり、ＳＰＣＭＣＨＡＩＮが接続されていないＭＬＲは浮遊状態となる。このため、リセット動作時にＣ（ＭＬＲ−ＭＬＲ）に充放電される電荷を低減できるので充放電による消費エネルギーを抑制できる。セット動作の場合も同様にＣ（ＭＬＲ−ＭＬＲ）に充放電される電荷を低減できるので充放電による消費エネルギーを抑制できる。
なお、読み出し動作の際には、ＭＬＲとＢＥＰＬＡＴＥを絶縁するためにＳＴＴｒＹは全てオフ状態とし、ＭＬＲとＳＴＴｒＸとを接続するためにＳＴＴｒＹ２は全てオン状態とする。このようにすることで全てのＭＬＲを用いた並列読み出し動作が可能となる。ＳＴＴｒＹ２を用いる場合、個々のＭＬＲにＳＴＴｒＸを介して接続されるＰＣＭＣＨＡＩＮはＹ方向に１つある必要がなくなり、ＭＬＲの幅を太くして抵抗を下げることができる。例えばＭＬＲをＹ方向に２セル分の幅で形成した場合のＹ−Ｚ面での断面図を図１８に示す。リセット動作とセット動作の際には、ＳＴＴｒＹとＳＴＴｒＹ２は同一のＹ座標どうしのゲートを同期してオン／オフさせれば良い。読み出し動作時のＹ方向の選択をＳＴＴｒＹ２を用いて次のように制御すると、各々のＭＬＲ上にＳＴＴｒＹ２を介して接続された２つのＰＣＭＣＨＡＩＮの中から一方を選択だけを選択して並列動作をさせることができる。
図１８に示すように、ＳＴＴｒＹ２のゲートのうち同一のＭＬＲ上に接続されたチャネル半導体層２５２ｐにゲート絶縁膜を解してＹ方向の両側を挟まれたゲートにはオン電圧を印加する。隣接するＭＬＲに接続されたチャネル半導体層２５２ｐにゲート絶縁膜を解してＹ方向の両側を挟まれたゲートに１つおきにオン電圧、オフ電圧を印加する。このようにすると、同じＭＬＲに接続されたＹ方向に並ぶ２つのチャネル半導体層２５２ｐのうち隣接ＭＬＲ間境界側のゲートにオン電圧が印加されている方はオン状態、オフ電圧が印加されている方はオフ状態となるので必ず一方だけを選択できる。同一ＭＬＲ上に接続されたＰＣＭＣＨＡＩＮの選択と非選択を入れ替える場合は、隣接するＭＬＲに接続されたチャネル半導体層２５２ｐにゲート絶縁膜を解してＹ方向の両側を挟まれたゲートに１つおきに与えたオン電圧、オフ電圧を入れ替えれば良い。このように、ＭＬＲがＹ方向に複数セルに渡って形成されていてもＭＬＲ上にＹ方向の選択を可能にするＳＴＴｒＹが形成されているので選択動作に不具合は生じない。
＜分割したライトビット線のそれぞれの部位にトランジスタを介して給電する方式＞
次に、ＢＥＰＬＡＴＥの周囲の容量、すなわち、図２（ｂ）に示したＢＥＰＬＡＴＥと半導体基板の間の容量Ｃ（ＢＥＰＬＡＴＥ−ＳＵＢ）、ＢＥＰＬＡＴＥとＳＴＴＧＹＬの間の容量Ｃ（ＢＥＰＬＡＴＥ−ＳＴＴＧＹＬ）、ＢＥＰＬＡＴＥとＳＴＴＧＹの間の容量Ｃ（ＢＥＰＬＡＴＥ−ＳＴＴＧＹ）を低減する方式について説明する。
ＢＥＰＬＡＴＥの延伸方向の長さを短くすることで寄生容量の低減が実現できるが、電源回路（Ｐｏｗｅｒ Ｓｏｕｒｃｅ）をＹ方向にＢＥＰＬＡＴＥを切断する度に設置する必要が生じるため、チップ面積、すなわちコストが増加するという問題が生じる。この問題を解決する方法として、ＢＥＰＬＡＴＥを図２（ａ）のようにＸ方向に分割するだけではなく、Ｙ方向にも分割し上層に設ける低抵抗でかつ寄生容量が小さい配線ＰＷＬを用いてＢＥＰＬＡＴＥに給電する方法が考えられる。ＰＷＬは、例えば銅配線を用いることで低抵抗にできる上、半導体基板１やＰＣＭＣＨＡＩＮの周囲のゲートなどから離れた上層に形成できるので寄生容量が小さくできる。
ＰＷＬとＢＥＰＬＡＴＥは、図１９に示すようにＢＥＰＬＡＴＥ上に形成するトランジスタＳＴＴｒＰＷＬを介して接続する。ＳＴＴｒＰＷＬのようなトランジスタを介さずに直接ＰＷＬとＢＥＰＬＡＴＥを接続することもできるが、ＳＴＴｒＰＷＬを介してＰＷＬとＢＥＰＬＡＴＥを接続しリセット動作、セット動作時に選択されるＢＥＰＬＡＴＥ上のＳＴＴｒＰＷＬだけをオン状態とし他のＳＴＴｒＰＷＬをオフ状態とすることで、ＳＥＬＡＲＲＡＹが接続されたＢＥＰＬＡＴＥにだけＰＷＬから給電できる。給電されるＢＥＰＬＡＴＥはＸ方向に加えてＹ方向にも分割できるので面積が小さいので、図２（ａ）の場合と比較して、Ｃ（ＢＥＰＬＡＴＥ−ＳＵＢ）、Ｃ（ＢＥＰＬＡＴＥ−ＳＴＴＧＹＬ）、Ｃ（ＢＥＰＬＡＴＥ−ＳＴＴＧＹ）をともに低減できる。
一括セット動作時には、選択セルＳＭＣが含まれるＢＥＰＬＡＴＥに加えて、Ｘ方向に隣接する複数の選択セルが含まれないＢＥＰＬＡＴＥにＳＴＴｒＰＷＬを介してＰＷＬから給電し、更に給電されたＢＥＰＬＡＴＥ上のＳＴＴｒＹとＢＥＰＬＡＴＥ間のＳＴＴｒＭＬＲをオン状態しＢＥＰＬＡＴＥどうしを電気的に結束しＸ方向に並ぶ複数のＢＥＰＬＡＴＥを介して一括セットの大電流を流すことで、実施の形態１と同様にＢＥＰＬＡＴＥの寄生抵抗ＲＢＥＰＬＡＴＥでの電圧降下が抑制できる。
図１９について詳しく説明する。読み出しビット線のＸ方向の接続に関しては図１４と同じ方式を用いた構造が示されている。すなわち、ＭＬＲＬとＢＥＰＬＡＴＥ［ｐ，ｑ］上のＭＬＲがＳＴＴｒＭＬＲ［ｐ，ｑ，−Ｘ］を介して１対１で接続され、ＭＬＲＬとＢＥＰＬＡＴＥ［ｐ−１，ｑ］上のＭＬＲがＳＴＴｒＭＬＲ［ｐ−１，ｑ，＋Ｘ］を介して１対１で接続されていることを示している。図１９ではそれに加えてＹ方向にもＢＥＰＬＡＴＥが分離され、各々分離されたＢＥＰＬＡＴＥにはＳＴＴｒＰＷＬ、ＰＷＬＣを介してＰＷＬから給電されている。トランジスタＳＴＴｒＰＷＬはＹ選択トランジスタＳＴＴｒＹと同じく５０ｐをチャネル半導体層とし、ソース／ドレインの一方を４０ｐ、他方を４１ｐとしている。４１ｐ上には電極３と４２ｐが形成されている。４２ｐ、３、４１ｐからなる積層電極に至るＰＷＣが形成され、ＰＷＬに接続されている。各々のＳＴＴｒＰＷＬはいくつかをまとめて共通に制御することもできるが、独立にオン／オフ制御をさせることも可能である。また、図１９に示すＳＴＴｒＰＷＬは、各々のＢＥＰＬＡＴＥの＋Ｙ側と−Ｙ側の両側に形成してＰＷＬから給電することも可能であるし、片側だけに形成してＰＷＬから給電することもできる。
図１９のＭＬＲ、ＭＬＲＬ、ＳＴＴｒＭＬＲ、ＢＥＰＬＡＴＥ、ＰＷＬ、ＳＴＴｒＰＷＬの構造を等価回路で示したのが図２０である。ＭＬＲＬとＢＥＰＬＡＴＥ［ｐ］上のＭＬＲがＳＴＴｒＭＬＲ［ｐ，−Ｘ］を介して１対１で接続され、ＭＬＲＬとＢＥＰＬＡＴＥ［ｐ−１］上のＭＬＲがＳＴＴｒＭＬＲ［ｐ−１，＋Ｘ］を介して１対１で接続されていることを示している。またＰＷＬからＳＴＴｒＰＷＬを介してＢＥＰＬＡＴＥに給電されることを示している。
図２１は、図１９、２０の半導体記憶装置の一部平面図である。下部電極パタンＢＥＰＬＡＴＥは前述したようにＸ方向に加えてＹ方向に分離されている。各々のＢＥＰＬＡＴＥのＹ方向の端部で寄生抵抗ＲＰＷＬが小さいＰＷＬからＳＴＴｒＰＷＬを介して給電されている。読み出しビット線ＭＬＲはＸ方向に延伸していてＢＥＰＬＡＴＥの端部でＳＴＴｒＭＬＲを介してＭＬＲＬに接続されている。ＭＬＲＬはＸ方向に延伸していて、読み出しを行うＳｅｎｓｅ ａｍｐ．と接続されている。
＜メモリチェインの両側に選択トランジスタを配置する方式＞
図１６、１７では、ＭＬＲとＢＥＰＬＡＴＥの間のＳＴＴｒＹに加えてＭＬＲとＳＴＴｒＸの境界にもＳＴＴｒＹ２を形成することでリセット動作時のＣ（ＭＬＲ−ＭＬＲ）の充放電を抑制したが、図２２のようにＳＴＴｒＹ２はＰＣＭＣＨＡＩＮの上端に形成することもできる。図２２は図３の構造とＳＴＴｒＹ２がＰＣＭＣＨＡＩＮの上端に形成されている点が異なる。図２２のＡＲＲＡＹのＹ−Ｚ面での断面図が図２３である。
ＭＬＲの下部でＭＬＲとＢＥＰＬＡＴＥを接続するＹ選択トランジスタＳＴＴｒＹと同様の構造のトランジスタＳＴＴｒＹ２をＰＣＭＣＨＡＩＮの上部に設ける。図２３の断面図に示すように、Ｙ座標が同じ場所のＳＴＴｒＹとＳＴＴｒＹ２のオン／オフを共通に動作させることで、リセット動作時にＳＰＣＭＣＨＡＩＮが接続されているＭＬＲはＳＴＴｒＹ、ＳＴＴｒＸ、ＳＴＴｒＹ２がともにオン状態なのでＢＥＰＬＡＴＥからＳＴＴｒＹ、ＭＬＲ、ＳＴＴｒＸを介してＳＰＣＭＣＨＡＩＮの選択セルＳＭＣ、ＳＴＴｒＹ２、ＴＥＰＬＡＴＥという経路で電流を流しＳＭＣを動作させることができる。
一方、ＳＰＣＭＣＨＡＩＮが接続されていないＭＬＲはＳＴＴｒＹがオフ状態なのでＢＥＰＬＡＴＥと絶縁される。また、ＳＴＴｒＹ２もオフ状態なのでＴＥＰＬＡＴＥと絶縁される。つまり、ＳＰＣＭＣＨＡＩＮが接続されていないＭＬＲ、およびそれと接続されたＰＣＭＣＨＡＩＮは浮遊状態となる。このため、リセット動作時にＣ（ＭＬＲ−ＭＬＲ）に充放電される電荷を低減できる上、メモリセルのＺ方向の選択を行うためにＧａｔｅ１〜Ｇａｔｅ４に電圧を印加する際にＴＥＰＬＡＴＥからＣ（Ｇａｔｅ１−ＣＨＡＮ）、Ｃ（Ｇａｔｅ２−ＣＨＡＮ）、Ｃ（Ｇａｔｅ３−ＣＨＡＮ）、Ｃ（Ｇａｔｅ４−ＣＨＡＮ）が充放電されるのを抑制できる。
ＳＴＴｒＹ２をＰＣＭＣＨＡＩＮの上部に形成する技術は、特許文献４にも開示されている。しかしながら、従来技術では、チャネルの両面にゲートを配置してピッチを縮小した本実施の形態２のＹ選択トランジスタＳＴＴｒＹと同じ高密度なピッチでＳＴＴｒＹ２をＰＣＭＣＨＡＩＮの上端に形成するのは困難であった。ピッチを緩和したＳＴＴｒＹ２をＰＣＭＣＨＡＩＮの上端に形成してしまうと、ＰＣＭＣＨＡＩＮもそれに合せたピッチで形成せざるを得ないので、記憶容量が低下しビットコストが増加してしまう。
一方、図２２に示すようなＳＴＴｒＹと同じピッチのＳＴＴｒＹ２をＰＣＭＣＨＡＩＮの上部に従来技術で作製しようとすると、相変化材料を用いたＰＣＭＣＨＡＩＮを作製した後にＳＴＴｒＹ２を作製することになり、ポリシリコンを用いたＳＴＴｒＹ２の製造プロセスの熱負荷に相変化材料が耐えられない。
これらの課題を解決する新規な選択トランジスタの形成方法を図２４〜２９を用いて説明する。まず、Ｘ選択トランジスタＳＴＴｒＸまで形成された半導体基板上に、ＰＣＭＣＨＡＩＮのメモリセルゲートとなる積層ゲートを成膜し、更にその上層に選択トランジスタＳＴＴｒＹ２の第１ゲートＳＴＴＧＹ２，１となる導電層を成膜する。その後、ＳＴＴＧＹ２，１のパターニングと、メモリホールＭＨＯＬＥ加工を行い、ゲート絶縁膜を形成した段階が図２４である。Ｘ−Ｙ面で見た平面図とＹ−Ｚ面で見た断面図が示されている。
次に、チャネル半導体層８ｐを形成した後、チャネル半導体層８ｐに分離部Ｇａｐを形成する。分離部ＧａｐはＸ方向に延伸するように形成され、ＡＲＲＡＹ部においてチャネル半導体層８ｐをＹ方向に完全に分離する。次に相変化材料膜７を成膜した後、絶縁膜９１でＭＨＯＬＥを埋め込む（図２５）。次に絶縁膜９１と相変化材料７の上部を例えばエッチバックによって除去し、チャネル半導体層８ｐの分離部Ｇａｐが露出するようにする（図２６）。次に第２ゲート絶縁膜２０９を成膜する（図２７）。次に選択トランジスタＳＴＴｒＹ２の第２ゲートＳＴＴＧＹ２，２となる材料、例えば窒化チタンを成膜した後、上表面を除去してＹ方向に分離した後に絶縁膜９２を成膜する（図２８）。絶縁膜９２の上表面を除去してチャネル半導体層８ｐの上表面を露出させた後、プレート状の電極ＴＥＰＬＡＴＥを８と接触させて形成する。このようにチャネル半導体層８ｐをメモリセルのセルトランジスタのチャネルとＳＴＴｒＹ２のチャネルで共用することで、相変化材料の成膜前にチャネル半導体層８ｐを形成できる。更に、ＳＴＴｒＹ２のチャネル半導体層８ｐのＸ方向の両側をゲート絶縁膜を介して２つのゲートＳＴＴＧＹ２，１、ＳＴＴＧＹ２，２と対向させることができ、ＳＴＴｒＹと同じピッチの選択トランジスタが形成できる。
図２１、２２では、ＰＣＭＣＨＡＩＮの上端にゲートがＸ方向に延伸するＹ選択トランジスタＳＴＴｒＹ２を形成し、Ｙ座標が同じ場所のＳＴＴｒＹとＳＴＴｒＹ２のオン／オフを共通に動作させることで、リセット動作時、セット動作時のＣ（ＭＬＲ−ＭＬＲ）、Ｃ（Ｇａｔｅ１−ＣＨＡＮ）、Ｃ（Ｇａｔｅ２−ＣＨＡＮ）、Ｃ（Ｇａｔｅ３−ＣＨＡＮ）、Ｃ（Ｇａｔｅ４−ＣＨＡＮ）の充放電を抑制した。しかし、ＰＣＭＣＨＡＩＮの上部の選択トランジスタは、図３０に示すようにゲートがＹ方向に延伸するＸ選択トランジスタとすることもできる。図３０はＰＣＭＣＨＡＩＮの上端にＳＴＴｒＸ２が形成されている点が図３と異なる。図３０のＡＲＲＡＹのＹ−Ｚ面での断面図が図３１である。図３１に示すように、Ｘ座標が同じ場所のＳＴＴｒＸとＳＴＴｒＸ２のオン／オフを共通に動作させることで、リセット動作時にＳＰＣＭＣＨＡＩＮが接続されているＭＬＲはＳＴＴｒＹ、ＳＴＴｒＸ、ＳＴＴｒＸ２がともにオン状態なのでＢＥＰＬＡＴＥからＳＴＴｒＹ、ＭＬＲ、ＳＴＴｒＸを介してＳＰＣＭＣＨＡＩＮの選択セルＳＭＣ、ＳＴＴｒＸ２、ＴＥＰＬＡＴＥという経路で電流を流しＳＭＣを動作させることができる。一方、Ｘ座標が非選択のチェインでは、ＳＴＴｒＸ２によってＴＥＰＬＡＴＥとＰＣＭＣＨＡＩＮが絶縁されているのでＴＥＰＬＡＴＥから０Ｖが給電されるのを抑制することができる。その結果、Ｃ（Ｇａｔｅ１−ＣＨＡＮ）、Ｃ（Ｇａｔｅ２−ＣＨＡＮ）、Ｃ（Ｇａｔｅ３−ＣＨＡＮ）、Ｃ（Ｇａｔｅ４−ＣＨＡＮ）の充放電を抑制することができる。ＳＴＴｒＸ２の製造方法は、図２４〜２９で説明したＳＴＴｒＹ２と同様である。
以上に述べたように、本実施の形態２の半導体記憶装置では、リセット動作、セット動作時の寄生容量の充放電によるエネルギーの消費を抑制できるので、リセット動作とセット動作の高性能化に効果がある。
実施の形態１と２では、メモリセルがトランジスタと相変化メモリが並列接続された構造を持つメモリセルについて、電極配線の低抵抗化と寄生容量の充放電の抑制により高性能化を行ったが、同様の方法はこの他のタイプのメモリセルについても適用可能であり効果がある。
本実施の形態３では、メモリセルがダイオードと抵抗変化メモリの直列接続からなる、いわゆる１Ｄ−１Ｒ型（Ｄ：Ｄｉｏｄｅ、Ｒ：Ｒｅｓｉｓｔｏｒ）の交点型メモリについて同様の方式を適用する。図３２に本実施の形態３の半導体記憶装置の一部立体模式図を示す。ＡＲＲＡＹの部分以外は図１９の構造と同様である。ＢＥＰＬＡＴＥは、Ｘ方向、Ｙ方向に分離されている。ＰＷＬとＢＥＰＬＡＴＥは、ＢＥＰＬＡＴＥ上に形成するトランジスタＳＴＴｒＰＷＬを介して接続する。ＳＴＴｒＰＷＬを介して接続しリセット動作、セット動作時に選択されるＢＥＰＬＡＴＥ上のＳＴＴｒＰＷＬだけをオン状態とし他のＳＴＴｒＰＷＬをオフ状態とすることで、選択ＡＲＲＡＹが接続されたＢＥＰＬＡＴＥにだけＰＷＬから給電される。給電されるＢＥＰＬＡＴＥはＸ方向に加えてＹ方向にも分割できるので面積が小さく、Ｃ（ＢＥＰＬＡＴＥ−ＳＵＢ）、Ｃ（ＢＥＰＬＡＴＥ−ＳＴＴＧＹＬ）、Ｃ（ＢＥＰＬＡＴＥ−ＳＴＴＧＹ）をともに低減できる。
一括セット動作時には、Ｘ方向に隣接する複数のＢＥＰＬＡＴＥにＳＴＴｒＰＷＬを介してＰＷＬから給電し、更に給電されたＢＥＰＬＡＴＥ上のＳＴＴｒＹとＢＥＰＬＡＴＥ間のＳＴＴｒＭＬＲとオン状態しＢＥＰＬＡＴＥどうしを電気的に結束し、Ｘ方向の並ぶ複数のＢＥＰＬＡＴＥを介して一括セットの大電流を流すことで、実施の形態１や実施の形態２の図１９の場合と同様にＢＥＰＬＡＴＥの寄生抵抗ＲＢＥＰＬＡＴＥでの電圧降下が抑制できる。
ＭＬＲＬとＢＥＰＬＡＴＥ［ｐ，ｑ］上のＭＬＲがＳＴＴｒＭＬＲ［ｐ，ｑ，−Ｘ］を介して１対１で接続され、ＭＬＲＬとＢＥＰＬＡＴＥ［ｐ−１，ｑ］上のＭＬＲがＳＴＴｒＭＬＲ［ｐ−１，ｑ，＋Ｘ］を介して１対１で接続されていることを示している。Ｙ方向にもＢＥＰＬＡＴＥが分離され、各々分離されたＢＥＰＬＡＴＥにはＳＴＴｒＰＷＬ、ＰＷＬＣを介してＰＷＬから給電されている。トランジスタＳＴＴｒＰＷＬはＹ選択トランジスタＳＴＴｒＹと同じく５０ｐをチャネル半導体層とし、ソース／ドレインの一方を４０ｐ、他方を４１ｐとしている。４１ｐ上には電極３と４２ｐが形成されている。４２ｐ、３、４１ｐからなる積層電極に至るＰＷＣが形成され、ＰＷＬに接続されている。各々のＳＴＴｒＰＷＬはいくつかをまとめて共通に制御することもできるが、独立にオン／オフ制御をさせることも可能である。また、図３２に示すＳＴＴｒＰＷＬは、各々のＢＥＰＬＡＴＥの＋Ｙ側と−Ｙ側の両側に形成してＰＷＬから給電することも可能であるし片側だけに形成してＰＷＬから給電することもできる。
図３２のＭＬＲ、ＭＬＲＬ、ＳＴＴｒＭＬＲ、ＢＥＰＬＡＴＥ、ＰＷＬ、ＳＴＴｒＰＷＬの構造は図１９と同じなので、等価回路も既に述べた図２０になる。ＭＬＲＬとＢＥＰＬＡＴＥ［ｐ］上のＭＬＲがＳＴＴｒＭＬＲ［ｐ，−Ｘ］を介して１対１で接続され、ＭＬＲＬとＢＥＰＬＡＴＥ［ｐ−１］上のＭＬＲがＳＴＴｒＭＬＲ［ｐ−１，＋Ｘ］を介して１対１で接続されていることを示している。またＰＷＬからＳＴＴｒＰＷＬを介してＢＥＰＬＡＴＥに給電されることが示されている。
図３３に実施の形態３の半導体記憶装置のＡＲＲＡＹの立体模式図を示す。金属膜２とＮ型半導体層４０ｐからなるプレート状電極ＢＥＰＬＡＴＥ上に、チャネル半導体層を５０ｐ、ＳＴＴＧＹをゲートとする選択トランジスタＳＴＴｒＹを介して、読み出しビット線ＭＬＲが形成されている。ＭＬＲはＮ型半導体層４１ｐを介してチャネル半導体層５０ｐと接続されている。ＭＬＲの上部には、チャネル半導体層を５１ｐ、ゲートをＳＴＴＧＸとするＸ選択トランジスタＳＴＴｒＸが形成されている。ＭＬＲと５１ｐはＮ型半導体層４２ｐを介して接続されている。ＳＴＴｒＸの上端にＡＲＲＡＹが接続されている。
図３３のＸ−Ｚ面での断面図を示したのが図３４である。図３４に示すように、ＡＲＲＡＹは、絶縁膜４１１〜４１５、Ｎ型半導体層４２１ｐ〜４２４ｐを交互に積層した積層体、積層体に形成され上表面からＸ選択トランジスタチャネル半導体層４１ｐの上部に形成されたＮ型半導体層４３ｐに至る孔内に形成された、導電膜層４０８ｐ、抵抗変化材料層４０７、Ｐ型半導体層４０５ｐからなる。図３４（ｂ）に示すように、Ｎ型半導体層４２１ｐ〜４２４ｐとその側壁に形成されたＰ型半導体層４０５ｐはダイオードを形成するので、抵抗変化材料層４０７と合せて、１Ｄ―１Ｒ型のメモリセルを形成する。抵抗変化材料層４０７には、セット動作とリセット動作を同じ極性の電流で行うことができる、いわゆるノンポーラ型の抵抗変化材料を用いる。
１つのＢＥＰＬＡＴＥ上のＡＲＲＡＹに注目し、１つのメモリセルを選択セルＳＭＣとした読み出し／セット／リセット動作を図３５に示す。読み出し動作では、ＳＭＣが接続された導電層４０８ｐをＭＬＲを接続するＳＴＴｒＸをオン状態とし、それ以外のＳＴＴｒＸをオフ状態とする。ＳＭＣと導電層４０８ｐおよびＳＴＴｒＸを介して接続されたＭＬＲに正電圧ＶＲＥＡＤ、それ以外のＭＬＲに０Ｖを印加する。また、ＳＭＣが接続されたＮ型半導体層４２３ｐ（図３５ではＧＬ３）に０Ｖ、それ以外のＮ型半導体層４２１ｐ（ＧＬ１）、４２２ｐ（ＧＬ２）、４２４ｐ（ＧＬ４）にＶＲＥＡＤを印加する。こうした電圧条件とすることで、選択セルにはＭＬＲに印加したＶＲＥＡＤと、ＧＬ３に印加した０Ｖの間の電位差がダイオードの順バイアス方向に印加されるので抵抗変化材料層の抵抗値に応じた電流が流れる。一方、それ以外の非選択メモリセル部では、メモリセルのＮ型シリコン層側と導電層４０８ｐ側の間に、０Ｖもしくはダイオードの逆バイアス方向の電圧が印加される。従って、選択セルＳＭＣでだけ選択的に電流を流すことができ、その電流は選択セルが接続されたＭＬＲから、ＧＬ３に流れる。ＭＬＲに接続されたＳｅｎｓｅ ａｍｐ．で電流値を検出することで読み出し動作が可能となる。
セット／リセット動作では、ＭＬＲは全てＳｅｎｓｅ ａｍｐ．と切り離してｆｌｏａｔｉｎｇ（浮遊状態）とし、ＳＭＣが接続された導電層４０８ｐとＭＬＲの間を接続するＳＴＴｒＸをオン状態とし、それ以外のＳＴＴｒＸをオフ状態とする。更に、選択セルＳＭＣと導電層４０８ｐおよびＳＴＴｒＸを介して接続されたＭＬＲが接続されたＹ選択トランジスタＳＴＴｒＹをオン状態とし、それ以外のＳＴＴｒＹをオフ状態とする。ＢＥＰＬＡＴＥに正電圧（ＶＳＥＴ／ＶＲＥＳＥＴ）、それ以外のＭＬＲに０Ｖを印加する。また、ＳＭＣが接続されたＮ型半導体層４２３ｐ（図３５ではＧＬ３）に０Ｖ、それ以外のＮ型半導体層４２１ｐ（ＧＬ１）、４２２ｐ（ＧＬ２）、４２４ｐ（ＧＬ４）に正電圧（ＶＳＥＴ／ＶＲＥＳＥＴ）を印加する。こうした電圧条件とすることで、ＳＭＣにはＢＥＰＬＡＴＥに印加した正電圧（ＶＳＥＴ／ＶＲＥＳＥＴ）と、ＧＬ３に印加した０Ｖの間の電位差がダイオードの順バイアス方向に印加されるので抵抗変化材料層の抵抗値に応じた電流が流れる。一方、それ以外の非選択メモリセル部では、メモリセルのＮ型シリコン層側と導電層４０８ｐ側の間に、０Ｖもしくはダイオードの逆バイアス方向の電圧が印加される。したがって、ＳＭＣを介してだけＢＥＰＬＡＴＥからＮ型半導体層に電流が流れる。その電流を用いてセット動作／リセット動作を行うことができる。
以上に示したように、本実施の形態３の半導体記憶装置で、メモリセルを選択して読み出し／セット／リセット動作を行うことが可能である。なお、図３５のＡＲＲＡＹでは、複数のセルを同時に選択して動作させることも可能である。読み出し動作では複数のＭＬＲにＶＲＥＡＤを印加し各々のＭＬＲに接続されたＳｅｎｓｅ ａｍｐ．で電流を検出することで、各々のＭＬＲから選択ＳＴＴｒＸを介して接続された導電膜層４０８ｐとＮ型半導体層（ＧＬ３）の間に形成されたメモリセルに流れる電流を独立に検出可能である。セット／リセット動作に関しても、Ｙ選択トランジスタＳＴＴｒＹを複数個所でオン状態にすることで、複数のメモリセルに同時にセット動作を行うこと、あるいは複数のメモリセルに同時にリセット動作を行うことが可能である。動作電流が小さい読み出し動作をＹ方向に分離されたＭＬＲを用いて電流を流すことで並列に行い、動作電流が大きいセット／リセット動作は低抵抗のＢＥＰＬＡＴＥを用いて電流を流し電極の寄生抵抗による電圧降下によるエネルギー消費を抑制することができる。
ＡＲＲＡＹ以外を、実施の形態１の図１９と同じにした構造が図３２の立体模式図であったが、実施の形態１、２で説明した他の構造、すなわち図１、９、１０、１２、１４といった構造を本実施の形体３の半導体記憶装置に適用することも可能である。ただし、実施の形態２でＴＥＰＬＡＴＥからの充放電を抑制するために用いた図１６、２２のＳＴＴｒＹ２、図３０のＳＴＴｒＸ２は、ＴＥＰＬＡＴＥを持たない本実施の形態３の半導体記憶装置では効果がない。
図１のＢＥＰＬＡＴＥ、ＳＴＴｒＹ、ＭＬＲ、ＳＴＴｒＸの構造を本実施の形態３の半導体記憶装置に用いた場合の読み出し／セット／リセット動作を図３６に示す。ＭＬＲがＳＴＴｒＹを介して隣接するＢＥＰＬＡＴＥ［ｐ−１，ｑ］と接続され、ＳＴＴｒＸを介して隣接するＡＲＲＡＹに接続されている。選択セルが含まれるＢＥＰＬＡＴＥ［ｐ，ｑ］上では動作は図３５と同様であるが、非選択のＢＥＰＬＡＴＥ［ｐ−１，ｑ］やその上のＡＲＲＡＹに電流が流れないように、ＢＥＰＬＡＴＥ［ｐ−１，ｑ］上では、ＳＴＴｒＹ、ＳＴＴｒＸをオフ状態とし、ＢＥＰＬＡＴＥ［ｐ−１，ｑ］は浮遊状態とする。
本実施の形態３の半導体記憶装置で一括消去動作を行う場合、実施の形態１、２の場合と同様に大電流を流す必要がある。図３７を用いて説明する。一括消去動作にはセット動作、リセット動作のどちらを割り当てることも可能である。一括消去の大電流によるＢＥＰＬＡＴＥでの電圧降下を抑制するために、実施の形態１と同様に、選択ＡＲＲＡＹが含まれるＢＥＰＬＡＴＥ［ｐ］に加え、隣接するＢＥＰＬＡＴＥ［ｐ−１］にもＢＥＰＬＡＴＥ［ｐ］と同じ消去電圧ＶＥＲＡＳＥを印加する。ＢＥＰＬＡＴＥ［ｐ−１］上のＳＴＴｒＹはオン状態とし、ＭＬＲを介してＢＥＰＬＡＴＥ［ｐ−１］、ＢＥＰＬＡＴＥ［ｐ］を電気的に接続し複数のＢＥＰＬＡＴＥを介して一括消去電流をＳＭＣに供給することでＢＥＰＬＡＴＥでの電圧降下を抑制することができる。ＢＥＰＬＡＴＥ［ｐ−１］上のＳＴＴｒＸはオフ状態とし、非選択ＡＲＲＡＹに電流が流れないようにする。
以上に述べたように、本実施の形態３の半導体記憶装置でも実施の形態１と同様に、電流が大きいリセット動作時の電極配線による電圧降下はプレート状の電極配線を用いることで抑制し、一括セット動作時の更に大きい電流による電圧降下を抑制するためにプレート状の電極どうしをトランジスタを介して結束する。これらにより、リセット動作、セット動作を高性能化することができる。また実施の形態２と同様に、リセット動作、セット動作時の寄生容量の充放電によるエネルギーの消費を抑制できるので、リセット動作とセット動作の高性能化に効果がある。
１：半導体基板、２、３、１０２：金属膜層、７：相変化材料層、８ｐ、５０ｐ、５１ｐ、５２ｐ、２５２ｐ：チャネル半導体層、９：ゲート絶縁膜、１１、１２、１３、１４、１５：絶縁膜層、２１ｐ、２２ｐ、２３ｐ、２４ｐ：ゲートポリシリコン層、２５ｐ、４０ｐ、４１ｐ、４２ｐ、１４０ｐ、１４１ｐ：Ｎ型半導体層、７１、７２、７３、７４、７５：絶縁膜層、９１、９２：絶縁膜層、２０９：ゲート絶縁膜、４２１ｐ、４２２ｐ、４２３ｐ、４２４ｐ：Ｎ型半導体層、４１１、４１２、４１３、４１４、４１５：絶縁膜層、４０５ｐ：Ｐ型半導体層、４０７：抵抗変化材料層、４０８ｐ：導電膜層、ＡＲＲＡＹ：メモリアレイ、ＢＥＬＣ：ＢＥＰＬＡＴＥと周辺回路を接続するコンタクト、ＢＥＰＬＡＴＥ：プレート状下部電極、ＢＥＰＬＡＴＥ［ｐ−１］、ＢＥＰＬＡＴＥ［ｐ］：プレート状下部電極、ＢＥＰＬＡＴＥ［ｐ−１，ｑ−１］、ＢＥＰＬＡＴＥ［ｐ，ｑ−１］、ＢＥＰＬＡＴＥ［ｐ−１，ｑ］、ＢＥＰＬＡＴＥ［ｐ，ｑ］：プレート状下部電極、Ｃ（ＢＥＰＬＡＴＥ−ＳＵＢ）：ＢＥＰＬＡＴＥと半導体基板の間の静電容量、Ｃ（ＢＥＰＬＡＴＥ−ＳＴＴＧＹＬ）：ＢＥＰＬＡＴＥとＳＴＴＧＹＬの間の静電容量、Ｃ（ＢＥＰＬＡＴＥ−ＳＴＴＧＹ）：ＢＥＰＬＡＴＥとＳＴＴＧＹの間の静電容量、Ｃ（ＭＬＲ−ＭＬＲ） ：隣接ＭＬＲ間の静電容量、Ｃ（Ｇａｔｅ１−ＣＨＡＮ）：Ｇａｔｅ１とチャネル半導体層の間の静電容量、Ｃ（Ｇａｔｅ２−ＣＨＡＮ）：Ｇａｔｅ２とチャネル半導体層の間の静電容量、Ｃ（Ｇａｔｅ３−ＣＨＡＮ）：Ｇａｔｅ３とチャネル半導体層の間の静電容量、Ｃ（Ｇａｔｅ４−ＣＨＡＮ）：Ｇａｔｅ４とチャネル半導体層の間の静電容量、Ｄｅｃｏｄｅｒ：デコーダ、Ｆ：最小加工寸法、Ｇａｐ：分離部、ＧＡＴＥ１、ＧＡＴＥ２、ＧＡＴＥ３、ＧＡＴＥ４：トランジスタのゲート電極、ＧＬ１、ＧＬ２、ＧＬ３、ＧＬ４：積層電極に給電する端子、ＧＯＸ：ゲート絶縁膜、ＧＯＸ，Ｘ：ゲート絶縁膜、ＩＬＤ：層間絶縁膜、ＭＨＯＬＥ：メモリホール、ＭＬＲ、ＭＬＲｎ−１、ＭＬＲｎ、ＭＬＲｎ＋１：読み出し動作用配線、ＭＬＲＣ：ＭＬＲに給電するためのコンタクト、ＭＬＲＬ：ＭＬＲに給電するための配線、ＰＣＭＣＨＡＩＮ：相変化メモリチェイン、Ｐｏｗｅｒ Ｓｏｕｒｃｅ：電源回路、ＲＢＥＰＬＡＴＥ：下部電極ＢＥＰＬＡＴＥの抵抗、ＲＥＧＩＯＮ１：領域、ＲＰＷＬ：ＰＷＬの抵抗、ＳＥＬＡＲＲＡＹ：選択アレイ、Ｓｅｎｓｅ ａｍｐ：センスアンプ、ＳＭＣ：選択メモリセル、ＳＰＣＭＣＨＡＩＮ：選択相変化チェイン、ＳＴＴＧＣＯＮ：ＢＥＰＬＡＴＥどうしを接続するトランジスタのゲート、ＳＴＴＧＭＬＲ：リードビット線を選択するトランジスタのゲート、ＳＴＴＧＭＬＲｐ−１（＋Ｘ）、ＳＴＴＧＭＬＲｐ（−Ｘ）：リードビット線を選択するトランジスタのゲート、ＳＴＴＧＰＷＬ：ＰＷＬと接続するＢＥＰＬＡＴＥを選択するトランジスタのゲート、ＳＴＴＧＸ、ＳＴＴＧＸ２：Ｘ方向の選択を行う選択トランジスタのゲート、ＳＴＴＧＹ、ＳＴＴＧＹ２：Ｙ方向の選択を行う選択トランジスタのゲート、ＳＴＴＧＸ２，１、ＳＴＴＧＸ２，２：Ｘ方向の選択を行う選択トランジスタのゲート、ＳＴＴＧＹ２，１、ＳＴＴＧＹ２，２：Ｙ方向の選択を行う選択トランジスタのゲート、ＳＴＴＧＸＣ：ＳＴＴＧＸへのコンタクト、ＳＴＴＧＹＣ：ＳＴＴＧＹへのコンタクト、ＳＴＴＧＸＬ：ＳＴＴＧＸへの給電用の配線、ＳＴＴＧＹＬ：ＳＴＴＧＹへの給電用の配線、ＳＴＴＧＸＬＣ：ＳＴＴＧＸへのコンタクト、ＳＴＴＧＹＬＣ：ＳＴＴＧＹへのコンタクト、ＳＴＴｒＣＯＮ：ＢＥＰＬＡＴＥどうしを接続するトランジスタ、ＳＴＴｒＭＬＲ：リードビット線を選択するトランジスタ、ＳＴＴｒＭＬＲｐ−１（＋Ｘ）、ＳＴＴｒＭＬＲｐ（−Ｘ）：リードビット線を選択するトランジスタ、ＳＴＴｒＰＷＬ：ＰＷＬと接続するＢＥＰＬＡＴＥを選択するトランジスタ、ＳＴＴｒＸ、ＳＴＴｒＸ２：Ｘ方向の選択を行う選択トランジスタ、ＳＴＴｒＹ、ＳＴＴｒＹ２：Ｙ方向の選択を行う選択トランジスタ、ＳＴＸｍ−６、ＳＴＸｍ−５、ＳＴＸｍ−４、ＳＴＸｍ−３、ＳＴＸｍ−２、ＳＴＸｍ−１、ＳＴＸｍ、ＳＴＸｍ＋１：選択トランジスタゲート、ＳＴＹｐ−１，ｎ−２、ＳＴＹｐ−１，ｎ−１、ＳＴＹｐ−１，ｎ、ＳＴＹｐ−１，ｎ＋１：選択トランジスタゲート、ＳＴＹｐ，ｎ−２、ＳＴＹｐ，ｎ−１、ＳＴＹｐ，ｎ、ＳＴＹｐ，ｎ＋１：選択トランジスタゲート、ＴＥＬＣ：ＴＥＰＬＡＴＥと周辺回路を接続するコンタクト、ＴＥＰＬＡＴＥ：プレート状上部電極、ＵＮＳＥＬＡＲＲＡＹ：非選択アレイ、ＵＳＭＣ：非選択メモリセル、ＵＳＰＣＭＣＨＡＩＮ：非選択相変化チェイン、ＶＲＥＡＤ：読み出し電圧、ＶＳＥＴ：セット電圧、ＶＲＥＳＥＴ：リセット電圧、ＶＯＮ：トランジスタのオンゲート電圧、ＶＯＦＦ：トランジスタのオフゲート電圧、ＶＨＯＮ：トランジスタのハーフオンゲート電圧、Ｘ、Ｙ、Ｚ：方向。

Claims (9)

  1. 半導体基板上に形成され、電極間に形成された記録材料に電流を流すことにより記録材料の抵抗値を変化させて情報を記憶し、かつ、高抵抗変化動作と低抵抗変化動作で異なる大きさの電流を流す半導体記憶装置の、
    複数のメモリセルの電極が直接あるいはトランジスタを介して互いに電気的に結束されて大電極を形成し、該大電極は電源回路からの給電端子に接続され、前記大電極が大電極間結束トランジスタを介して前記複数のメモリセルとは別の複数のメモリセルどうしで結束された電源からの給電端子に接続された大電極と接続され、
    前記抵抗変化動作のうち小さな電流で動作させる抵抗変化動作時には、前記大電極間結束トランジスタをオフ状態として、前記大電極間結束トランジスタを介して互いに接続された複数の前記大電極のうちの一部に、前記給電端子から電圧を印加して前記大電極を介してメモリセルに電流を流して抵抗変化動作を行い、
    前記抵抗変化動作のうち大きな電流が必要な抵抗変化動作時には、前記大電極間結束トランジスタをオン状態として、前記大電極間結束トランジスタを介して複数の前記大電極を電気的に接続した上で、前記互いに前記大電極間結束トランジスタを介して接続された大電極のそれぞれに給電端子から電圧を印加し、前記互いに前記大電極間結束トランジスタを介して接続された複数の大電極の一部の大電極に結束されたメモリセルに対して電流を流して抵抗変化動作を行うことを特徴とする半導体記憶装置。
  2. 請求項１に記載の半導体記憶装置において、
    前記抵抗変化動作のうち大きな電流が必要な抵抗変化動作が、複数の前記メモリセルの一括動作による低抵抗変化動作、あるいは複数の前記メモリセルの一括動作による高抵抗変化動作であることを特徴とする半導体記憶装置。
  3. 半導体基板上に形成され、電極間に形成された記録材料に電流を流すことにより記録材料の抵抗値を変化させて情報を記憶し、かつ、高抵抗変化動作と低抵抗変化動作で異なる大きさの電流を流す半導体記憶装置の、
    複数のメモリセルの電極が直接あるいはトランジスタを介して互いに電気的に結束されて大電極を形成し、該大電極は電源回路からの給電端子に接続され、前記大電極が大電極間結束トランジスタを介して前記複数のメモリセルとは別の複数のメモリセルどうしで結束された電源からの給電端子に接続された大電極と接続され、
    前記複数のメモリセルのうち第１方向に並んだセルとは前記第１方向と直交する第２方向に延伸する第１選択ゲートを持つ第１選択トランジスタを介して接続され、
    前記大電極とは前記第１方向に延伸する第２選択ゲートを持つ第２選択トランジスタを介して接続され、前記大電極上で前記第２選択トランジスタを介して第１方向に延伸し第２方向に複数個が並び給電端子と接続された第１電極配線を持ち、
    前記第１方向に延伸する前記第１電極配線が、
    前記第１方向に並ぶ複数の互いに分離された前記大電極上に渡って延伸し、前記第２選択トランジスタと前記第１電極配線を介して前記大電極どうしが接続されていることを特徴とする半導体記憶装置。
  4. 半導体基板上に形成され、電極間に形成された記録材料に電流を流すことにより記録材料の抵抗値を変化させて情報を記憶し、かつ、高抵抗変化動作と低抵抗変化動作で異なる大きさの電流を流す半導体記憶装置の、
    複数のメモリセルの電極が直接あるいはトランジスタを介して互いに電気的に結束されて大電極を形成し、該大電極は電源回路からの給電端子に接続され、前記大電極が大電極間結束トランジスタを介して前記複数のメモリセルとは別の複数のメモリセルどうしで結束された電源からの給電端子に接続された大電極と接続され、
    前記複数のメモリセルのうち第１方向に並んだセルとは前記第１方向と直交する第２方向に延伸する第１選択ゲートを持つ第１選択トランジスタを介して接続され、
    前記大電極とは前記第１方向に延伸する第２選択ゲートを持つ第２選択トランジスタを介して接続され、前記大電極上で前記第２選択トランジスタを介して第１方向に延伸し第２方向に複数個が並び給電端子と接続された第１電極配線を持ち、
    前記第１方向に延伸する前記第１電極配線が、
    前記第１方向に並ぶ複数の互いに分離された前記大電極間のスペースで切断され、前記大電極間のスペースに形成された第１電極配線選択トランジスタを介して前記第１方向に隣接する前記大電極上の第１電極配線どうしが接続されていることを特徴とする半導体記憶装置。
  5. 半導体基板上に形成され、電極間に形成された記録材料に電流を流すことにより記録材料の抵抗値を変化させて情報を記憶し、かつ、高抵抗変化動作と低抵抗変化動作で異なる大きさの電流を流す半導体記憶装置の、
    複数のメモリセルの電極が直接あるいはトランジスタを介して互いに電気的に結束されて大電極を形成し、該大電極は電源回路からの給電端子に接続され、前記大電極が大電極間結束トランジスタを介して前記複数のメモリセルとは別の複数のメモリセルどうしで結束された電源からの給電端子に接続された大電極と接続され、
    前記複数のメモリセルのうち第１方向に並んだセルとは前記第１方向と直交する第２方向に延伸する第１選択ゲートを持つ第１選択トランジスタを介して接続され、
    前記大電極とは前記第１方向に延伸する第２選択ゲートを持つ第２選択トランジスタを介して接続され、前記大電極上で前記第２選択トランジスタを介して第１方向に延伸し第２方向に複数個が並び給電端子と接続された第１電極配線を持ち、
    前記第１方向に延伸する前記第１電極配線が、
    前記第１方向に並ぶ複数の互いに分離された前記大電極間のスペースで切断され、前記大電極間のスペースに形成された第１電極配線選択トランジスタを介して第２電極配線に接続されていることを特徴とする半導体記憶装置。
  6. 請求項３〜５のうちのいずれかに記載の半導体記憶装置において、
    複数の前記大電極が大電極選択トランジスタを介して電源と接続され、前記複数のメモリセルの上方に形成された電源配線に接続され、大電極選択トランジスタをオン状態にすることで電源配線と大電極は電気的に接続され、大電極選択トランジスタをオフ状態にすることで電源配線と大電極は電気的に絶縁されることを特徴とする半導体記憶装置。
  7. 請求項６に記載の半導体記憶装置において、
    前記大電極選択トランジスタが前記大電極上の上方に形成されることを特徴とする半導体記憶装置。
  8. 請求項６に記載の半導体記憶装置において、
    前記メモリセルがセルトランジスタと抵抗変化材料の並列接続からなり、かつ前記メモリセルは複数個が直列接続され、一方の端部において前記大電極に直接あるいはトランジスタを介して接続され、他方の端部において直接あるいはトランジスタを介してソース電極に接続されていることを特徴とする半導体記憶装置。
  9. 請求項６に記載の半導体記憶装置において、
    前記メモリセルがダイオードと抵抗変化材料の直列接続からなり、かつ、前記メモリセルは複数個が並列接続され、一方の端部において前記大電極に直接あるいはトランジスタを介して接続され、他方の端部において前記複数のメモリセルが別々の電極に接続されていることを特徴とする半導体記憶装置。
JP2015559712A 2014-02-03 2014-02-03 半導体記憶装置 Expired - Fee Related JP6140845B2 (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2014/052393 WO2015114825A1 (ja) 2014-02-03 2014-02-03 半導体記憶装置

Publications (2)

Publication Number Publication Date
JPWO2015114825A1 JPWO2015114825A1 (ja) 2017-03-23
JP6140845B2 true JP6140845B2 (ja) 2017-05-31

Family

ID=53756435

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2015559712A Expired - Fee Related JP6140845B2 (ja) 2014-02-03 2014-02-03 半導体記憶装置

Country Status (3)

Country Link
US (1) US9905756B2 (ja)
JP (1) JP6140845B2 (ja)
WO (1) WO2015114825A1 (ja)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9472281B1 (en) * 2015-06-30 2016-10-18 HGST Netherlands B.V. Non-volatile memory with adjustable cell bit shape
US9812502B2 (en) * 2015-08-31 2017-11-07 Toshiba Memory Corporation Semiconductor memory device having variable resistance elements provided at intersections of wiring lines
US9679913B1 (en) * 2016-11-04 2017-06-13 Macronix International Co., Ltd. Memory structure and method for manufacturing the same
KR102601213B1 (ko) * 2018-07-03 2023-11-10 삼성전자주식회사 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 제조 방법
CN110675907A (zh) * 2018-07-03 2020-01-10 三星电子株式会社 非易失性存储器装置和在其内部传输数据的方法
US11631465B2 (en) 2018-07-03 2023-04-18 Samsung Electronics Co., Ltd. Non-volatile memory device
US11164638B2 (en) 2018-07-03 2021-11-02 Samsung Electronics Co., Ltd. Non-volatile memory device
KR102575476B1 (ko) 2018-07-11 2023-09-07 삼성전자주식회사 비휘발성 메모리 장치의 데이터 저장 방법, 데이터 소거 방법 및 이를 수행하는 비휘발성 메모리 장치
JP2020150231A (ja) * 2019-03-15 2020-09-17 キオクシア株式会社 半導体記憶装置
US11342382B1 (en) * 2020-12-11 2022-05-24 Micron Technology, Inc. Capacitive pillar architecture for a memory array

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4567963B2 (ja) 2003-12-05 2010-10-27 ルネサスエレクトロニクス株式会社 半導体集積回路装置
JP4529493B2 (ja) * 2004-03-12 2010-08-25 株式会社日立製作所 半導体装置
JP2008160004A (ja) 2006-12-26 2008-07-10 Toshiba Corp 半導体記憶装置及びその製造方法
JP5091491B2 (ja) * 2007-01-23 2012-12-05 株式会社東芝 不揮発性半導体記憶装置
JP5462490B2 (ja) 2009-01-19 2014-04-02 株式会社日立製作所 半導体記憶装置
KR101682662B1 (ko) * 2009-07-20 2016-12-06 삼성전자주식회사 3차원 메모리 장치 및 그것의 프로그램 방법
TWI492432B (zh) * 2009-12-17 2015-07-11 Hitachi Ltd Semiconductor memory device and manufacturing method thereof
JP5333311B2 (ja) * 2010-03-26 2013-11-06 ソニー株式会社 不揮発性記憶装置
JP5641779B2 (ja) * 2010-05-18 2014-12-17 株式会社日立製作所 不揮発性記憶装置およびその製造方法
JP5396544B2 (ja) * 2010-09-08 2014-01-22 株式会社日立製作所 半導体記憶装置
JP5588816B2 (ja) 2010-10-12 2014-09-10 株式会社日立製作所 半導体記憶装置
JP5481564B2 (ja) * 2010-11-22 2014-04-23 株式会社日立製作所 不揮発性記憶装置およびその製造方法
EP2731109B1 (en) * 2010-12-14 2016-09-07 SanDisk Technologies LLC Architecture for three dimensional non-volatile storage with vertical bit lines
JP2012174953A (ja) 2011-02-23 2012-09-10 Toshiba Corp 半導体記憶装置及びその製造方法
JP5662237B2 (ja) * 2011-05-10 2015-01-28 株式会社日立製作所 半導体記憶装置
JP5543027B2 (ja) 2011-06-10 2014-07-09 株式会社日立製作所 半導体記憶装置
JP2013069932A (ja) * 2011-09-22 2013-04-18 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
US9391268B2 (en) 2012-06-04 2016-07-12 Hitachi, Ltd. Semiconductor storage device
JP5814867B2 (ja) 2012-06-27 2015-11-17 株式会社東芝 半導体記憶装置

Also Published As

Publication number Publication date
JPWO2015114825A1 (ja) 2017-03-23
WO2015114825A1 (ja) 2015-08-06
US20170054074A1 (en) 2017-02-23
US9905756B2 (en) 2018-02-27

Similar Documents

Publication Publication Date Title
JP6140845B2 (ja) 半導体記憶装置
US8901712B2 (en) Semiconductor memory device
JP5851030B2 (ja) 半導体記憶装置
KR101795826B1 (ko) 무접합 박막 트랜지스터를 포함하는 메모리 장치
JP5543027B2 (ja) 半導体記憶装置
US9343144B2 (en) Memory device and method of controlling memory device
JP6180549B2 (ja) 半導体記憶装置およびその製造方法
JPWO2004114315A1 (ja) 不揮発性メモリを駆動する方法
US9412845B2 (en) Dual gate structure
US9478284B2 (en) Semiconductor storage device
JP5038599B2 (ja) チャージトラップインシュレータメモリ装置
US10347690B2 (en) Semiconductor memory device with efficient inclusion of control circuits
JP5023177B2 (ja) 半導体記憶装置
JP2012244109A (ja) 不揮発性記憶装置
JP5499364B2 (ja) メモリ素子の駆動方法及びメモリ素子を備える記憶装置
CN116761504A (zh) 电阻变化型非易失性存储器
KR101160634B1 (ko) 불휘발성 반도체기억장치
KR100960461B1 (ko) 상 변화 메모리 장치 및 그 형성 방법
WO2012049721A1 (ja) 半導体記憶装置

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20170228

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170412

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20170425

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20170501

R150 Certificate of patent or registration of utility model

Ref document number: 6140845

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees