JP2011238723A - 半導体装置 - Google Patents

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Abstract

【課題】集積度の高い相変化メモリを実現する。
【解決手段】本発明による半導体装置は、複数のワード線と、複数のワード線と直交する複数のビット線との交点に配置された複数のメモリセル群を有する。複数のメモリセル群は、直列接続された第一乃至第二のメモリセルを有する。第一乃至第二のメモリセルの各々は、並列接続される選択トランジスタと抵抗性記憶素子とを有する。第一のメモリセルにおける選択トランジスタのゲート電極は、第一のゲート線に接続され、第二のメモリセルにおける選択トランジスタのゲート電極は、第二のゲート線に接続される。そして、複数のワード線を駆動する第一の回路ブロック（ワードドライバ群ＷＤＢＫ）は、第一乃至第二のゲート線を駆動する第二の回路ブロック（相変化型チェインセル制御回路ＰＣＣＣＴＬ）と、複数のメモリセル群（メモリセルアレーＭＡ）との間に配置される。
【選択図】図１

Description

本発明は半導体装置に関し、記憶情報に対応して抵抗値に差ができる素子から成るメモリセルを含む記憶装置、特に、カルコゲナイド材料の状態変化を利用して情報を記憶し、その情報による抵抗値差を検出して情報を弁別するメモリセルを用いた相変化メモリを含む記憶装置に適用して有効な技術に関する。
本発明者が検討した技術として、例えば、相変化メモリを含む半導体装置においては、以下の技術が考えられる。記憶素子は、少なくともアンチモン（Ｓｂ）とテルル（Ｔｅ）を含むＧｅ−Ｓｂ−Ｔｅ系、Ａｇ−Ｉｎ−Ｓｂ−Ｔｅ系などのカルコゲナイド材料（または、相変化材料）を記録層の材料として用いている。また、選択素子はダイオードを用いている。カルコゲナイド材料の結晶状態をジュール熱で制御することにより、情報を記憶する。アモルファス状態と結晶状態で異なる抵抗値を電流で検出することにより、記憶情報を読み出す。ここで、アモルファス状態では抵抗が高く、結晶状態では抵抗が低い。このような、カルコゲナイド材料とダイオードを用いた相変化メモリの素子特性は、例えば、非特許文献１のＦｉｇ．２６．１．５に記載されている。また、非特許文献２のＦｉｇ．７に記載されているように、相変化メモリは抵抗素子構造を小さくすると、相変化膜の状態変化に必要な電力が小さくなる。このため、原理上、微細化に向いており、研究が盛んに行われている。
これらの抵抗変化型素子を利用したメモリを高集積化する方法として、選択素子となるトランジスタと抵抗変化型素子を並列に接続したメモリセルを直列に複数個を接続する直並列型メモリセルアレーが特許文献１や特許文献２に開示されている。加工ルールＦに対して、物理面積４Ｆ２のセル面積を実現可能なメモリセルアレー構成であり、高集積化に適した構造である。また、前述の直並列型メモリセルアレーをシリコン基板に垂直方向に形成した構造が、特許文献３に記載されている。メモリセルを積層することで、更に大容量化が推進される。
なお、本発明と関連のある文献として、非特許文献１がある。非特許文献１ではゲート電極材料と絶縁膜を複数ずつ交互に積層した積層構造に全層を貫く複数の孔を一括加工で形成し、孔の内側にシリコン窒化膜を含む電荷蓄積膜、トンネル絶縁膜、チャネルとなるポリＳｉを成膜し加工することで、層当たりの工程数が少ないＮＡＮＤ型フラッシュメモリを作製する方法が開示されている。
特開２００４−２７２９７５号公報 特開２００９−１２４１７５号公報 特開２００８−１６０００４号公報 特開２００７−２６６１４３号公報
「アイ・イー・イー・イー、インターナショナル・ソリッド・ステート・サーキット・カンフアレーンス、ダイジェスト・オブ・テクニカル・ペーパーズ（ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ、 Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ）」、（米国）、２００７年、ｐ．４７２−４７３ 「アイ・イー・イー・イー、インターナショナル・エレクトロン・デバイシズ・ミーティング、テクニカル・ダイジェスト（ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ ｍｅｅｔｉｎｇ、 ＴＥＣＨＮＩＣＡＬ ＤＩＧＥＳＴ）」、（米国）、２００１年、ｐ．８０３−８０６
本願発明者等は本願に先立ち、特許文献３の図１〜図３に記載されているような積層型の相変化メモリセルの更なる高集積化を検討した。この結果、ワード線を分離したり、ゲート電極膜をパターニングしたりすることにより、１ビットのメモリセルを形成する領域が縮小されることを見出した。しかし、メモリセル自身が小さくなる反面、メモリセル選択に用いる制御線の本数が増加する。このため、各制御線を駆動する回路の配置方法によっては、メモリセルアレー以外の領域が大きくなり、集積度低下を招く虞があることに気がついた。
そこで、制御線駆動回路の配置方法について、更に検討を加えた。この過程で、種々の公知技術の中でも特に、特許文献４の図１に記載の不揮発性半導体記憶装置１に注目した。この記憶装置は、電気的に書換え可能な複数のメモリセルをシリコン基板に垂直方向に積層して、直列に接続したメモリストリングを複数有する点に特徴がある。これら複数のメモリストリングで構成される回路ブロックは、メモリトランジスタ領域２と呼ばれる。同装置は此の他に、ワード線駆動回路３、ソース側選択ゲート線（ＳＧＳ）駆動回路４、ドレイン側選択ゲート線（ＳＧＤ）駆動回路５、センスアンプ６等を有している。メモリトランジスタ領域２を構成するメモリトランジスタは、半導体層を複数積層することによって形成されており、メモリトランジスタ領域２の形状は直方体である。以下では各駆動回路の位置関係の説明を簡単にするために、メモリトランジスタ領域２の底面形状である四角形の四つの辺を時計回りに第一の辺〜第四の辺と名付け、メモリトランジスタ領域２の周囲に配置される前述の駆動回路の位置を、これら第一の辺に隣接する領域〜第四の辺に隣接する領域で表現することにする。
まず、各層のワード線はある領域で二次元的に広がっており、夫々同一層からなる平面構造を有する板状の平面構造となっている。これらワード線を制御するためのワード線駆動回路３は、第一の辺に隣接する領域に配置される。次に、ソース側選択ゲート線（ＳＧＳ）も板状の平面配線構造を有しており、ソース側選択ゲート線（ＳＧＳ）駆動回路４は第三の辺に隣接する領域に配置される。また、ドレイン側選択ゲート線（ＳＧＤ）は夫々が絶縁分離された配線構造を有しており、ドレイン側選択ゲート線（ＳＧＤ）駆動回路５は第三の辺に隣接する領域、かつソース側選択ゲート線（ＳＧＳ）駆動回路４の外側に配置される。また、メモリストリングの上部に形成されたビット線は、第２の辺と第四の辺を結ぶ方向に形成されており、センスアンプ６は第二の辺の領域に配置される。
さて、このような駆動回路の配置方法を詳細に検討したところ、次の二つの観点で、レイアウト面積に無駄が生じる虞があることに気がついた。第一の観点は、ソース側選択ゲート線（ＳＧＳ）駆動回路４とドレイン側選択ゲート線（ＳＧＤ）駆動回路５を第三の辺に垂直な方向に配置している点である。ここで、最小加工寸法Ｆの二倍のピッチでドレイン側選択ゲート線（ＳＧＤ）を形成することが可能なので、ドレイン側選択ゲート線（ＳＧＤ）駆動回路５は一塊に配置されている。そして、ドレイン側選択ゲート線（ＳＧＤ）駆動回路５とメモリトランジスタ領域２との間にソース側選択ゲート線（ＳＧＳ）駆動回路４を配置することによって、不揮発性半導体記憶装置１のレイアウトにおける規則性が維持されている。ところが、ソース側選択ゲート線（ＳＧＳ）は前述した通り、板状の平面構造であるので、ソース側選択ゲート線（ＳＧＳ）駆動回路４は一つで間に合う。よって、ソース側選択ゲート線（ＳＧＳ）駆動回路４は、第三の辺の長さよりも遥かに短い範囲内に形成可能である。したがって、残りの範囲が無駄な領域となる虞がある。
第二の観点は、ワード線駆動回路３が単独で、第一の辺に隣接する領域に配置されている点にある。ワード線も前述した通り、板状の平面構造であるので、メモリセルの積層数がドレイン側選択ゲート線の本数よりも少なければ、ワード線駆動回路３は、第一の辺の長さよりも短い範囲内に形成可能である。したがって、残りの範囲が無駄な領域となる虞がある。よって、積層型の相変化メモリセルを高集積化する際には、駆動回路を効率良く配置することが望ましい。
そこで、本発明の目的はこのような問題を鑑み、積層型の相変化メモリにおいて、メモリアレーの底面積がチップ面積に占める割合を可能な限り高まるような、各種制御線駆動回路の配置方法を提供することにある。本発明の前記の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。半導体装置（例えば実施の形態１の図１）において、複数のワード線と、前記複数のワード線と直交する複数のビット線との交点に、複数のメモリセル群が配置される。前記複数のワード線は、最小加工寸法Ｆの二倍のピッチで形成されている。前記複数のメモリセル群は、直列接続された第一乃至第二のメモリセルを有する。また、前記第一乃至第二のメモリセルの各々は、選択トランジスタと抵抗性記憶素子とを有し、前記選択トランジスタと前記抵抗性記憶素子とは並列接続される。さらに、前記第一のメモリセルにおける選択トランジスタのゲート電極は、第一のゲート線に接続され、前記第二のメモリセルにおける選択トランジスタのゲート電極は、第二のゲート線に接続される。そして、前記複数のワード線を駆動する第一の回路ブロックは、前記第一乃至第二のゲート線を駆動する第二の回路ブロックと、前記複数のメモリセル群との間に配置することによって、前記第一乃至第二の回路ブロックを効率良く配置することが可能となる。
また、別の半導体装置（例えば実施の形態１の図９）において、前記複数のメモリセル群は、ダイオードと第一乃至第二のメモリセルとを有する場合に、前記複数のワード線は第一の状態(＝待機状態)において、第一の電圧（＝ＶＳＳ）に駆動されており、前記複数のビット線は前記第一の状態(＝待機状態)において、前記第一の電圧（＝ＶＳＳ）に駆動されている。そして、前記複数のビット線は第一の動作が開始されると、前記第一乃至第二のメモリセルの何れか一方が選択されてから、第二の電圧（＝ＶＤＨ）に駆動されて、前記複数のメモリセル群における前記ダイオードが第二の状態（＝逆バイアス状態）となる。さらに、前記第二の電圧（＝ＶＤＨ）となっている前記複数のビット線の中の第一のビット線が、前記第一の電圧（＝ＶＳＳ）に駆動され、かつ前記第一の電圧（＝ＶＳＳ）となっている前記複数のワード線の中の第一のワード線が、前記第二の電圧（＝ＶＤＨ）に駆動されることによって、前記第一のビット線と前記第一のワード線との交点に配置されたメモリセル群における前記ダイオードが、第三の状態（＝順バイアス状態）となることを特徴とする。
さらに、別の半導体装置（例えば実施の形態４の図１３、図１６）において、複数のグローバルワード線と、前記複数のグローバルワード線と直交する複数のグローバルビット線との交点に、複数のメモリタイルが配置される。前記複数のメモリタイルの各々は、複数のワード線と、前記複数のワード線と直交する複数のビット線との交点に、複数のメモリセル群が配置される。そして、前記複数のメモリセル群は、直列接続された第一乃至第二のメモリセルを有する。さらに、前記複数のメモリタイルの各々は、前記複数のワード線を駆動する第一の回路ブロックを有し、前記第一の回路ブロックは、前記複数のメモリセル群の周囲に配置される。さらに、前記複数のメモリタイルの各々は、前記第一の回路ブロックが接するような向きに配置されることを特徴とする。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、カルコゲナイド材料を用いた高集積の相変化メモリを実現することができる。
本発明の実施の形態１の半導体装置における相変化メモリのメモリセルアレー回路の構成の例を示す図である。 図１に記載の相変化メモリにおけるメモリセルアレーの構造の例を示す図である。 図１に記載の相変化メモリにおけるメモリセルアレーにおける相変化型ストリング回路の構成の例を示す図である。 図２に記載の相変化メモリにおけるメモリセルアレーにおける伝達ゲートのゲート電極たるゲートポリシリコン層のレイアウトの例を示す図である。 図２に記載の相変化メモリにおけるメモリセルアレーにおけるチェインセル選択ゲートのゲート電極たるゲートポリシリコン層のレイアウトの例を示す図である。 図１に記載の相変化メモリにおけるメモリセルアレーの各種駆動回路の配置の例を示す図である。 図６に記載のワードドライバ駆動回路群におけるワードドライバのレイアウトの例を示す図である。 図６に記載の各種駆動回路の配置の例を模式的に示す図である。 図１に記載の相変化メモリにおけるメモリセルアレーの動作タイミングチャートの例を示す図である。 本発明の実施の形態２の半導体装置における各種駆動回路の配置の例を模式的に示す図である。 本発明の実施の形態３の半導体装置における相変化メモリのメモリセルアレー回路の構成の例を示す図である。 図１１に記載のメモリセルアレー回路における各種駆動回路の配置の例を模式的に示す図である。 本発明の実施の形態４の半導体装置における相変化メモリのメモリセルアレー回路の構成の例を示す図である。 図１３に記載の相変化メモリにおけるメモリタイルの各種駆動回路の配置の例を示す図である。 図１３に記載のメモリタイルにおける各種駆動回路の配置の例を模式的に示す図である。 図１３に記載のメモリタイルの配置の例を模式的に示す図である。 本発明の実施の形態５の半導体装置における相変化メモリのメモリセルアレー回路の構成の例を示す図である。 図１７に記載の相変化メモリにおけるメモリセルアレーにおける相変化型ストリング回路の構成の例を示す図である。 図１７に記載の相変化メモリにおけるメモリセルアレーの動作タイミングチャートの例を示す図である。 本発明の実施の形態６による相変化メモリのセルアレーを適用したメモリモジュールの構成の例を示す図である。 図２に示したＡ−Ａ’断面を含むメモリセルアレーの全体構造を示す断面図である。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。また、実施の形態の各メモリセルを構成する回路素子は、特に制限されないが、公知のＣＭＯＳ（相補型ＭＯＳトランジスタ）等の集積回路技術によって、単結晶シリコンのような半導体基板上に形成される。さらに、これらのメモリセルは、相変化メモリやＲｅＲＡＭ（Ｒｅｓｉｓｔｉｖｅ Ｒａｍｄａｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＭＲＡＭ（Ｍａｇｎｅｔｒｅｓｉｓｔｉｖｅ Ｒａｍｄａｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のような抵抗性記憶素子を用いている。特に相変化メモリの場合の構造は、特許文献４に代表されるものである。
（実施の形態１）
本実施の形態は、一つのダイオードと二対の相変化型チェインセルとで構成される相変化型ストリングを行列状に配置したメモリセルアレー構成の例について説明する。相変化型チェインセルは、複数のメモリセルがシリコン基板に垂直な方向に積層された構造の上に、一方の相変化型チェインセルを選択するためのトランジスタが更に直列に接続された構成である。また、メモリセルは、選択トランジスタと相変化素子が並列接続された構成である。以下では、メモリセルアレーの回路構成と構造について述べた後、各種制御線と駆動回路の配置方法やメモリセルアレーの動作を詳細に説明する。
《メモリセルアレーの回路構成》
図１は、本実施の形態によるメモリセルアレー回路を示している。メモリセルアレーＭＡは、ｍ行ｎ列に配置された相変化型ストリングＰＳ００〜ＰＳｍｎで構成される。これらの相変化型ストリングＰＳ００〜ＰＳｍｎは、（ｍ＋１）本のワード線ＷＬ０〜ＷＬｍと（ｎ＋１）本のビット線ＢＬ０〜ＢＬｎとの各交点に夫々配置される。また、相変化型ストリングＰＳ００〜ＰＳｍｎは、相変化型チェインセル制御信号群ＰＣＣＭＳによって制御される。相変化型チェインセル制御信号群ＰＣＣＭＳは櫛型の配線構造をなしている。これらの歯は、ワード線ＷＬ０〜ＷＬｍに夫々平行に形成される。
ワード線ＷＬ０〜ＷＬｍは、ワードドライバ群ＷＤＢＫによって駆動される。また、相変化型チェインセル制御信号群ＰＣＣＭＳは、相変化型チェインセル制御回路ＰＣＣＣＴＬによって駆動される。ワードドライバ群ＷＤＢＫは、相変化型チェインセル制御回路ＰＣＣＣＴＬとメモリセルアレーＭＡとの間に配置される。
ビット線ＢＬ０〜ＢＬｎには、ビット線選択回路ＢＳＬＣと非選択ビット線電圧給電回路ＵＳＢＶＳが夫々接続される。一方のビット線選択回路ＢＳＬＣはビット線ＢＬ０〜ＢＬｎの中から任意の一本を選択して、グローバルビット線ＧＢＬに電気的に接続する。グローバルビット線ＧＢＬには、読書き回路ＲＷが配置される。読書き回路ＲＷは、センスアンプＳＡと書込み回路ＷＣＤ、読書き選択回路ＲＷＳＬＣとを有する。センスアンプＳＡと書込み回路ＷＣＤの何れか一方が、読書き選択回路ＲＷＳＬＣを介してグローバルビット線ＧＢＬに電気的に接続されることによって、記憶情報の読書き動作が行われる。また、ビット線ＢＬ０〜ＢＬｎには、更に非選択ビット線電圧給電回路ＵＳＢＶＳが更に接続される。非選択ビット線電圧給電回路ＵＳＢＶＳは、待機状態においては全ビット線に、読書き動作においては選択ビット線を除くｎ本のビット線に夫々非選択電圧を給電する。詳しくはメモリセルアレーの動作を説明する際に述べるが、この給電機構によって、選択セル以外への誤書込みを回避することができる。非選択ビット線電圧給電回路ＵＳＢＶＳは、ビット線選択回路ＢＳＬＣとメモリセルアレーＭＡとの間に配置される。
《メモリセルアレーの構造》
図２は前述した図１のうち、特にメモリセルアレーＭＡの部分を抜き出して示した図である。金属膜を最小加工寸法Ｆの二倍のピッチでパターニングして形成した複数のワード線が形成される金属膜２（以下、単にワード線２と記す場合がある）の上に、ポリシリコンダイオードＰＤがワード線２の延在方向に周期的に形成されている。ここで、同図では省略されているが、ワード線を形成する金属膜はシリコン基板上に堆積された絶縁膜上に成膜されている。ポリシリコンダイオードＰＤは、ｐ型不純物がドープされたポリシリコン層４ｐと低濃度の不純物がドープされたポリシリコン層５ｐとｎ型不純物がドープされたポリシリコン層６ｐが積層された構造である。
ゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐ、６１ｐと絶縁膜層１１、１２、１３、１４、１５、７１の積層膜は、ワード線２と平行な方向にストライプ状にパターニングされていて、ゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐ、６１ｐと絶縁膜層１１、１２、１３、１４、１５、７１の積層膜のストライプのライン部分がワード線間スペースの直上に配置され、ゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐ、６１ｐと絶縁膜層１１、１２、１３、１４、１５、７１の積層膜のストライプのスペース部分がワード線の直上に形成されている。ビット線が形成される金属膜３（以下、単にビット線３と記す場合がある）は、この金属膜を最小加工寸法Ｆの二倍のピッチでパターニングして形成された、ワード線２と垂直な方向に延在するストライプ形状で、絶縁膜層７１上にｎ型ポリシリコン層３８ｐを介して配置されている。
ゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐ、６１ｐと絶縁膜層１１、１２、１３、１４、１５、７１の積層膜のスペース部分のビット線３の下部では、ゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐの側壁、絶縁膜層１１、１２、１３、１４の側壁と絶縁膜１５の側壁の下部にはゲート絶縁膜９、チャネルポリシリコン層８ｐ、絶縁膜層１０、相変化材料層７が順に積層される。絶縁膜層１０は、相変化材料層７とチャネルポリシリコン層８ｐ間の拡散を防止するための層である。両面の相変化材料層７の間には絶縁膜層９１が埋め込まれている。絶縁膜層１５の側壁の上部とゲートポリシリコン層６１ｐ、絶縁膜層７１の側壁の下部ではゲート絶縁膜９、チャネルポリシリコン層８ｐが積層されている。両面のチャネルポリシリコン層８ｐ間には絶縁膜層９２が埋め込まれていて、絶縁膜層７１の上部ではゲート絶縁膜９、チャネルポリシリコン層８ｐが積層されている。両面のチャネルポリシリコン層８ｐ間には絶縁膜層９２が埋め込まれている。ゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐ、６１ｐと絶縁膜層１１、１２、１３、１４、１５、７１の積層膜のスペース部分のビット線３の下部の底部では、ポリシリコン層６ｐの上表面とチャネルポリシリコン層８ｐが接触している。ビット線３とポリシリコンダイオードＰＤは、ポリシリコン層３８ｐ、チャネルポリシリコン層８ｐを介して、ゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐ、６１ｐと絶縁膜層１１、１２、１３、１４、１５、７１で形成された積層膜対の対抗する側面で繋がっている。
ゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐ、６１ｐと絶縁膜層１１、１２、１３、１４、１５、７１の積層膜のスペース部分、かつ、ビット線３のスペース部分の下部では、チャネルポリシリコン層８ｐ、ポリシリコン層３８ｐ、相変化材料層７、絶縁膜層１０は除去されていて、ワード線２上のポリシリコンダイオードＰＤのスペース部分になっている。このスペース部分には、絶縁膜３３が埋め込まれる。即ち、チャネルポリシリコン層８ｐ、ポリシリコン層３８ｐ、相変化材料層７、絶縁膜層１０は、ゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐ、６１ｐと絶縁膜層１１、１２、１３、１４、１５、７１の積層膜と、絶縁膜層３３で囲まれた領域（以下、本明細書では、「接続孔」と呼ぶ）に形成される。また、二つの相変化型チェインセルＰＣＣとポリシリコンダイオードＰＤとで形成されたデバイス群を相変化型ストリングＰＳと呼ぶ。図２には、特に、相変化型ストリングＰＳに相当する領域が明示されている。
詳細は後述するが、このような構造にて、接続孔の一方の側壁に形成されたデバイス群を相変化型チェインセルＰＣＣと呼ぶ。Ｆの二乗の四倍の断面積内に形成された接続孔の側壁に対向して、二つの相変化型チェインセルが形成される。よって、相変化型チェインセルを形成するのに必要な断面積はＦの二乗の二倍とすることが可能となる。したがって、一つのメモリセルを形成するのに必要な底面積は従来よりも小さく、Ｆの二乗の二倍の値の（ｋ＋１）分の１とすることができる。ここで、ｋの値は、積層したメモリセル数と同数である。
図２１は、図２に示したＡ−Ａ’断面を含むメモリセルアレーの全体構造を示す断面図である。本構造の特徴は、図１に示したメモリセルアレーＭＡが、半導体基板１上に形成されたＭＯＳトランジスタの上に積み重ねられている点にある。特に、本ＭＯＳトランジスタは、メモリセルアレーＭＡにおけるビット線３とグローバルビット線ＧＢＬを接続するために用いられるものである。同図では、ＭＯＳトランジスタに関して、素子分離溝ＳＴＩ、トランジスタのゲートＧＡＴＥ、ゲート絶縁膜ＧＯＸ、拡散層ＤＩＦが示されている。また、トランジスタとビット線３およびグローバルビット線ＧＢＬを接続するための構造体として、層間絶縁膜ＩＬＤ１、ＩＬＤ２、ＩＬＤ３、ＩＬＤ４、ＩＬＤ５、ＩＬＤ６、配線層Ｍ１、Ｍ２、半導体基板１上のデバイスとＭ１とを接続するコンタクト孔Ｃ１、Ｍ１とＭ２を接続するコンタクト孔Ｃ２、ゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐ、６１ｐに給電するための金属配線のゲート線ＧＬ０、ＧＬ１、ＧＬ２、ＧＬ３、チェインセル選択ゲート線ＣＣＧＬ０、ＣＣＧＬ１（図３にて詳述する）、ビット線３と半導体基板１上に形成された回路とを接続するコンタクト孔ＢＬＣ、ポリシリコンダイオードＰＤ間に埋め込まれた層間絶縁膜３１から構成される部分が図１に示されている。このような積層構造によって、メモリセルアレーＭＡの高集積化が大幅に促進される効果が期待できる。
《相変化型ストリングの構成》
図３は、図１に示したようにワード線ＷＬ０とビット線ＢＬ０との交点に形成された相変化型ストリングＰＳ００の回路構成を示している。この回路構成は、ワード線ＷＬ０に接続されたポリシリコンダイオードＰＤに、平行に並んだ二つの相変化型チェインセルＰＣＣＥ、ＰＣＣＯが直列接続された構成である。このような回路構成について、図２に示した構造に対応させながら、以下に詳細に説明する。
まず、二つの相変化型チェインセルＰＣＣＥ、ＰＣＣＯは図２で説明した接続孔の側壁に、対向して形成される。図３では、相変化型チェインセルＰＣＣＥ、ＰＣＣＯの各々は、（ｋ＋１）個のメモリセルＭＣ０〜ＭＣｋとチェインセル選択ゲートＣＣＧが直列接続された構成である。ここで、図２に示したように、四個のメモリセルが積層されている場合、ｋの値は３である。
メモリセルＭＣ０〜ＭＣｋ（ここでは、ｋ＝３）は、伝達ゲートＴＧたるＭＯＳトランジスタと可変抵抗型の記憶素子ＳＤとで構成される。これらのメモリセルの伝達ゲートＴＧのゲート電極は、図２に示されたゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐで夫々形成される。よって、メモリセルＭＣ０〜ＭＣｋは、これらゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐの側壁に形成される。すなわち、ゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐの側壁、絶縁膜層１１、１２、１３、１４の側壁と絶縁膜層１５の側壁の下部に堆積されたゲート絶縁膜９とチャネルポリシリコン層８ｐによって、伝達ゲートＴＧが形成される。より正確には、ゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐと同じ高さの位置において、チャネルポリシリコン層８ｐは、メモリセルＭＣ０〜ＭＣｋにおける伝達ゲートＴＧのチャネルとなる。また、絶縁膜層１１、１２、１３、１４の側壁と絶縁膜層１５の側壁の下部と同じ高さの位置において、チャネルポリシリコン層８ｐは、各伝達ゲートＴＧのドレイン電極もしくはソース電極となる。
伝達ゲートＴＧが形成される位置に対応させれば、記憶素子ＳＤが形成される位置も容易に理解できる。すなわち、ゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐと同じ高さの位置に対応する領域の絶縁膜層１０と相変化材料層７によって、メモリセルＭＣ０〜ＭＣｋの記憶素子ＳＤが形成される。したがって、記憶素子ＳＤとして機能する部分は、ゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐと同じ高さの領域である。よって、記憶素子ＳＤを流れる電流経路は、伝達ゲートＴＧのドレイン電極−ソース電極間に絶縁膜層１０−相変化材料層７−絶縁膜層１０の順に形成される。
チェインセル選択ゲートＣＣＧのゲート電極は、図２に示されたゲートポリシリコン層６１ｐで形成される。よって、チェインセル選択ゲートＣＣＧは、ゲートポリシリコン層６１ｐの側壁に形成される。以上の相変化型ストリング構成により、前述したように、一つのメモリセルを形成するのに必要な断面積を従来よりも小さく、Ｆの二乗の二倍の値の（ｋ＋１）分の１とすることができる。
次に、相変化型ストリングの配線構造について説明する。一つの相変化型ストリングＰＳ００に注目すると、相変化型チェインセルＰＣＣＥとＰＣＣＯを構成するメモリセルＭＣ０〜ＭＣｋにおける各伝達ゲートＴＧのゲート電極は、ワード線が延伸する方向に、個別にストライプ状に堆積されたゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐで形成されているので、分離されているように見える。しかし、実際には、図４のレイアウト図に示したように、各層のパターンをメモリセルアレーＭＡの端で短絡された（繋げた）形状とすることにより、同層のゲート電極はメモリセル間で共通の配線に接続される。すなわち、一層目のメモリセルＭＣ０における伝達ゲートＴＧのゲート電極は、共通のゲート線ＧＬ０に接続される。また、二層目のメモリセルＭＣ１における伝達ゲートＴＧのゲート電極は、共通のゲート線ＧＬ１に接続される。同様に、三層目のメモリセルＭＣ２における伝達ゲートＴＧのゲート電極は、共通のゲート線ＧＬ２に接続される。更に、（ｋ＋１）層目（ここでは、ｋ＝３）のメモリセルＭＣ３における伝達ゲートＴＧのゲート電極は、共通のゲート線ＧＬｋに接続される。
なお、ビット線方向に２Ｍビット（ここで、Ｍは２以上の整数）を配置する場合は、（Ｍ＋１）本のストライプ状に堆積されたゲートポリシリコン層を形成する。そして、両端の積層ゲートポリシリコン層については、メモリセルアレーの内側の側壁に形成されたメモリセルを使用する。また、その他の積層ゲートポリシリコン層については、双方の側壁に形成されたメモリセルを使用する。例えば、図４では、ビット線方向に３２ビットを配置する場合の例が示されている。この場合、１７本のストライプ状に堆積されたゲートポリシリコン層が形成される。そして、両端の積層ゲートポリシリコン層については、メモリセルアレーの内側の側壁に形成されたメモリセルをＭＣ００ｙおよびＭＣ３１ｙとして使用する。また、その他の積層ゲートポリシリコン層については、双方の側壁に形成されたメモリセルをＭＣ０１ｙ〜ＭＣ３０ｙとして使用する。
一方、チェイン選択ゲートＣＣＧは、相変化型チェインセルＰＣＣＥまたはＰＣＣＯの何れか一方を選択するために用いられるので、個別の制御線に接続される。したがって、一方の相変化型チェインセルＰＣＣＥにおけるチェインセル選択ゲートＣＣＧのゲート電極は、チェインセル選択ゲート線ＣＣＧＬ０に接続される。他方の相変化型チェインセルＰＣＣＯにおけるチェインセル選択ゲートＣＣＧのゲート電極は、チェインセル選択ゲート線ＣＣＧＬ１に接続される。このような配線構造は図５に示すレイアウト図のように、メモリセルアレーＭＡの一方の端で複数の配線を束ねた、所謂櫛形の配線パターンＰＣＣＧＬ０、ＰＣＣＧＬ１を対向させることによって実現される。
ここで、ビット線方向に２Ｍビット（ここで、Ｍは２以上の整数）を配置する場合は、（Ｍ／２＋１）本のストライプ状に形成されたゲートポリシリコン層を有する櫛型配線パターンと、（Ｍ／２）本のストライプ状に形成されたゲートポリシリコン層を有する櫛型配線パターンが向かい合わせに配置されるように短絡する。この時、ストライプ状に形成されたゲートポリシリコン層を有する櫛型配線パターンの本数は、図４に示した積層ゲートポリシリコン層の場合と同じ（Ｍ＋１）本である。そして、（Ｍ／２＋１）本の櫛型配線パターンをチェインセル選択ゲート線ＣＣＧＬ０、（Ｍ／２）本の櫛型配線パターンをチェインセル選択ゲート線ＣＣＧＬ１に夫々使用する。例えば、図５では、図４と同様にビット線方向に３２ビット（Ｍ＝１６）を配置する場合の例が示されている。この場合、ゲートポリシリコン層を有する９本のストライプがチェインセル選択ゲート線ＣＣＧＬ０用に、更にゲートポリシリコン層を有する８本のストライプがチェインセル選択ゲート線ＣＣＧＬ１用に、夫々形成される。
以上の構造をまとめると次のようになる。まず、チェイン選択ゲート線とは、各チェインにおけるチェイン選択トランジスタのゲートに接続される配線である。本実施の形態のチェインセル選択ゲート線は、最も外側に配置されたチェインセル選択ゲート線（図５では、ＭＣ０１ｙを選択するチェインセル選択ゲート線、又はＭＣ３１ｙを選択するチェインセル選択ゲート線）から数えて偶数本目のものが、互いに短絡されている。また、最も外側に配置されたチェインセル選択ゲート線から数えて奇数本目のものも同様に、互いに短絡されている。係る構造によって、図２に示すような側壁にメモリセルを形成する構造に対していずれか一方のセルを選択することが可能となる（すなわち、図３のＰＣＣＥかＰＣＣＯのいずれか一方を選択することが可能となる）。
また、図５の構造は、ＰＣＣＧＬ０がＰＣＣＧＬ１よりも１本多い点が特徴となる。係る構造によって、図２のように側壁にメモリセルを形成する構造に対し、図３のような選択方式を実現できるためである。具体的な選択方式は、次のようになる。各メモリセルのうち、最も外側に配置されるＭＣ００ｙ、及びＭＣ３１ｙについては、例外的にＰＣＣＧＬ０によって選択される。それ以後は、メモリセルは２個置きに、ＰＣＣＧＬ１、ＰＣＣＧＬ０、ＰＣＣＧＬ１、ＰＣＣＧＬ０…と交互に選択される。すなわち、最も外側のメモリセルＭＣ００ｙとＭＣ（２Ｍ−１）ｙを除いては、メモリセルＭＣ（４ｍ＋１）ｙとＭＣ（４ｍ＋２）ｙはチェインセル選択ゲート線ＣＣＧＬ１によって、メモリセルＭＣ（４ｍ＋３）ｙとＭＣ（４ｍ）はチェインセル選択ゲート線ＣＣＧＬ０によって、夫々選択され、最も外側のＭＣ００ｙ及びＭＣ（２Ｍ−１）ｙは例外的に、チェインセル選択ゲート線ＰＣＣＧＬ０によって選択される。ここで、ｍは０〜８である。
これに対しワード線は、このような最も外側のセルを例外扱いとするような構造では無い。従って、ＷＬ０はＭＣ００ｙとＭＣ０１ｙを、ＷＬ１はＭＣ０２ｙとＭＣ０３ｙを、…という風に、最も外側にあるセルから順に２つずつ、チェインを選択していくことになる。従って、ワード線で選択されるセルと、チェイン選択ゲート線で選択されるセルとは、１つずつずれることになる。このため、ワード線が選択する２つのセルとチェイン選択ゲート線が選択する２つのセルとが完全に重複してしまい、２つのセルのうち一つを特定できなくなるような問題は生じない。例えばＭＣ０１ｙを選択したい場合を考える。このとき、ＭＣ０１ｙは、ＷＬ０で選択できる（ＭＣ００ｙとＭＣ０１ｙ）の組に含まれ、かつＰＣＣＧＬ１の１本目のチェイン選択ゲート線で選択できる（ＭＣ０１ｙとＭＣ０２ｙ）の組にも含まれる。そして、ＭＣ００ｙをＭＣ０２ｙとは重複していない。その結果、ＭＣ０１ｙを選択することができる。そして、選択したくないＭＣ００ｙ及びＭＣ０２ｙについては、ＷＬ０とＰＣＣＧＬ１のどちらかが非選択になっている。従い、不要なセルを選択してしまう誤動作も起こらない。
また、図５の構造、すなわち、ＰＣＣＧＬ０がＰＣＣＧＬ１よりも一本多く、ＰＣＣＧＬ０のうち最も外側にある２本が、ＰＣＣＧＬ１のどれよりも外側に配置された構造は、ドライバの配置の観点からも有利である。同図のような包含関係にある櫛型配線パターンの組合せ構造とすることによって、２Ｆピッチで形成されるワード線領域の中で、各配線をメモリセルアレーＭＡの外側に同じ向きに（同図では、ワード線の左方向に）引き出すことが可能となる。
以上で説明した、ゲート線ＧＬ０〜ＧＬｋ（ここでは、ｋ＝３）とチェインセル選択ゲート線ＣＣＧＬ０〜ＣＣＧＬ１を、本明細書の以下では総じて相変化型チェインセル制御信号群ＰＣＣＭＳと呼ぶ。このように、制御線を共通化することによって、制御線数を抑制し、かつ制御線毎に配置される駆動回路台数、すなわち駆動回路面積を抑制することが可能となる。
《各種制御線と駆動回路の配置》
図６は図１に示したメモリセルアレー回路に対応させて、これまで説明してきた各種制御線と駆動回路の配置を立体的に示したものである。同図では、ワード線が延伸する方向をＸ軸、ビット線が延伸する方向をＹ軸、メモリセルが積層される方向をＺ軸と夫々定義している。また、図２に示したメモリセルアレーＭＡをシリコン基板に投影した領域をメモリセルアレー領域ＭＡＡＲと呼ぶことにする。
なお、図６では、相変化型チェインセル制御信号群の各々はＹ軸方向の相変化型チェインセルに接続されて、更にビット線ＢＬ０〜ＢＬｎの一方の端で短絡されている。しかし、実際は、相変化型チェインセル制御信号群の各々は図２および図４〜図５に示したように、各行に配置された相変化型チェインセルに接続されながら、Ｘ軸方向に延伸して、ワード線ＷＬ０〜ＷＬｍの端で短絡される。この違いは、図６において相変化型ストリングの構成を見易くするように配線を描いたために生じたものであるが、電気的には等価であることに注意されたい。
まず、Ｘ方向の配線と駆動回路の配置について説明する。ワードドライバ群ＷＤＢＫは、ワード線ＷＬ０〜ＷＬｍを延伸した先に、メモリセルアレー領域ＭＡＡＲの一辺に沿って、メモリセルアレー領域ＭＡＡＲの外縁のシリコン基板上に配置される。ワード線ＷＬ０〜ＷＬｍとシリコン基板上に形成されたワードドライバとの接続には、複数のＸ系コンタクトＣＮＴＸが用いられる。同図では、これらのＸ系コンタクトＣＮＴＸが直線上に配置されている。しかし、ワード線と同じ最小加工寸法Ｆの二倍のピッチでワードドライバを形成することは困難である場合は、Ｘ系コンタクトＣＮＴＸを互いにずらして配置しても良い。
その一例として、図７に、ワードドライバのレイアウト例を示す。同図では、特に、ワード線ＷＬ０〜ＷＬ７を駆動するワードドライバＷＤ０〜ＷＤ７を構成するＰＭＯＳトランジスタ部分が示されている。７００〜７０７は、ワード線ＷＬ０〜ＷＬ７となる金属配線パターンである。７１０〜７１７は、シリコン基板上に形成されるＰＭＯＳトランジスタのソース電極およびドレイン電極となるＰ型拡散層領域である。７２０〜７２７は、ワード線ＷＬ０〜ＷＬ７とＰＭＯＳトランジスタとを接続するためのＸ系コンタクトＣＮＴＸである。Ｐ型拡散層領域７１０〜７１７を７１０〜７１３の組と７１４〜７１７の組に分けて、ワード線ＷＬ０〜ＷＬ７が延伸する方向に四個ずつ配置することによって、個々のワードドライバのＹ軸方向の長さを最小加工寸法Ｆの８倍のピッチに緩和しながら、無駄のないワードドライバ配置が可能となる。この結果、Ｘ系コンタクトＣＮＴＸは、互いにずれた位置に配置される。
さて、図７に示したワードドライバ群ＷＤＢＫの構成を考慮すると、相変化型チェインセル制御信号群ＰＣＣＭＳとシリコン基板上に形成される相変化型チェインセル制御回路ＰＣＣＣＴＬとを接続する相変化型チェインセル制御信号駆動回路群系コンタクトＣＮＴＰは、ワードドライバ群ＷＤＢＫの外側に配置される。これは、ワードドライバ群ＷＤＢＫが形成された領域には、ワード線が最小加工寸法Ｆの二倍のピッチで形成されているので、同コンタクトＣＮＴＰを形成する余地が無いためである。また、同領域には、ワードドライバ以外を配置する余地も無いためである。相変化型チェインセル制御信号群ＰＣＣＭＳは、ワード線ＷＬ０〜ＷＬｍよりも上位の金属配線層で形成されるので、ワードドライバ群ＷＤＢＫを跨ぐことができる。よって、相変化型チェインセル制御回路ＰＣＣＣＴＬは、ワードドライバ群ＷＤＢＫから更にメモリセルアレー領域の外縁に配置される。このような配置方法によって、ワードドライバ群ＷＤＢＫと相変化型チェインセル制御回路ＰＣＣＣＴＬを効率よく配置することが可能となる。
次に、Ｙ方向の配線と駆動回路の配置について説明する。非選択ビット線電圧給電回路ＵＳＢＶＳは、ビット線選択回路ＢＳＬＣ及び読書き回路ＲＷとメモリセルアレー領域ＭＡＡＲとの間に配置される。非選択ビット線電圧給電回路ＵＳＢＶＳとビット線選択回路ＢＳＬＣの双方とも、各々が配置される領域には、最小加工寸法Ｆの二倍のピッチのビット線ＢＬ０〜ＢＬｎと、これらの各々に配置されたトランジスタが形成される。しかし、 ビット線選択回路ＢＳＬＣには読書き回路ＲＷが付属するので、この分だけ非対称なレイアウト構造となる。一般に、対称性の高い回路ブロック同士を隣接させて配置した方が、効率良いレイアウト構造を実現し易い。よって、同図のように、非選択ビット線電圧給電回路ＵＳＢＶＳがメモリセルアレー領域ＭＡＡＲに隣接配置されることが望まれる。なお、ビット線ＢＬ０〜ＢＬｎの各々は、Ｙ系コンタクトＣＮＴＹ０を介して非選択ビット線電圧給電回路ＵＳＢＶＳに接続される。また、Ｙ系コンタクトＣＮＴＹ１を介してビット線選択回路ＢＳＬＣ及び読書き回路ＲＷに接続される。これらのＹ系コンタクトの配置は、前述したワードドライバ群ＷＤＢＫと同様に、互いにずれた位置に形成しても良い。
図８は、以上で説明した駆動回路の配置を模式的に示したものである。各種駆動回路は、メモリセルアレー領域ＭＡＡＲの周囲に配置される。最小加工寸法Ｆの二倍のピッチで形成される配線に接続されるような、対称性の高い駆動回路をメモリセルアレー領域ＭＡＡＲに隣接配置することによって、効率の良いレイアウト配置が可能となる。また、メモリセルアレー領域ＭＡＡＲにおけるワード線とシリコン基板間に生まれる空間に、電源給電線や制御信号線、あるいは電源安定化容量などを形成すれば、更にレイアウト効率を向上することが可能となる。
《メモリセルアレーの動作》
次に、メモリセルアレーの動作について説明する。図９には、書換え動作と読出し動作が示されている。選択されるメモリセルは、図１および図３に示した相変化型ストリングＰＳ００の相変化型チェインＰＣＣＥにおけるメモリセルＭＣ０である。図９におけるメモリセルアレー動作の特徴は、立体構造のメモリセルアレーの中から一つのメモリセルを選択する際に、Ｚ座標を確定してから、Ｙ座標とＸ座標を確定する点にある。この点を明らかにするために、同図では、書換え動作におけるＺ選択期間をＴＺＷ、Ｙ選択およびＸ選択期間において全ての相変化型ストリングを非選択状態とする期間をＴＵＳＷ０、ＴＵＳＷ１、Ｙ選択およびＸ選択期間において一つの相変化型ストリングを選択する期間をＴＳＷと夫々表現している。また、読出し動作におけるＺ選択期間をＴＺＲ、Ｙ選択およびＸ選択期間において全ての相変化型ストリングを非選択状態とする期間をＴＵＳＲ０、ＴＵＳＲ１、Ｙ選択およびＸ選択期間において一つの相変化型ストリングを選択する期間をＴＳＲと夫々表現している。
まず、書換え動作について説明する。待機時において、ゲート線ＧＬ０〜ＧＬｋは昇圧電圧ＶＤＨ、チェインセル選択ゲート線ＣＣＧＬ０〜ＣＣＧＬ1は接地電圧ＶＳＳに保持されている。ここで、昇圧電圧ＶＤＨは、電源電圧ＶＤＤをチップ内部の電源回路にて昇圧した電圧である。書換え動作が開始されて、Ｚ選択期間ＴＺＷになると、図９では省略されたアドレス信号に従い、昇圧電圧ＶＤＨに保持されているゲート線ＧＬ０が接地電圧ＶＳＳに駆動される。この結果、相変化型ストリングＰＳ００〜ＰＳｍｎのメモリセルＭＣ０における伝達ゲートＴＧがカットオフされる。一方、接地電圧ＶＳＳに保持されているチェインセル選択ゲート線ＣＣＧＬ０が昇圧電圧ＶＤＨに駆動されると、相変化型ストリングＰＳ００〜ＰＳｍｎの相変化型チェインセルＰＣＣ０におけるチェイン選択ゲートＣＣＧが導通状態となる。
この後、接地電圧ＶＳＳとなっているビット線ＢＬ０〜ＢＬｎを昇圧電圧ＶＤＨに駆動して、この状態を時間ＴＵＳＷ０の間だけ保持する。この時、相変化型ストリングＰＳ００〜ＰＳｍｎの相変化型チェインセルＰＣＣ０には、負の電圧“−ＶＤＨ”が印加される。この場合、各相変化型チェインセルＰＣＣ０において、ビット線から相変化型チェインセルＰＣＣＥおよびポリシリコンダイオードＰＤを介してワード線に向って、微小なダイオード電流が流れる。特に、相変化型チェインセルＰＣＣＥ内の電流経路は、メモリセルＭＣｋ〜ＭＣ１における伝達ゲートＴＧとメモリセルＭＣ０における記憶素子ＳＤとの直列接続で形成される。しかし、相変化型ストリングＰＳ００〜ＰＳｍｎの各々におけるポリシリコンダイオードＰＤは逆バイアス状態であるので、メモリセルＭＣ０における記憶素子ＳＤに流れる電流は、記憶素子ＳＤの結晶状態を変化させるような値ではない。よって、相変化型ストリングＰＳ００〜ＰＳｍｎの相変化型チェインセルＰＣＣＥにおけるメモリセルＭＣ０の記憶情報は保持される。
続いて、昇圧電圧ＶＤＨとなっている選択ビット線ＢＬ０を接地電圧ＶＳＳまたはビット線セット電圧ＶＢＳに駆動すると共に、ワード線ＷＬ１〜ＷＬｍを接地電圧ＶＳＳに保持しつつ、接地電圧ＶＳＳとなっているワード線ＷＬ０を昇圧電圧ＶＤＨに駆動して、選択期間ＴＳＷだけ保持する。このような制御によって、相変化型ストリングＰＳ００のみに正の電圧“ＶＲＳＴまたはＶＳＥＴ”が印加される。ここで、ＶＲＳＴ＝ＶＤＨ＞ＶＳＥＴ＝ＶＤＨ−ＶＢＳ＞ＶＳＳである。よって、相変化型ストリングＰＳ００におけるポリシリコンダイオードＰＤは順バイアス状態となるので、相変化型チェインセルＰＣＣＥにおけるメモリセルＭＣ０の記憶素子ＳＤに、非晶質状態に変化させるに十分な電流ＩＲＳＴが印加される。ビット線ＢＬ０をリセット時間ＴＲＳＴ＜ＴＳＷだけ接地電圧ＶＳＳに保った後、瞬時に昇圧電圧ＶＤＨに駆動すると、電流遮断により、記憶素子ＳＤが急冷されて、記憶素子ＳＤは非晶質状態となり。すなわち、記憶素子ＳＤの抵抗値が上昇する。一方、ビット線ＢＬ０をリセット時間ＴＲＳＴよりも長いセット時間ＴＳＥＴ＜ＴＳＷだけビット線セット電圧ＶＳＥＴに保つことによって、記憶素子ＳＤが結晶成長に最適な温度になるようなセット電流ＩＳＥＴが印加され続ける。よって、記憶素子ＳＤは結晶状態となり、その抵抗値が低下する。
セット動作が終了したら、ビット線セット電圧ＶＢＳとなっているビット線ＢＬ０を昇圧電圧ＶＤＨに駆動すると共に、昇圧電圧ＶＤＨとなっているワード線ＷＬ０を接地電圧ＶＳＳに駆動して、一旦、非選択期間ＴＵＳＷ１だけ、全ての相変化型ストリングＰＳ００〜ＰＳｍｎを逆バイアス状態にする。この状態では、前述の通り、全ての相変化型ストリングＰＳ００〜ＰＳｍｎに微小なダイオード電流が流れるが、その電流値は相変化型チェインセルＰＣＣＥ内のメモリセルＭＣ０における記憶素子ＳＤの結晶状態を変化させるような値ではない。よって、メモリセルＭＣ０の記憶情報は保持される。続いて、昇圧電圧ＶＤＨとなっているビット線ＢＬ０〜ＢＬｎを待機電圧ＶＳＳに駆動することによって、全ての相変化型チェインセルＰＣＣＥを非選択状態とする期間を終える。最後に、接地電圧ＶＳＳとなっているゲート線ＧＬ０を昇圧電圧ＶＤＨ、昇圧電圧ＶＤＨとなっているチェインセル選択ゲート線ＣＣＧＬ０を接地電圧ＶＳＳに駆動することにより、Ｚ選択期間ＴＺＷを終える。以上で、書換え動作を完了する。
次に、読出し動作について説明する。待機時において、ゲート線ＧＬ０〜ＧＬｋは昇圧電圧ＶＤＨ、チェインセル選択ゲート線ＣＣＧＬ０〜ＣＣＧＬ1は接地電圧ＶＳＳに保持されている。読出し動作が開始されて、Ｚ選択期間ＴＺＲになると、図９では省略されたアドレス信号に従い、昇圧電圧ＶＤＨに保持されているゲート線ＧＬ０が接地電圧ＶＳＳに駆動される。この結果、相変化型ストリングＰＳ００〜ＰＳｍｎのメモリセルＭＣ０における伝達ゲートＴＧがカットオフされる。一方、接地電圧ＶＳＳに保持されているチェインセル選択ゲート線ＣＣＧＬ０が昇圧電圧ＶＤＨに駆動されると、相変化型ストリングＰＳ００〜ＰＳｍｎの相変化型チェインセルＰＣＣ０におけるチェイン選択ゲートＣＣＧが導通状態となる。
この後、接地電圧ＶＳＳとなっているビット線ＢＬ０〜ＢＬｎを読出し電圧ＶＤＲに駆動する。ここで、読出し動作において選択されたメモリセルの記憶情報が破壊されないようにするために、読出し電圧ＶＤＲは図１では省略されている電源回路にて、昇圧電圧ＶＤＨより低い電圧レベルに制御されている。相変化型ストリングＰＳ００〜ＰＳｍｎには、負の電圧“−ＶＤＲ”が時間ＴＵＳＲ０の間だけ印加される。この状態では、各相変化型ストリングにおいて、ビット線から相変化型チェインセルＰＣＣＥおよびポリシリコンダイオードＰＤを介してワード線に向って、微小なダイオード電流が流れる。特に、相変化型チェインセルＰＣＣＥ内の電流経路は、メモリセルＭＣｋ〜ＭＣ１における伝達ゲートＴＧとメモリセルＭＣ０における記憶素子ＳＤとの直列接続で形成される。しかし、相変化型ストリングＰＳ００〜ＰＳｍｎの各々におけるポリシリコンダイオードＰＤは逆バイアス状態であるので、メモリセルＭＣ０における記憶素子ＳＤに流れる電流は、記憶素子ＳＤの結晶状態を変化させるような値ではない。よって、相変化型ストリングＰＳ００〜ＰＳｍｎの相変化型チェインセルＰＣＣＥにおけるメモリセルＭＣ０の記憶情報は保持される。
続いて、読出し電圧ＶＤＲとなっている選択ビット線ＢＬ０を接地電圧ＶＳＳに駆動すると共に、ワード線ＷＬ１〜ＷＬｍを接地電圧ＶＳＳに保持しつつ、接地電圧ＶＳＳとなっているワード線ＷＬ０を読出し電圧ＶＤＲに駆動して、選択期間ＴＳＲだけ保持する。このような制御によって、相変化型ストリングＰＳ００のみに正の電圧“ＶＲＤ”が印加される。ここで、０＜ＶＲＤ＜ＶＳＥＴ＜ＶＲＳＴである。よって、相変化型ストリングＰＳ００におけるポリシリコンダイオードＰＤは順バイアス状態となるので、相変化型チェインセルＰＣＣＥにおけるメモリセルＭＣ０の記憶素子ＳＤに、結晶状態に応じた電流が流れる。同図では、結晶状態における読出し電流ＩＲ０が、非晶質状態における読出し電流ＩＲ１よりも大きいことを示している。図１に示した読書き回路ＲＷにおけるセンスアンプＳＡが検出できる程度の読出し信号を発生するために、ビット線ＢＬ０を選択時間ＴＲＤ＜ＴＳＲだけ接地電圧ＶＳＳに保った後、読出し電圧ＶＤＲに駆動することにより、読出し電流を遮断する。
センスアンプＳＡへの読出し動作が終了したら、読出し電圧ＶＤＲとなっているワード線ＷＬ０を接地電圧ＶＳＳに駆動して、一旦、非選択期間ＴＵＳＲ１だけ、全ての相変化型ストリングＰＳ００〜ＰＳｍｎを逆バイアス状態にする。この状態では、前述の通り、全ての相変化型ストリングＰＳ００〜ＰＳｍｎに微小なダイオード電流が流れるが、その電流値は相変化型チェインセルＰＣＣＥ内のメモリセルＭＣ０における記憶素子ＳＤの結晶状態を変化させるような値ではない。よって、メモリセルＭＣ０の記憶情報は保持される。続いて、読出し電圧ＶＤＲとなっているビット線ＢＬ０〜ＢＬｎを待機電圧ＶＳＳに駆動することによって、全ての相変化型ストリングを非選択状態とする期間を終える。最後に、接地電圧ＶＳＳとなっているゲート線ＧＬ０を昇圧電圧ＶＤＨ、昇圧電圧ＶＤＨとなっているチェインセル選択ゲート線ＣＣＧＬ０を接地電圧ＶＳＳに駆動することにより、Ｚ選択動作を終える。以上で、読出し動作を完了する。
以上の読書き動作をまとめると、本実施の形態によるメモリセルアレーでは、Ｚ座標を確定させてから、相変化型ストリングを決定するＹ座標およびＸ座標の選択動作を行う。このような選択動作によって、読書き回路を用いて動作に応じた期間だけ、電流パルスを印加することが可能となる。
なお、これまでは、動作の理解を容易にするために、Ｚ座標を確定させてから、Ｙ座標およびＸ座標の選択を行う動作を説明してきた。しかし、動作シーケンスは、この限りではなく、これまで説明した制約事項を逸脱しない範囲での変更が可能である。言い換えると、少なくともＹ座標およびＸ座標が選択されるまでに、Ｚ座標が確定されれば良い。より具体的には、まず始めに、接地電圧となっているビット線ＢＬ０〜ＢＬｎをハイレベルに駆動する。続いて、ゲート線ＧＬ０とチェインセル選択ゲート線ＣＣＧＬ０を駆動することで、Ｚ座標を確定する。その後、選択するビット線ＢＬ０のみを駆動することによって、所望のメモリセルを選択する。このような動作シーケンスによって、これまで説明してきた制約を満足した選択動作が実現可能である。待機状態に復帰する際は、上記動作シーケンスの逆の手順を踏めば良い。
《効果》
以上の構成と動作により、下記の三つの効果が得られる。第一の効果は、図２に示したように接続孔の側壁にメモリセルを形成することにより、一つのメモリセルを形成するのに必要な底面積を縮小することができる点にある。このようなメモリセルを積層することにより、更に底面積を縮小することが可能となる。第二の効果は、図６に示したようにゲート線ＧＬ０〜ＧＬｋや相変化型チェインセル制御信号群ＰＣＣＭＳを共通化することによって、制御線数を抑制し、かつ制御線毎に配置される駆動回路台数、すなわち駆動回路面積を抑制することができる点にある。第三の効果は図６や図８に示したように、最小加工寸法Ｆの二倍のピッチで形成される配線に接続されるような、対称性の高い駆動回路をメモリセルアレー領域ＭＡＡＲに隣接配置することによって、効率の良いレイアウト配置を実現できる点にある。第四の効果は図９に示したように、Ｚ座標を確定させてから、相変化型ストリングを決定するＹ座標およびＸ座標の選択動作を行うことによって、読書き回路を用いて動作に応じた期間だけ、電流パルスを印加することができる点にある。
（実施の形態２）
先の実施の形態１では、図８に示したように、メモリセルアレー領域ＭＡＡＲの周囲に駆動回路などを配置していた。しかし、前述した通り、メモリセルアレー領域ＭＡＡＲ直下のシリコン基板は空き地になっているので、この領域に、ワードドライバ群ＷＤＢＫ、相変化型チェインセル制御回路ＰＣＣＣＴＬや、非選択ビット線電圧供給回路ＵＳＢＶＳの一部を形成することが可能である。図１０は、このような配置を模式的に示したレイアウト図である。このようなレイアウトによって、チップ面積を縮小することができる。この結果、低コストの相変化メモリを実現することが可能となる。
（実施の形態３）
本実施の形態では、相変化メモリの別のメモリセルアレー構成について説明する。本実施の形態の特徴は、次の二つの点にある。第一の特徴は、メモリセルアレーが複数のメモリタイルで構成されている点にある。第二の特徴は、複数のメモリタイルが読書き回路を共有する点にある。
図１１は、本実施の形態によるメモリセルアレー構成を示している。同図では、一例として、グローバルワード線群ＧＷＬＭＳ０〜ＧＷＬＭＳ１とグローバルビット線ＧＢＬ０〜ＧＢＬ１の交点に配置されたメモリタイルＭＴ００〜ＭＴ１１が明示されている。メモリタイルＭＴ００〜ＭＴ１１の各々は、図１に示したメモリセルアレーから読書き回路ＲＷを除いた回路ブロックで構成されている。グローバルビット線ＧＢＬ０〜ＧＢＬ１には、読書き回路ＲＷ０〜ＲＷ１が夫々配置される。
グローバルワード線群ＧＷＬＭＳ０〜ＧＷＬＭＳ１は、グローバルワードドライバ群ＧＷＤＢＫによって制御される。グローバルワード線群ＧＷＬＭＳ０〜ＧＷＬＭＳ１の各々は、対応するメモリタイルに配置されたワード線ＷＬ０〜ＷＬｍと同じ本数（ここでは、(ｋ＋１)本）のグローバルワード線を有する。よって、これらのグローバルワード線は、ワード線と同様に、最小加工寸法Ｆの二倍のピッチで形成されることが望ましい。
また、メモリタイルアレーの行毎に、グローバル相変化型チェインセル制御信号群ＧＰＣＣＭＳ０〜ＧＰＣＣＭＳ１が、グローバルワード線群ＧＷＬＭＳ０〜ＧＷＬＭＳ１と平行に配置される。グローバル相変化型チェインセル制御信号群ＧＰＣＣＭＳ０〜ＧＰＣＣＭＳ１は、グローバル相変化型チェインセル制御回路ＧＰＣＣＣＴＬにて制御される。グローバルワードドライバ群ＧＷＤＢＫとグローバル相変化型チェインセル制御回路ＧＰＣＣＣＴＬを効率良く配置するには、グローバルワード線が前述したようにワード線と同様に最小加工寸法Ｆの二倍のピッチで形成されることを考慮すれば、メモリタイル内のワードドライバ群ＷＤＢＫと相変化型チェインセル制御回路ＰＣＣＣＴＬの配置方法に則って、グローバルワードドライバ群ＧＷＤＢＫをグローバル相変化型チェインセル制御回路ＧＰＣＣＣＴＬとメモリタイル群との間に配置することが望ましい。
図１２は、メモリタイルにおける各種駆動回路の配置を、模式的に示している。同図では、メモリセルアレー領域ＭＡＡＲの直下に、ＮＭＯＳトランジスタで構成されるビット線選択回路ＢＳＬＣと非選択ビット線電圧給電回路ＵＳＢＶＳが夫々配置されている。また、ＣＭＯＳ構成のワードドライバ群ＷＤＢＫと相変化型チェインセル制御回路ＰＣＣＣＴＬが、メモリセルアレー領域ＭＡＡＲの外縁に配置されている。
このようなメモリセルアレー構成によって、次の四つの効果が得られる。第一の効果は、アレー状に配置したメモリタイルを複数選択することによって、より多くのメモリセルに対して、同時に読出し動作または書換え動作を行うことができる点にある。この効果は、特に、相変化材料を用いた記憶素子のリセット動作に要する電流が大きく、一つのワードドライバで駆動できるメモリセル数が抑制されている場合に、特に有効である。
第二の効果は、複数のメモリタイルが読書き回路を共有することにより、読書き回路の台数を抑制できる点にある。この効果により、小面積の相変化メモリチップを実現することが可能となる。すなわち、相変化メモリチップのコスト低減を実現することが可能となる。
第三の効果は、グローバルワードドライバ群ＧＷＤＢＫをグローバル相変化型チェインセル制御回路ＧＰＣＣＣＴＬとメモリタイル群との間に配置することによって、これらの回路を形成する際に要する面積を抑制することができる点にある。この効果によって、更に小面積の相変化メモリチップを実現することが可能となる。
第四の効果は、ビット線選択回路ＢＳＬＣと非選択ビット線電圧給電回路ＵＳＢＶＳをメモリセルアレー領域ＭＡＡＲの直下に夫々配置したことにより、 メモリセルアレー領域ＭＡＡＲの直下に、効率良く駆動回路を配置することができる点にある。ＣＭＯＳ構成のワードドライバ群ＷＤＢＫと相変化型チェインセル制御回路ＰＣＣＣＴＬは、大きな寸法かつウェル分離領域を必要とするＰＭＯＳトランジスタを有するので、一般に、ＮＭＯＳトランジスタで構成されるビット線選択回路ＢＳＬＣと非選択ビット線電圧給電回路ＵＳＢＶＳに比べて大きくなってしまう。場合によっては、メモリセルアレー領域ＭＡＡＲに対するレイアウト構造の対称性を損なわせ、レイアウト効率を低下させてしまう虞がある。本実施の形態のような配置方法は、このような欠点を最小限に抑えることができるので、前述の効果と合わせて、更に小面積の相変化メモリチップを実現することが可能となる。
（実施の形態４）
本実施の形態では、相変化メモリの更に別のメモリセルアレー構成について説明する。図１３は、本実施の形態におけるメモリセルアレー構成を示している。本構成の特徴は図１１に示したメモリセルアレー構成と比べると、次の二つの点にある。第一の特徴は、メモリタイルにおいて、ワードドライバ群ＷＤＢＫと相変化型チェインセル制御回路ＰＣＣＣＴＬが、メモリセルアレーＭＡを挟んで向かい合って配置されている点にある。第二の特徴は、ビット線選択回路ＢＳＬＣと非選択ビット線電圧給電回路ＵＳＢＶＳがメモリセルアレーＭＡを挟んで向かい合って配置されている点にある。
図１４は図１３に示したメモリタイルに対応させて、各種制御線と駆動回路の配置を立体的に示したものである。ワードドライバ群ＷＤＢＫは、ワード線ＷＬ０〜ＷＬｋの一方の端に配置される。相変化型チェインセル制御回路ＰＣＣＣＴＬは、ワードドライバ群ＷＤＢＫの反対側に配置される。ビット線選択回路ＢＳＬＣはビット線ＢＬ０〜ＢＬｎの一方の端に、非選択ビット線電圧給電回路ＵＳＢＶＳは他方の端に夫々配置される。
図１５は、以上で説明した駆動回路の配置を模式的に示したものである。各種駆動回路をメモリセルアレー領域ＭＡＡＲの周囲に一つずつ配置することによって、駆動回路の各々の上空における配線が取り除かれる。この結果、各種駆動回路とグローバルワード線やグローバルビット線などのようなグローバル配線や電源配線との接続が容易となる。すなわち、各種駆動回路の面積を抑制することができる。
図１６は、駆動回路の配置の別の例を示している。図１５に示した配置との相違点は、各メモリタイルが、同じ駆動回路が互いに接するような向きに配置されている点にある。このような配置によって、共通の制御線や電源線に接続するためのコンタクトを共有することによって、レイアウト面積を縮小することが可能となる。また、共通のウェルの中に互いの駆動回路を形成することにより、ウェル分離領域を削減することができて、結果として、各種駆動回路の面積を抑制することが可能となる。
（実施の形態５）
本実施の形態では、相変化メモリの更に別のメモリセルアレー構成について説明する。図１７は、本実施の形態におけるメモリセルアレー構成を示している。本構成の特徴は図１１に示したメモリセルアレー構成と比べると、次の二つの点にある。第一の特徴は、二つのメモリセルアレーＣＡＬ０〜ＣＡＬ１が積層されている点にある。第二の特徴は、前述のメモリセルアレーＣＡＬ０〜ＣＡＬ１が、共通のワード線ＷＬ０〜ＷＬｍとビット線ＢＬ０〜ＢＬｎに接続されている点にある。
図１８は、図１７に示した一層目のメモリセルアレーＣＡＬ０におけるワード線ＷＬ０とビット線ＢＬ０との交点に形成された相変化型ストリングの回路構成を示している。この回路構成は、図３に示した構成と同様に、ワード線ＷＬ０に接続されたポリシリコンダイオードＰＤに、平行に並んだ二つの相変化型チェインセルＰＣＣＥ、ＰＣＣＯが直列接続された構成である。しかし、 相変化型チェインセルＰＣＣＥ、ＰＣＣＯの夫々において、層選択ゲートＬＹＧがチェインセル選択ゲートＣＣＧとビット線側との間に挿入されている点が異なる。層選択ゲートＬＹＧの構造は、チェインセル選択ゲートＣＣＧと同様である。一層目のメモリセルアレーＣＡＬ０における相変化型チェインセルの層選択ゲートＬＹＧは、全て層選択信号ＬＹＳ０に接続される。一方、二層目のメモリセルアレーＣＡＬ１における相変化型チェインセルの層選択ゲートＬＹＧは、全て層選択信号ＬＹＳ１に接続される。ここで、層選択信号ＬＹＳ０〜ＬＹＳ１は、図１７に示した相変化型チェインセル制御信号群ＰＣＣＭＳの構成要素である。なお、図１８では、各種駆動回路の配置が省略されているが、図１６のメモリタイル配置が好ましい。各種駆動回路がメモリセルアレーの周囲に単独で配置されることによって、二層目のメモリセルアレーにおけるワード線やビット線との接続が容易になる。
図１９は、図１７に示した一層目のメモリセルアレーＣＡＬ０における書換え動作及び読出し動作を示している。図９に示した動作との相違点は、層選択ゲートＬＹＧのタイミングチャートが追加されている点にある。層選択ゲートＬＹＧはＺ選択動作の中で、チェインセル選択ゲート線ＣＣＧＬ０〜ＣＣＧＬ１やゲート線ＧＬ０〜ＧＬｋと共に制御される。すなわち、Ｚ選択動作が始まると、接地電圧ＶＳＳとなっている層選択信号ＬＹＳ０〜ＬＹＳ１のうち、層選択信号ＬＹＳ０が昇圧電圧ＶＤＨに駆動される。この動作によって、一層目のメモリセルアレーＣＡＬ０における全ての相変化型ストリングの層選択ゲートＬＹＧが導通状態となる。
以上で説明した構成と動作により、次の三つの効果が得られる。第一の効果は、相変化型ストリングを積層することにより、単位面積当たりにより多くのメモリセルを形成することができる点にある。この効果によって、低コストの相変化メモリを実現することが可能となる。第二の効果は、積層した相変化型ストリングを共通の制御線に接続することによって、少ない制御線で選択動作を実行することができる点にある。この効果によって、各種駆動回路の台数を抑制できて、更に低コストとの相変化メモリを実現することが可能となる。第三の効果は、メモリセルアレーを挟んで対向する位置に各種駆動回路を配置することによって、略同じ位置で、該当する駆動回路と、メモリセルアレーＣＡＬ０〜ＣＡＬ１を構成する制御線とを接続することができる点にある。つまり、小面積でメモリセルアレーＣＡＬ０〜ＣＡＬ１を接続することで、更に低コストの相変化メモリを実現することが可能となる。
（実施の形態６）
本実施の形態では、先に実施の形態１〜５で説明した相変化メモリのセルアレーを適用したメモリモジュールの構成例について、図２０を参照しながら説明する。本メモリモジュールＰＣＭＭＤＬは、相変化メモリＰＣＭ０〜ＰＣＭ３、外付けのランダム・アクセス・メモリＲＡＭ１、コントローラブロックＣＴＬＲＢＬＫで構成される。相変化メモリＰＣＭ０〜ＰＣＭ３の各々は、相変化メモリアレーＰＣＭＡと周辺回路ＰＥＲＩとで構成される。相変化メモリアレーＰＣＭＡは例えば、図１、図１１、図１３に示した回路構成である。周辺回路ＰＥＲＩは、記憶情報やアドレス、コマンドの授受を行う入出力回路や、アドレスのデコード回路、電源回路などを有する。
外付けのランダム・アクセス・メモリＲＡＭ１は、ＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）またはＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）である。コントローラブロックＣＴＬＲＢＬＫは、マイクロ・プロセッサ・ユニットＭＰＵ、ランダム・アクセス・メモリＲＡＭ０、読出し専用メモリ（リード・オンリー・メモリ）ＲＯＭ、相変化メモリインタフェイスＰＣＭＩＦ、ホスト機器インタフェイスＨＯＳＴＩＦで構成される。ランダム・アクセス・メモリＲＡＭ０は、ＳＲＡＭまたはＤＲＡＭである。外付けのランダム・アクセス・メモリＲＡＭ１やランダム・アクセス・メモリＲＡＭ０は、相変化メモリＰＣＭから読出した記憶情報や、相変化メモリＰＣＭへ新たに書込む情報を一時保持する。Ｗｅａｒ ｌｅｖｅｌｉｎｇや誤り訂正などのプログラムは、読出し専用メモリＲＯＭに記憶されている。マイクロ・プロセッサ・ユニットＭＰＵは、このプログラムを読み出して、Ｗｅａｒ ｌｅｖｅｌｉｎｇを実行する。コントローラブロックＣＴＬＲＢＬＫの各ユニットは、相変化メモリインタフェイスＰＣＭＩＦから相変化メモリ信号群ＰＣＭＳＩＧを介して相変化メモリＰＣＭと接続される。また、ＲＡＭ信号群ＲＡＭＳＩＧを介して外付けのランダム・アクセス・メモリＲＡＭ１と接続される。さらに、ホスト機器インタフェイスＨＯＳＴＩＦからホスト機器信号群ＨＯＳＴＳＩＧを介してホスト機器ＨＯＳＴと接続される。以上のような構成と機能により、大容量かつ高信頼のメモリモジュールを実現することができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。なお、本発明は、単体メモリ・チップに限らず、オンチップ・メモリに適用することも可能である。
本発明の半導体装置の構成要素たる相変化メモリは、接続孔の側壁にメモリセルを形成することにより、一つのメモリセルを形成するのに必要な底面積を縮小することができる。このようなメモリセルを積層することにより、更に底面積を縮小することが可能となる。また、メモリセルを選択するための制御信号を複数のメモリセルで共有することによって、制御線数を抑制し、かつ制御線毎に配置される駆動回路台数、すなわち駆動回路面積を抑制することができる。さらに、最小加工寸法Ｆの二倍のピッチで形成される制御信号配線に接続されるような、対称性の高い駆動回路をメモリセルアレー領域に隣接配置することによって、効率の良いレイアウト配置を実現することができる。このような利点の相乗効果を有する相変化メモリを用いることによって、高集積、大容量の半導体装置を実現するのに適している。
ＭＡ、ＣＡＬ０、ＣＡＬ１ メモリセルアレー
ＭＴ００〜ＭＴ１１ メモリタイル
ＰＳ００〜ＰＳｍｎ 相変化型ストリング
ＰＣＣＥ、ＰＣＣＯ 相変化型チェインセル
ＬＹＧ 層選択ゲート
ＣＣＧ チェインセル選択ゲート
ＭＣ０〜ＭＣｋ メモリセル
ＴＧ 伝達ゲート
ＳＤ 記憶素子
ＰＤ ポリシリコンダイオード
ＷＬ０〜ＷＬｍ ワード線
ＢＬ０〜ＢＬｎ ビット線
ＬＹＳ０、ＬＹＳ１ 層選択信号
ＣＣＧＬ０〜ＣＣＧＬ１ チェインセル選択ゲート線
ＧＬ０〜ＧＬｋ ゲート線
ＧＷＤＢＫ グローバルワードドライバ群
ＧＰＣＣＣＴＬ グローバル相変化型チェインセル制御回路
ＷＤＢＫ ワードドライバ群
ＰＣＣＣＴＬ 相変化型チェインセル制御回路
ＢＳＬＣ ビット線選択回路
ＵＳＢＶＳ 非選択ビット線電圧給電回路
ＲＷ 読書き回路
ＳＡ センスアンプ
ＷＣＤ 書込み回路
ＲＷＳＬＣ 読書き選択回路
ＧＷＬＭＳ０〜ＧＷＬＭＳ１ グローバルワード線群
ＧＰＣＣＭＳ０〜ＧＰＣＣＭＳ１ グローバル相変化型チェインセル制御信号群
ＧＢＬ、ＧＢＬ０、ＧＢＬ１ グローバルビット線
ＰＣＣＭＳ 相変化型チェインセル制御信号群
ＣＮＴＸ、７２０〜７２７ Ｘ系コンタクト
ＣＮＴＹ０、ＣＮＴＹ１ Ｙ系コンタクト
ＣＮＴＰ 相変化型チェインセル制御信号駆動回路群系コンタクト
ＭＡＡＲ メモリセルアレー領域
７００〜７０７ 金属配線パターン
７１０〜７１７ Ｐ型拡散層領域
１ 半導体基板
２ ワード線が形成される金属膜
３ ビット線が形成される金属膜
４ｐ ｐ型不純物がドープされたポリシリコン層
５ｐ 低濃度の不純物がドープされたポリシリコン層
６ｐ ｎ型不純物がドープされたポリシリコン層
２１ｐ、２２ｐ、２３ｐ、２４ｐ、６１ｐ ゲートポリシリコン層
７ 相変化材料層
８ｐ チャネルポリシリコン層
９ ゲート絶縁膜
１０、１１、１２、１３、１４、１５、３３、７１、９１、９２ 絶縁膜層
３８ｐ ｎ型ポリシリコン層
ＧＢＬ グローバルビット線
ＳＴＩ 素子分離溝
ＧＡＴＥ トランジスタのゲート
ＧＯＸ ゲート絶縁膜
ＤＩＦ 拡散層
ＩＬＤ１、ＩＬＤ２、ＩＬＤ３、ＩＬＤ４、ＩＬＤ５、ＩＬＤ６、３１ 層間絶縁膜
Ｍ１、Ｍ２ 配線層
Ｃ１、Ｃ２、ＢＬＣ コンタクト孔
ＴＺＷ、ＴＺＲ Ｚ選択期間
ＴＵＳＷ０、ＴＵＳＷ１、ＴＵＳＲ０、ＴＵＳＲ１ 全ての相変化型ストリングを非選択状態とする期間
ＴＳＷ、ＴＳＲ 一つの相変化型ストリングを選択する期間
ＶＤＨ 昇圧電圧
ＶＤＤ 電源電圧
ＶＳＳ 接地電圧
ＶＲＳＴ、ＶＳＥＴ、ＶＲＤ 正の電圧
ＩＲＳＴ、ＩＳＥＴ、ＩＲ０、ＩＲ１ 電流
ＰＣＭＭＤＬ メモリモジュール
ＰＣＭ０〜ＰＣＭ３ 相変化メモリ
ＲＡＭ０ ランダム・アクセス・メモリ
ＲＡＭ１ 外付けのランダム・アクセス・メモリ
ＣＴＬＲＢＬＫ コントローラブロック
ＰＣＭＡ 相変化メモリアレー
ＰＥＲＩ 周辺回路
ＭＰＵ マイクロ・プロセッサ・ユニット
ＲＯＭ 読出し専用メモリ（リード・オンリー・メモリ）
ＰＣＭＩＦ 相変化メモリインタフェイス
ＨＯＳＴＩＦ ホスト機器インタフェイス
ＰＣＭＩＦ 相変化メモリインタフェイス
ＰＣＭＳＩＧ 相変化メモリ信号群
ＲＡＭＳＩＧ ＲＡＭ信号群
ＨＯＳＴＳＩＧ ホスト機器信号群
ＨＯＳＴ ホスト機器

Claims (12)

  1. 複数のワード線と、前記複数のワード線と交差する複数のビット線との交点に配置された複数のメモリセル群を有し、
    前記複数のメモリセル群の各々は、直列接続された第一乃至第二のメモリセルを有し、
    前記第一乃至第二のメモリセルの各々は、選択トランジスタと抵抗性記憶素子とを有し、
    前記選択トランジスタと前記抵抗性記憶素子とは並列接続されており、
    前記第一のメモリセルにおける前記選択トランジスタのゲート電極は、第一のゲート線に接続され、
    前記第二のメモリセルにおける前記選択トランジスタのゲート電極は、第二のゲート線に接続され、
    前記複数のワード線を駆動する第一の回路ブロックは、前記第一乃至第二のゲート線を駆動する第二の回路ブロックと、前記複数のメモリセル群との間に配置されることを特徴とする半導体装置。
  2. 請求項１記載の半導体装置において、
    前記第一のゲート線は、互いに短絡され、
    前記第二のゲート線は、互いに短絡されることを特徴とする半導体装置。
  3. 請求項１記載の半導体装置において、
    前記複数のメモリセルのそれぞれは、前記第一乃至第二のメモリセルと直列に接続されるチェイン選択トランジスタをさらに有し、
    前記半導体装置は、前記チェイン選択トランジスタのそれぞれのゲートに接続される複数のチェイン選択ゲート線をさらに有し、
    前記複数のチェイン選択ゲート線のうち、最も外側に配置されたものから数えて偶数本目のチェイン選択ゲート線は、互いに短絡され、
    前記複数のチェイン選択ゲート線のうち、最も外側に配置されたものから数えて奇数本目のチェイン選択ゲート線は、互いに短絡されることを特徴とする半導体装置。
  4. 請求項３記載の半導体装置において、
    前記奇数本目のチェイン選択ゲート線の本数は、前記偶数本目のチェイン選択ゲート線の本数より１本多く、
    前記奇数本目のチェイン選択ゲート線のうち最も外側にある２本のチェイン選択ゲート線は、前記偶数本目のチェイン選択ゲート線のどれよりも外側に配置されることを特徴とする半導体装置。
  5. 請求項１記載の半導体装置において、
    前記複数のワード線は、最小加工寸法Ｆの二倍のピッチで形成されることを特徴とする半導体装置。
  6. 請求項１記載の半導体装置において、
    前記抵抗性記憶素子は、カルコゲナイド材料で形成されることを特徴とする半導体装置。
  7. 複数のワード線と、前記複数のワード線と交差する複数のビット線との交点に配置された複数のメモリセル群を有し、
    前記複数のメモリセル群は、ダイオードと第一乃至第二のメモリセルとを有し、
    前記複数のワード線は第一の状態において、第一の電圧に駆動されており、
    前記複数のビット線は前記第一の状態において、前記第一の電圧に駆動されており、
    前記複数のビット線は第一の動作が開始されると、前記第一乃至第二のメモリセルの何れか一方が選択されてから、第二の電圧に駆動されて、
    前記複数のメモリセル群における前記ダイオードが第二の状態となることを特徴とする半導体装置。
  8. 請求項７記載の半導体装置において、
    前記ダイオードと前記第一乃至第二のメモリセルとは直列接続されており、
    前記第一乃至第二のメモリセルの各々は、選択トランジスタと抵抗性記憶素子とを有し、
    前記選択トランジスタと前記抵抗性記憶素子とは並列接続されており、
    前記第一乃至第二のメモリセルの各々は、前記選択トランジスタがカットオフされることによって選択状態となることを特徴とする半導体装置。
  9. 請求項８記載の半導体装置において、
    前記第二の電圧となっている前記複数のビット線の中の第一のビット線が、前記第一の電圧に駆動され、
    かつ前記第一の電圧となっている前記複数のワード線の中の第一のワード線が、前記第二の電圧に駆動されることによって、
    前記第一のビット線と前記第一のワード線との交点に配置されたメモリセル群における前記ダイオードが、第三の状態となることを特徴とする半導体装置。
  10. 複数のグローバルワード線と、前記複数のグローバルワード線と交差する複数のグローバルビット線との交点に配置された複数のメモリタイルを有し、
    前記複数のメモリタイルの各々は、
    複数のワード線と、前記複数のワード線と直交する複数のビット線との交点に配置された複数のメモリセル群を有し、
    前記複数のメモリセル群は、直列接続された第一乃至第二のメモリセルを有することを特徴とする半導体装置。
  11. 請求項１０記載の半導体装置において、
    前記複数のメモリタイルの各々は、前記複数のワード線を駆動する第一の回路ブロックを有し、
    前記第一の回路ブロックは、前記複数のメモリセル群の周囲に配置されることを特徴とする半導体装置。
  12. 請求項１１記載の半導体装置において、
    前記複数のメモリタイルの各々は、前記第一の回路ブロックが接するような向きに配置されることを特徴とする半導体装置。
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