DE102006037711A1

DE102006037711A1 - Phasenwechselspeicherbauelement mit direktem Zugriff und globalen und lokalen Bitleitungen

Info

Publication number: DE102006037711A1
Application number: DE102006037711A
Authority: DE
Inventors: Woo-yeong Suwon Cho; Jong-soo Hwaseong Seo; Ik-chul Suwon Kim; Young-kug Suwon Moon
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2005-08-10
Filing date: 2006-08-08
Publication date: 2007-03-29
Anticipated expiration: 2026-08-09
Also published as: KR100690914B1; KR20070018583A; CN1921013A; DE102006037711B4; US7633100B2; CN1921013B; US20070034908A1

Abstract

Die Erfindung bezieht sich auf ein Phasenwechselspeicherbauelement mit direktem Zugriff mit einer globalen Bitleitung (GBL0 bis GBLn), die mit einer Schreibschaltung und einer Leseschaltung verbunden ist, einer Mehrzahl von lokalen Bitleitungen (BL0 bis BL3), die jeweils mit einer Mehrzahl von Phasenwechselspeicherzellen (101 bis 116) verbunden sind, und einer Mehrzahl von Spaltenauswahltransistoren (YSEL0 bis YSEL7), welche die globale Bitleitung selektiv mit jeder der Mehrzahl von lokalen Bitleitungen verbinden. DOLLAR A Erfindungsgemäß weist jeder Spaltenauswahltransistor einen Widerstandswert auf, der vom Abstand zur Schreibschaltung und/oder der Leseschaltung abhängig ist. DOLLAR A Verwendung z. B. in tragbaren Mediasystemen.

Description

Die Erfindung betrifft ein Phasenwechselspeicherbauelement mit direktem Zugriff gemäß dem Oberbegriff des Patentanspruchs 1.

Phasenwechselspeicherbauelemente mit direktem Zugriff (PRAMs) sind nichtflüchtige Speicherbauelemente, die Daten unter Verwendung eines Phasenwechselmaterials, wie z.B. Ge-Sb-Te (GST), speichern. Das Phasenwechselmaterial, das verschiedene Widerstandswerte in Abhängigkeit von seiner kristallinen oder amorphen Phase aufweist, wird durch eine thermische Behandlung zum Setzen der Phase des Materials programmiert.

Das Phasenwechselmaterial des PRAM weist einen relativ niedrigen Widerstandswert in seinem kristallinen Zustand und einen relativ hohen Widerstandswert in seinem amorphen Zustand auf. In herkömmlicher Bezeichnung wird der kristalline Zustand mit niedrigem Widerstandswert als Setzzustand bezeichnet und dem logischen Wert „0" zugeordnet, während der amorphe Zustand mit hohem Widerstandswert als Rücksetzzustand bezeichnet und dem logischen Wert „1" zugeordnet wird.

Die Begriffe „kristallin" und „amorph" sind relative Begriffe im Zusammenhang mit Phasenwechselmaterialien. Das bedeutet, dass der Fachmann, wenn eine Phasenwechselspeicherzelle als in ihrem kristallinen Zustand bezeichnet wird, darunter versteht, dass das Phasenwechselmaterial der Zelle eine stärker geordnete kristalline Struktur im Vergleich mit seinem amorphen Zustand aufweist. Eine Phasenwechselspeicherzelle in ihrem kristallinen Zustand muss nicht vollständig kristallin sein und eine Phasenwechselspeicherzelle in ihrem amorphen Zustand muss nicht vollständig amorph sein.

Allgemein wird das Phasenwechselmaterial eines PRAM durch eine ohmsche Aufheizung des Materials über seine Schmelzpunkttemperatur für eine relativ kurze Zeitperiode in einen amorphen Zustand zurückgesetzt. Andererseits wird das Phasenwechselmaterial durch Aufheizen des Materials unter seiner Schmelzpunkttemperatur für eine längere Zeitperiode in einen kristallinen Zustand gesetzt. In jedem Fall wird dem Material nach der Aufheizbehandlung erlaubt, auf seine ursprüngliche Temperatur abzukühlen. Allgemein erfolgt die Abkühlung jedoch wesentlich schneller, wenn das Phasenwechselmaterial in seinen amorphen Zustand zurückgesetzt wird.

Während eines Lesevorgangs wird ein vorgegebener Lesestrom einer ausgewählten Speicherzelle zur Verfügung gestellt, und der Widerstandszustand „1" oder „0" wird unter Verwendung eines Abtastverstärkers basierend auf einer Spannung der Zelle unterschieden.

Um die Kapazität und Integrationsdichte von Phasenwechselspeicherbauelementen zu erhöhen, können die Phasenwechselspeicherbauelemente als eine hierarchische Bitleitungsstruktur mit einer globalen Bitlei tung und einer Mehrzahl von lokalen Bitleitungen implementiert werden. In diesem Fall gibt es eine Differenz der physikalischen Länge zwischen Phasenwechselspeicherzellen, die mit lokalen Bitleitungen gekoppelt sind, die weit entfernt von einer Schreibschaltung und/oder einer Leseschaltung angeordnet sind, und Phasenwechselspeicherzellen, die mit lokalen Bitleitungen gekoppelt sind, die in der Nähe der Schreibschaltung und/oder der Leseschaltung angeordnet sind. Dadurch variiert unter Beachtung eines vorhandenen parasitären Widerstands in einer globalen Bitleitung der Widerstandswert eines Pfades, der sich von einer Schreibschaltung und/oder Leseschaltung zu einer ausgewählten Speicherzelle erstreckt, in Abhängigkeit von der Position der ausgewählten Phasenwechselspeicherzelle.

Daher wird aufgrund der Widerstandsvariationen ein kleinerer Wert eines Schreib- oder Lesestroms an eine Phasenwechselspeicherzelle angelegt, die mit einer lokalen Bitleitung gekoppelt ist, die weiter entfernt von einer Schreib- und/oder Leseschaltung als eine Phasenwechselspeicherzelle angeordnet ist, die mit einer Bitleitung gekoppelt ist, die näher an der Schreib- und/oder Leseschaltung angeordnet ist. Diese Variationen des Lese- und/oder Schreibstroms kann in Lese- und/oder Schreibfehlern resultieren.

Als technisches Problem liegt der Erfindung die Bereitstellung eines PRAM-Bauelements der eingangs genannten Art zugrunde, das die oben genannten Unzulänglichkeiten des Standes der Technik reduziert oder vermeidet und insbesondere zuverlässige Lese- und/oder Schreibvorgänge ermöglicht.

Die Erfindung löst dieses Problem durch die Bereitstellung eines PRAM-Bauelements mit den Merkmalen des Patentanspruchs 1. Vorteilhafte Weiterbildungen der Erfindung sind in den abhängigen Ansprüchen angegeben.

Vorteilhafte Ausführungsformen der Erfindung sind in den Zeichnungen dargestellt und werden nachfolgend beschrieben. Es zeigen:
1 und 2 ein Blockdiagramm und ein Schaltbild eines Phasenwechselspeicherbauelements mit direktem Zugriff,
3 ein detaillierteres Schaltbild des Phasenwechselspeicherbauelements mit direktem Zugriff zur Beschreibung eines Schreibvorgangs,
4 ein Diagramm zur Beschreibung einer Bedingung für die Auslösung eines Phasenübergangs eines Phasenwechselmaterials einer Phasenwechselspeicherzelle des Bauelements der 1 bis 3,
5 ein zu 3 analoges Schaltbild zur Beschreibung eines Lesevorgangs,
6 ein Diagramm zur Darstellung von Verteilungen von Setzwiderstandswerten und Rücksetzwiderstandswerten einer Phasenwechselspeicherzelle des Bauelements der 1 bis 3,
7 ein Blockdiagramm eines anderen Phasenwechselspeicherbauelements mit direktem Zugriff,
8 ein Querschnitt eines Spaltenauswahltransistors und eines Entladetransistors eines Phasenwechselspeicherbauelements mit direktem Zugriff,
9 ein Schaltbild einer Phasenwechselspeicherzelle in einem Phasenwechselspeicherbauelement mit direktem Zugriff und
10 ein schematisches Blockdiagramm eines tragbaren Mediasystems mit wenigstens einem Phasenwechselspeicherbauelement mit direktem Zugriff.
Ein Phasenwechselspeicherbauelement mit direktem Zugriff gemäß einem ersten Ausführungsbeispiel der Erfindung ist in den 1 und 2 dargestellt. In bevorzugten Ausführungsformen der Erfindung wird ein Phasenwechselspeicherbauelement mit direktem Zugriff mit vier Speicherbänken beispielhaft beschrieben, die Erfindung ist aber nicht darauf beschränkt. Unter Bezugnahme auf 1 umfasst das Phasenwechselspeicherbauelement 1 mit direktem Zugriff eine erste bis vierte Speicherbank 100_1 bis 100_4, Zeilendecoder 10_1 und 10_2, Spaltendecoder 20_1 und 20_2 und Eingabe-/Ausgabe(I/O)-Schaltungen 30_1 bis 30_4.
Jede der ersten bis vierten Speicherbank 100_1 bis 100_4 umfasst eine Mehrzahl von Phasenwechselspeicherzellen, die in einer Matrixform angeordnet sind, und eine Mehrzahl von Speicherblöcken BLKi (mit i gleich 0 bis 7). Obwohl in der obigen Beschreibung jede der Speicherbänke 100_1 bis 100_4 acht Speicherblöcke BLKi umfasst, kann sie eine andere Anzahl von Speicherblöcken umfassen.
Die Zeilendecoder 10_1 und 10_2 sind jeweils korrespondierend zu zwei Speicherbänken 100_1 und 100_2 bzw. 100_3 und 100_4 angeordnet, um Zeilenadressen in den ersten bis vierten Speicherbänken 100_1 bis 100_4 festzulegen. Der Zeilendecoder 10_1 kann beispielsweise Zeilenadressen in der ersten und zweiten Speicherbank 100_1 und 100_2 auswählen.
Die Spaltendecoder 20_1 und 20_2 sind jeweils korrespondierend zu zwei Speicherbänken 100_1 und 100_3 bzw. 100_2 und 100_4 ange ordnet, um Spaltenadressen in den ersten bis vierten Speicherbänken 100_1 bis 100_4 zu benennen. Der Spaltendecoder 20_1 kann beispielsweise Spaltenadressen in der ersten und dritten Speicherbank 100_1 und 100_3 auswählen.
Die I/O-Schaltungen 30_1 bis 30_4 sind korrespondierend zu den entsprechenden Speicherbänken 100_1 bis 100_4 angeordnet und schreiben und/oder lesen Daten in und/oder aus der jeweiligen Speicherbank 100_1 bis 100_4. Obwohl in 1 nicht dargestellt, kann jede der I/O-Schaltungen 30_1 bis 30_4 eine Schreibschaltung und/oder eine Leseschaltung umfassen. Die Konfiguration der I/O-Schaltung 30_1 bis 30_4 wird später unter Bezugnahme auf die 3 und 5 im Detail beschrieben.
Unter Bezugnahme auf 2 umfasst die Speicherbank 100_2 eine Mehrzahl von Speicherblöcken BLKi (mit i gleich 0 bis 7), eine Mehrzahl von globalen Bitleitungen GBLj (mit j gleich 0 bis n) und eine Mehrzahl von lokalen Bitleitungen BLO bis BL0, Spaltenauswahltransistoren YSELk (mit k gleich 0 bis 7) und Entladetransistoren DCHk (mit k gleich 0 bis 7). Die Mehrzahl von Speicherblöcken BLKi umfasst eine Mehrzahl von Phasenwechselspeicherzellen 101 bis 116, die an Positionen angeordnet sind, an denen sich eine Mehrzahl von Wortleitungen WL0, WL1, WLm und WLp und eine Mehrzahl von Bitleitungen kreuzen. Die Bitleitungen sind insbesondere unter Bildung einer hierarchischen Struktur angeordnet, welche die Mehrzahl von globalen Bitleitungen GBLj und die Mehrzahl von lokalen Bitleitungen BL0 bis BL3 umfasst. Detaillierter sind die mehreren globalen Bitleitungen GBLj mit der I/O-Schaltung 30_2 verbunden und erstrecken sich in einer Richtung, um von der Mehrzahl von Speicherblöcken BLKi gemeinsam genutzt zu werden. Die mehreren lokalen Bitleitungen BL0 bis BL3 sind über die Spaltenauswahltransistoren YSELk selektiv mit jeder der globalen Bitleitungen GBLj verbunden, während sie mit der Mehrzahl von Phasenwechselspeicherzellen 101 bis 116 gekoppelt sind.
Wenn die 8M-Speicherbank 100_2 beispielsweise acht 1M-Speicherblöcke BLKi umfasst, erstreckt sich eine Anzahl 8K von Wortleitungen senkrecht zu einer Richtung, während sich 256 globale Bitleitungen GBLj in dieser Richtung erstrecken, so dass sie von der Mehrzahl von Speicherblöcken BLKi gemeinsam genutzt werden. Die vier lokalen Bitleitungen BL0 bis BL3 sind für jeden Speicherblock BLKi mit jeder der 256 globalen Bitleitungen GBLj verbunden. 1K Phasenwechselspeicherzellen sind mit jeder der vier lokalen Bitleitungen BL0 bis BL3 gekoppelt.
Die Mehrzahl von Speicherzellen 101 bis 116 umfasst jeweils variable Widerstände 101a bis 116a, die Phasenwechselmaterialen mit verschiedenen ersten und zweiten Widerstandswerten umfassen, die von deren Zustand (amorph oder kristallin) abhängen, und Steuerelemente 101b bis 116b, die einen Strom steuern, der durch die variablen Widerstände 101a bis 116a fließt. Jeder der variablen Widerstände 101a bis 116a ist zwischen jeder der lokalen Bitleitungen BL0 bis BL3 und einem korrespondierenden der Steuerelemente 101b bis 116b eingeschleift. Jedes der Steuerelemente 101b bis 116b ist eine Diode mit einer Anode, die mit einem korrespondierenden der variablen Widerstände 101a bis 116a gekoppelt ist, und einer Kathode, die mit einer der Wortleitungen WL0, WL1, WLm und WLp gekoppelt ist. Im Unterschied zu 2 können die Positionen der variablen Widerstände 101a bis 116a und der Steuerelemente 101b bis 116b in Abhängigkeit vom Typ der Anwendung verändert werden. Das Phasenwechselmaterial kann eine binäre (zweielementige) Verbindung wie GaSb, InSb, InSe, Sb₂Te₃ oder GeTe, eine ternäre (dreielementige) Verbindung wie GeSbTe, GeSeTe, InSbTe, SnSb₂Te₄ oder InSbGe, oder eine quaternäre (vierelementige) Verbindung wie AgInSbTe, GeSnSbTe, GeSbSeTe oder Te₈₁Ge₁₅Sb₂S₂, sein. Das am häufigsten verwendete Phasenwechselmaterial ist GeSbTe.
Die Spaltenauswahltransistoren YSELk (mit k gleich 0 bis 7) verbinden jede der globalen Bitleitungen GBLj in Reaktion auf Spaltenauswahlsignale YSi (mit i gleich 0 bis 7) selektiv mit den lokalen Bitleitungen BL0 bis BL3. Das Spaltenauswahlsignal YSi wird durch ein decodiertes Signal einer korrespondierenden Spaltenadressen- und Blockinformation eingeschaltet. Insbesondere variiert der Widerstandswert von jedem der Spaltenauswahltransistoren YSELk (mit k gleich 0 bis 7) in Abhängigkeit von seinem Abstand zur I/O-Schaltung 30_2. Der Widerstandswert von Spaltenauswahltransistoren YSELk (mit k gleich 4 bis 7), die weit entfernt von der I/O-Schaltung 30_2 angeordnet sind, ist niedriger als für Spaltenauswahltransistoren YSELk (mit k gleich 0 bis 3), die nahe der I/O-Schaltung 30_2 angeordnet sind. Der Widerstandswert der Mehrzahl von Spaltenauswahltransistoren YSELk (mit k gleich 0 bis 3), die mit dem ersten Speicherblock BLK0 korrespondieren, ist beispielsweise größer als derjenige der Mehrzahl von Spaltenauswahltransistoren Y-SELk (mit k gleich 4 bis 7), die mit dem achten Speicherblock BLK7 korrespondieren. Durch Einstellen des Widerstandswertes auf diese Weise kann der Wert des Schreibstromes und des Lesestromes, die durch die Spaltenauswahltransistoren YSELk (mit k gleich 4 bis 7) fließen, die weit entfernt von der I/O-Schaltung 30_2 angeordnet sind, im Wesentlichen gleich dem Wert des Schreibstromes und des Lesestromes gemacht werden, die durch die Spaltenauswahltransistoren YSELk (mit k gleich 0 bis 3) fließen, die nahe der I/O-Schaltung 30_2 angeordnet sind. Dies wird später unter Bezugnahme auf die 3 bis 6 im Detail beschrieben.
Es können verschiedene Verfahren verwendet werden, um den Widerstandswert der Spaltenauswahltransistoren YSELk (mit k gleich 4 bis 7) zu reduzieren, die weit entfernt von der I/O-Schaltung angeordnet sind. So können z.B. die Spaltenauswahltransistoren YSELk (mit k gleich 4 bis 7), die weit entfernt von der I/O-Schaltung angeordnet sind, größer ausgeführt werden als die Transistoren, die nahe der I/O-Schaltung angeordnet sind. Dies wird durch Erhöhen des W/L-Verhältnisses (Breite (W) zu Länge (L)) von Kanalbereichen der Spaltenauswahltransistoren YSELk (mit k gleich 4 bis 7) erzielt, was durch Erhöhen der Breite der Kanalbereiche oder Reduzieren von deren Länge möglich ist. Da jedoch der durch einen Photoprozess gebildete Kanalbereich meist eine minimale Länge aufweist, kann die Erhöhung des W/L-Verhältnisses hauptsächlich durch eine Erhöhung der Breite des Kanalbereichs erzielt werden. Ein anderer Ansatz zur Reduzierung des Widerstandswertes der Spaltenauswahltransistoren YSELk (mit k gleich 0 bis 7) besteht darin, eine Schwellwertspannung durch eine Erhöhung der Konzentration von Störstellen zu reduzieren, die in einen Kanalbereich derselben dotiert werden. So wird die Konzentration von Störstellen, die in Kanalbereiche der Spaltenauswahltransistoren YSELk (mit k gleich 4 bis 7) dotiert werden, die weit entfernt von der I/O-Schaltung angeordnet sind, z.B. höher gemacht als von Störstellen, die in Kanalbereiche der Spaltenauswahltransistoren YSELk (mit k gleich 0 bis 3) dotiert werden, die nahe derselben angeordnet sind.
Jeder der Entladetransistoren DCHi (mit i gleich 0 bis 7) ist zwischen jeder der Mehrzahl von lokalen Bitleitungen BL0 bis BL3 und einer Massespannung eingeschleift und jeder entlädt eine an die zugehörige lokale Bitleitung angelegte Spannung sowohl vor als auch nach einem Schreib- oder Lesevorgang in Reaktion auf ein korrespondierendes der komplementären Spaltenauswahlsignale YSBi (mit i gleich 0 bis 7). Daher sind die Entladetransistoren DCHi (mit i gleich 0 bis 7) leitend geschaltet, wenn die Spaltenauswahltransistoren YSELk (mit k gleich 0 bis 7) sperrend geschaltet sind.
3 zeigt ein Schaltbild zur Beschreibung eines Schreibvorgangs eines Phasenwechselspeicherbauelements mit direktem Zugriff gemäß einem Ausführungsbeispiel und 4 zeigt ein Diagramm zur Beschrei bung einer Bedingung für die Auslösung eines Phasenübergangs eines Phasenwechselmaterials einer Phasenwechselspeicherzelle. Zur Vereinfachung der Beschreibung zeigt 3 nur Phasenwechselspeicherzellen 101 und 109 im ersten und achten Speicherblock BLK0 und BLK7 unter den Phasenwechselspeicherzellen im ersten bis achten Speicherblock BLK0 bis BLK7. Der parasitäre Widerstandswert einer globalen Bitleitung GBL0 wird auf einer globalen Bitleitung GBL0 angezeigt, und die Spaltenauswahltransistoren YSEL0 und YSEL4 und die variablen Widerstände 109a und 109b werden durch vorbestimmte Widerstandswerte angezeigt.
Unter Bezugnahme auf die 3 und 4 wird eine Wortleitung WL0 oder WLm durch einen Zeilentreiber 15_1 ausgewählt, und eine lokale Bitleitung BL0 wird durch einen Spaltendecoder (nicht dargestellt) ausgewählt, um eine Phasenwechselspeicherzelle 101 oder 109 auszuwählen, in die geschrieben werden soll. Insbesondere wird die ausgewählte Wortleitung WL0 oder WLm, wenn eine Diode als Steuerelement 101b oder 109b verwendet wird, mit einem niedrigen Pegel getrieben, wodurch bewirkt wird, dass die Diode leitend geschaltet wird.
Daten werden in die Phasenwechselspeicherzellen 101 und 109 unter Verwendung von Joulescher Wärme geschrieben, die durch Bereitstellen eines Schreibstroms I_WRITE für die variablen Widerstände 101a und 109a bereitgestellt wird, die Phasenwechselmaterialien aufweisen. Insbesondere wird ein Phasenwechselmaterial durch einen Strom, der durch das Phasenwechselmaterial fließt, über seine Schmelztemperatur Tm erhitzt und dann schnell abgekühlt, so dass es in den amorphen Zustand übergeht, d.h. in den logischen Pegel „1" (siehe Kennlinie a in 4). Das Phasenwechselmaterial wird dann für eine vorbestimmte Zeitperiode auf eine Temperatur zwischen einer Kristallisationstemperatur Tx und der Schmelztemperatur Tm aufgeheizt und abgekühlt, so dass das Phasenwechselmaterial in seinen kristallinen Zustand übergeht, d.h. in den logischen Zustand „0" (siehe Kennlinie b in 4). Daher ist es wichtig, einen besonders genauen Wert des Schreibstroms I WRITE für eine vorgegebene Zeitperiode bereitzustellen, um einen Phasenübergang des Phasenwechselmaterials auszulösen. Ein Schreibstrom I_WRITE von ungefähr 1 mA und von ungefähr 0,6mA bis 0,7mA kann beispielsweise für einen Rücksetzvorgang bzw. für einen Setzvorgang zur Verfügung gestellt werden.
Der Schreibstrom I_WRITE kann beispielsweise über eine Schreibschaltung 310 bereitgestellt werden. Für die nachfolgende Beschreibung ist die Schreibschaltung 310 detaillierter z.B. in der koreanischen Patentanmeldung 2004/0246808 beschrieben, deren Offenbarung hiermit durch Verweis hierin aufgenommen wird, wie wenn sie in vollem Umfang hierin dargelegt wäre. Unter Bezugnahme auf 3 umfasst die Schreibschaltung 310 eine Impulsauswahlschaltung 312, eine Stromsteuerschaltung 314 und eine Stromtreiberschaltung 316. Die Impulsauswahlschaltung 312 sendet selektiv einen Rücksetzimpuls P_RESET oder einen Setzimpuls P_SET an die Stromsteuerschaltung 314, um einen logischen Pegel „1" oder „0" in eine ausgewählte Phasenwechselspeicherzelle 101 oder 109 zu schreiben. Insbesondere liefert die Impulsauswahlschaltung 312 einen Rücksetzimpuls P_RESET oder Setzimpuls P_SET, der gemäß dem logischen Pegel von Daten DATA eingegeben wird, und liefert dann Daten DATA, deren Übertragung durch die Stromsteuerschaltung 314 verzögert wurde. Hierbei ist der Rücksetzimpuls P_RESET oder der Setzimpuls P_SET ein Stromimpuls und der Rücksetzimpuls P_RESET weist ein kürzeres Freigabeintervall als der Setzimpuls P_SET auf.
Die Stromsteuerschaltung 314 steuert den an die Stromtreiberschaltung 316 angelegten Stromwert während eines Freigabeintervalls des Rücksetzimpulses P_RESET oder des Setzimpulses P_SET. Insbesondere wird eine Vorspannung DC_BIAS mit einem vorbestimmten Spannungs pegel an die Stromsteuerschaltung 314 angelegt, um einen stabilen Betrieb der Stromsteuerschaltung 314 sicherzustellen. Wenn der logische Pegel von Daten DATA, die durch die Impulsauswahlschaltung 312 bereitgestellt werden, auf einem ersten Pegel ist, wird ein Steuersignal CTR mit einem zweiten Pegel während eines Freigabeintervalls des Rücksetzimpulses P_RESET ausgegeben. Andererseits wird, wenn der logische Pegel von Daten DATA auf einem zweiten Pegel ist, ein Steuersignal CTR mit einem ersten Pegel während eines Freigabeintervalls des Setzimpulses P_SET ausgegeben. Die Stromtreiberschaltung 316 gibt den Schreibstrom I_WRITE über einen Ausgabeknoten N1 in Reaktion auf das Steuersignal CTR während des Freigabeintervalls des Rücksetzimpulses P_RESET oder des Setzimpulses P_SET an eine ausgewählte Phasenwechselspeicherzelle aus. Zudem entlädt die Stromtreiberschaltung 316 den Ausgabeknoten N1 während eines Sperrintervalls des Rücksetzimpulses P_RESET oder des Setzimpulses P_SET.
Auch wenn die Schreibschaltung 310 einen vorbestimmten Wert des Schreibstroms I_WRITE durch diesen Prozess bereitstellt, können jedoch falsche Daten DATA gespeichert werden, wenn der Abstand zwischen einer ausgewählten Phasenwechselspeicherzelle 101 oder 109 und der Schreibschaltung 310 zunimmt, weil eine Differenz in der physikalischen Länge zwischen der Phasenwechselspeicherzelle 101 innerhalb des ersten Speicherblocks BLK0, der nahe der Schreibschaltung 310 angeordnet ist, und der Phasenwechselspeicherzelle 109 innerhalb des achten Speicherblocks BLK7 auftritt, der weit entfernt von ihr angeordnet ist.
Insbesondere kann, da auf der globalen Bitleitung GBL0 ein parasitärer Widerstandswert vorhanden ist, der Widerstandswert eines Pfades, der sich von der Schreibschaltung 310 zur ausgewählten Speicherzelle 101 oder 109 erstreckt, in Abhängigkeit von der Position der ausgewählten Phasenwechselspeicherzelle 101 oder 109 variieren. Das bedeutet, dass die Phasenwechselspeicherzellen 101 und 109 eine Widerstandswertdifferenz aufweisen, die mit der Differenz des physikalischen Abstands von der Schreibschaltung 310 korrespondiert. Der Widerstandswert eines Pfads zwischen der Schreibschaltung 310 und der Phasenwechselspeicherzelle 101 innerhalb des ersten Speicherblocks BLK0 beträgt R_L0+R_S0+R_C0, während der Widerstandswert eines Pfades zwischen der Schreibschaltung 310 und der Phasenwechselspeicherzelle 109 innerhalb des achten Speicherblocks BLK7 gleich
ist. R_L0 bis R_L7 sind die Widerstandswerte der globalen Bitleitung GBL0, R_S0 und R_S1 sind die Widerstandswerte der Spaltenauswahltransistoren YSEL0 und YSEL4, und R_C0 und R_C1 sind die Widerstandswerte von Phasenwechselmaterialien der variablen Widerstände 101a und 109a.
Daher unterscheidet sich der Wert des Schreibstroms I_WRITE₀, der die Phasenwechselspeicherzelle 101 innerhalb des ersten Speicherblocks BLK0 erreicht, von demjenigen des Schreibstroms I_WRITE₁, der die Phasenwechselspeicherzelle 109 innerhalb des achten Speicherblocks BLK7 erreicht. Der Pegel des Schreibstroms I_WRITE₁, welcher der Speicherzelle 109 bereitgestellt wird, die weit entfernt von der Schreibschaltung 310 angeordnet ist, ist niedriger als der Pegel des Schreibstroms I_WRITE₀, welcher der nahe dieser angeordneten Speicherzelle 101 bereitgestellt wird.
Wie oben ausgeführt ist, werden Daten unter Verwendung von Joulescher Wärme, die durch Bereitstellen des Schreibstroms I_WRITE₀ oder I_WRITE₁ für die variablen Widerstände 101a und 109a erzeugt wird, in die Phasenwechselspeicherzelle 101 oder 109 geschrieben. Die Joulesche Wärme ist proportional zum Quadrat des Schreibstroms I_WRITE₀ oder I_WRITE₁. Daher wird, wenn der Pegel des Schreibstroms I_WRITE₁ niedrig ist, welcher der weit von der Schreibschaltung 310 an geordneten Phasenwechselspeicherzelle 109 zur Verfügung gestellt wird, keine ausreichende Joulesche Wärme erzeugt, um Daten in die Phasenwechselspeicherzelle 109 zu schreiben. Des Weiteren variiert die Temperatur der weit entfernt von der Schreibschaltung 310 angeordneten Phasenwechselspeicherzelle 109 mit der Zeit, wie aus den Kennlinien c und d von 4 ersichtlich ist, da die Temperatur der Phasenwechselspeicherzelle 101 oder 109 proportional zur Menge an Joulescher Wärme ist. Wie aus 4 deutlich wird, wird das Phasenwechselmaterial nicht auf eine Temperatur aufgeheizt, die erforderlich ist, um einen Phasenübergang auszulösen, was dazu führen kann, dass die weit entfernt von der Schreibschaltung 310 angeordnete Phasenwechselspeicherzelle 109 fehlerhaft arbeitet. Das bedeutet, dass ein logischer Pegel, der mit eingegebenen Daten DATA korrespondiert, eventuell nicht in der Phasenwechselspeicherzelle 109 gespeichert wird. Insbesondere ist es, wenn die Phasenwechselspeicherzelle 109 in einem Rücksetzzustand ist, schwieriger, Daten zu schreiben, als wenn sie in einem Setzzustand ist, da der Widerstandswert R_C1 hoch ist.
Daher macht die Erfindung den Widerstandswert R_S1 des weiter entfernt von der Schreibschaltung 310 angeordneten Spaltenauswahltransistors YSEL4 niedriger als den Widerstandswert R_S0 des nahe dieser angeordneten Spaltenauswahltransistors YSEL0. Wie vorher ausgeführt, kann die Reduzierung des Widerstandswertes durch Vergrößerung der Abmessung des Spaltenauswahltransistors YSEL4 oder der Konzentration von in einen Kanalbereich dotierten Störstellen zur Einstellung einer Schwellwertspannung erzielt werden.
Auf diese Weise kann der Widerstandswert eines Pfades zwischen der Schreibschaltung 310 und der Phasenwechselspeicherzelle 101 oder 109 innerhalb verschiedener Speicherblöcke BLK0 oder BLK7 im Wesentlichen gleich gemacht werden, unabhängig davon, welche der Phasenwechselspeicherzellen 101 und 109 ausgewählt ist. Daher ist es möglich, da der gleiche Wert für den Schreibstrom 1 WRITE an die Phasenwechselspeicherzellen 101 und 109 innerhalb der Speicherblöcke BLK0 und BLK7 angelegt wird, das Risiko eines Ausfalls während eines Schreibvorgangs zu reduzieren.
5 zeigt ein Schaltbild zur Beschreibung eines Schreibvorgangs eines Phasenwechselspeicherbauelements mit direktem Zugriff gemäß einem Ausführungsbeispiel der Erfindung, und 6 zeigt ein Diagramm zur Darstellung von Verteilungen von Setzwiderstandswerten und Rücksetzwiderstandswerten einer Phasenwechselspeicherzelle. Unter Bezugnahme auf die 5 und 6 wird nun ein Vorgang zum Lesen von Daten aus einer Phasenwechselspeicherzelle beschrieben. Vor dem Beginn des Lesevorgangs wird ein Vorladetransistor 352 leitend geschaltet, um einen Abtastknoten N2 auf einen Versorgungsspannungspegel vorzuladen.
Dann wird eine Wortleitung WL0 oder WLm durch einen Zeilentreiber 15_1 ausgewählt, und eine lokale Bitleitung BL0 wird durch einen Spaltendecoder (nicht dargestellt) ausgewählt, um eine Phasenwechselspeicherzelle 101 oder 109 auszuwählen, in die geschrieben werden soll. Wenn der Lesevorgang durch Ausgabe eines Lesebefehls beginnt, wird der Vorladetransistor 352 sperrend geschaltet und hört auf, den Abtastknoten N2 vorzuladen. Zudem wird durch eine Lesestromversorgungsschaltung (nicht dargestellt) ein Lesestrom I_READ an den Abtastknoten N2 angelegt.
Gleichzeitig wird ein Klemmsteuersignal CMP mit einem vorbestimmten Spannungspegel an ein Gate eines Klemmtransistors 354 angelegt und klemmt die globale Bitleitung GBL0 auf einen vorbestimmten Spannungspegel unter der Schwellwertspannung Vth. Dies geschieht, weil ein Phasenübergang des Phasenwechselmaterials in dem variablen Widerstand 101a oder 109a auftritt, wenn eine die Schwellwertspannung Vth übersteigende Spannung angelegt wird. Dadurch wird der Lesestrom I_READ einer ausgewählten Phasenwechselspeicherzelle durch einen geklemmten Spannungspegel zur Verfügung gestellt und ein Shoot-through-Strom wird anhängig vom Widerstandswert des Phasenwechselmaterials erzeugt. Auf die Erzeugung des Shoot-through-Stroms hin wird auch der Spannungspegel des Abtastknotens N2 geändert. Dann vergleicht ein Abtastverstärker SA 356 den Spannungspegel des Abtastknotens N2 mit dem Spannungspegel einer Referenzspannung VREF und liest den logischen Pegel der Phasenwechselspeicherzelle 101 oder 109 aus.
Auch wenn eine Leseschaltung 350 unter Verwendung des oben beschriebenen Prozesses einen Lesevorgang ausführt, kann während des Lesevorgangs gespeicherter Daten ein Fehler auftreten, wenn ein Abstand zwischen der Leseschaltung 350 und der ausgewählten Phasenwechselspeicherzelle 101 oder 109 zunimmt, weil eine Differenz in der physikalischen Länge zwischen der Phasenwechselspeicherzelle 101 innerhalb des ersten Speicherblocks BLK0, der nahe der Leseschaltung 350 angeordnet ist, und der Phasenwechselspeicherzelle 109 innerhalb des achten Speicherblocks BLK7 auftritt, der weit von dieser entfernt angeordnet ist.
Wie oben ausgeführt ist, kann wegen dem auf der globalen Bitleitung GBL0 vorhandenen parasitären Widerstandswert der Widerstandswert eines Pfades, der sich von der Leseschaltung 350 zur ausgewählten Speicherzelle 101 oder 109 erstreckt, in Abhängigkeit von der Position der ausgewählten Phasenwechselspeicherzelle 101 oder 109 variieren. Das bedeutet, dass die Phasenwechselspeicherzellen 101 und 109 eine Widerstandswertdifferenz aufweisen, die mit der Differenz des physikalischen Abstands von der Leseschaltung 350 korrespondiert. Der Widerstandswert eines Pfads zwischen der Leseschaltung 350 und der Phasenwechselspeicherzelle 101 innerhalb des ersten Speicherblocks BLK0 beträgt R_L0+R_S0+R_C0, während der Widerstandswert eines Pfades zwischen der Leseschaltung 350 und der Phasenwechselspeicherzelle 109 innerhalb des achten Speicherblocks BLK7 gleich
ist.
R_L0 bis R_L7 sind die Widerstandswerte der globalen Bitleitung GBL0, R_S0 und R_S1 sind die Widerstandswerte der Spaltenauswahltransistoren YSEL0 und YSEL4, und R_C0 und R_C1 sind die Widerstandswerte von Phasenwechselmaterialien der variablen Widerstände 101a bis 109a.
In diesem Fall wird, wenn die Phasenwechselspeicherzelle 109 innerhalb des achten Speicherblocks BLK7 in einem Setzzustand ist, sie eventuell als im Rücksetzzustand befindlich missverstanden. Das bedeutet, dass die Phasenwechselspeicherzelle 109, wenn sie in einem Rücksetzzustand ist, wohl nicht wesentlich durch eine Spannung beeinflusst wird, die durch
verbraucht wird, weil der Widerstand R_C1 einen ausreichend hohen Wert aufweist. Wenn die Phasenwechselspeicherzelle 109 jedoch in einem Setzzustand ist, kann sie leicht durch
beeinflusst werden, weil der Widerstand R_C1 einen niedrigen Wert aufweist.
Zudem kann der Abtastverstärker SA 356 einen Setzzustand eventuell nicht von einem Rücksetzzustand unterscheiden, weil eine Toleranz ΔM1 zwischen Setzwiderstand und Rücksetzwiderstand sehr klein ist, wie aus den Verteilungen des Setzwiderstandswertes und des Rücksetzwiderstandswertes für einen Pfad zwischen der Leseschaltung 350 und der jeweiligen Phasenwechselspeicherzelle 101 und 109 in 6 ersichtlich ist.
Daher macht die Erfindung den Widerstandswert R_S1 des von der Leseschaltung weit entfernten Spaltenauswahltransistors YSEL4 niedriger als den Widerstandswert R_S0 des nahe dieser angeordneten Spaltenaus wahltransistors YSEL0. Wie vorher ausgeführt, kann die Reduzierung des Widerstandswertes durch Vergrößerung der Abmessung des Spaltenauswahltransistors YSEL4 oder der Konzentration von in einen Kanalbereich dotierten Störstellen zur Einstellung einer Schwellwertspannung erzielt werden. Durch Einstellen des Widerstandswerts auf diese Weise kann der Widerstand eines Pfades zwischen der Leseschaltung 310 und der jeweiligen Phasenwechselspeicherzelle 101 oder 109 innerhalb verschiedener Speicherblöcke BLK0 oder BLK7 im Wesentlichen gleich gemacht werden, wodurch eine ausreichende Toleranz zwischen dem Setzwiderstand und dem Rücksetzwiderstand eines Pfades zwischen der Leseschaltung 350 und der jeweiligen Phasenwechselspeicherzelle 101 und 109 innerhalb verschiedener Speicherblöcke BLK0 und BLK7 zur Verfügung gestellt werden kann, während das Risiko eines Fehlers während eines Lesevorgangs reduziert wird. Selbstverständlich können für diese Ausführungsform allgemein die Widerstandswerte der Spaltenauswahltransistoren an Positionen, die zunehmend weiter entfernt von der Leseschaltung sind, jeweils zunehmend niedriger ausgeführt werden.
7 zeigt ein Phasenwechselspeicherbauelement mit direktem Zugriff gemäß einer zweiten erfindungsgemäßen Ausführungsform. Komponenten, die jeweils die gleiche Funktion wie bei der Beschreibung der in 2 dargestellten Ausführungsform aufweisen, sind mit dem gleichen Bezugszeichen identifiziert, und auf ihre wiederholende Beschreibung wird verzichtet.
Unter Bezugnahme auf 7 besteht die Eigenschaft des Phasenwechselspeicherbauelements mit direktem Zugriff entsprechend der zweiten erfindungsgemäßen Ausführungsform darin, dass eine Mehrzahl von Speicherblöcken BLKi (mit i gleich 0 bis 7) in zwei oder mehr Speichergruppen GP0, GP1, GP2 und GP3 zusammengefasst sind und die Abmessung der Spaltenauswahltransistoren, die mit den jeweiligen Spei chergruppen GP0, GP1, GP2 und GP3 korrespondieren, in Abhängigkeit vom Abstand zwischen einer I/O-Schaltung und jeder der Speichergruppen GP0, GP1, GP2 und GP3 variiert. Das bedeutet, dass der Widerstandswert von Spaltenauswahltransistoren, die mit einer der Speichergruppen GP0, GP1, GP2 oder GP3 korrespondieren, die weit entfernt von der I/O-Schaltung angeordnet ist, niedriger als derjenige von Spaltenauswahltransistoren ist, die mit einer nahe derselben angeordneten Speichergruppe GP0, GP1, GP2 oder GP3 korrespondieren. Der Widerstandswert der Mehrzahl von Spaltenauswahltransistoren, die mit der vierten Speichergruppe GP3 korrespondiert, ist beispielsweise niedriger als der Widerstandswert der Mehrzahl von Spaltenauswahltransistoren, die mit der ersten Speichergruppe GP0 korrespondiert. Obwohl bei der obigen Beschreibung jeweils zwei Speicherblöcke BLKi in einzelne Speichergruppen GP0, GP1, GP2 und GP3 zusammengefasst sind, kann eine Speichergruppe drei oder mehr Speicherblöcke umfassen (z.B. vier).
8 zeigt einen Spaltenauswahltransistor und einen Entladetransistor für ein Phasenwechselspeicherbauelement mit direktem Zugriff entsprechend einer dritten erfindungsgemäßen Ausführungsform. Unter Bezugnahme auf 8 ist ein Spaltenauswahltransistor YSEL0 in einer anderen Schicht als der Entladetransistor DCH0 angeordnet. Ein Transistor, der in der oberen Schicht angeordnet ist, kann ein Dünnfilmtransistor sein, während ein Transistor in der unteren Schicht ein Bulktransistor sein kann. Der Dünnfilmtransistor kann in einer epitaxialen Siliziumschicht 220 ausgebildet sein. Zur Vereinfachung der Beschreibung wird angenommen, dass der Entladetransistor DCH0 in der unteren Schicht und der Spaltenauswahltransistor YSEL0 in der oberen Schicht angeordnet ist, obwohl die Position der beiden Transistoren DCH0 und YSEL0 entwurfsabhängig variieren kann. 0bwohl in 8 nicht dargestellt, kann ein Gate 201 des Entladetransistors DCH0 mit einem komplementären Spaltenauswahlsignal YSB0 verbunden sein, während ein Gate 221 des Spaltenauswahltransistors YSEL0 mit einem Spaltenauswahlsignal YS0 verbunden ist.
Eine Drain 202 des Entladetransistors DCH0 und eine Source 222 des Spaltenauswahltransistors YSEL0 sind jeweils über Kontaktstifte 212 und 232 mit einem Kontaktstellenfleck 242 verbunden. Der Kontaktstellenfleck 242 ist über einen Durchkontaktstift 252 mit einer lokalen Bitleitung 262 verbunden. Obwohl in 8 nicht dargestellt, ist die lokale Bitleitung 262 mit einem Phasenwechselmaterial einer Phasenwechselspeicherzelle verbunden. Eine Drain 224 des Spaltenauswahltransistors YSEL0 ist über einen Kontaktstift 234 mit einem Kontaktstellenfleck 244 verbunden. Der Kontaktstellenfleck 244 ist über einen Durchkontaktstift 254 mit einer globalen Bitleitung 264 verbunden. Eine Source 206 des Entladetransistors DCH0 ist über einen Kontaktstift 216, einen Störstellenbereich 226 der epitaxialen Schicht 220 und einen Kontaktstift 236 mit einem Kontaktstellenfleck 246 verbunden, und der Kontaktstellenfleck 246 ist mit einer Massespannung gekoppelt.
9 zeigt eine Phasenwechselspeicherzelle 301 im Phasenwechselspeicherbauelement mit direktem Zugriff gemäß einer Ausführungsform der Erfindung, wobei die Phasenwechselspeicherzelle 301 einen Transistor, der zwischen einem variablen Widerstand 301a und einer Massespannung eingeschleift ist und ein Gate aufweist, das mit einer Wortleitung WL verbunden ist, als Steuerelement 301b verwendet, das einen Strom steuert, der durch den variablen Widerstand 301a fließt. Im Gegensatz zu dem Fall, in dem eine Diode als Steuerelement 301b verwendet wird, wird die Wortleitung WL auf einen hohen Pegel getrieben, um einen Transistor leitend zu schalten, wenn die Phasenwechselspeicherzelle 301 ausgewählt wird.
10 zeigt ein tragbares Mediasystem, das ein oder mehrere Phasenwechselspeicherbauelemente mit direktem Zugriff entsprechend erfin dungsgemäßen Ausführungsformen umfasst. In einer Ausführungsform der Erfindung wird ein Mobiltelefon als das tragbare Mediasystem beispielhaft beschrieben, die Erfindung ist aber nicht darauf beschränkt. Die Erfindung kann vielmehr auch für ein Zweiwege-Kommunikationssystem, einen Einweg-Pager, einen Zweiweg-Pager, ein persönliches Kommunikationssystem, einen tragbaren Computer, einen persönlichen digitalen Assistenten (PDA), einen MPEG-Audioschicht-3-Player (MP3-Player), eine digitale Kamera und andere elektronische Geräte verwendet werden.
Unter Bezugnahme auf 10 umfasst das tragbare Mediasystem 400 eine Steuereinheit 410, eine Speichereinheit 420, ein I/O-Bauelement 430 und einen Sendeempfänger 440. Die Steuerung 410 kann beispielsweise Mikroprozessor, digitale Signalprozessoren, Mikrocontroller usw. umfassen. Der Speicher 420 speichert Nachrichten, die an das tragbare Mediasystem 400 oder an ein externes Bauelement übertragen werden. Das heißt, der Speicher 420 speichert Daten oder Anweisungen, die von der Steuerung während des Betriebs des tragbaren Mediasystems 400 ausgeführt werden. Der Speicher 420 kann aus einem oder mehreren verschiedenen Typen von Speichern aufgebaut sein. Der Speicher 420 kann beispielsweise ein flüchtiges Speicherbauelement oder ein nichtflüchtiges Speicherbauelement wie ein Flashspeicherbauelement und/oder ein Phasenwechselspeicherbauelement sein. Hierbei umfassen Beispiele des Phasenwechselspeicherbauelements PRAMs gemäß bevorzugten erfindungsgemäßen Ausführungsformen.
Insbesondere ist die größte Herausforderung des tragbaren Mediasystems 400, das Maß an verbrauchtem Strom zu minimieren. Wie in den vorherigen Ausführungsformen der Erfindung beschrieben, kann der Strom- und Energieverbrauch durch Verkleinern des Widerstandswertes eines Spaltenauswahltransistors in einer Phasenwechselspeicherzelle minimiert werden, die von einer Schreib- und/oder Leseschaltung weit entfernt ist, wobei die Zuverlässigkeit während eines Schreib- und/oder Lesevorgangs verbessert wird.
Das tragbare Mediasystem 400 kann Nachrichten in einer drahtlosen Form über den Sendeempfänger 440 senden oder empfangen, der mit einer Antenne (nicht dargestellt) verbunden ist. Hierbei kann das tragbare Mediasystem 400 Nachrichten unter Verwendung von Protokollen wie CDMA (Code Division Multiple Access), GSM (Global System for Mobile Communication), NADC (North 20 American Digital Cellular), TDMA (Time Division Multiple Access), ETDMA (Extended TDMA), WCDMA der dritten Generation (Breitband-CDMA), CDMA-2000 usw. senden oder empfangen. Das I/O-Bauelement 430 erzeugt eine Nachricht über eine Nutzermanipulation. Das I/O-Bauelement 430 kann eine Tastatur, einen Monitor usw. umfassen.
Ein erfindungsgemäßes Phasenwechselspeicherbauelement mit direktem Zugriff stellt wenigstens einen der folgenden Vorteile zur Verfügung. Erstens kann es Fehler während Schreib- und/oder Lesevorgängen verhindern. Zweitens stellt es eine Phasenwechselspeicherzelle zur Verfügung, in die ein Rücksetzzustand sicher geschrieben werden kann, wobei die Widerstandstoleranz der Phasenwechselspeicherzellen durch Reduzieren einer Verteilung des Setzwiderstandwertes vergrößert wird, was die Zuverlässigkeit der Phasenwechselspeicherzellen verbessert. Drittens kann es den Pegel des Schreibstroms und/oder Lesestroms verkleinern, wodurch der Stromverbrauch reduziert wird.

Claims

Phasenwechselspeicherbauelement mit direktem Zugriff, mit – einer globalen Bitleitung (GBL0 bis GBLn), die mit einer Schreibschaltung (310) und einer Leseschaltung (350) verbunden ist, – einer Mehrzahl von lokalen Bitleitungen (BL0 bis BL3), die jeweils mit einer Mehrzahl von Phasenwechselspeicherzellen (101 bis 116) verbunden sind, und – einer Mehrzahl von Spaltenauswahltransistoren (YSEL0 bis YSEL7), welche die globale Bitleitung selektiv mit jeder der Mehrzahl von lokalen Bitleitungen verbinden, dadurch gekennzeichnet, dass – jeder Spaltenauswahltransistor (YSEL0 bis YSEL7) einen Widerstandswert aufweist, der vom Abstand zur Schreibschaltung (310) und Leseschaltung (350) abhängig ist.
Phasenwechselspeicherbauelement mit direktem Zugriff nach Anspruch 1, wobei der Widerstandswert eines weiter entfernt von der Schreibschaltung und der Leseschaltung angeordneten Spaltenauswahltransistors niedriger als der Widerstandswert eines näher an der Schreibschaltung und der Leseschaltung angeordneten Spaltenauswahltransistors ist.
Phasenwechselspeicherbauelement mit direktem Zugriff nach Anspruch 2, wobei der weiter entfernt von der Schreibschaltung und der Leseschaltung angeordnete Spaltenauswahltransistor eine größere Abmessung als der näher an der Schreibschaltung und der Leseschaltung angeordnete Spaltenauswahltransistor aufweist.
Phasenwechselspeicherbauelement mit direktem Zugriff nach Anspruch 2 oder 3, wobei eine Konzentration von in einen Kanalbe reich des weiter entfernt von der Schreibschaltung und der Leseschaltung angeordneten Spaltenauswahltransistors dotierten Störstellen höher als eine Konzentration von in einen Kanalbereich des näher an der Schreibschaltung und der Leseschaltung angeordneten Spaltenauswahltransistors dotierten Störstellen ist.
Phasenwechselspeicherbauelement mit direktem Zugriff nach einem der Ansprüche 1 bis 4, weiter umfassend einen Entladetransistor (DCH0 bis DCH7), der eine Spannung auf einer lokalen Bitleitung entlädt.
Phasenwechselspeicherbauelement mit direktem Zugriff nach Anspruch 5, wobei die Spaltenauswahltransistoren in einer anderen Schicht einer Schichtstapelanordnung des Speicherbauelements als der Entladetransistor angeordnet sind.
Phasenwechselspeicherbauelement mit direktem Zugriff nach einem der Ansprüche 1 bis 6, wobei die Phasenwechselspeicherzellen einen variablen Widerstand (301a), der ein Phasenwechselmaterial mit einem ersten und einem zweiten Widerstandswert aufweist, und ein Steuerelement (301b) umfasst, das einen Stromfluss durch den variablen Widerstand hindurch steuert.
Phasenwechselspeicherbauelement mit direktem Zugriff nach Anspruch 7, wobei das Phasenwechselmaterial Germanium (Ge), Antimon (Sb) und Tellur (Te) enthält.
Phasenwechselspeicherbauelement mit direktem Zugriff nach Anspruch 7 oder 8, wobei das Steuerelement eine Diode ist, die in Reihe zum variablen Widerstand geschaltet ist.
Phasenwechselspeicherbauelement mit direktem Zugriff nach einem der Ansprüche 1 bis 9, wobei – eine Mehrzahl von Speicherblöcken (BLK0 bis BLK7) bereitgestellt ist, die jeweils mehrere Phasenwechselspeicherzellen aufweisen, – sich die globale Bitleitung in einer Richtung erstreckt und von der Mehrzahl von Speicherblöcken gemeinsam genutzt wird, – sich jede der lokalen Bitleitungen in der einen Richtung erstreckt und – jeder Spaltenauswahltransistor mit einem Speicherblock korrespondiert und einen Widerstandswert aufweist, der vom Abstand zwischen der Schreibschaltung und der Leseschaltung und dem korrespondierenden Speicherblock abhängig ist.
Phasenwechselspeicherbauelement mit direktem Zugriff nach Anspruch 10, wobei die Speicherblöcke wenigstens in zwei Gruppen zusammengefasst sind und jeder Spaltenauswahltransistor mit einer Speichergruppe korrespondiert und einen Widerstandswert aufweist, der vom Abstand zwischen der Schreibschaltung und der Leseschaltung und der Speichergruppe abhängig ist.