JP2012230755A - スイッチトランジスタを有しない差動センス増幅器 - Google Patents
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Abstract
【解決方法】本発明の差動センス増幅器は、第1のビットライン(BL)に接続された出力および第1のビットラインに対して相補的な第2のビットライン(/BL)に接続された入力を有する第1のCMOSインバータと、第2のビットライン(/BL)に接続された出力および第1のビットライン(BL)に接続された入力を有する第2のCMOSインバータとを備え、それぞれのCMOSインバータはプルアップトランジスタ(M21、M22)および前記プルダウントランジスタ(M31、M32)を備え、プルアップトランジスタ(M21、M22)またはプルダウントランジスタ(M31、M32)のソースは、トランジスタのソースと電圧源との間に中間トランジスタを置くことなく、プルアップ電圧源またはプルダウン電圧源に電気的に結合され、接続されることを特徴とする。
【選択図】図3
Description
− ビットラインBLに接続された出力および相補ビットライン/BLに接続された入力を有する第1のCMOSインバータと、
− 相補ビットライン/BLに接続された出力およびビットラインBLに接続された入力を有する第2のCMOSインバータとを備え、
それぞれのCMOSインバータは、
− ドレインおよびソースを有するプルアップトランジスタT21、T22と、
− ドレインおよびソースを有するプルダウントランジスタT31、T32とを備え、
それぞれのCMOSインバータのプルアップトランジスタT21、T22およびプルダウントランジスタT31、T32は共通ドレインを有する。
− 第1のビットラインに接続された出力および第1のビットラインに対して相補的な第2のビットラインに接続された入力を有する第1のCMOSインバータと、
− 第2のビットラインに接続された出力および第1のビットラインに接続された入力を有する第2のCMOSインバータとを備え、
それぞれのCMOSインバータは、
− ドレインおよびソースを有するプルアップトランジスタと、
− ドレインおよびソースを有するプルダウントランジスタとを備え、
それぞれのCMOSインバータのプルアップトランジスタおよびプルダウントランジスタは共通ドレインを有し、
プルダウントランジスタのソースは、プルダウントランジスタのソースとプルダウン電圧源との間に中間トランジスタを置くことなく、プルダウン電圧源に電気的に結合され、接続されるか、または、プルアップトランジスタのソースは、プルアップトランジスタのソースとプルアップ電圧源との間に中間トランジスタを置くことなく、プルアップ電圧源に電気的に結合され、接続される。
○ プルアップトランジスタの第2の制御ゲートは、プルアップ第2制御信号によって駆動され、
○ プルダウントランジスタの第2の制御ゲートは、プルダウン第2制御信号によって駆動され、
− 差動センス増幅器は、絶縁層によってベース基板から隔てられている半導体材料の薄層を備えるセミコンダクタオンインシュレータ基板上に形成され、第2の制御ゲートは、絶縁層の下にあるベース基板内に形成されたバックコントロールゲート(back control gates)であるか、または
− トランジスタは、独立した二重ゲートを有するFinFETデバイスであり、
− センス増幅器は、第1のビットラインおよび第2のビットラインのうちの一方にそれぞれ結合されるソースおよびドレインを有する等化トランジスタをさらに備え、
− 等化トランジスタは、少なくとも第1の制御ゲートおよび第2の制御ゲートが一緒に接続されているマルチゲートトランジスタであり、
− 等化トランジスタは、プルアップトランジスタ間に物理的に配列されているP−MOS型トランジスタであり、
− センス増幅器は、前記第1のビットラインおよび第2のビットラインをプリチャージ電圧にプリチャージするために前記第1のビットラインおよび前記第2のビットラインにそれぞれ結合されるように配列された一対のプリチャージトランジスタを有し、前記プリチャージトランジスタは、プルアップトランジスタもしくはプルダウントランジスタによって構成され、
− センス増幅器は、それぞれ第1および第2のビットラインと第1および第2のグローバルビットラインとの間でデータを転送するために、前記第1のビットラインおよび前記第2のビットラインをそれぞれ第1のグローバルビットラインおよび第2のグローバルビットラインに接続するように配列された一対のパスゲートトランジスタを有し、
○ パスゲートトランジスタは、プルアップトランジスタによって構成され、
○ プルダウントランジスタのソースは、プルダウントランジスタのソースとプルダウン電圧源との間に中間トランジスタを置くことなく、プルダウン電圧源に電気的に結合され、接続されるか、または
− センス増幅器は、それぞれ第1および第2のビットラインと第1および第2のグローバルビットラインとの間でデータを転送するために、前記第1のビットラインおよび前記第2のビットラインをそれぞれ第1のグローバルビットラインおよび第2のグローバルビットラインに接続するように配列された一対のパスゲートトランジスタを有し、
○ パスゲートトランジスタは、プルダウントランジスタによって構成され、
○ プルアップトランジスタのソースは、プルアップトランジスタのソースとプルアップ電圧源との間に中間トランジスタを置くことなく、プルアップ電圧源に電気的に結合され、接続され、
− センス増幅器は、一対のプリチャージトランジスタをさらに備え、プリチャージトランジスタは、少なくとも第1の制御ゲートおよび第2の制御ゲートが一緒に接続されているマルチゲートトランジスタであり、
− センス増幅器は、一対のパスゲートランジスタをさらに備え、プリチャージトランジスタは、少なくとも第1の制御ゲートおよび第2の制御ゲートが一緒に接続されているマルチゲートトランジスタである。
− プリチャージオペレーション中に、HIGHプルアップ第2制御信号は、プルアップトランジスタが導通しないようにプルアップトランジスタの第2の制御ゲートに印加され、HIGHプルダウン第2制御信号は、プルダウントランジスタが導通するようにプルダウントランジスタの第2の制御ゲートに印加されるか、または
− 感知オペレーション中に、HIGHプルダウン第2制御信号は、プルダウントランジスタが導通するようにプルダウントランジスタの第2の制御ゲートに印加され、HIGHプルアップ第2制御信号は、プルアップトランジスタが導通しないようにプルアップトランジスタの第2の制御ゲートに印加されるか、または
− 感知オペレーション中に、LOWプルダウン第2制御信号は、プルダウントランジスタが導通しないようにプルダウントランジスタの第2の制御ゲートに印加され、LOWプルアップ第2制御信号は、プルアップトランジスタが導通するようにプルアップトランジスタの第2の制御ゲートに印加され、
− 書き戻しオペレーション中に、LOWプルアップ第2制御信号は、プルアップトランジスタが導通するようにプルアップトランジスタの第2の制御ゲートに印加され、HIGHプルダウン第2制御信号は、プルダウントランジスタが導通するようにプルダウントランジスタの第2の制御ゲートに印加され、
− 読み出しオペレーションを実行するために、HIGHプルダウン第2制御信号をプルダウントランジスタの第2の制御ゲートに印加し、プルダウントランジスタを空乏モードにするか、または
− 読み出しオペレーションを実行するために、LOWプルアップ第2制御信号をプルアップトランジスタの第2の制御ゲートに印加し、プルアップトランジスタを空乏モードにする。
ΔV=VBL−V/BL=(CCELL/ΣC)*(VCELL−VBLH/2)
で与えられる。
この式において、VCELLは、メモリキャパシタに蓄積された電圧であり、ΣC=CCELL+CBL+Cin,SAは、セルCのキャパシタンスとビットラインBLのキャパシタンスとセンス増幅器の入力キャパシタンスCin,SAの総和に対応する。この電圧変動は、ビットラインBL、/BLの間の電圧差でもある。
図3に例示されているように、本発明の第1の実施形態によるセンス増幅器は、インバータ用に4つのトランジスタM21、M22、M31、M32を備え、さらに、2つの追加のパスゲートトランジスタM71、M72、2つの追加のプリチャージトランジスタM61、M62、および1つの追加の等化トランジスタM50を備える。
− 第1のビットラインBLに接続された出力および第1のビットラインBLに対して相補的な第2のビットライン/BLに接続された入力を有する第1のCMOSインバータと、
− 第2のビットライン/BLに接続された出力および第1のビットラインBLに接続された入力を有する第2のCMOSインバータとを備え、
それぞれのCMOSインバータは、
− ドレインおよびソースを有するプルアップトランジスタM21、M22と、
− ドレインおよびソースを有するプルダウントランジスタM31、M32とを備え、
それぞれのCMOSインバータのプルアップトランジスタM21、M22およびプルダウントランジスタM31、M32は共通ドレインを有する。
次に、図3に例示されているようなセンス増幅器の動作プロセスについて説明する。図4aおよび4bには、センス増幅器に印加されるか、またはその中で生成される信号が示されている。示されているタイミングは、純粋に例示することを目的としたものである。
図5に例示されているように、本発明の第2の実施形態によるセンス増幅器は、インバータ用に4つのトランジスタM21、M22、M31、M32を備え、さらに、2つの追加の専用パスゲートトランジスタM71、M72および1つの追加の等化トランジスタM50を備える。
次に、図5に例示されているようなセンス増幅器の動作プロセスについて説明する。センス増幅器に印加されるか、またはその中で生成される信号が、図6aおよび6bに例示されている。示されているタイミングは、純粋に例示することを目的としたものである。図6aは、論理「1」がセルC内に最初に格納されたときの場合を例示しており、図6bは、論理「0」がセルC内に最初に格納されたときの場合を例示している。
図7に例示されているように、本発明の第3の実施形態によるセンス増幅器は、インバータ用に4つのトランジスタM21、M22、M31、M32を備え、さらに、2つの追加の専用プリチャージトランジスタM61、M62および1つの追加の等化トランジスタM50を備える。
次に、図7に例示されているようなセンス増幅器の動作プロセスについて説明する。第1の実施形態の動作プロセスの違いのみを説明する。さらに、パスゲートトランジスタは、好ましくは、プルアップトランジスタM21、M22であるため、動作プロセスは、パスゲートトランジスタとしてのプルアップトランジスタM21、M22とともに説明される。
図9に例示されているように、本発明の第4の実施形態によるセンス増幅器は、インバータ用に4つのトランジスタM21、M22、M31、M32と、1つの追加の等化トランジスタM50とを備える。
− 第1のビットラインBLに接続された出力および第1のビットラインBLに対して相補的な第2のビットライン/BLに接続された入力を有する第1のCMOSインバータと、
− 第2のビットライン/BLに接続された出力および第1のビットラインBLに接続された入力を有する第2のCMOSインバータとを備え、
それぞれのCMOSインバータは、
− ドレインおよびソースを有するプルアップトランジスタM21、M22と、
− ドレインおよびソースを有するプルダウントランジスタM31、M32とを備え、
それぞれのCMOSインバータのプルアップトランジスタM21、M22およびプルダウントランジスタM31、M32は共通ドレインを有する。
次に、図9に例示されているようなセンス増幅器の動作プロセスについて説明する。センス増幅器に印加されるか、またはその中で生成される信号が、図10aおよび10bに例示されている。示されているタイミングは、純粋に例示することを目的としたものである。
本発明の4つのすでに説明されている実施形態において、等化トランジスタM50は、N−MOS型トランジスタであり、等化制御信号φEQLは、しかるべく制御されている。
グローバルビットラインIO、/IO間に配列された等化トランジスタ
等化トランジスタを第1のビットラインBLと第2のビットライン/BLとの間に配列する代わりにグローバルビットラインIOと/IOとの間に配列することが可能である。これは、第4の実施形態の場合の図12に例示されている。したがって、等化トランジスタM50は、ビットラインBL、/BL上で等化を実行する代わりにグローバルビットラインIO、/IO上で等化を実行する。
本発明の第3の態様によれば、本発明の第1の態様によるメモリセルアレイ122および少なくとも1つのセンス増幅器を組み込んだ半導体メモリ120が図13に例示されている。
T21、T22 プルアップトランジスタ
T31、T32 プルダウントランジスタ
T10 ヘッドスイッチトランジスタ
T40 フットスイッチトランジスタ
T50 等化トランジスタ
T61、T62 プリチャージトランジスタ
T72、T71 パスゲートトランジスタ
BL 第1のビットライン
/BL 第2のビットライン
IO 第1のグローバルビットライン
/IO 第2のグローバルビットライン
WL ワードライン
C メモリセル
YDEC デコード制御信号
φWL LOW電圧レベルを選択信号
φEQL 等化制御信号φEQL
φPCH プリチャージ制御信号
φPSW ヘッドスイッチ制御信号
φNSW フットスイッチ制御信号
φPBG プルアップバックゲート制御信号
φNBG プルダウンバックゲート制御信号
φIO、φ/IO グローバルビットライン信号
VPBGH プリチャージ電圧
VHsupply HIGH供給電圧
VLsupply LOW供給電圧
VBLH、VPBGH、VNBGH、VWLH HIGH電圧レベル
VBLL、VPBGL、VNBGL、VWLL LOW電圧レベル
120 半導体メモリ
122 メモリセルアレイ
124 センス増幅器のバンク
126 行デコーダ
Claims (20)
- 1つのメモリセルアレイのうちの複数のメモリセル(C)内に格納されているデータを感知するための差動センス増幅器であって、
第1のビットライン(BL)に接続された出力および前記第1のビットラインに対して相補的な第2のビットライン(/BL)に接続された入力を有する第1のCMOSインバータと、
前記第2のビットライン(/BL)に接続された出力および前記第1のビットライン(BL)に接続された入力を有する第2のCMOSインバータとを備え、
それぞれのCMOSインバータは、
ドレインおよびソースを有するプルアップトランジスタ(M21、M22)と、
ドレインおよびソースを有するプルダウントランジスタ(M31、M32)とを備え、
それぞれのCMOSインバータの前記プルアップトランジスタ(M21、M22)および前記プルダウントランジスタ(M31、M32)は共通ドレインを有し、
前記プルダウントランジスタ(M31、M32)の前記ソースはプルダウン電圧源に、前記プルダウントランジスタ(M31、M32)の前記ソースと前記プルダウン電圧源との間に中間トランジスタを置くことなく、電気的に結合され、および接続されるか、または
前記プルアップトランジスタ(M21、M22)の前記ソースはプルアップ電圧源に、前記プルアップトランジスタ(M21、M22)の前記ソースと前記プルアップ電圧源との間に中間トランジスタを置くことなく、電気的に結合され、接続され、
前記プルアップトランジスタ(M21、M22)および前記プルダウントランジスタ(M31、M32)は、少なくとも第1の制御ゲートおよび第2の制御ゲートを有するマルチゲートトランジスタであり、
前記プルアップトランジスタ(M21、M22)の前記第2の制御ゲートは、第2のプルアップ制御信号(φPBG)によって駆動され、
プルダウントランジスタ(M31、M32)の前記第2の制御ゲートは、第2のプルダウン制御信号(φNBG)によって駆動されることを特徴とする差動センス増幅器。 - 前記差動センス増幅器は、絶縁層によってベース基板から隔てられている半導体材料の薄層を備えるセミコンダクタオンインシュレータ基板上に形成され、前記第2の制御ゲートは、前記絶縁層の下にある前記ベース基板内に形成されたバックコントロールゲートであることを特徴とする請求項1に記載の差動センス増幅器。
- 前記トランジスタは、独立した二重ゲートを有するFinFETデバイスであることを特徴とする請求項1に記載の差動センス増幅器。
- 前記第1のビットラインおよび第2のビットライン(BL、/BL)のうちの一方にそれぞれ結合されたソースおよびドレインを有する等化トランジスタ(M50)をさらに備えることを特徴とする請求項1から3のいずれか一項に記載の差動センス増幅器。
- 前記等化トランジスタ(M50)は、少なくとも第1の制御ゲートおよび第2の制御ゲートが一緒に接続されているマルチゲートトランジスタであることを特徴とする請求項4に記載の差動センス増幅器。
- 前記等化トランジスタ(M50)は、前記プルアップトランジスタ(M21、M22)間に物理的に配列されているP−MOS型トランジスタであることを特徴とする請求項4から5のいずれか一項に記載の差動センス増幅器。
- 前記第1のビットラインおよび第2のビットライン(BL、/BL)をプリチャージ電圧にプリチャージするために、前記第1のビットラインおよび第2のビットライン(BL、/BL)にそれぞれ結合されるように配列された一対のプリチャージトランジスタを有し、前記プリチャージトランジスタは、前記プルアップトランジスタ(M21、M22)によって、または前記プルダウントランジスタ(M31、M32)によって構成されることを特徴とする請求項1から6のいずれか一項に記載の差動センス増幅器。
- 前記第1のビットラインおよび第2のビットライン(BL、/BL)を第1のグローバルビットラインおよび第2のグローバルビットライン(IO、/IO)に接続し、それぞれ前記第1のビットラインおよび前記第2のビットライン(BL、/BL)と前記第1のグローバルビットラインおよび前記第2のグローバルビットライン(IO、/IO)との間でデータを転送するように配列された一対のパスゲートトランジスタを有し、
前記パスゲートトランジスタは、前記プルアップトランジスタ(M21、M22)によって構成され、
前記プルダウントランジスタ(M31、M32)の前記ソースはプルダウン電圧源に、前記プルダウントランジスタ(M31、M32)の前記ソースと前記プルダウン電圧源との間に中間トランジスタを置くことなく、電気的に結合され、接続されることを特徴とする請求項1から7のいずれか一項に記載の差動センス増幅器。 - 前記第1のビットラインおよび第2のビットライン(BL、/BL)を第1のグローバルビットラインおよび第2のグローバルビットライン(IO、/IO)に接続し、それぞれ前記第1のビットラインおよび前記第2のビットライン(BL、/BL)と前記第1のグローバルビットラインおよび前記第2のグローバルビットライン(IO、/IO)との間でデータを転送するように配列された一対のパスゲートトランジスタを有し、
前記パスゲートトランジスタは、前記プルダウントランジスタ(M31、M32)によって構成され、
前記プルアップトランジスタ(M21、M22)の前記ソースはプルアップ電圧源に、前記プルアップトランジスタ(M21、M22)の前記ソースと前記プルアップ電圧源との間に中間トランジスタを置くことなく、電気的に結合され、接続されることを特徴とする請求項1から7のいずれか一項に記載の差動センス増幅器。 - 一対のプリチャージトランジスタ(M61、M62)をさらに備え、前記プリチャージトランジスタ(M61、M62)は、少なくとも第1の制御ゲートおよび第2の制御ゲートが一緒に接続されているマルチゲートトランジスタであることを特徴とする請求項1から6のいずれか一項に記載の差動センス増幅器。
- 一対のパスゲートトランジスタ(M71、M72)をさらに備え、前記プリチャージトランジスタ(M71、M72)は、少なくとも第1の制御ゲートおよび第2の制御ゲートが一緒に接続されているマルチゲートトランジスタであることを特徴とする請求項1から7のいずれか一項に記載の差動センス増幅器。
- 前記ビットライン(BL、/BL)をプリチャージし、1つのメモリセルアレイのうちの複数のメモリセル(C)内に格納されているデータを感知し、書き戻すためのオペレーションを実行するために、請求項1から9のいずれか一項に記載の差動センス増幅器を制御するための方法であって、
前記差動センス増幅器によって実行される前記オペレーションを修正するために、前記第2のプルアップ制御信号(φPBG)および/または前記第2のプルダウン制御信号(φNBG)が修正されることを特徴とする方法。 - プリチャージオペレーション中に、LOWプルアップ第2制御信号(φPBG)は、前記プルアップトランジスタ(M21、M22)が導通するように前記プルアップトランジスタ(M21、M22)の前記第2の制御ゲートに印加され、LOWプルダウン第2制御信号(φNBG)は、前記プルダウントランジスタ(M31、M32)が導通しないように前記プルダウントランジスタ(M31、M32)の前記第2の制御ゲートに印加されることを特徴とする請求項12に記載の方法。
- プリチャージオペレーション中に、HIGHプルアップ第2制御信号(φPBG)は、前記プルアップトランジスタ(M21、M22)が導通しないように前記プルアップトランジスタ(M21、M22)の前記第2の制御ゲートに印加され、HIGHプルダウン第2制御信号(φNBG)は、前記プルダウントランジスタ(M31、M32)が導通するように前記プルダウントランジスタ(M31、M32)の前記第2の制御ゲートに印加されることを特徴とする請求項12に記載の方法。
- 感知オペレーション中に、HIGHプルダウン第2制御信号(φNBG)は、前記プルダウントランジスタ(M31、M32)が導通するように前記プルダウントランジスタ(M31、M32)の前記第2の制御ゲートに印加され、HIGHプルアップ第2制御信号(φPBG)は、前記プルアップトランジスタ(M21、M22)が導通しないように前記プルアップトランジスタ(M21、M22)の前記第2の制御ゲートに印加されることを特徴とする請求項12から14のいずれか一項に記載の方法。
- 感知オペレーション中に、LOWプルダウン第2制御信号(φNBG)は、前記プルダウントランジスタ(M31、M32)が導通しないように前記プルダウントランジスタ(M31、M32)の前記第2の制御ゲートに印加され、LOWプルアップ第2制御信号(φPBG)は、前記プルアップトランジスタ(M21、M22)が導通するように前記プルアップトランジスタ(M21、M22)の前記第2の制御ゲートに印加されることを特徴とする請求項12から14のいずれか一項に記載の方法。
- 書き戻しオペレーション中に、LOWプルアップ第2制御信号(φPBG)は、前記プルアップトランジスタ(M21、M22)が導通するように前記プルアップトランジスタ(M21、M22)の前記第2の制御ゲートに印加され、HIGHプルダウン第2制御信号(φNBG)は、前記プルダウントランジスタ(M31、M32)が導通するように前記プルダウントランジスタ(M31、M32)の前記第2の制御ゲートに印加されることを特徴とする請求項12から16のいずれか一項に記載の方法。
- 読み出しオペレーションを実行するために、請求項8に記載の差動センス増幅器を制御するための方法であって、HIGHプルダウン第2制御信号(φNBG)を前記プルダウントランジスタ(M31、M32)の前記第2の制御ゲートに印加して前記プルダウントランジスタ(M31、M32)を空乏モードにすることを特徴とする方法。
- 読み出しオペレーションを実行するために、請求項9に記載の差動センス増幅器を制御するための方法であって、LOWプルアップ第2制御信号(φPBG)を前記プルアップトランジスタ(M21、M22)の前記第2の制御ゲートに印加して前記プルアップトランジスタ(M21、M22)を空乏モードにすることを特徴とする方法。
- 請求項1から11のいずれか一項に記載の少なくとも1つの差動センス増幅器を備えることを特徴とするメモリセルアレイ(122)を組み込んだ半導体メモリ(120)。
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