TWI558162B - 通過等化電晶體之用於在一對雙訊號線上感測一電壓差之電路及方法 - Google Patents

通過等化電晶體之用於在一對雙訊號線上感測一電壓差之電路及方法 Download PDF

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Description

通過等化電晶體之用於在一對雙訊號線上感測一電壓差之電路及方法
本發明大體上係關於一種半導體電路(諸如一半導體記憶體，例如一動態隨機存取記憶體(DRAM))，且更特定言之，本發明係關於一種用於在一對雙訊號線上感測一電壓差之電路，例如用於感測及放大儲存於一記憶體單元陣列之複數個記憶體單元中之資料之一感測放大器。
一DRAM基本上為將呈二進位形式(例如「1」或「0」)之資料儲存於諸多記憶體單元中之一積體電路。該資料係儲存於一記憶體單元中作為位於該記憶體單元內之一電容器上之一電荷。通常，一高邏輯位準一般等同於電力供應電壓且一低邏輯位準一般等同於接地。
一習知DRAM之記憶體單元係配置成一陣列，使得個別記憶體單元可被定址及存取。該陣列可被視為數列及數行之記憶體單元。各列包含經由一共同控制訊號而使該列上之記憶體單元互連之一字線。類似地，各行包含與各列中之至多一記憶體單元耦合之一位元線。因此，可控制該字線及該位元線以便個別地存取該陣列之各記憶體單元。
藉由選擇與一記憶體單元相關聯之字線而存取該記憶體單元之電容器以自一記憶體單元讀出資料。與選定記憶體單元之位元線配對之一互補位元線經等化以具有一等化電壓。此等化電壓(Veq)通常為高Vdd邏輯位準與低Vss(通常接地)邏輯位準之間之中間值。因此，習知地，位元線經等化以具有一半電力供應電壓(Vdd/2)。當啟動選定記憶體單元之字線時，選定記憶體單元之電容器將儲存電壓放電至位元線上以因此改變位元線上之電壓。接著，使用一差動放大器(通常被稱為一感測放大器)來偵測及放大位元線對上之電壓差。
圖1展示包括通過塊矽CMOS技術而製造之十個電晶體T1至T10之一習知感測放大器電路。該感測放大器包括配置於第一位元線BL與與該第一位元線互補之第二位元線/BL之間之一對交叉耦合反相器：- 一第一CMOS反相器，其具有連接至位元線BL之一輸出端及連接至互補位元線/BL之一輸入端；- 一第二CMOS反相器，其具有連接至互補位元線/BL之一輸出端及連接至位元線BL之一輸入端。
各CMOS反相器包括：- 一上拉電晶體T1、T2，其具有一汲極及一源極；及- 一下拉電晶體T3、T4，其具有一汲極及一源極，各CMOS反相器之上拉電晶體T1、T2及下拉電晶體T3、T4具有一共同汲極。
下拉電晶體T3、T4之源極連接至一腳踏開關電晶體T5，腳踏開關電晶體T5本身連接至提供通常具有一低電壓位準VBLL(被稱為接地GND)之一低供應電壓VL之一下拉電壓源且由一腳踏開關訊號「Sense」控制。低供應電壓VL之接地位準係用作為感測放大器中之其他電壓位準之一參考。在由圖1繪示之電路中，腳踏開關電晶體T5為一N-MOS電晶體。當腳踏開關控制訊號「Sense」為高態時，腳踏 開關電晶體T5導電，且接地電壓係傳輸至下拉電晶體T3、T4之共同源極節點。當腳踏開關控制訊號「Sense」為低態時，腳踏開關電晶體T5被阻斷且下拉電晶體T3、T4之共同源極節點不被拉低。
上拉電晶體T1、T2之源極連接至提供通常具有一高電壓位準(諸如Vdd)之一高供應電壓VH之一上拉電壓源。
感測放大器進一步包括等化電晶體T6，等化電晶體T6使其源極/汲極端子分別耦合至位元線BL、/BL之一者且使其閘極由一等化控制訊號控制。圖1中所繪示之電路之等化電晶體T6為一N-MOS型電晶體。
感測放大器進一步包括一對專用預充電電晶體T7、T8，其等分別耦合至位元線BL及互補位元線/BL且經配置以給位元線BL、/BL預充電一預充電電壓(其通常為高供應電壓VH與低供應電壓VL之間之平均值)。此平均值通常為高供應電壓VH之一半(即，VH/2)，此係因為低供應電壓VL之低電壓位準GND係用作為其他電壓之一參考且接著高供應電壓VH及低供應電壓VL通常分別處於其等之高電壓位準及低電壓位準。一預充電控制訊號ρPCH係施加至該等預充電電晶體T7、T8之閘極。
感測放大器進一步包括兩個專用解碼電晶體T9、T10，其等之閘極由一解碼控制訊號CSL控制。解碼電晶體T9、T10之各者將位元線BL、/BL之一者連接至一全域位元線IO、/1O(亦被稱為輸入輸出線)。解碼電晶體T9、T10係用於轉移位元線BL、/BL與全域位元線IO、/IO之間之資料。
雖然感測放大器在技術上係必要的，但自一經濟觀點看，感測放大器可被視為記憶體陣列之服務電路且因此被視為使整個電路之面積增大及因此亦使電路製造成本增加之負擔。
因此，需不斷致力於最小化此等感測放大器之面積消耗。
本發明之目標為提出一種用於在一對雙訊號線上感測一電壓差之簡化電路。在此態樣中，本發明根據其第一態樣而提出一種用於在包括一第一訊號線(BL)及與該第一訊號線互補之一第二訊號線(/BL)之一對雙訊號線上感測一電壓差之電路，其包括：- 一對交叉耦合反相器，其等配置於該第一訊號線與該第二訊號線之間，各反相器具有一上拉電晶體(T1、T2)及一下拉電晶體(T3、T4)，該等上拉電晶體或該等下拉電晶體之源極係分別連接至一第一拉式電壓訊號(VHIO)及一第二拉式電壓訊號(VH/IO)，- 一解碼電晶體(T11、T12)，其具有分別耦合至該第一訊號線及該第二訊號線之一者之源極與汲極端子及由一解碼控制訊號(CSL)控制之一閘極，藉此當該解碼控制訊號導通該解碼電晶體時，在該第一訊號線與該第二訊號線之間建立一短路，電流自該第一拉式電壓訊號及該第二拉式電壓訊號之一者流動通過該短路，由此在該第一拉式電壓訊號與該第二拉式電壓訊號之間產生一干擾。
此電路之其他較佳(但不限於)態樣如下：- 上拉電晶體之源極連接至第一及第二上拉電壓訊號；- 該電路進一步包括一插入於下拉電晶體之源極與一下拉電壓源之間之一腳踏開關電晶體，該腳踏開關電晶體由一感測訊號控制；- 解碼電晶體、上拉電晶體及下拉電晶體為雙閘極電晶體；- 該電路係製造於包括藉由一絕緣層而與一基板隔開之一半導體材料薄層之一絕緣體上半導體基板上，且該等雙閘極電晶體各包括一第一閘極及一第二閘極，該等閘極之一者為形成於該絕緣層下方之該基板中之一背閘極；- 解碼電晶體具有由解碼控制訊號控制之一第一閘極及由一等化控制訊號控制之一第二閘極； - 解碼電晶體之該第一閘極為一背閘極；- 第一及第二訊號線為一記憶體單元陣列之位元線。
根據另一態樣，本發明係關於一種半導體記憶體，其包括根據本發明之第一態樣之至少一陣列之記憶體單元及至少一電路。
根據又一態樣，本發明係關於一種操作用於在包括一第一訊號線及與該第一訊號線互補之一第二訊號線之一對雙訊號線上感測一電壓差之一電路之方法，其包括以下步驟：導通根據本發明之第一態樣之一電路之解碼電晶體；及用一電流感測放大器或一電壓感測放大器感測拉式電壓訊號之間之電流差或電壓差。
BL‧‧‧第一位元線/第一訊號線
/BL‧‧‧第二位元線/第二訊號線
CSL‧‧‧解碼控制訊號
GND‧‧‧接地
IO‧‧‧全域位元線/輸入輸出線
/IO‧‧‧全域位元線/輸入輸出線
SC‧‧‧感測電路
T1‧‧‧上拉電晶體
T2‧‧‧上拉電晶體
T3‧‧‧下拉電晶體
T4‧‧‧下拉電晶體
T5‧‧‧腳踏開關電晶體
T6‧‧‧等化電晶體
T7‧‧‧預充電電晶體
T8‧‧‧預充電電晶體
T9‧‧‧解碼電晶體
T10‧‧‧解碼電晶體
T11‧‧‧解碼電晶體
T12‧‧‧解碼電晶體/雙閘極電晶體
VH‧‧‧高供應電壓
VHIO‧‧‧第一拉式電壓訊號/電壓源/上拉控制訊號
VH/IO‧‧‧第二拉式電壓訊號/電壓源/上拉控制訊號
ρBGN‧‧‧下拉第二閘極控制訊號
ρBGP‧‧‧上拉第二閘極控制訊號
ρEQ‧‧‧等化控制訊號
ρPCH‧‧‧預充電控制訊號
圖1(上文已描述)展示一習知感測放大器電路；圖2展示根據本發明之一可行實施例之一電路；圖3展示具有雙閘極電晶體(如申請人先前所提出)且不具有專用預充電電晶體之一感測放大器電路；圖4展示基於圖3之設計之根據本發明之另一實施例之一電路；及圖5展示根據本發明之又一實施例之一電路。
將在閱讀以舉例方式給出且參考附圖之本發明之較佳實施例之以下詳細描述之後更加明顯本發明之其他態樣、目標及優點。
在此等圖中，功能類似電晶體具有相同元件符號。
在本發明之更廣泛態樣中，本發明係關於一種在一對雙訊號線上感測一電壓差之新方式。雖然下文將相對於一感測放大器電路及呈一位元線及一互補位元線形式之雙訊號線而描述本發明，但應瞭解：本發明可在具有雙訊號線之其他電路上實施，諸如在具有雙高速匯流排(signal及/signal)之匯流排驅動器中實施。
參考圖2，本發明根據一第一態樣而提出一種用於在包括一第一 訊號線及與該第一訊號線互補之一第二訊號線之一對雙訊號線上感測一電壓差之電路。在圖2之實例性實施例中，該等雙訊號線為一記憶體單元陣列之位元線：一第一位元線BL；及與該第一位元線互補之一第二位元線/BL。
感測電路SC與圖1之習知感測放大器之不同點在於：感測電路SC包括配置於第一訊號線BL與第二訊號線/BL之間之一對交叉耦合反相器T1、T3；T2、T4，各反相器具有一上拉電晶體T1、T2及一下拉電晶體T3、T4，該等上拉電晶體或該等下拉電晶體之源極係分別連接至一第一拉式電壓訊號及一第二拉式電壓訊號。
在以下說明書中，上拉電晶體T1、T2之源極係分別連接至一第一上拉電壓訊號VHIO及一第二上拉電壓訊號VH/IO。應瞭解，本發明亦與其中使下拉電晶體T3、T4之源極分別連接至一第一下拉電壓訊號VLIO及一第二下拉電壓訊號VL/IO之對稱對等電路一起工作。
圖2之感測電路SC進一步與圖1之習知感測放大器之不同點在於：感測電路SC不包括圖1之習知解碼電晶體T9、T10。而是，感測電路SC包括一解碼電晶體T11，其具有分別耦合至第一訊號線BL及第二訊號線/BL之一者之源極與汲極端子及由一解碼控制訊號CSL控制之一閘極。
因此，當解碼控制訊號CSL導通解碼電晶體T11時，在第一訊號線BL與第二訊號線/BL之間建立一短路，電流自第一拉式電壓訊號VHIO及第二拉式電壓訊號VH/IO流動通過該短路，由此在第一拉式電壓訊號VHIO及第二拉式電壓訊號VH/IO之間產生一干擾。
若考量「1」處之第一位元線，則建立如圖2中之箭頭所展示之一電流路徑。電流流動通過第一拉式電壓訊號VHIO(T1處於導通狀態)，同時第二拉式電壓訊號VH/IO上無電流流動(T2處於斷接狀態)。當然，若第一位元線處於「0」，則情況相反。
兩個拉式電壓訊號充當電力供應器及解碼期間(此時解碼電路導通)之電流源(IO(輸入/輸出)線)。由此，一次級電流感測放大器可感測此等兩個IO線之間之電流差。
電流差在對應拉式電壓訊號(圖2之實例中之VHIO)上產生一電壓降。因此，若電壓源VHIO、VH/IO之輸出阻抗足夠高，則可由一次級電壓感測放大器感測電壓差。
應瞭解，圖2之電路具有比圖1之電路更少之電晶體數目(基於塊體技術之單個電晶體)，其證明之有利點在於：需要更少互連件，由此最小化面積消耗。
進一步有利地，解碼電晶體T11可為一N型或一P型電晶體以方便電路設計者(解碼控制訊號CSL之相位經適當配置)。
現轉至圖3，圖中呈現具有雙閘極電晶體之一感測放大器電路之一實例性實施例，如由申請人於2011年4月26日申請且尚未公開之法國專利申請案第1153574號中所描述。
圖3之感測放大器較佳地製造於包括藉由一絕緣層而與一基板隔開之一半導體材料薄層之一絕緣體上半導體基板上，且電晶體之第二閘極為形成於該絕緣層下方之該基板中之背閘極。
根據另一實施例，各雙閘極電晶體為一鰭型獨立雙閘極電晶體。根據又一實施例，各雙閘極電晶體由並聯配置之兩個單閘極電晶體製成。
圖3之電路與圖1之電路之不同點在於：其不包括專用預充電電晶體T7、T8；上拉電晶體T1、T2係各連接至一各自上拉控制訊號VHIO及VH/IO；下拉電晶體T3、T4係直接接地。另外，當上拉及下拉電晶體之第一閘極連接至第一訊號線BL或第二訊號線/BL時，上拉電晶體T1、T2之兩個第二閘極由一上拉第二閘極控制訊號ρBGP控制且下拉電晶體之兩個第二閘極由一下拉第二閘極控制訊號ρBGN控制。
圖4展示基於圖3之設計之根據本發明之另一實施例之一感測電路。應瞭解，具有雙閘極電晶體之根據本發明之一感測電路可源自於申請人於2011年4月26日申請且尚未公開之法國專利申請案第1153573號、第1153574號、第1153575號中所描述之所提出感測放大器之任一者。
如圖4中所展示，圖中不包括圖3之解碼電晶體T9、T10。感測電路代以包括一解碼電晶體T11，其具有分別耦合至第一訊號線BL及第二訊號線/BL之一者之源極與汲極端子及由一解碼控制訊號CSL控制之一閘極。
因此，當解碼控制訊號CSL導通解碼電晶體T11時，在第一訊號線BL與第二訊號線/BL之間建立一短路，電流自第一拉式電壓訊號VHIO及第二拉式電壓訊號VH/IO之一者流動通過該短路(若第一位元線BL處於「1」，則如圖4中之箭頭所展示)，由此在第一拉式電壓訊號VHIO與第二拉式電壓訊號VH/IO之間產生一干擾。
兩個上拉電壓訊號充當電力供應器及解碼操作期間(此時解碼電路導通)之電流源(IO(輸入/輸出)線)。由此，一次級電流感測放大器可感測此等兩個IO線之間之電流差。電流差在對應拉式電壓訊號(圖2之實例中之VHIO)上產生一電壓降。因此，若電壓源VHIO、VH/IO之輸出阻抗足夠高，則可由一次級電壓感測放大器感測電壓差。
在圖4之感測電路中，等化電晶體T6與解碼電晶體T11兩者係用作為單閘極電晶體(僅其等之第二閘極接地)。在圖5所表示之圖4之一有利變體中，使用具有等化功能與解碼功能兩者之一單一雙閘極電晶體T12。因此，此電晶體T12具有由等化控制訊號ρEQ控制之一第一閘極及由解碼控制訊號CSL控制之一第二閘極。應注意，若電路設計者沿一第一方向(諸如針對等化控制訊號之x方向)定向一閘極及沿垂直於該第一方向之一方向(諸如針對解碼控制訊號之y方向)定向第二閘 極，則此有利變體係可行的。當歸因於非對稱閘極氧化物厚度而與SOI雙閘極電晶體一起工作時，由解碼控制訊號CSL控制之第二閘極較佳為背閘極。
應瞭解，本發明可基於以下全部技術而實施：塊體、PDSOI(部分空乏絕緣體上矽)、FDSOI(全空乏絕緣體上矽)以及鰭型FET及其他類型之獨立雙閘極電晶體。FDSOI證明之有利點在於：其增强優點，此係因為其允許每功能性之面積小於塊體。
應進一步瞭解，由本發明提出之解碼方法(形成雙閘極訊號線之間之一暫時短路且偵測干擾)不受限於感測放大器電路，且可用在諸多其他電路上，只要該等電路展現雙閘極訊號線，諸如(例如)匯流排驅動器電路或類比轉數位轉換器。
應進一步瞭解，本發明不受限於根據其第一態樣之感測電路，且涵蓋一半導體記憶體(尤其是一DRAM記憶體)，該半導體記憶體包括配置成列及行之至少一陣列之記憶體單元及配置為一感測放大器之根據本發明之第一態樣之至少一感測電路。
本發明亦關於操作根據其第一態樣之感測電路之方法，該感測電路用於在包括一第一訊號線及與該第一訊號線互補之一第二訊號線之一對雙訊號線上感測一電壓差，該方法包括以下步驟：導通該感測電路之解碼電晶體；及用一電流感測放大器或一電壓感測放大器感測拉式電壓訊號之間之電流差或電壓差。
BL‧‧‧第一位元線/第一訊號線
/BL‧‧‧第二位元線/第二訊號線
CSL‧‧‧解碼控制訊號
GND‧‧‧接地
T1‧‧‧上拉電晶體
T2‧‧‧上拉電晶體
T3‧‧‧下拉電晶體
T4‧‧‧下拉電晶體
T12‧‧‧解碼電晶體
VHIO‧‧‧第一拉式電壓訊號/電壓源/上拉控制訊號
VH/IO‧‧‧第二拉式電壓訊號/電壓源/上拉控制訊號
ρBGN‧‧‧下拉第二閘極控制訊號
ρBGP‧‧‧上拉第二閘極控制訊號
ρEQ‧‧‧等化控制訊號

Claims (11)

  1. 一種用於在包括一第一訊號線及與該第一訊號線互補之一第二訊號線之一對雙訊號線上感測一電壓差之電路，其包括：一對交叉耦合反相器，其等配置於該第一訊號線與該第二訊號線之間，各反相器具有一上拉(pull-up)電晶體及一下拉(pull-down)電晶體，該等上拉電晶體或該等下拉電晶體之源極係分別連接至一第一拉式電壓訊號及一第二拉式電壓訊號；一解碼電晶體，其具有分別耦合至該第一訊號線及該第二訊號線之一者之源極與汲極端子及由一解碼控制訊號控制之一閘極，藉此當該解碼控制訊號導通該解碼電晶體時，在該第一訊號線與該第二訊號線之間建立一短路，電流自該第一拉式電壓訊號及該第二拉式電壓訊號之一者流動通過該短路，由此在該第一拉式電壓訊號與該第二拉式電壓訊號之間產生一干擾，其中該解碼電晶體、該等上拉電晶體及該等下拉電晶體為雙閘極電晶體。
  2. 如請求項1之電路，其中該等上拉電晶體之該等源極連接至該第一上拉電壓訊號及該第二上拉電壓訊號。
  3. 如請求項2之電路，其進一步包括插入於該等下拉電晶體之源極與一下拉電壓源之間之一腳踏開關電晶體，該腳踏開關電晶體由一感測訊號控制。
  4. 如請求項1之電路，其製造於包括藉由一絕緣層而與一基板隔開之一半導體材料薄層之一絕緣體上半導體基板上，其中該等雙閘極電晶體各包括一第一閘極及一第二閘極，該等閘極之一者為形成於該絕緣層下方之該基板中之一背閘極。
  5. 如請求項4之電路，其中該解碼電晶體具有由該解碼控制訊號控制之一第一閘極及由一等化控制訊號控制之一第二閘極。
  6. 如請求項5之電路，其中該解碼電晶體之該第一閘極為一背閘極。
  7. 如請求項1之電路，其中該第一訊號線及該第二訊號線為一記憶體單元陣列之位元線。
  8. 如請求項1之電路，其中各反相器之該上拉電晶體及該下拉電晶體具有一共同汲極。
  9. 如請求項1之電路，其中該解碼電晶體係用於轉移下列兩者間之資料：該第一訊號線及該第二訊號線，及在解碼期間充當輸入輸出線之該第一拉式電壓訊號與該第二拉式電壓訊號。
  10. 一種半導體記憶體，其包括至少一陣列之記憶體單元及如請求項7之至少一電路。
  11. 一種用於使用一用於在包括一第一訊號線及與該第一訊號線互補之一第二訊號線之一對雙訊號線上感測一電壓差之電路在包括一第一訊號線及與該第一訊號線互補之一第二訊號線之一對雙訊號線上感測一電壓差之方法，該電路包括：一對交叉耦合反相器，其等配置於該第一訊號線與該第二訊號線之間，各反相器具有一上拉電晶體及一下拉電晶體，該等上拉電晶體或該等下拉電晶體之源極係分別連接至一第一拉式電壓訊號及一第二拉式電壓訊號；一解碼電晶體，其具有分別耦合至該第一訊號線及該第二訊號線之一者之源極與汲極端子及由一解碼控制訊號控制之一閘極，藉此當該解碼控制訊號導通該解碼電晶體時，在該第一訊 號線與該第二訊號線之間建立一短路，電流自該第一拉式電壓訊號及該第二拉式電壓訊號之一者流動通過該短路，由此在該第一拉式電壓訊號與該第二拉式電壓訊號之間產生一干擾，其中該解碼電晶體、該等上拉電晶體及該等下拉電晶體為雙閘極電晶體，該方法包括以下步驟：導通該電路之解碼電晶體；及用一電流感測放大器或一電壓感測放大器感測拉式電壓訊號之間之電流差或電壓差。
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