FR2985839A1 - Circuit et procede pour detecter une difference de tension sur une paire de lignes de signal duales, en particulier par un transistor d'egalisation - Google Patents

Circuit et procede pour detecter une difference de tension sur une paire de lignes de signal duales, en particulier par un transistor d'egalisation Download PDF

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Abstract

L'invention concerne un circuit pour détecter une différence de tension sur une paire de lignes de signal duales comprenant une première ligne de signal (BL) et une deuxième ligne de signal (/BL) complémentaire de la première ligne de signal, comprenant : - une paire d'inverseurs à couplage croisé agencés entre les première et deuxième lignes de signal, chaque inverseur comportant un transistor de rappel au niveau haut (T1, T2) et un transistor de rappel au niveau bas (T3, T4), les sources des transistors de rappel au niveau haut ou des transistors de rappel au niveau bas étant respectivement connectées à des premier (V ) et deuxième (VH/IO) signaux de tension de rappel, - un transistor de décodage (T11, T12) ayant des bornes de source et de drain respectivement couplées à l'une des première et deuxième lignes de signal et une grille commandée par un signal de commande de décodage (CSL), moyennant quoi, lorsque le transistor de décodage est rendu passant par le signal de commande de décodage, un court-circuit est établi entre les première et deuxième lignes de signal à travers lequel un courant provenant de l'un des premier et deuxième signaux de tension de rappel circule, générant de ce fait une perturbation entre les premier et deuxième signaux de tension de rappel.

Description

Domaine de l'invention L'invention concerne d'une manière générale un circuit semi-conducteur, tel qu'une mémoire à semiconducteurs, par exemple une mémoire vive dynamique 5 (DRAM), et plus particulièrement un circuit pour détecter une différence de tension sur une paire de lignes de signal duales, par exemple un amplificateur de lecture pour détecter et amplifier des données mémorisées dans une pluralité de cellules de mémoire 10 d'une matrice de cellules de mémoire. Contexte de l'invention En gros, une mémoire DRAM est un circuit intégré qui mémorise des données sous une forme binaire (par 15 exemple, « 1 » ou « 0 ») dans un grand nombre de cellules. Les données sont mémorisées dans une cellule en tant que charge sur un condensateur situé dans la cellule. Typiquement, un niveau logique haut est généralement égal à la tension d'alimentation et un 20 niveau logique bas est généralement égal à la masse. Les cellules d'une mémoire DRAM classique sont agencées en une matrice de sorte qu'un adressage des cellules individuelles et un accès à celles-ci puissent être effectués. La matrice peut être envisagée en tant 25 que rangées et colonnes de cellules. Chaque rangée comprend une ligne de mot qui interconnecte les cellules sur la rangée avec un signal de commande commun. De manière similaire, chaque colonne comprend une ligne de bit qui est couplée au plus à une cellule dans chaque rangée. Ainsi, les lignes de mot et de bit peuvent être commandées de manière à accéder individuellement à chaque cellule de la matrice. Pour extraire les données d'une cellule, un accès au condensateur d'une cellule est effectué en sélectionnant la ligne de mot associée à la cellule. Une ligne de bit complémentaire qui est appariée à la ligne de bit pour la cellule sélectionnée est équilibrée à une tension d'équilibre. Cette tension d'équilibrage (Veq) est généralement à mi-chemin entre les niveaux logiques Vdd haut et Vss bas (généralement, la masse). Ainsi, de manière classique, les lignes de bit sont équilibrées à une moitié de la tension d'alimentation, Vdd/2. Lorsque la ligne de mot est activée pour la cellule sélectionnée, le condensateur de la cellule sélectionnée décharge la tension stockée sur la ligne de bit, modifiant ainsi la tension sur la ligne de bit. Un amplificateur différentiel, appelé de manière classique amplificateur de lecture, est ensuite utilisé pour détecter et amplifier la différence de tension sur la paire de lignes de bit. La figure 1 montre un circuit amplificateur de lecture classique qui comprend dix transistors Ti à T10 fabriqués en la technologie CMOS à silicium massive. L'amplificateur de lecture comprend une paire d'inverseurs à couplage croisé agencés entre la première ligne de bit BL et la deuxième ligne de bit /BL complémentaire de la première ligne de bit : - un premier inverseur CMOS ayant une sortie connectée à la ligne de bit BL et une entrée connectée 35 à la ligne de bit complémentaire /BL, - un deuxième inverseur CMOS ayant une sortie connectée à la ligne de bit complémentaire /BL et une entrée connectée à la ligne de bit BL. Chaque inverseur CMOS comprend : - un transistor de rappel au niveau haut Ti, T2 comportant un drain et une source, et - un transistor de rappel au niveau bas T3, T4 comportant un drain et une source, le transistor de rappel au niveau haut Ti, T2 et 10 le transistor de rappel au niveau bas T3, T4 de chaque inverseur CMOS ayant un drain commun. Les sources des transistors de rappel au niveau bas T3, T4 sont connectées à un transistor de commutation de pied T5, qui est lui-même connecté à une 15 source de tension de rappel au niveau bas fournissant une basse tension d'alimentation VL habituellement à un niveau de tension bas VELL appelée masse GND, et commandé par un signal de commande de commutation de pied « sense ». Le niveau de masse de la basse tension 20 d'alimentation VLsupply est utilisé en tant que référence pour les autres niveaux de tension dans l'amplificateur de lecture. Dans le circuit illustré par la figure 1, le transistor de commutation de pied T40 est un transistor N-MOS. Lorsque le signal de commande de 25 commutation de pied « sense » est au niveau haut, le transistor de commutation de pied T5 conduit, et la tension de masse est transmise au noeud de source commun des transistors de rappel au niveau bas T3, T4. Lorsque le signal de commande de commutation de pied « sense » 30 est au niveau bas, le transistor de commutation de pied T5 est bloqué et le noeud de source commun des transistors de rappel au niveau bas T3, T4 n'est pas mis au niveau bas. Les sources des transistors de rappel au niveau 35 haut T21, T22 sont connectées à une source de tension de rappel au niveau haut fournissant une haute tension d'alimentation VH habituellement à un niveau de tension haut tel que VDD. L'amplificateur de lecture comprend en outre un 5 transistor d'égalisation T6 ayant ses bornes de source/drain respectivement couplées à l'une des lignes de bit BL, /BL et ayant sa grille commandée par un signal de commande d'égalisation. Le transistor d'égalisation T50 du circuit illustré sur la figure 1 10 est un transistor de type N-MOS. L'amplificateur de lecture comprend en outre une paire de transistors de précharge dédiés T7, T8 respectivement couplés à la ligne de bit BL et à la ligne de bit complémentaire /BL et agencés pour 15 précharger les lignes de bit BL, /BL à une tension de précharge, habituellement à la valeur moyenne entre la haute tension d'alimentation VH et la basse tension d'alimentation VL. Cette valeur moyenne est habituellement égale à la moitié de la haute tension 20 d'alimentation VHsupplyr c'est-à-dire VH/2, étant donné que le niveau de tension bas GND de la basse tension d'alimentation VL est utilisé en tant que référence pour les autres tensions et que la haute tension d'alimentation VH et la basse tension d'alimentation VLS 25 sont habituellement alors à leur niveau de tension haut et bas, respectivement. Un signal de commande de précharge PpcH est appliqué aux grilles desdits transistors de précharge T61, T62. L'amplificateur de lecture comprend en outre deux 30 transistors de décodage dédiés T9, T10, dont les grilles sont commandées par un signal de commande de décodage CSL. Chacun des transistors de décodage T9, T10 connecte une des lignes de bit BL, /BL à une ligne de bit globale IO, /IO, également appelée ligne 35 d'entrée/sortie. Les transistors de décodage T9, T10 sont utilisés pour transférer des données entre les lignes de bit BL, /BL et les lignes de bit globales IO, /IO. Bien que des amplificateurs de lecture soient 5 techniquement nécessaires, d'un point de vue économique, les amplificateurs de lecture peuvent être considérés comme des circuits de service de la matrice de mémoire et, par conséquent, comme des circuits supplémentaires qui augmentent la superficie du circuit 10 entier et ainsi également son coût de fabrication. Par conséquent, des efforts continus sont effectués pour réduire à un minimum la superficie de ces amplificateurs de lecture. 15 Résumé de l'invention L'invention a pour objet de proposer un circuit simplifié pour détecter une différence de tension sur une paire de lignes de signal duales. A cet égard, l'invention propose, selon son premier aspect, un 20 circuit pour détecter une différence de tension sur une paire de lignes de signal duales comprenant une première ligne de signal (BL) et une deuxième ligne de signal (/BL) complémentaire de la première ligne de signal, comprenant : 25 - une paire d'inverseurs à couplage croisé agencés entre les première et deuxième lignes de signal, chaque inverseur comportant un transistor de rappel au niveau haut (Ti, T2) et un transistor de rappel au niveau bas (T3, T4), les sources des transistors de rappel au 30 niveau haut ou des transistors de rappel au niveau bas étant respectivement connectées à un premier (Vilo) et un deuxième (Veio) signal de tension de rappel, - un transistor de décodage (T11, T12) ayant des bornes de source et de drain respectivement couplées à 35 l'une de la première et deuxième lignes de signal et une grille commandée par un signal de commande de décodage (CSL), moyennant quoi, lorsque le transistor de décodage est rendu passant par le signal de commande de décodage, un court-circuit est établi entre les première et deuxième lignes de signal à travers lequel un courant provenant de l'un des premier et deuxième signaux de tension de rappel circule, générant de ce fait une perturbation entre les premier et deuxième signaux de tension de rappel.
D'autres aspects préférés, bien que non limitatifs, de ce circuit sont les suivants : - les sources des transistors de rappel au niveau haut sont connectées aux premier et deuxième signaux de tension de rappel au niveau haut ; - il comprend en outre un transistor de commutation de pied intercalé entre les sources des transistors de rappel au niveau bas et une source de tension de rappel au niveau bas, le transistor de commutation de pied étant commandé par un signal de détection ; - le transistor de décodage, les transistors de rappel au niveau haut et de rappel au niveau bas sont des transistors à double grille ; - il est réalisé sur un substrat semi-conducteur sur isolant comprenant une couche mince de matériau semi-conducteur séparée d'un substrat par une couche isolante, et les transistors à double grille comprennent chacun des première et deuxième grilles, l'une étant une grille arrière formée dans le substrat au-dessous de la couche isolante ; - le transistor de décodage a une première grille commandée par le signal de commande de décodage et une deuxième grille commandée par un signal de commande d'égalisation ; - la première grille du transistor de décodage est une grille arrière ; - les première et deuxième lignes de signal sont des lignes de bit d'une matrice de cellules de mémoire.
Selon un autre aspect, l'invention concerne une mémoire à semi-conducteurs comprenant au moins une matrice de cellules de mémoire et au moins un circuit selon le premier aspect de l'invention. Selon encore un autre aspect, l'invention concerne un procédé de mise en oeuvre d'un procédé pour détecter une différence de tension sur une paire de lignes de signal duales comprenant une première ligne de signal et une deuxième ligne de signal complémentaire de la première ligne de signal, comprenant les étapes consistant à activer le transistor de décodage d'un circuit selon le premier aspect de l'invention, et à détecter la différence de courant ou de tension entre les signaux de tension de rappel avec un amplificateur de lecture de courant ou un amplificateur de lecture de tension. Brève description des dessins D'autres aspects, objectifs et avantages de l'invention deviendront plus évidents lors de la 25 lecture de la description détaillée qui suit de modes de réalisation préférés de celle-ci, donnés à titre d'exemples et en faisant référence aux dessins joints, sur lesquels : - la figure 1, déjà décrite ci-dessus, montre un 30 circuit amplificateur de lecture classique ; - la figure 2 montre un circuit selon un mode de réalisation possible de l'invention ; - la figure 3 montre un circuit amplificateur de lecture avec des transistors à double grille tel que proposé précédemment par le demandeur sans transistors de précharge dédiés ; - la figure 4 montre un circuit selon un autre mode de réalisation de l'invention, basé sur la 5 conception de la figure 3 ; - la figure 5 montre un circuit selon encore un autre mode de réalisation de l'invention. Sur ces figures, les transistors fonctionnellement similaires ont des références numériques identiques. 10 Description détaillée de modes de réalisation préférés de l'invention Selon son plus large aspect, l'invention concerne une nouvelle manière de détecter une différence de 15 tension sur une paire de lignes de signal duales. Bien que cela soit décrit ci-dessous en relation avec un circuit amplificateur de lecture et des lignes de signal duales sous la forme d'une ligne de bit et d'une ligne de bit complémentaire, on doit comprendre que 20 l'invention peut être mise en oeuvre sur d'autres circuits comportant des lignes de signal duales, par exemple dans des dispositifs de commande de bus qui ont des bus à haut débit duales (signal et /signal). En relation avec la figure 2, l'invention propose, 25 selon un premier aspect, un circuit pour détecter une différence de tension sur une paire de lignes de signal duales comprenant une première ligne de signal et une deuxième ligne de signal complémentaire de la première ligne de signal. Dans le mode de réalisation exemplaire 30 de la figure 2, les lignes de signal duales sont des lignes de bit d'une matrice de cellules de mémoire : une première ligne de bit BL et une deuxième ligne de bit /BL complémentaire de la première ligne de bit. Le circuit de lecture SC diffère de 35 l'amplificateur de lecture classique de la figure 1 en ce qu'il comprend une paire d'inverseurs à couplage croisé T1, T3 ; T2, T4 agencés entre les première BL et deuxième /BL lignes de signal, chaque inverseur comportant un transistor de rappel au niveau haut Tl, T2 et un transistor de rappel au niveau bas T3, T4, les sources des transistors de rappel au niveau haut ou des transistors de rappel au niveau bas étant respectivement connectées à des premier et deuxième signaux de tension de rappel.
Dans la description qui suit, les sources des transistors de rappel au niveau haut Ti, T2 sont respectivement connectées à un premier signal de tension de rappel au niveau haut VHIO et à un deuxième signal de tension de rappel au niveau haut VH/Io- On comprendra que l'invention fonctionne également avec le circuit homologue symétrique dans lequel les sources des transistors de rappel au niveau bas T3, T4 sont respectivement connectées à un premier signal de tension de rappel au niveau bas VLIO et à un deuxième signal de tension de rappel au niveau VL/Io- Le circuit de lecture SC de la figure 2 diffère en outre de l'amplificateur de lecture classique de la figure 1 en ce que les transistors de décodage T9, T10 classiques de la figure 1 sont supprimés. Au lieu de cela, le circuit de lecture SC comprend un transistor de décodage Tll ayant des bornes de source et de drain respectivement couplées à l'une des première BL et deuxième /BL lignes de signal et une grille commandée par un signal de commande de décodage.
Ainsi, lorsque le transistor de décodage Tll est rendu passant par le signal de commande de décodage CSL, un court-circuit est établi entre les première BL et deuxième /BL lignes de signal à travers lequel un courant provenant de l'un des premier VHIO et deuxième VH/I0 signaux de tension de rappel circule, générant de ce fait une perturbation entre les premier VHio et deuxième VH/Io signaux de tension de rappel. Si on considère que la première ligne de bit est à « 1 », alors un trajet de courant est établi comme montré par les flèches sur la figure 2. Un courant provenant du premier signal de tension de rappel VHIO (Tl est dans l'état passant) circule bien que rien n'apparaisse sur le deuxième signal de tension de rappel (T2 est dans l'état bloqué). Bien entendu, la situation est inversée si la première ligne de bit est à « 0 ». Les deux signaux de tension de rappel agissent non seulement en tant qu'alimentation, mais également en tant que sources de courant (lignes IO (entrée/sortie)) pendant un décodage (lorsqu'un circuit de décodage est actif). Un amplificateur de lecture de courant secondaire peut détecter de ce fait la différence de courant entre ces deux lignes IO. La différence de courant génère une chute de tension sur le signal de tension de rappel correspondant (VH10 dans l'exemple de la figure 2). Ainsi, pourvu que les impédances de sortie des sources de tension VHIO, VH/I0 soient suffisamment élevées, la différence de tension peut être détectée par un amplificateur de lecture de tension secondaire. Comparé au circuit de la figure 1, on appréciera que le circuit de la figure 2 a un nombre moins important de transistors (1 transistor par rapport à une technologie massive), ce qui s'avère avantageux en ce que moins d'interconnexions sont nécessaires, réduisant de ce fait à un minimum l'utilisation d'aire. De façon avantageuse, en outre, le transistor de décodage Tll peut être l'un ou l'autre d'un transistor N ou P, à la convenance du concepteur de circuit (la phase du signal de décodage CSL étant agencée de manière appropriée). En faisant maintenant référence à la figure 3, un exemple d'un mode de réalisation d'un circuit amplificateur de lecture avec des transistors à double grille, tel que décrit dans la demande de brevet français n° 1153574 déposée par le demandeur le 26 avril 2011 et pas encore publiée, est représenté. L'amplificateur de lecture de la figure 3 est de préférence réalisé sur un substrat semi-conducteur sur isolant comprenant une couche mince de matériau semiconducteur séparée d'un substrat par une couche isolante, et les deuxièmes grilles des transistors sont des grilles arrière formées dans le substrat au-dessous de la couche isolante. Selon un autre mode de réalisation, chaque transistor à double grille est un transistor à double grille indépendante de type Fin. Selon encore un autre mode de réalisation, chaque transistor à double grille est constitué de deux transistors à grille unique agencés en parallèle. Le circuit de la figure 3 diffère de celui de la figure 1 en ce que les transistors de précharge dédiés T7, T8 sont supprimés, en ce que les transistors de rappel au niveau haut Tl, T2 sont connectés chacun à un signal de commande de rappel au niveau haut VHIO et VH/Io respectif, en ce que les transistors de rappel au niveau bas T3, T5 sont directement mis à la masse. De plus, alors que les premières grilles des transistors de rappel au niveau haut et de rappel au niveau bas soient connectées à l'une ou l'autre de la première ligne de signal BL ou de la deuxième ligne de signal /BL, les deuxièmes grilles des transistors de rappel au niveau haut Ti, T2 sont toutes deux commandées par un signal de commande de deuxième grille de rappel au niveau haut PBGp et les deuxièmes grilles des transistors de rappel au niveau bas sont toutes deux commandées par un signal de commande de deuxième grille de rappel au niveau bas PBGN- La figure 4 montre un circuit de lecture selon un autre mode de réalisation de l'invention, basé sur la conception de la figure 3. On appréciera qu'un circuit de lecture selon l'invention avec des transistors à double grille peut être déduit de l'un quelconque des amplificateurs de lecture proposés décrits dans les demandes de brevets français n° 1153573, n° 1153574 et n° 1153575 déposées par le demandeur le 26 avril 2011 et pas encore publiées. Comme montré sur la figure 4, les transistors de 15 décodage T9, T10 de la figure 3 sont supprimés. Au lieu de cela, le circuit de lecture comprend un transistor de décodage T11 ayant des bornes de source et de drain respectivement couplées à l'une des première BL et deuxième /BL lignes de signal et une grille commandée 20 par un signal de commande de décodage CSL. Ainsi, lorsque le transistor de décodage Tll est rendu passant par le signal de commande de décodage CSL, un court-circuit est établi entre les première BL et deuxième /BL lignes de signal à travers lequel un 25 courant (tel que montré par les flèches sur la figure 4 dans le cas où la première ligne de bit BL est à « 1 ») provenant de l'un des premier Vin° et deuxième VH/10 signaux de tension de rappel circule, générant de ce fait une perturbation entre les premier VHIO et deuxième 30 VH/10 signaux de tension de rappel. Les deux signaux de tension de rappel au niveau haut agissent non seulement en tant qu'alimentation, mais également en tant que sources de courant (lignes IO (entrée/sortie)) pendant un décodage (lorsqu'un 35 circuit de décodage est actif). Un amplificateur de lecture de courant secondaire peut, de ce fait, détecter la différence de courant entre ces deux lignes IO. La différence de courant génère une chute de tension dans le signal de tension de rappel correspondant (VHio dans l'exemple de la figure 2). Ainsi, pourvu que les impédances de sortie des sources de tension \TRIO/ Vivio soient suffisamment élevées, la différence de tension peut être détectée par un amplificateur de lecture de tension secondaire.
Dans le circuit de lecture de la figure 4, le transistor d'égalisation T6 et le transistor de décodage T11 sont tous deux utilisés en tant que transistor à grille unique (leur deuxième grille étant simplement mise à la masse). Dans une variante avantageuse de la figure 4 représentée sur la figure 5, un unique transistor à double grille T12 est utilisé pour les deux fonctions d'égalisation et de décodage. Ce transistor T12 a par conséquent une première grille commandée par le signal de commande d'égalisation pEQ et une deuxième grille commandée par le signal de commande de décodage CSL. Il convient de noter que cette variante avantageuse est rendue possible si le concepteur de circuit oriente une grille dans une première direction (telle que la direction x pour le signal de commande d'égalisation) et la deuxième grille perpendiculairement à la première direction (telle que la direction y pour le signal de commande de décodage). Lors d'un fonctionnement avec des transistors SOI à double grille, du fait d'une épaisseur d'oxyde de grille asymétrique, la deuxième grille commandée par le signal de commande de décodage CSL est de préférence la grille arrière. On appréciera que l'invention peut être mise en oeuvre dans toutes les technologies : massive, PDSOI 35 (silicium sur isolant partiellement appauvri), FDSOI (silicium sur isolant totalement appauvri), ainsi qu'avec des FinFET et d'autres types de transistors à double grille indépendante. La technologie FDSOI s'avère avantageuse en ce qu'elle améliore les avantages étant donné qu'elle permet d'obtenir une plus petite aire par fonctionnalité que la technologie massive. On appréciera en outre que le procédé de décodage proposé par l'invention (réaliser un court-circuit temporaire entre les lignes de signal duales et détecter la perturbation) n'est pas limité à des circuits amplificateurs de lecture, mais peut être utilisé sur de nombreux autres circuits tant qu'ils présentent des lignes de signal duales, tels que, par exemple, des circuits de commande de bus ou des convertisseurs analogique-numérique. On appréciera en outre que l'invention n'est pas limitée au circuit de lecture selon son premier aspect, mais englobe également une mémoire à semi-conducteurs, en particulier une mémoire DRAM, comprenant au moins une matrice de cellules de mémoire agencées en rangées et en colonnes et au moins un circuit de lecture selon son premier aspect agencé en tant qu'amplificateur de lecture.
L'invention concerne également le procédé de mise en oeuvre du circuit de lecture selon son premier aspect pour détecter une différence de tension sur une paire de lignes de signal duales comprenant une première ligne de signal et une deuxième ligne de signal complémentaire de la première ligne de signal, le procédé comprenant les étapes consistant à activer le transistor de décodage du circuit, et à détecter la différence de courant ou de tension entre les signaux de tension de rappel avec un amplificateur de lecture de courant ou un amplificateur de lecture de tension.

Claims (10)

  1. REVENDICATIONS1. Circuit pour détecter une différence de tension sur une paire de lignes de signal duales comprenant une première ligne de signal (BL) et une deuxième ligne de signal (/BL) complémentaire de la première ligne de signal, comprenant : - une paire d'inverseurs à couplage croisé agencés entre les première et deuxième lignes de signal, chaque 10 inverseur comportant un transistor de rappel au niveau haut (Ti, T2) et un transistor de rappel au niveau bas (T3, T4), les sources des transistors de rappel au niveau haut ou des transistors de rappel au niveau bas étant respectivement connectées à un premier (V}no) et 15 un deuxième (VH/i0) signal de tension de rappel, - un transistor de décodage (T11, T12) ayant des bornes de source et de drain respectivement couplées à l'une des première et deuxième lignes de signal et une grille commandée par un signal de commande de décodage 20 (CSL), moyennant quoi, lorsque le transistor de décodage est rendu passant par le signal de commande de décodage, un court-circuit est établi entre les première et deuxième lignes de signal à travers lequel un courant provenant de l'un des premier et deuxième 25 signal de tension de rappel circule, générant de ce fait une perturbation entre les premier et deuxième signaux de tension de rappel.
  2. 2. Circuit selon la revendication 1, dans lequel les sources des transistors de rappel au niveau haut 30 sont connectées aux premier et deuxième signaux de tension de rappel au niveau haut.
  3. 3. Circuit selon la revendication 2, comprenant en outre un transistor de commutation de pied intercalé entre les sources des transistors de rappel au niveau 35 bas et une source de tension de rappel au niveau bas,le transistor de commutation de pied étant commandé par un signal de détection.
  4. 4. Circuit selon l'une quelconque des revendications précédentes, dans lequel le transistor de décodage, les transistors de rappel au niveau haut et de rappel au niveau bas sont des transistors à double grille.
  5. 5. Circuit selon la revendication précédente, réalisé sur un substrat semi-conducteur sur isolant 10 comprenant une couche mince de matériau semi-conducteur séparée d'un substrat par une couche isolante, dans lequel les transistors à double grille comprennent chacun des première et deuxième grilles, l'une étant une grille arrière formée dans le substrat au-dessous 15 de la couche isolante.
  6. 6. Circuit selon l'une des revendications 4 et 5, dans lequel le transistor de décodage a une première grille commandée par le signal de commande de décodage et une deuxième grille commandée par un signal de 20 commande d'égalisation.
  7. 7. Circuit selon la revendication 6, lorsqu'elle dépend de la revendication 5, dans lequel la première grille du transistor de décodage est une grille arrière. 25
  8. 8. Circuit selon l'une quelconque des revendications précédentes, dans lequel les première et deuxième lignes de signal sont des lignes de bit d'une matrice de cellules de mémoire.
  9. 9. Mémoire à semi-conducteurs, comprenant au moins 30 une matrice de cellules de mémoire et au moins un circuit selon la revendication 8.
  10. 10. Procédé pour détecter une différence de tension sur une paire de lignes de signal duales comprenant une première ligne de signal et une deuxième 35 ligne de signal complémentaire de la première ligne de f 2985839 17 signal, comprenant les étapes consistant à activer le transistor de décodage d'un circuit selon l'une quelconque des revendications 1 à 7, et à détecter la différence de courant ou de tension entre les signaux 5 de tension de rappel par un amplificateur de lecture de courant ou un amplificateur de lecture de tension.
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