KR20030026056A - 칩선택 출력 시간이 단축된 반도체 메모리 장치 - Google Patents

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Abstract

여기에 개시된 반도체 메모리 장치는, 외부 칩선택 신호가 비활성 상태에서 활성 상태로 천이할 때 내부 칩 선택 버퍼로부터의 내부 칩선택 신호가 활성화되는 것에 응답해서 일련의 펄스 신호들을 발생하므로, 종래에 비해 칩선택 출력 시간(chip select output time : tco)이 단축된다. 더욱이, 본 발명에서는 설계자가 칩선택 출력 시간(tco)을 조절할 수 있으므로, 칩선택 출력 시간(tco)을 어드레스 액세스 시간(address access tim :tAA)과 동일하도록 단축시켜 설정할 수 있다. 그 결과, 반도체 메모리 장치의 액세스 시간이 단축된다.

Description

칩선택 출력 시간이 단축된 반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE HAVING REDUCED CHIP SELECT OUTPUT TIME}
본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로는 외부로부터 입력되는 칩선택 신호가 비활성 상태에서 활성 상태로 천이할 때 데이터 버스에 유효한 데이터가 실릴 때까지의 칩선택 출력 시간(chip select output time : tco)이 단축된 반도체 메모리 장치에 관한 것이다.
SRAM(Static Random Access Memory)은 외부로부터 입력되는 외부 칩선택 신호(/XCS)에 의해 제어되어 동작한다. 즉, 외부 칩선택 신호(/XCS)가 비활성 상태일 때 SRAM은 스탠바이 모드(standby mode)로 되어서 저장된 데이터를 보존하고 있다가, 외부 칩선택 신호(/XCS)가 활성 상태일 때 어드레스에 의해 지정된 메모리 셀로부터/로 데이터를 독출(read)/기입(write)하는 동작을 수행한다. 또한 메모리 셀의 비트 라인들을 프리챠지(precharge)하거나 감지 증폭기(sense amplifier)를 등화(equalizer) 또는 구동시키는 신호들도 상기 외부 칩선택 신호에 의해 영향을 받는다. 즉, 행 어드레스 신호 또는 열 어드레스 신호가 변화(transition)될 때 상기 칩선택 신호(/CS)가 인에이블 상태이어야만 비트라인 프리챠지 신호 또는 감지 증폭기 등화 및 구동 신호가 발생되어서 정상적인 기입/독출 동작이 수행될 수 있다.
도 1은 일반적인 SRAM의 구성을 보여주는 블록도이다.
도 1을 참조하면, SRAM(1)은 행들과 열들로 배열된 복수의 메모리 셀들로 구성된 메모리 셀 어레이(30)를 포함한다. 메모리 셀 어레이(30)에서, 워드 라인(WL)들은 메모리 셀들의 대응하는 행들에 제공되고, 한 쌍의 비트 라인들(BL, /BL)은 메모리 셀들의 대응하는 열들에 제공된다. 메모리 셀(MC)은 워드 라인과 비트 라인의 교차 지점에 배열된다. 데이터가 독출 또는 기입될 목표(target) 메모리 셀은 어드레스 신호들(A0-An)의 신호 레벨들의 조합에 따라 선택된다.
SRAM(1)은 외부로부터 입력되는 제어 신호들 즉, 외부 칩선택 신호(/XCS), 기입 인에이블 신호(/WE), 독출 인에이블 신호(/RE) 그리고 도시되지 않은 다른 제어 신호들에 따라서 SRAM(1)의 독출/기입 동작들의 실행 및 타이밍을 지정하는 제어 로직(50)을 더 포함한다. 제어 로직(50)은 상기 외부 칩선택 신호(/XCS)에 응답해서 어드레스 입력 버퍼(10)를 활성화시키기 위한 내부 칩선택 신호(/CS)를 발생한다.
어드레스 입력 버퍼(10)는 상기 내부 칩선택 신호(/CS)에 응답해서 활성화되고, 어드레스 입력 단자(미 도시됨)로부터 어드레스 신호들(A0-An)을 받아들여 어드레스 신호들의 각 비트의 신호 레벨(IA0-IAn)을 어드레스 디코더(20)와 제어 로직(50)으로 전달한다.
어드레스 디코더(20)는 행 디코더(21)와 열 디코더(22)를 포함한다. 행 디코더(21)는 어드레스 입력 버퍼(10)로부터의 어드레스 신호들(IA0-IAn) 중 일부의 어드레스 신호들을 받아들이고, 입력된 어드레스 신호들에 대응하는 워드라인을 선택적으로 활성화시킨다. 열 디코더(22)는 어드레스 입력 버퍼(10)로부터의 어드레스 신호들(IA0-IAn) 중 상기 행 디코더(21)로 입력된 어드레스 신호들을 제외한 나머지 어드레스 신호들에 대응하는 비트 라인 쌍을 감지 증폭 및 기입 구동기(50)에 연결한다.
감지 증폭 및 기입 구동기(40)는 제어 로직(50)으로부터의 제어 신호들(PSA, PEQ)에 응답해서 열 디코더(22)로부터의 어드레스 신호들에 대응하는 비트 라인 쌍과 연결된 메모리 셀로/로부터 데이터를 기입/독출한다.
데이터 입/출력 버퍼(60)는 데이터 입/출력 라인쌍(IO, /IO)을 통하여 감지 증폭 및 기입 구동기(40)와 연결된다. 입/출력 버퍼(60)는 데이터 입/출력 단자(미 도시됨)와 감지 증폭 및 기입 구동기(40) 사이의 데이터를 전달한다. 데이터입/출력 단자로부터 데이터 버스(70)를 통해 입력된 기입 데이터는 입/출력 버퍼(60)와 데이터 입/출력 라인쌍(IO, /IO)을 통해 감지 증폭 및 기입 구동기(40)로 전달되고, 감지 증폭 및 기입 구동기(40)에서 독출된 독출 데이터는 입/출력 라인쌍(IO, /IO)과 데이터 입/출력 버퍼(60) 그리고 데이터 버스(70)를 통해 데이터 입/출력 단자로 출력된다.
한편, 상기 제어 로직(50)은 어드레스 입력 버퍼(10)로부터의 어드레스 신호들(IA0-IAn)을 받아들이고 어드레스 신호들(IA0-IAn)의 상태가 천이될 때 독출/기입 동작을 수행하기 위해 필요한 펄스 신호들(PWL, PSA, PEQ, MMX)을 출력한다. 예를 들어, 펄스 신호(PWL)는 행 디코더(21)를 인에이블하기 위한 신호이고, 펄스 신호(PSA)는 감지 증폭 및 기입 구동기(40)를 구동시키기 위한 신호, 펄스 신호(PEQ)는 감지 증폭 및 기입 구동기(40)를 등화(equalize)시키기 위한 신호 그리고 펄스 신호(PMX)는 데이터 입/출력 버퍼(60)를 구동시키는 신호이다.
도 2는 도 1에 도시된 SRAM(1)의 제어 로직(50)의 구체적인 회로 구성을 보여주는 블록도이다. 도 2를 참조하면, 제어 로직(50)은 외부 칩선택 신호(/XCS)에 응답해서 어드레스 버퍼(10)를 활성화시키기 위한 내부 칩선택 신호(/CS)와 어드레스 천이 검출(Address Transition Detect : ATD) 회로(53)를 활성화시키기 위한 제어 신호(/CSATD)를 발생하는 칩선택 버퍼(chip select buffer)(51), 어드레스 입력 버퍼(10)로부터의 어드레스 신호들(IA0-IAn)을 받아들여서 어드레스 신호들(IA0-IAn)이 천이할 때 단펄스 신호들(SP0-SPn)을 발생하는 단펄스 발생 회로(52), 제어 신호(/CSATD)에 응답하여 단펄스 발생 회로(52)로부터의 단펄스 신호들(SP0-SPn)을합산(summating)해서 어드레스 천이검출신호(ATD)를 발생하는 어드레스 천이검출회로(53) 그리고 상기 어드레스 천이검출신호(ATD)에 응답해서 기입/독출 동작을 시작하는데 필요한 일련의 펄스 신호들(PWL, PSA, PEQ, PMX)을 발생하는 펄스 발생 회로(54)를 포함한다.
상기 칩선택 버퍼(51)의 상세한 회로 구성이 도 3에 도시되어 있다. 도 3을 참조하면, 칩선택 버퍼(51)는 노아 게이트(101), 인버터들(102-104), 지연부(105) 그리고 낸드 게이트(106)를 포함한다.
노아 게이트(101)는 외부 칩선택 신호(/XCS)와 접지 전압 레벨의 신호(즉, 논리 '0')을 받아들이는 입력 단자들과 출력 단자를 갖는다. 인버터들(102-104)은 상기 노아 게이트의 출력 단자와 칩선택 출력 단자(/CS) 사이에 직렬로 순차적으로 연결된다. 그러므로, 외부 칩선택 신호(/XCS)가 하이 레벨에서 로우 레벨로 천이할 때 내부 칩선택 신호(/CS)는 로우 레벨로 활성화된다.
지연부(105)는 노아 게이트(101)의 출력 단자로부터의 출력 신호를 소정시간 지연시킨다. 낸드 게이트(106)는 상기 노아 게이트(101)의 출력 단자로부터의 출력 신호와 상기 지연부(105)에 의해 지연된 신호를 받아들이는 입력 단자들과 어드레스 천이검출회로(53)를 제어하기 위한 제어 신호(/CSATD)를 출력하는 출력 단자를 갖는다. 따라서, 상기 제어 신호(/CSATD)는 외부 칩선택 신호(/XCS)가 적어도 지연부(105)의 지연 시간보다 길게 로우 레벨을 유지하면 로우 레벨로 활성화된다.
도 4는 도 2에 도시된 어드레스 입력 버퍼(10)와 단펄스 발생 회로(52)의 구성을 보여주고 있다. 도 4를 참조하면, 어드레스 입력 버퍼(10)는 외부로부터 입력되는 어드레스 신호들(A0-An)에 각각 대응하는 노아 게이트들(110-112)로 구성된다. 노아 게이트 각각은 내부 칩선택 신호(/CS) 및 대응하는 어드레스 신호를 받아들여 논리 부정 합(NOR) 연산을 수행한다.
단펄스 발생 회로(52)는 상기 어드레스 입력 버퍼(10)의 노아 게이트들(110-112)에 각각 대응하는 단펄스 발생기들(120-122)로 구성된다. 단펄스 발생기들(120-122) 각각은 로우 레벨의 신호를 출력하다가 대응하는 어드레스 신호(IA0-IAn)가 천이할 때 하이 레벨의 단펄스 신호를 출력한다.
도 5는 도 2에 도시된 어드레스 천이검출회로(53)의 상세한 회로 구성을 보여주는 도면이다. 도 5를 참조하면, 어드레스 천이검출회로(53)는 전원 전압과 제 1 노드(N1) 사이에 형성된 전류 통로 및 제어 게이트를 갖는 PMOS 트랜지스터(131), 인버터들(135, 136)로 구성되며 제 1 노드(N1)와 연결된 일단과 타단을 갖는 래치(140), 래치(140)의 타단과 연결된 입력 단자 및 출력 단자를 갖는 인버터(134), 인버터(134)의 출력 단자와 상기 제어 신호(/CSATD)를 받아들이는 입력 단자들과 출력 단자를 갖는 노아 게이트(133), 상기 노아 게이트(133)의 출력 단자와 연결된 입력 단자 및 상기 PMOS 트랜지스터(131)의 제어 게이트와 연결된 출력 단자를 갖는 인버터(132), 상기 제 1 노드(N1)와 접지 전압 사이에 형성된 전류 통로와 제어 신호(/CSATD)에 의해 제어되는 제어 게이트를 갖는 NMOS 트랜지스터(137), 상기 제 1 노드(N1)와 접지 전압 사이에 각각 형성된 전류 통로 및 상기 단펄스 발생 회로(52)로부터 출력되는 신호들(SP0-SPn) 중 대응하는 신호에 의해 제어되는 게이트를 갖는 N 개의 NMOS 트랜지스터들(150-151) 그리고 제 1 노드(N1)와 연결된 입력 단자 및 어드레스 천이검출신호(ATD)를 출력하는 출력 단자를 갖는 인버터(138)를 포함한다.
이와 같은 구성의 어드레스 천이검출회로(53)는 제어 신호(/CSATD)가 로우 레벨의 활성화 상태일 때 상기 단펄스 발생 회로(52)로부터의 신호들(SP0-SPn)에 대한 논리 합 연산을 수행함으로써 어드레스 천이 여부를 검출한다. 구체적으로, 상기 단펄스 발생 회로(52)로부터의 신호들(SP0-SPn) 중 적어도 하나가 하이 레벨이면 NMOS 트랜지스터들(150-152) 중 그 하이 레벨의 신호에 대응하는 NMOS 트랜지스터는 턴 온된다. 그 결과, 어드레스 천이검출신호(ATD)는 하이 레벨로 된다. 반면, 상기 단펄스 발생 회로(52)로부터의 단펄스 신호들(SP0-SPn)이 모두 로우 레벨이면 NMOS 트랜지스터들(150-152)은 모두 턴 오프된다. 그 결과, 어드레스 천이검출신호(ATD)는 로우 레벨로 유지된다. 한편, 제어 신호(/CSATD)가 하이 레벨로 비활성 상태일 때 NMOS 트랜지스터(137)가 턴 온되어서 제 1 노드(N1)는 로우 레벨로 되므로, 어드레스 천이검출신호(ATD)는 하이 레벨이다.
도 6a는 어드레스 신호가 천이되고 나서부터 데이터 버스(70)에 유효한 데이터(valid data)가 실릴 때까지의 어드레스 액세스 시간(address access time : tAA) 동안 도 2에 도시된 제어 신호들의 동작 타이밍을 보여주는 도면이다.
도 2 및 도 6a를 참조하면, 외부 칩선택 신호(/XCS)가 로우 레벨의 활성 상태를 유지할 때 칩선택 버퍼(51)로부터 출력되는 칩선택 신호(/CS) 및 제어 신호(/CSATD)는 각각 로우 레벨로 활성 상태를 유지하게 된다. 이 때, 어드레스입력 버퍼(10)로부터의 어드레스 신호들(IA0-IAn) 가운데 어느 하나(IAi)가 천이하면 단펄스 발생 회로(52)는 그 천이된 어드레스 신호(IAi)에 대응하는 신호(SPi)를 하이 레벨의 단펄스 신호로 출력한다.
어드레스 천이검출회로(53)는 상기 단펄스 발생 회로(52)로부터의 출력 신호들(SP0-SPn) 가운데 적어도 하나가 하이 레벨의 단펄스 신호이면, 그 단펄스 신호(SPi)와 동일한 단펄스 형태의 어드레스 천이검출신호(ATD)를 출력한다. 펄스 발생 회로(54)는 상기 어드레스 천이검출신호(ATD)가 하이 레벨에서 로우 레벨로 천이할 때 일련의 펄스 신호들(PWL, PSA, PEQ, 및 PMX)을 발생한다. 디코더(20), 감지 증폭 및 기입 구동기(40) 그리고 데이터 입/출력 버퍼(60)는 펄스 발생 회로(54)로부터 발생되는 일련의 펄스 신호들(PWL, PSA, PEQ, 및 PMX)에 응답해서 기입/독출 동작을 수행하게 된다. 도 6a에서는 펄스 발생 회로(54)로부터 출력되는 펄스 신호들 가운데 펄스 신호(PWL)만을 예시적으로 도시하였다.
도 6b는 외부 칩선택 신호(/XCS)가 하이 레벨에서 로우 레벨로 천이하고 나서부터 데이터 버스(70)에 유효한 데이터(valid data)가 실릴 때까지의 칩선택 출력 시간(chip select output time : tco) 동안 도 2에 도시된 제어 신호들의 동작 타이밍을 보여주는 도면이다.
도 2 및 도 6b를 참조하면, 외부 칩선택 신호(/XCS)가 하이 레벨에서 로우 레벨로 활성화됨에 따라서 칩선택 버퍼(51)는 로우 레벨의 칩선택 신호(/CS)를 출력한다. 이 때, 도 3에 도시된 칩선택 버퍼(51)의 노아 게이트(101)와 인버터들(102-104)은 상기 외부 칩선택 신호(/XCS)가 로우 레벨로 천이하고 나서부터 상기 칩선택 버퍼(71)로부터의 칩선택 신호(/CS)가 로우 레벨로 천이할 때까지의 지연 시간(t1)의 원인이 된다. 또, 제어 신호(/CSATD)는 지연부(105)의 지연 시간 때문에 상기 외부 칩선택 신호(/XCS)가 활성화되고 나서도 한참 후에야 비로소 로우 레벨로 활성화된다.
어드레스 입력 버퍼(10)는 칩선택 신호(/CS)에 응답해서 외부로부터 입력되는 어드레스 신호들(A0-An)을 받아들인다. 단펄스 발생 회로(52)는 어드레스 입력 버퍼(10)로부터 출력되는 어드레스 신호들(IA0-IAn)이 천이하는 것에 따라서 신호들(SP0-SPn)을 출력한다. 또, 어드레스 천이검출회로(53)는 제어 신호(/CSATD)가 로우 레벨로 활성 상태이고 그리고 상기 어드레스 버퍼(20)로부터 출력되는 단펄스 신호(SPi)가 하이 레벨에서 로우 레벨로 천이할 때 비로소 로우 레벨의 어드레스 천이검출 신호(ATD)를 출력하게 된다. 그 결과, 외부 칩선택 신호(/XCS)가 로우 레벨로 활성화되고 나서부터 펄스 발생 회로(54)가 일련의 펄스 신호들(PWL, PSA, PEQ 및 PMX)을 발생함에 따라 데이터 버스(70)에 유효한 데이터가 실리는 데까지 소요되는 시간(즉, 칩선택 출력 시간(tco))이 어드레스 액세스 시간(tAA)에 비해 오래 걸린다.
종래의 SRAM(1)은 어드레스 액세스 시간(tAA)과 칩선택 출력 시간(tco) 모두에서, 어드레스 천이검출회로(53)가 단펄스 발생 회로(52)로부터 출력되는 신호들(SP0-SPn) 중 단펄스 신호가 있는 지의 여부를 검출한 후 검출 신호(ATD)를 출력하면 펄스 발생 회로(54)가 검출 신호(ATD)에 응답해서 동작하도록 설계되었다.
따라서, 앞에서 설명한 바와 같이, 외부 칩선택 신호(/XCS)가 비활성 상태에서 활성 상태로 천이할 때 칩선택 버퍼(51)가 어드레스 입력 버퍼(10)를 활성화시키기 위한 내부 칩선택 신호(/CS)를 활성화시키는데 소요되는 시간인 t1이 칩선택 출력 시간(tco)에 반영된다. 그 결과, 칩선택 출력 시간(tco)은 어드레스 액세스 시간(tAA)에 비해 t1 만큼 길게 된다.
일반적으로, 반도체 메모리 장치의 칩선택 출력 시간(tco)과 어드레스 액세스 시간(tAA)은 동일하도록 규정되고 있다. 그런데, 종래의 반도체 메모리 장치에서는 칩선택 출력 시간(tco)이 어드레스 액세스 시간(tAA)보다 길어서 칩선택 출력 시간(tco)과 어드레스 액세스 시간(tAA)을 동일하게 하기 위해서는 짧은 어드레스 액세스 시간(tAA)을 칩선택 출력 시간(tco)만큼 늘여야 했다. 이는 반도체 메모리 장치의 액세스 속도를 저하시키는 결과를 초래한다.
그러므로, 반도체 메모리 장치의 액세스 동작 속도를 향상시키기 위해서는 칩선택 출력 시간(tco)을 단축시키기 위한 반도체 메모리 장치의 새로운 스킴이 요구된다.
본 발명의 목적은 상술한 제반 문제점들을 해결하기 위해 제안된 것으로, 칩선택 출력 시간을 단축시킴으로써 전체 액세스 시간이 단축된 반도체 메모리 장치를 제공하는데 있다.
도 1은 일반적인 SRAM의 구성을 보여주는 도면;
도 2는 도 1에 도시된 SRAM의 제어 로직의 구체적인 회로 구성을 보여주는 도면;
도 3은 도 2에 도시된 칩선택 버퍼의 상세한 회로 구성을 보여주는 도면;
도 4는 도 2에 도시된 어드레스 입력 버퍼와 단펄스 발생 회로의 구성을 보여주는 도면;
도 5는 도 2에 도시된 어드레스 천이검출회로의 상세한 회로 구성을 보여주는 도면;
도 6a는 어드레스 신호가 천이되고 나서부터 데이터 버스에 유효한 데이터가 실릴 때까지의 어드레스 액세스 시간(tAA) 동안 도 2에 도시된 제어 신호들의 동작 타이밍을 보여주는 도면;
도 6b는 외부 칩선택 신호가 하이 레벨에서 로우 레벨로 천이하고 나서부터 데이터 버스에 유효한 데이터가 실릴 때까지의 칩선택 출력 시간(tco) 동안 도 2에 도시된 제어 신호들의 동작 타이밍을 보여주는 도면;
도 7은 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치의 제어 로직의 회로 구성을 보여주는 도면;
도 8은 도 7에 도시된 펄스 인에이블 회로와 제어 신호 발생 회로의 상세한 회로 구성을 보여주는 도면;
도 9a는 어드레스 신호가 천이되고 나서부터 데이터 버스에 유효한 데이터가 실릴 때까지의 어드레스 액세스 시간(tAA) 동안 도 7에 도시된 제어 신호들의 동작 타이밍을 보여주는 도면;
도 9b는 외부 칩선택 신호가 로우 레벨로 활성화되고 나서부터 데이터 버스에 유효한 데이터가 실릴 때까지의 칩선택 출력 시간(tco)동안 도 2에 도시된 제어 신호들의 동작 타이밍을 보여주는 도면;
도 10은 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 제어 로직의 회로 구성을 보여주는 도면;
도 11은 도 10에 도시된 제어 신호 발생 회로와 칩선택 제어 회로의 상세한 회로 구성을 보여주는 도면;
도 12는 도 10에 도시된 어드레스 천이검출회로의 상세한 구성을 보여주는 도면;
도 13a는 어드레스 신호가 천이되고 나서부터 데이터 버스에 유효한 데이터가 실릴 때까지의 어드레스 액세스 시간(tAA) 동안 도 10에 도시된 제어 신호들의 동작 타이밍을 보여주는 도면; 그리고
도 13b는 외부 칩선택 신호가 하이 레벨에서 로우 레벨로 활성화되고 나서부터 데이터 버스에 유효한 데이터가 실릴 때까지의 칩선택 출력 시간동안 도 10에 도시된 제어 신호들의 동작 타이밍을 보여주는 도면이다.
*도면의 주요 부분에 대한 설명*
10 : 어드레스 입력 버퍼20 : 어드레스 디코더
21 : 행 디코더22 : 열 디코더
30 : 메모리 셀 어레이40 : 감지 증폭 및 기입 구동기
50, 200, 300 : 제어 로직51 : 칩선택 버퍼
52 : 단펄스 발생 회로53, 330 : 어드레스 천이검출회로
54 : 펄스 발생 회로60 : 데이터 입/출력 버퍼
210 : 펄스 인에이블 회로220, 310 : 제어 신호 발생 회로
320 : 칩선택 제어 회로
(구성)
상술한 바와 같은 본 발명의 목적을 달성하기 위한 본 발명의 특징에 의하면, 신호 입력 단자들을 통해서 입력되는 외부 칩선택 신호와 어드레스 신호에 응답해서 데이터를 입/출력하는 동작을 수행하는 반도체 메모리 장치는: 데이터를 저장하는 메모리 셀 어레이와, 상기 메모리 셀 어레이에/로부터 상기 데이터를 기입/독출하는 동작을 수행하는 기입/독출 회로와, 제 1 제어 신호에 응답해서 상기 신호 입력 단자를 통해서 입력되는 상기 어드레스 신호를 상기 기입/독출 회로로 전달하는 제 1 입력 회로, 그리고 상기 제 1 입력 회로로 입력된 상기 어드레스 신호가 천이되었는 지를 검출해서 상기 기입/독출 회로가 데이터 신호를 입/출력하는 동작을 수행하도록 일련의 펄스 신호들을 출력하는 제어 로직을 포함한다. 특히, 상기 제어 로직은, 상기 외부 칩선택 신호를 받아들이고, 상기 외부 칩선택 신호가 활성 상태일 때 상기 제 1 제어 신호와 제 2 제어 신호를 활성화시키는 제 2 입력 회로와, 상기 제 2 제어 신호가 활성 상태이고 그리고 상기 제 1 입력 회로로 입력된 상기 어드레스 신호가 천이할 때 어드레스 천이검출신호를 출력하는 검출 회로와, 상기 제 1 제어 신호가 활성 상태일 때 상기 어드레스 천이검출신호에 응답해서 상기 펄스 인에이블 신호를 활성화시키고, 상기 제 1 제어 신호가 비활성 상태에서 활성 상태로 천이할 때 펄스 인에이블 신호를 활성화시키는 펄스 인에이블 제어 회로, 그리고 상기 펄스 인에이블 신호에 응답해서 상기 일련의 펄스 신호들을발생하는 펄스 발생 회로를 포함한다.
바람직한 실시예에 있어서, 상기 펄스 인에이블 제어 회로는, 상기 제 1 제어 신호가 비활성 상태에서 활성 상태로 천이하는 것이 감지될 때 제 3 제어 신호를 활성화시키는 제어 신호 발생 회로, 및 상기 제 3 제어 신호가 활성 상태일 때 상기 펄스 인에이블 신호를 활성화시키고, 상기 제 3 제어 신호가 비활성 상태일 때 상기 어드레스 천이검출신호에 응답해서 상기 펄스 인에이블 신호를 활성화시키는 펄스 인에이블 회로를 포함한다.
이 실시예에 있어서, 상기 제 1 제어 신호는 활성 상태일 때 논리 '1'이고, 비활성 상태일 때 논리 '0'이다.
이 실시예에 있어서, 상기 제어 신호 발생 회로는, 상기 제 1 제어 신호를 받아들이는 제 1 인버터와, 상기 제 1 인버터로부터의 출력 신호를 받아들여 제 1 지연 시간동안 지연시키는 제 1 지연 회로와 상기 제 1 지연 회로로부터의 출력 신호를 받아들여 제 2 지연 시간동안 지연시키는 제 2 지연 회로와, 상기 제 2 지연 회로로부터의 출력 신호를 받아들이는 제 2 인버터, 및 상기 제 2 인버터와 상기 제 1 지연 회로로부터의 출력 신호들을 받아들여서 상기 제 3 제어 신호를 출력하는 낸드 게이트를 포함한다.
이 실시예에 있어서, 상기 펄스 인에이블 회로는, 상기 낸드 게이트로부터의 제 3 제어 신호와 상기 검출 회로로부터의 어드레스 천이검출신호를 받아들이는 낸드 게이트, 그리고 상기 낸드 게이트로부터의 출력 신호를 받아들이고 상기 펄스 인에이블 신호를 출력하는 인버터를 포함한다.
한 실시예에 있어서, 상기 검출 회로는 상기 제 1 입력 회로로 입력된 상기 어드레스 신호가 천이할 때 단펄스 신호를 발생하는 단펄스 발생 회로 및 상기 제 2 제어 신호가 활성 상태이고 그리고 상기 단펄스 발생 회로로부터 상기 단펄스 신호가 입력될 때 상기 어드레스 천이검출신호를 출력하는 어드레스 천이검출회로를 포함한다.
한 실시예에 있어서, 상기 제 1 입력 회로로 입력되는 상기 어드레스 신호는 복수 개인 경우, 상기 검출 회로는 상기 제 1 입력 회로로 입력된 상기 복수의 어드레스 신호들 중 적어도 하나의 어드레스 신호가 천이할 때 상기 어드레스 천이검출신호를 출력한다.
본 발명의 다른 특징에 따른 반도체 메모리 장치는: 데이터를 저장하는 메모리 셀 어레이와, 상기 메모리 셀 어레이에/로부터 상기 데이터를 기입/독출하는 동작을 수행하는 기입/독출 회로와, 제 1 제어 신호에 응답해서 신호 입력 단자를 통해서 입력되는 어드레스 신호를 상기 기입/독출 회로로 전달하는 제 1 입력 회로, 그리고 상기 제 1 입력 회로로 입력된 상기 어드레스 신호가 천이되었는 지를 검출해서 상기 기입/독출 회로가 데이터 신호를 입/출력하는 동작을 수행하도록 일련의 펄스 신호들을 출력하는 제어 로직을 포함한다. 특히, 상기 제어 로직은, 상기 외부 칩선택 신호를 받아들이고, 상기 외부 칩선택 신호에 응답해서 상기 제 1 제어 신호 및 제 2 제어 신호를 출력하는 제 2 입력 회로와; 상기 제 1 입력 회로로 입력된 상기 어드레스 신호가 천이할 때 단펄스 신호를 발생하는 단펄스 발생 회로와; 상기 제 2 제어 신호가 활성 상태이고 그리고 상기 단펄스 발생 회로로부터 상기 단펄스 신호가 입력될 때 상기 일련의 펄스 신호들을 발생하고, 상기 제 2 제어 신호가 비활성 상태에서 활성 상태로 천이할 때 상기 일련의 펄스 신호들을 발생하는 펄스 발생 수단을 포함한다.
바람직한 실시예에 있어서, 상기 펄스 발생 수단은, 상기 제 1 제어 신호가 비활성 상태에서 활성 상태로 천이하는 것이 감지될 때 제 3 제어 신호를 활성화시키는 제어 신호 발생 회로와, 상기 제 3 제어 신호가 비활성 상태이고 그리고 상기 단펄스 발생 회로로부터 상기 단펄스 신호가 입력될 때 상기 단펄스 발생 회로로부터의 상기 단펄스 신호를 칩선택 단펄스 신호로 출력하고, 상기 제 3 제어 신호가 활성 상태일 때 상기 단펄스 발생 회로로부터의 출력 신호를 매스크해서 상기 칩선택 단펄스 신호로 출력하는 칩선택 제어 회로와, 상기 제 2 제어 신호에 응답해서 상기 칩선택 제어 회로로부터의 상기 칩선택 단펄스 신호를 상기 어드레스 천이검출신호로 출력하는 어드레스 천이검출회로, 그리고 상기 어드레스 천이검출신호에 응답해서 상기 일련의 펄스 신호들을 발생하는 펄스 발생 회로를 포함한다.
(작용)
이와 같은 구성에 의하면, 외부 칩선택 신호가 비활성 상태에서 활성 상태로 천이할 때 외부로부터 입력되는 어드레스 신호들의 천이 여부와 무관하게 일련의 펄스 신호들을 발생함으로써 칩선택 출력 시간(tco)이 단축되므로, 동작 속도가 향상된 반도체 메모리 장치가 구현된다.
(실시예)
도 7은 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치의 제어 로직의 회로 구성을 보여주는 도면이다.
도 7을 참조하면, 제어 로직(100)은 도 2에 도시된 제어 로직(50)과 동일한 구성을 갖고 동일하게 동작하는 칩선택 버퍼(51), 단펄스 발생 회로(52), 어드레스 천이검출회로(53) 그리고 펄스 발생 회로(54) 외에 펄스 인에이블 회로(210)와 제어 신호 발생 회로(220)를 더 포함한다.
앞서 설명한 바와 같이, 칩선택 버퍼(51)는 외부 칩선택 신호(/XCS)에 응답해서 어드레스 입력 버퍼(10)를 활성화시키기 위한 내부 칩선택 신호(/CS)와 어드레스 천이검출회로(120)를 활성화시키기 위한 제어 신호(/CSATD)를 발생한다. 단펄스 발생 회로(52)는 어드레스 입력 버퍼(10)로부터의 어드레스 신호들(IA0-IAn) 중 천이하는 어드레스 신호를 감지해서 단펄스 신호들(SP0-SPn)을 발생한다. 어드레스 천이검출회로(53)는 제어 신호(/CSATD)에 응답해서 상기 단펄스 발생 회로(52)로부터의 단펄스 신호들(SP0-SPn)을 합산(summating)하고 어드레스 천이검출신호(ATD)를 발생한다.
한편 본 발명의 바람직한 실시예에 따른 제어 신호 발생 회로(220)는 칩선택 버퍼(51)에서 발생된 내부 칩선택 신호(/CS)에 응답해서 제어 신호(/CSCTL)를 발생하고, 펄스 인에이블 회로(210)는 상기 어드레스 천이검출신호(ATD)와 상기 제어 신호 발생 회로(220)로부터의 제어 신호(/CSCTL)에 응답해서 펄스 인에이블 신호(PE)를 출력한다. 펄스 발생 회로(54)는 상기 펄스 인에이블 회로(210)로부터의 펄스 인에이블 신호(PE)에 응답해서 기입/독출 동작을 시작하는데 필요한 일련의 펄스 신호들(PWL, PSA, PEQ 및 PMX)을 발생한다.
도 8은 도 7에 도시된 펄스 인에이블 회로(210)와 제어 신호 발생 회로(220)의 상세한 회로 구성을 보여주는 도면이다.
도 8을 참조하면, 제어 신호 발생 회로(220)는 인버터들(221, 224), 제 1 및 제 2 지연부들(222, 223) 그리고 낸드 게이트(225)를 포함한다. 인버터(221)는 상기 내부 칩선택 신호(/CS)를 받아들인다. 제 1 지연부(222)는 상기 인버터(221)로부터의 출력 신호를 받아들여 소정 시간만큼 지연시킨다. 제 2 지연부(223)는 상기 제 1 지연부(222)로부터의 출력 신호를 받아들여 소정 시간만큼 지연시킨다. 인버터(224)는 상기 제 2 지연부(223)로부터의 출력 신호를 받아들여 반전시킨다. 낸드 게이트(225)는 상기 인버터(224)로부터의 출력 신호와 상기 제 1 지연부(222)로부터의 출력 신호를 받아들여 부정 논리곱(NAND) 연산을 수행한다.
이와 같은 구성을 가지는 제어 신호 발생 회로(220)는 내부 칩선택 신호(/CS)의 레벨에 따라서 제어 신호(/CSCTL)를 출력한다. 예를 들어, 내부 칩선택 신호(/CS)가 하이 레벨(즉, 비활성 상태)이면 제 1 지연부(222)의 지연 시간이 경과한 후 제 1 지연부(222)로부터 출력되는 신호는 로우 레벨로 되므로 인버터(224)로부터의 출력 신호의 레벨과 무관하게 낸드 게이트(225)로부터 출력되는 제어 신호(/CSCTL)는 하이 레벨이다.
내부 칩선택 신호(/CS)가 하이 레벨에서 로우 레벨(즉, 활성 상태)로 천이하면, 제 1 지연부(222)의 지연 시간이 경과한 후 제 1 지연부(222)로부터 출력되는 신호는 하이 레벨로 되고, 제 1 지연부(222)로부터 출력되는 하이 레벨의 신호가 제 2 지연부(223)로 입력되고 나서부터 제 2 지연부(223)의 지연 시간이 경과되기전까지 인버터(224)의 출력 신호는 내부 칩선택 신호(/CS)가 하이 레벨일 때의 상태인 하이 레벨로 유지된다. 따라서, 낸드 게이트(225)로부터 출력되는 제어 신호(/CSCTL)는, 내부 칩선택 신호(/CS)가 비활성 상태에서 활성 상태로 천이한 후 제 1 지연부(222)의 지연 시간이 경과되기 전까지는 하이 레벨로 유지되고, 제 1 지연부(222)의 지연 시간이 경과되고 나서부터 제 2 지연부(223)의 지연 시간이 경과되기 전까지는 로우 레벨로 되며, 그리고 제 1 및 제 2 지연부들(222, 223) 각각의 지연 시간들이 모두 경과되면 다시 하이 레벨로 된다.
펄스 인에이블 회로(210)는 낸드 게이트(211)와 인버터(212)로 구성된다. 낸드 게이트(211)는 상기 어드레스 천이검출회로(53)로부터의 어드레스 천이검출신호(ATD)와 상기 제어 신호 발생 회로(220)로부터의 제어 신호(/CSCTL)를 받아들여 부정 논리곱(NAND) 연산을 수행한다. 인버터(212)는 상기 낸드 게이트(211)로부터의 출력 신호를 받아들여 반전시키고 펄스 인에이블 신호(PE)를 출력한다.
이와 같은 구성을 갖는 펄스 인에이블 회로(210)는 제어 신호 발생 회로(220)로부터의 제어 신호(/CSCTL)가 하이 레벨일 때 어드레스 천이검출회로(53)로부터의 어드레스 천이검출신호(ATD)에 응답해서 펄스 인에이블 신호(PE)를 출력하고, 제어 신호(/CSCTL)가 하이 레벨에서 로우 레벨로 천이할 때 로우 레벨의 펄스 인에이블 신호(PE)를 출력한다.
상술한 바와 같이 구성되는 본 발명의 바람직한 실시예에 따른 제어 로직(200)의 동작을 첨부된 도면 도 9a 내지 도 9b를 참조하여 상세히 설명한다.
도 9a는 어드레스 신호가 천이되고 나서부터 데이터 버스(70)에 유효한 데이터(valid data)가 실릴 때까지의 어드레스 액세스 시간(address access time : tAA) 동안 도 7에 도시된 제어 신호들의 동작 타이밍을 보여주는 도면이다.
도 7 및 도 9a를 참조하면, 외부 칩선택 신호(/XCS)가 로우 레벨의 활성 상태를 유지할 때 칩선택 버퍼(51)로부터 출력되는 내부 칩선택 신호(/CS) 및 제어 신호(/CSATD)는 각각 로우 레벨로 활성 상태를 유지하게 된다. 이 때, 단펄스 발생 회로(52)는 어드레스 입력 버퍼(10)로부터 입력되는 어드레스 신호들(IA0-IAn) 가운데 어느 하나(IAi)의 어드레스 신호가 천이하면 그 천이하는 어드레스에 대응하는 신호(SPi)를 하이 레벨의 단펄스 신호로 출력한다. 이 실시예에서는 상기 어드레스 신호들(IA0-IAn) 가운데 어느 하나의 어드레스 신호만이 천이하는 것을 예로서 설명하나, 복수의 어드레스 신호들이 천이할 때 상기 단펄스 발생회로(52)는 그 천이된 어드레스 신호들에 각각 대응하는 단펄스 신호들을 출력한다.
어드레스 천이검출회로(53)는 상기 단펄스 발생 회로(52)로부터의 출력 신호들(SP0-SPn) 가운데 적어도 하나가 하이 레벨의 단펄스 신호이면, 하이 레벨의 단펄스 신호(SPi)와 동일한 단펄스 형태의 어드레스 천이검출 신호(ATD)를 출력한다. 한편, 내부 칩선택 신호(/CS)가 로우 레벨의 활성 상태를 유지하므로 제어 신호 발생 회로(220)로부터의 제어 신호(/CSCTL)는 하이 레벨로 유지된다. 따라서, 펄스 인에이블 회로(210)는 어드레스 천이검출회로(53)로부터의 어드레스 천이검출신호(ATD)에 응답해서 펄스 인에이블 신호(PE)를 출력한다. 펄스 발생 회로(54)는 펄스 인에이블 회로(210)로부터의 펄스 인에이블 신호(PE)가 하이 레벨에서 로우 레벨로 천이할 때 일련의 펄스 신호들(PWL, PSA, PEQ, 및 PMX)을 발생한다. 디코더(20), 감지 증폭 및 기입 구동기(40) 그리고 데이터 입/출력 버퍼(60)는 펄스 발생 회로(54)로부터 발생되는 일련의 펄스 신호들(PWL, PSA, PEQ, 및 PMX)에 응답해서 기입/독출 동작을 수행하게 된다. 도 9a에서는 펄스 발생 회로(54)로부터 출력되는 펄스 신호들 가운데 펄스 신호(PWL)만을 예시적으로 도시하였다.
상술한 바와 같이, 본 발명의 바람직한 실시예에 따른 제어 로직(200)은 외부 칩선택 신호(/XCS)가 활성 상태(즉, 로우 레벨)를 유지할 때에는 도 2에 도시된 종래의 제어 로직(50)과 동일하게 동작한다. 그러나, 외부 칩선택 신호(/XCS)가 비활성 상태에서 활성 상태로 변화될 때 제어 로직(200)의 펄스 발생 회로(54)는 칩 선택 버퍼(51)로부터의 내부 칩선택 신호(/CS)가 활성화되는 것에 응답해서 일련의 펄스 신호들(PWL, PSA, PEQ 및 PMX)을 발생한다. 그 결과, 반도체 메모리 장치의 칩선택 출력 시간(chip select output time : tco)이 단축된다.
도 9b는 외부 칩선택 신호(/XCS)가 로우 레벨로 활성화되고 나서부터 데이터 버스(70)에 유효한 데이터(valid data)가 실릴 때까지의 칩선택 출력 시간(tco)동안 도 2에 도시된 제어 신호들의 동작 타이밍을 보여주는 도면이다.
도 7 및 도 9b를 참조하면, 외부 칩선택 신호(/XCS)가 하이 레벨에서 로우 레벨로 활성화될 때 칩선택 버퍼(51)는 내부 칩선택 신호(/CS)와 제어 신호(/CSATD)를 차례대로 로우 레벨로 활성화시킨다. 상기 칩선택 버퍼(51)로부터의 내부 칩선택 신호(/CS)가 하이 레벨에서 로우 레벨로 천이하는 것에 응답해서제어 신호 발생 회로(220)는 제 1 지연부(222)의 지연 시간이 경과한 시점부터 제 2 지연부(223)의 지연 시간이 경과되기 전까지 로우 레벨의 제어 신호(/CSCTL)를 출력한다. 펄스 인에이블 회로(210)는 제어 신호 발생 회로(220)로부터의 제어 신호(/CSCTL)가 로우 레벨로 됨에 따라 어드레스 천이검출회로(53)로부터의 어드레스 천이검출신호(ATD)와 무관하게 펄스 인에이블 신호(PE)를 로우 레벨로 출력한다. 펄스 발생 회로(54)는 펄스 인에이블 회로(210)로부터의 펄스 인에이블 신호(PE)가 하이 레벨에서 로우 레벨로 천이할 때 일련의 펄스 신호들(PWL, PSA, PEQ, 및 PMX)을 발생한다. 펄스 발생 회로(54)로부터 발생되는 일련의 펄스 신호들(PWL, PSA, PEQ, 및 PMX)에 응답해서 기입/독출 동작을 수행하게 된다. 도 9b에서는 펄스 발생 회로(54)로부터 출력되는 펄스 신호들 가운데 펄스 신호(PWL)만을 예시적으로 도시하였다.
상술한 바와 같은 본 발명에 의하면, 외부 칩선택 신호(/XCS)가 비활성 상태에서 활성 상태로 천이할 때 칩선택 버퍼(51)로부터의 내부 칩선택 신호(/CS)가 활성화되면 제어 신호 발생 회로(222)와 펄스 인에이블 회로(210)에 의해 펄스 발생 회로(54)가 인에이블되어서 일련의 펄스 신호들(PWL, PSA, PEQ 및 PMX)이 발생된다. 이와 같은 본 발명에 의하면, 제 1 지연부(222)의 지연 시간을 조절함으로써 칩선택 출력 시간(tco)을 조절할 수 있으므로, 칩선택 출력 시간(tco)과 어드레스 액세스 시간(tAA)이 같아지도록 만들 수 있다.
단, 외부 칩선택 신호(/XCS)가 비활성 상태에서 활성 상태로 천이함에 따라서 펄스 인에이블 신호(PE)가 로우 레벨로 된 이후에 뒤늦게 어드레스 신호들(A0-An)의 천이 여부가 검출되어서 어드레스 천이검출신호(ATD)에 의해 펄스 인에이블 신호(PE)가 하이 레벨로 되는 것을 방지하기 위해, 제어 신호 발생 회로(220)로부터의 제어 신호(/CSCTL)가 로우 레벨에서 하이 레벨로 천이하는 시점이 드레스 천이검출 신호(ATD)가 하이 레벨에서 로우 레벨로 천이하는 시점보다 늦어지도록 제 2 지연부(223)의 지연 시간을 설정한다.
도 10은 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 제어 로직의 회로 구성을 보여주는 도면이다. 도 10을 참조하면, 제어 로직(300)은 도 2에 도시된 제어 로직(50)과 동일한 구성을 갖고 동일하게 동작하는 칩선택 버퍼(51), 단펄스 발생 회로(52), 어드레스 천이검출회로(330) 그리고 펄스 발생 회로(54) 외에 제어 신호 발생 회로(310)와 칩선택 제어 회로(320)를 더 포함한다.
앞서 설명한 바와 같이, 칩선택 버퍼(51)는 외부 칩선택 신호(/XCS)에 응답해서 어드레스 입력 버퍼(10)를 활성화시키기 위한 내부 칩선택 신호(/CS)와 어드레스 천이검출회로(120)를 활성화시키기 위한 제어 신호(/CSATD)를 발생한다. 단펄스 발생 회로(52)는 어드레스 입력 버퍼(10)로부터의 어드레스 신호들(IA0-IAn) 중 천이하는 어드레스 신호를 감지해서 단펄스 신호들(SP0-SPn)을 발생한다.
한편 이 실시예에 따른 제어 신호 발생 회로(310)는 칩선택 버퍼(51)에서 발생된 내부 칩선택 신호(/CS)에 응답해서 제어 신호(/CSCTL)를 발생하고, 칩선택 제어 회로(320)는 제어 신호 발생 회로(310)로부터의 제어 신호(/CSCTL)와 단펄스 발생 회로(52)로부터의 단펄스 신호들(SP0-SPn)에 응답해서 칩선택 단펄스신호들(CSSP0-CSSPn)을 발생한다. 어드레스 천이검출회로(330)는 칩선택 버퍼(51)로부터의 제어 신호(/CSATD)에 응답해서 상기 칩선택 제어 회로(52)로부터의 칩선택 단펄스 신호들(CSSP0-CSSPn)을 합산(summating)해서 어드레스 천이검출신호(ATD)를 발생한다. 펄스 발생 회로(54)는 어드레스 천이검출회로(330)로부터의 어드레스 천이 검출 (ATD)에 응답해서 일련의 펄스 신호들(PWL, PSA, PEQ 및 PMX)을 발생한다.
도 11은 도 10에 도시된 제어 신호 발생 회로(310)와 칩선택 제어 회로(320)의 상세한 회로 구성을 보여주는 도면이다.
도 11을 참조하면, 제어 신호 발생 회로(310)는 도 8에 도시된 제어 신호 발생 회로(220)와 동일하게 인버터들(311, 314), 제 1 및 제 2 지연부들(312, 313) 그리고 낸드 게이트(315)를 포함한다. 인버터(311)는 상기 내부 칩선택 신호(/CS)를 받아들인다. 제 1 지연부(312)는 상기 인버터(311)로부터의 출력 신호를 받아들여 소정 시간만큼 지연시킨다. 제 2 지연부(313)는 상기 제 1 지연부(222)로부터의 출력 신호를 받아들여 소정 시간만큼 지연시킨다. 인버터(314)는 상기 제 2 지연부(313)로부터의 출력 신호를 받아들여 반전시킨다. 낸드 게이트(315)는 상기 인버터(314)로부터의 출력 신호와 상기 제 1 지연부(312)로부터의 출력 신호를 받아들여 부정 논리곱(NAND) 연산을 수행한다.
이와 같은 구성을 가지는 제어 신호 발생 회로(310)는 내부 칩선택 신호(/CS)의 레벨에 따라서 제어 신호(/CSCTL)를 출력한다. 예를 들어, 내부 칩선택 신호(/CS)가 하이 레벨(즉, 비활성 상태)이면 제 1 지연부(312)의 지연 시간이경과한 후 제 1 지연부(312)로부터 출력되는 신호는 로우 레벨로 되므로 인버터(314)로부터의 출력 신호의 레벨과 무관하게 낸드 게이트(315)로부터 출력되는 제어 신호(/CSCTL)는 하이 레벨이다.
내부 칩선택 신호(/CS)가 하이 레벨에서 로우 레벨(즉, 활성 상태)로 천이하면, 제 1 지연부(312)의 지연 시간이 경과한 후 제 1 지연부(312)로부터 출력되는 신호는 하이 레벨로 되고, 제 1 지연부(312)로부터 출력되는 하이 레벨의 신호가 제 2 지연부(313)로 입력되고 나서부터 제 2 지연부(313)의 지연 시간이 경과되기 전까지 인버터(314)의 출력 신호는 내부 칩선택 신호(/CS)가 하이 레벨일 때의 상태인 하이 레벨로 유지된다. 따라서, 낸드 게이트(315)로부터 출력되는 제어 신호(/CSCTL)는, 내부 칩선택 신호(/CS)가 비활성 상태에서 활성 상태로 천이한 후 제 1 지연부(312)의 지연 시간이 경과되기 전까지는 하이 레벨로 유지되고, 제 1 지연부(312)의 지연 시간이 경과되고 나서부터 제 2 지연부(313)의 지연 시간이 경과되기 전까지는 로우 레벨로 되며, 그리고 제 1 및 제 2 지연부들(312, 313) 각각의 지연 시간들이 모두 경과되면 다시 하이 레벨로 된다.
칩선택 제어 회로(320)는 단펄스 발생 회로(52)로부터의 신호들(SP0-SPn)에 각각 대응하는 로직 회로들(400-420)을 포함한다. 로직 회로들(400-420) 각각은 낸드 게이트와 인버터로 구성된다. 로직 회로들(400-420)의 회로 구성 및 동작은 모두 동일하므로 여기에서는 로직 회로(400)의 동작에 대해서만 설명한다.
낸드 게이트(401)는 제어 신호 발생 회로(310)로부터의 제어 신호(/CSCTL)와 단펄스 발생 회로(52)로부터의 대응하는 출력 신호(SP0)를 받아들여 부정논리곱(NAND) 연산을 수행한다. 인버터(322)는 상기 낸드 게이트(321)의 출력 신호를 받아들여서 칩선택 단펄스 신호(CSSP0)를 출력한다. 따라서, 제어 로직(400)은, 내부 칩선택 신호(/CS)가 하이 레벨에서 로우 레벨로 천이함에 따라 제어 신호 발생 회로(310)로부터의 제어 신호(/CSCTL)가 로우 레벨일 때 단펄스 발생 회로(52)로부터의 출력 신호(SP0)와 무관하게 로우 레벨의 칩선택 단펄스 신호(CSSP0)를 출력한다. 즉, 제어 신호 발생 회로(310)로부터의 제어 신호(/CSCTL)는 단펄스 발생 회로(52)로부터의 출력 신호(SP0)를 매스킹(masking)해서 칩선택 단펄스 신호(CSSP0)를 로우 레벨로 고정한다. 한편, 제어 신호 발생 회로(310)로부터의 제어 신호(/CSCTL)가 하이 레벨일 때 단펄스 발생 회로(52)로부터의 출력 신호(SP0)에 응답해서 칩선택 단펄스 신호(CSSP0)를 출력한다.
도 12는 도 10에 도시된 어드레스 천이검출회로(330)의 상세한 구성을 보여주는 도면이다. 도 12를 참조하면, 어드레스 천이검출회로(330)는 도 5에 도시된 종래의 어드레스 천이검출회로(53)와 동일한 구성을 가지되, 종래에는 단펄스 발생 회로(52)로부터의 단펄스 신호들(SP0-SPn)이 NMOS 트랜지스터들(150-152)의 게이트로 입력되었으나, 이 실시예에서는 칩선택 제어 회로(320)로부터의 칩선택 단펄스 신호들(CSSP0-CSSPn)이 NMOS 트랜지스터들(150-152)의 게이트로 입력된다. 그러므로 어드레스 천이검출회로(330)는 칩선택 버퍼(51)로부터의 제어 신호(/CSATD)가 로우 레벨일 때 칩선택 제어 회로(320)로부터의 칩선택 단펄스 신호들(CSSP0-CSSPn) 가운데 적어도 하나가 하이 레벨의 단펄스 신호이면 어드레스 천이검출신호(ATD)를 출력한다.
상술한 바와 같이 구성되는 본 발명의 다른 실시예에 따른 제어 로직(300)의 동작을 첨부된 도면 도 13a 내지 도 13b를 참조하여 상세히 설명한다. 도 13a는 어드레스 신호가 천이되고 나서부터 데이터 버스(70)에 유효한 데이터(valid data)가 실릴 때까지의 어드레스 액세스 시간(address access time : tAA) 동안 도 10에 도시된 제어 신호들의 동작 타이밍을 보여주는 도면이다.
도 10 및 도 13a를 참조하면, 외부 칩선택 신호(/XCS)가 로우 레벨의 활성 상태를 유지할 때 칩선택 버퍼(51)로부터 출력되는 내부 칩선택 신호(/CS) 및 제어 신호(/CSATD)는 각각 로우 레벨의 활성 상태를 유지하게 된다. 이 때, 단펄스 발생 회로(52)는 어드레스 입력 버퍼(10)로부터 입력되는 어드레스 신호들(IA0-IAn) 가운데 어느 하나(IAi) 또는 그 이상의 어드레스 신호들이 천이하면 그 천이된 어드레스 신호(IAi)에 대응하는 신호(SPi)를 하이 레벨의 단펄스 신호로 출력한다. 한편, 내부 칩선택 신호(/CS)가 로우 레벨의 활성 상태를 유지하므로 제어 신호 발생 회로(310)로부터의 제어 신호(/CSCTL)는 하이 레벨로 유지된다. 따라서, 칩선택 제어 회로(320)는 단펄스 발생 회로(52)로부터의 단펄스 신호들(SP0-SPn)을 칩선택 단펄스 신호들(CSSP0-CSSPn)로서 출력한다.
어드레스 천이검출회로(330)는 로우 레벨의 제어 신호(/CSATD)에 응답해서 칩선택 제어 회로(320)로부터의 칩선택 단펄스 신호들(CSSP0-CSSPn) 가운데 적어도 하나(CSSPi)가 하이 레벨의 단펄스 신호이면 단펄스 형태의 어드레스 천이검출신호(ATD)를 출력한다. 따라서, 펄스 발생 회로(54)는 어드레스 천이검출회로(310)로부터의 어드레스 천이검출신호(ATD)가 하이 레벨에서 로우 레벨로 천이할 때 일련의 펄스 신호들(PWL, PSA, PEQ, 및 PMX)을 발생한다. 디코더(20), 감지 증폭 및 기입 구동기(40) 그리고 데이터 입/출력 버퍼(60)는 펄스 발생 회로(54)로부터 발생되는 일련의 펄스 신호들(PWL, PSA, PEQ, 및 PMX)에 응답해서 기입/독출 동작을 수행하게 된다. 도 13a에서는 펄스 발생 회로(54)로부터 출력되는 펄스 신호들 가운데 펄스 신호(PWL)만을 예시적으로 도시하였다.
도 13b는 외부 칩선택 신호(/XCS)가 하이 레벨에서 로우 레벨로 활성화되고 나서부터 데이터 버스(70)에 유효한 데이터(valid data)가 실릴 때까지의 칩선택 출력 시간(tco)동안 도 10에 도시된 제어 신호들의 동작 타이밍을 보여주는 도면이다.
도 10 및 도 13b를 참조하면, 외부 칩선택 신호(/XCS)가 하이 레벨에서 로우 레벨로 활성화될 때 칩선택 버퍼(51)는 내부 칩선택 신호(/CS)와 제어 신호(/CSATD)를 차례대로 로우 레벨로 활성화시킨다. 상기 칩선택 버퍼(51)로부터의 내부 칩선택 신호(/CS)가 하이 레벨에서 로우 레벨로 천이하는 것에 응답해서 제어 신호 발생 회로(310)는 제 1 지연부(312)의 지연 시간이 경과한 시점부터 제 2 지연부(313)의 지연 시간이 경과되기 전까지 로우 레벨의 제어 신호(/CSCTL)를 출력한다. 칩선택 제어 회로(320)는 제어 신호 발생 회로(310)로부터의 제어 신호(/CSCTL)가 로우 레벨로 됨에 따라 단펄스 발생 회로(52)로부터의 단펄스 신호들(SP0-SPn)과 무관하게 칩선택 단펄스 신호들(CSSP0-CSSPi)을 모두 로우 레벨로 출력한다. 어드레스 천이검출회로(330)는 칩선택 버퍼(51)로부터의 제어신호(/CSATD)가 하이 레벨에서 로우 레벨로 천이할 때 칩선택 단펄스 신호들(CSSP0-CSSPi)이 모두 로우 레벨이므로 로우 레벨의 어드레스 천이검출신호(ATD)를 출력한다. 펄스 발생 회로(54)는 어드레스 천이검출회로(330)로부터의 어드레스 천이검출신호(ATD)가 하이 레벨에서 로우 레벨로 천이할 때 일련의 펄스 신호들(PWL, PSA, PEQ, 및 PMX)을 발생한다. 펄스 발생 회로(54)로부터 발생되는 일련의 펄스 신호들(PWL, PSA, PEQ, 및 PMX)에 응답해서 기입/독출 동작을 수행하게 된다. 도 13b에서는 펄스 발생 회로(54)로부터 출력되는 펄스 신호들 가운데 펄스 신호(PWL)만을 예시적으로 도시하였다.
상술한 바와 같이, 본 발명의 바람직한 실시예에 따른 제어 로직(300)은 외부 칩선택 신호(/XCS)가 활성 상태(즉, 로우 레벨)를 유지할 때에는 어드레스 신호들(A0-An)이 천이하는 것에 응답해서 일련의 펄스 신호들(PWL, PSA, PEQ 및 PMX)을 발생한다. 그러나, 외부 칩선택 신호(/XCS)가 비활성 상태에서 활성 상태로 변화될 때에는 칩선택 버퍼(51)로부터 출력되는 신호들(/CS, /CSATD)에 의해서 펄스 발생 회로(54)가 인에이블되어서 일련의 펄스 신호들(PWL, PSA, PEQ 및 PMX)이 발생된다. 이와 같은 본 발명에 의하면, 제 1 지연부(312)의 지연 시간을 조절함으로써 칩선택 출력 시간(tco)을 조절할 수 있으므로, 칩선택 출력 시간(tco)을 어드레스 액세스 시간(TAA)과 같아지도록 줄일 수 있다.
이 실시예에서도 마찬가지로, 외부 칩선택 신호(/XCS)가 비활성 상태에서 활성 상태로 천이함에 따라서 펄스 인에이블 신호(PE)가 로우 레벨로 된 이후, 뒤늦게 어드레스 신호들(A0-An)이 천이되어서 칩선택 단펄스 신호(CSSPi)가 하이 레벨로 되는 것을 방지하기 위해, 제어 신호 발생 회로(310)로부터의 제어 신호(/CSCTL)가 로우 레벨에서 하이 레벨로 천이하는 시점이 단펄스 발생 회로(52)로부터의 단펄스 신호(SPi)가 하이 레벨에서 로우 레벨로 천이하는 시점보다 늦어지도록 제 2 지연부(313)의 지연 시간을 설정한다.
예시적인 바람직한 실시예들을 이용하여 본 발명을 설명하였지만, 본 발명의 범위는 개시된 실시예들에 한정되지 않는 다는 것이 잘 이해될 것이다. 예를 들어, 외부로부터 입력되는 어드레스 신호는 1 비트 또는 그 이상의 비트들로 구성될 수 있다. 따라서, 청구범위는 그러한 변형 예들 및 그 유사한 구성들 모두를 포함하는 것으로 가능한 폭넓게 해성되어야 한다.
이와 같은 본 발명에 의하면, 외부 칩선택 신호가 비활성 상태에서 활성 상태로 천이할 때 내부 칩 선택 버퍼로부터의 내부 칩선택 신호가 활성화되는 것에 응답해서 일련의 펄스 신호들이 발생되므로, 종래에 비해 칩선택 출력 시간(tco)이 단축된다. 더욱이, 본 발명에서는 설계자가 칩선택 출력 시간(tco)을 조절할 수 있으므로, 칩선택 출력 시간(tco)을 어드레스 액세스 시간(tAA)과 동일하도록 단축시켜 설정할 수 있다. 그 결과, 반도체 메모리 장치의 액세스 시간이 단축된다.

Claims (17)

  1. 신호 입력 단자들을 통해서 입력되는 외부 칩선택 신호와 어드레스 신호에 응답해서 데이터를 입/출력하는 동작을 수행하는 반도체 메모리 장치에 있어서:
    데이터를 저장하는 메모리 셀 어레이와;
    상기 메모리 셀 어레이에/로부터 상기 데이터를 기입/독출하는 동작을 수행하는 기입/독출 회로와;
    제 1 제어 신호에 응답해서 상기 신호 입력 단자를 통해서 입력되는 상기 어드레스 신호를 상기 기입/독출 회로로 전달하는 제 1 입력 회로; 그리고
    상기 제 1 입력 회로로 입력된 상기 어드레스 신호가 천이되었는 지를 검출해서 상기 기입/독출 회로가 데이터 신호를 입/출력하는 동작을 수행하도록 일련의 펄스 신호들을 출력하는 제어 로직을 포함하되;
    상기 제어 로직은,
    상기 외부 칩선택 신호를 받아들이고, 상기 외부 칩선택 신호가 활성 상태일 때 상기 제 1 제어 신호와 제 2 제어 신호를 활성화시키는 제 2 입력 회로와;
    상기 제 2 제어 신호가 활성 상태이고 그리고 상기 제 1 입력 회로로 입력된 상기 어드레스 신호가 천이할 때 어드레스 천이검출신호를 출력하는 검출 회로와;
    상기 제 1 제어 신호가 활성 상태일 때 상기 어드레스 천이검출신호에 응답해서 상기 펄스 인에이블 신호를 활성화시키고, 상기 제 1 제어 신호가 비활성 상태에서 활성 상태로 천이할 때 펄스 인에이블 신호를 활성화시키는 펄스 인에이블제어 회로; 그리고
    상기 펄스 인에이블 신호에 응답해서 상기 일련의 펄스 신호들을 발생하는 펄스 발생 회로를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 펄스 인에이블 제어 회로는,
    상기 제 1 제어 신호가 비활성 상태에서 활성 상태로 천이하는 것이 감지될 때 제 3 제어 신호를 활성화시키는 제어 신호 발생 회로; 및
    상기 제 3 제어 신호가 활성 상태일 때 상기 펄스 인에이블 신호를 활성화시키고, 상기 제 3 제어 신호가 비활성 상태일 때 상기 어드레스 천이검출신호에 응답해서 상기 펄스 인에이블 신호를 활성화시키는 펄스 인에이블 회로를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 제 1 제어 신호는 활성 상태일 때 논리 '1'이고, 비활성 상태일 때 논리 '0'인 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 제어 신호 발생 회로는,
    상기 제 1 제어 신호를 받아들이는 제 1 인버터와;
    상기 제 1 인버터로부터의 출력 신호를 받아들여 제 1 지연 시간동안 지연시키는 제 1 지연 회로와;
    상기 제 1 지연 회로로부터의 출력 신호를 받아들여 제 2 지연 시간동안 지연시키는 제 2 지연 회로와;
    상기 제 2 지연 회로로부터의 출력 신호를 받아들이는 제 2 인버터; 및
    상기 제 2 인버터와 상기 제 1 지연 회로로부터의 출력 신호들을 받아들여서 상기 제 3 제어 신호를 출력하는 낸드 게이트를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 4 항에 있어서,
    상기 펄스 인에이블 회로는,
    상기 낸드 게이트로부터의 제 3 제어 신호와 상기 검출 회로로부터의 어드레스 천이검출신호를 받아들이는 낸드 게이트; 그리고
    상기 낸드 게이트로부터의 출력 신호를 받아들이고 상기 펄스 인에이블 신호를 출력하는 인버터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 1 항에 있어서,
    상기 검출 회로는,
    상기 제 1 입력 회로로 입력된 상기 어드레스 신호가 천이할 때 단펄스 신호를 발생하는 단펄스 발생 회로와;
    상기 제 2 제어 신호가 활성 상태이고 그리고 상기 단펄스 발생 회로로부터 상기 단펄스 신호가 입력될 때 상기 어드레스 천이검출신호를 출력하는 어드레스 천이검출회로를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 1 항에 있어서,
    상기 제 1 입력 회로로 입력되는 상기 어드레스 신호는 복수 개인 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 7 항에 있어서,
    상기 검출 회로는, 상기 제 1 입력 회로로 입력된 상기 복수의 어드레스 신호들 중 적어도 하나의 어드레스 신호가 천이할 때 상기 어드레스 천이검출신호를 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 신호 입력 단자들을 통해서 입력되는 외부 칩선택 신호와 어드레스 신호에 응답해서 데이터를 입/출력하는 동작을 수행하는 반도체 메모리 장치에 있어서:
    데이터를 저장하는 메모리 셀 어레이와;
    상기 메모리 셀 어레이에/로부터 상기 데이터를 기입/독출하는 동작을 수행하는 기입/독출 회로와;
    제 1 제어 신호에 응답해서 상기 신호 입력 단자를 통해서 입력되는 상기 어드레스 신호를 상기 기입/독출 회로로 전달하는 제 1 입력 회로; 그리고
    상기 제 1 입력 회로로 입력된 상기 어드레스 신호가 천이되었는 지를 검출해서 상기 기입/독출 회로가 데이터 신호를 입/출력하는 동작을 수행하도록 일련의 펄스 신호들을 출력하는 제어 로직을 포함하되;
    상기 제어 로직은,
    상기 외부 칩선택 신호를 받아들이고, 상기 외부 칩선택 신호에 응답해서 상기 제 1 제어 신호 및 제 2 제어 신호를 출력하는 제 2 입력 회로와;
    상기 제 1 입력 회로로 입력된 상기 어드레스 신호가 천이할 때 단펄스 신호를 발생하는 단펄스 발생 회로와;
    상기 제 2 제어 신호가 활성 상태이고 그리고 상기 단펄스 발생 회로로부터 상기 단펄스 신호가 입력될 때 상기 일련의 펄스 신호들을 발생하고, 상기 제 2 제어 신호가 비활성 상태에서 활성 상태로 천이할 때 상기 일련의 펄스 신호들을 발생하는 펄스 발생 수단을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제 9 항에 있어서,
    상기 제 2 입력 회로는,
    상기 외부 칩선택 신호에 응답해서 상기 제 1 및 제 2 제어 신호들을 일정 시간 간격을 두고 순차적으로 활성화시키는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제 10 항에 있어서,
    상기 펄스 발생 수단은,
    상기 제 1 제어 신호가 비활성 상태에서 활성 상태로 천이하는 것이 감지될 때 제 3 제어 신호를 활성화시키는 제어 신호 발생 회로와;
    상기 제 3 제어 신호가 비활성 상태이고 그리고 상기 단펄스 발생 회로로부터 상기 단펄스 신호가 입력될 때 상기 단펄스 발생 회로로부터의 상기 단펄스 신호를 칩선택 단펄스 신호로 출력하고, 상기 제 3 제어 신호가 활성 상태일 때 상기 단펄스 발생 회로로부터의 출력 신호를 매스킹해서 상기 칩선택 단펄스 신호로 출력하는 칩선택 제어 회로와;
    상기 제 2 제어 신호에 응답해서 상기 칩선택 제어 회로로부터의 상기 칩선택 단펄스 신호를 상기 어드레스 천이검출신호로 출력하는 어드레스 천이검출회로; 그리고
    상기 어드레스 천이검출신호에 응답해서 상기 일련의 펄스 신호들을 발생하는 펄스 발생 회로를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제 11 항에 있어서,
    상기 제 1 제어 신호는 활성 상태일 때 논리 '1'이고, 비활성 상태일 때 논리 '0'인 것을 특징으로 하는 반도체 메모리 장치.
  13. 제 12 항에 있어서,
    상기 제어 신호 발생 회로는,
    상기 제 1 제어 신호를 받아들이는 제 1 인버터와;
    상기 제 1 인버터로부터의 출력 신호를 받아들여 제 1 지연 시간동안 지연시키는 제 1 지연 회로와;
    상기 제 1 지연 회로로부터의 출력 신호를 받아들여 제 2 지연 시간동안 지연시키는 제 2 지연 회로와;
    상기 제 2 지연 회로로부터의 출력 신호를 받아들이는 제 2 인버터; 및
    상기 제 2 인버터와 상기 제 1 지연 회로로부터의 출력 신호들을 받아들여서 상기 제 3 제어 신호를 출력하는 제 1 낸드 게이트를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제 13 항에 있어서,
    상기 제 1 입력 회로로 입력되는 상기 어드레스 신호는 복수 개인 것을 특징으로 하는 반도체 메모리 장치.
  15. 제 14 항에 있어서,
    상기 단펄스 발생 회로는 상기 제 1 입력 회로로 입력된 상기 복수의 어드레스 신호들에 각각 대응하는 복수의 단펄스 발생기들을 포함하되,
    상기 단펄스 발생기들 각각은,
    상기 제 1 입력 회로로 입력된 상기 복수의 어드레스 신호들 가운데 대응하는 어드레스 신호의 상태가 천이하면 상기 단펄스 신호를 발생하는 것을 특징으로하는 반도체 메모리 장치.
  16. 제 15 항에 있어서,
    상기 칩선택 제어 회로는 상기 복수의 단펄스 발생기들 각각에 대응하는 복수의 로직 회로들을 포함하되;
    상기 로직 회로들 각각은,
    상기 제어 신호 발생 회로의 상기 제 1 낸드 게이트로부터의 제 3 제어 신호와 대응하는 단펄스 발생기로부터의 상기 단펄스 신호를 받아들이는 제 2 낸드 게이트; 그리고
    상기 제 2 낸드 게이트로부터의 출력 신호를 받아들이고 상기 칩선택 단펄스 신호를 출력하는 인버터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  17. 제 16 항에 있어서,
    상기 어드레스 천이검출회로는, 상기 칩선택 제어 회로로부터의 상기 칩선택 단펄스 신호들 중 적어도 하나가 단펄스 신호일 때 상기 어드레스 천이검출신호를 출력하는 것을 특징으로 하는 반도체 메모리 장치.
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