KR100506048B1 - 동기식 반도체 기억소자의 버퍼 - Google Patents
동기식 반도체 기억소자의 버퍼 Download PDFInfo
- Publication number
- KR100506048B1 KR100506048B1 KR10-1998-0029300A KR19980029300A KR100506048B1 KR 100506048 B1 KR100506048 B1 KR 100506048B1 KR 19980029300 A KR19980029300 A KR 19980029300A KR 100506048 B1 KR100506048 B1 KR 100506048B1
- Authority
- KR
- South Korea
- Prior art keywords
- signal
- input
- unit
- chip select
- buffer
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4076—Timing circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
- G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Abstract
본 발명은 동기식 반도체 기억소자의 버퍼에 관한 것으로, 본 발명에 의한 동기식 반도체 기억소자의 버퍼는, 클럭인에이블신호를 입력하는 입력구동부와, 칩 선택신호의 활성화 입력에 따라 구동되는 칩선택 검출신호를 입력하는 칩선택 검출부와, 상기 입력구동부와 칩선택 검출부의 출력에 연결되어 소정의 입력신호를 버퍼링할 시에 상기 입력구동부 및 칩선택 검출부의 출력에 응답하여 구동되는 입력버퍼링부를 구비하여, 불필요한 시간에 동작하는 것을 차단시킴에 의해 저전력 반도체 기억소자를 구현할 수 있는 효과가 있다.
Description
본 발명은 동기식(Synchronous) 반도체 기억소자에 관한 것으로, 특히 전류소모를 줄이도록 구성된 버퍼(Buffer)에 관한 것이다.
반도체 기억소자(Semiconductor Memory Device)의 집적도가 점점 초고집적화되어가고 있다. 이는 대용량에 대한 요구가 점차 높아짐에 따른 결과이고, 동시에 보다 빠른 초고속 기억소자의 요구 또한 더욱 높아가고 있다. 그래서 이러한 초고속 기억소자를 실현하기 위하여 동기식 반도체 기억소자의 개발이 집중되고 있다.
동기식 반도체 기억소자라 함은, 칩 외부에서 클럭을 입력받아 이 클럭에 동기하여 기억소자 내부의 회로가 동작하는 소자를 말한다. 그래서 클럭에 따라 데이터의 입출력이 이루어져 초고속 기억소자를 실현할 수 있는 것이다.
한편 동기식 반도체 기억소자에서는 클럭에 동기하여 내부회로가 동작하기 때문에 각 내부회로에는 클럭을 입력받아 동작하도록 그 로직(logic)이 구성된다. 특히 버퍼, 예컨대 컨트롤신호(control signal) 버퍼나 데이터 입/출력(data input/output) 버퍼 또는 그 외의 버퍼들에서는 클럭신호를 입력받아 그 동작이 이루어지게 된다.
그런데 이와 같이 칩 내부의 버퍼들이 클럭신호에 동기하여 그 동작이 구동됨에 따라 전류소비가 많은 문제점이 발생되었다.
이를 예를 들어 살피면 다음과 같다.
도1은 종래기술에 의한 동기식 기억소자의 버퍼 회로도이다. 도1의 구성은, 클럭인에이블신호 CKE의 반전신호 ckenb를 입력에 따라 소정의 입력신호 in를 기준전압 vref와 비교하여 그 응답신호를 출력하는 입력부 2와, 상기 입력부 2의 출력신호를 지연 및 증폭하는 드라이버 4와, 상기 드라이버의 출력을 입력받아 버퍼 출력신호를 출력하는 출력부 6로 이루어진다. 상기 출력부 6은 출력신호 outb를 출력하는 제1출력부 6A와 출력신호 out을 출력하는 제2출력부 6B로 이루어진다.
도1의 구성상의 특징은 클럭인에이블신호 CKE에 의해 그 구동이 이루어진다는 것이다. 도1의 입력에는 클럭인에이블신호 CKE의 반전신호 ckenb가 입력되고 있다.
도1은 입력신호 in을 버퍼링하는 부분이 센스앰프 구조와 같이 차동증폭하는 구성을 이루고 있다. 그리고 클럭인에이블신호 버퍼(CKE 버퍼라 불리우며 도시되지 않음)에서 출력된 ckenb신호를 이용하여 버퍼를 온/오프(on/off)하도록 그 로직이 구성되었다. 그래서 클럭인에이블신호 CKE가 논리 로우(low)(이때 ckenb는 논리 하이(high)임)일 때를 제외하고 항상 온상태 즉 활성화(activation)상태에 놓여 있다.
그러나 실제로 도1의 버퍼가 동작하는 시간은 칩 선택신호(칩 외부에서 입력되는 /CS 신호임)가 입력될 시에만 동작을 하게 된다. 그래서 도1의 회로는 클럭인에이블신호 CKE가 논리 하이(이때 ckenb는 논리 로우임)이고 동시에 칩 선택신호가 입력되지 않은 동안에 불필요하게 동작상태로 되어 전류소비를 하게 된다. 도1과 같이 특히 차동증폭구조를 가지는 버퍼의 경우에는 버퍼 1개가 평균적으로 400 내지 500 uA 정도의 전류를 소비하게 된다. 그리고 도1과 같은 버퍼회로가 칩 내에 각 신호들의 입력 경로상에 각각 설치되어 있는 것을 감안하면, 그 불필요한 소비전류는 매우 크게 된다. 그리고 이와 같은 현상은 고집적 동기식 반도체 기억소자에서는 그 저전력 기억소자를 요하는 추세임을 감안할 때 매우 커다란 문제점으로 나타났다.
따라서 본 발명은 상기 문제점을 해결하기 위해 안출된 것으로서, 전류소비를 줄이는 동기식 반도체 기억소자의 버퍼를 제공함을 그 목적으로 한다.
또한 본 발명의 다른 목적은 불필요한 시간에 동작하는 것을 차단시킴에 의해 저전력 반도체 기억소자를 구현할 수 있는 동기식 반도체 기억소자의 버퍼를 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 의한 동기식 반도체 기억소자의 버퍼는, 클럭인에이블신호를 입력하는 입력구동부와, 칩 선택신호의 활성화 입력에 따라 구동되는 칩선택 검출신호를 입력하는 칩선택 검출부와, 상기 입력구동부와 칩선택 검출부의 출력에 연결되어 소정의 입력신호를 버퍼링할 시에 상기 입력구동부 및 칩선택 검출부의 출력에 응답하여 구동되는 입력버퍼링부를 구비함을 특징으로 한다.
상기 버퍼는, 상기 입력버퍼링부의 출력신호를 지연 및 증폭하는 드라이버와, 상기 드라이버의 출력신호를 입력하여 버퍼출력신호를 출력하는 출력부를 더 구비함을 특징으로 한다.
상기 구성에서 칩선택 검출신호는, 칩선택신호 버퍼부와, 상기 칩선택신호 버퍼부의 출력부에 칩선택출력신호를 입력하여 지연시간을 결정하는 지연부와, 상기 지연부의 출력신호를 입력하여 소정의 펄스폭을 결정하는 펄스폭 결정부와, 상기 지연부와 펄스폭 결정부의 출력을 입력하여 펄스신호를 출력하는 펄스출력부를 구비하는 칩선택신호 버퍼를 통해 발생됨을 특징으로 한다.
또한 본 발명에 의한 다른 태양에 의한 버퍼는, 칩선택신호의 입력을 클럭인에이블신호의 입력에 응답하여 출력하면서 칩선택 검출신호를 발생하는 칩선택신호 버퍼부와, 소정의 입력신호를 상기 클럭인에이블신호의 입력에 응답하여 출력하되 상기 칩선택신호 버퍼의 칩선택 검출신호에 의해 활성화동작이 제어되는 입력버퍼부와, 클럭신호의 입력에 동기하여 상기 칩선택신호 버퍼부의 출력신호를 래치출력하는 제1래치부와, 상기 클럭신호의 입력에 동기하여 상기 입력버퍼부의 출력신호를 래치출력하는 제2래치부를 구비함을 특징으로 한다.
위와 같은 구성을 통해 본 발명에서는 칩선택신호의 입력상태를 확인하여 각 버퍼의 동작을 제어하여 불필요한 전류소비를 방지하여 본 발명의 목적을 달성하며, 이는 상세히 후술될 것이다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다. 도면에서 종래기술과 동일한 구성요소에 대하여는 동일한 도면 부호를 인용하였다.
도2는 본 발명에 의한 동기식 반도체 기억소자의 버퍼 회로로서 그 구성은, 클럭인에이블신호 ckenb를 입력하는 입력구동부(20A)와, 칩 선택신호 /CS의 활성화 입력에 따라 구동되는 칩선택 검출신호 cs-part를 입력하는 칩선택 검출부(20B)와, 상기 입력구동부(20A)와 칩선택 검출부(20B)의 출력에 연결되어 소정의 입력신호 in을 버퍼링(buffering)할 시에 상기 입력구동부(20A) 및 칩선택 검출부(20B)의 출력에 응답하여 구동되는 입력버퍼링(20C)부, 상기 입력버퍼링부(20C)의 출력신호를 지연(delay) 및 증폭(amplifying)하는 드라이버(20D)와, 상기 드라이버(20D)의 출력신호를 입력하여 버퍼출력신호를 출력하는 출력부(20E)로 구성된다.
상기 입력구동부(20A)는, 클럭인에이블신호 ckenb를 입력하는 인버터(22)와, 상기 인버터(22)의 출력신호를 칩선택 검출신호 cs-part의 게이트 입력에 따라 입력버퍼링부(20C)로 전달하는 전달게이트(24)로 구성된다.
상기 칩선택 검출부(20B)는 칩선택 검출신호 cs-part를 입력하여 상기 입력구동부(20A)의 전달게이트(24)를 제어하면서 입력버퍼링부(20C)에 연결되는 전달게이트(24)의 출력라인에 연결된 엔모스트랜지스터(26)를 제어하도록 구성된다.
상기 구성을 살필 시에, 도1의 종래 구성과는 달리 입력버퍼링부(20C)가 칩선택검출부(20B)의 제어를 받게 되어 있어서, 결과적으로 구동 동작이 칩선택신호 CS에 의해 결정된다는 것을 이해할 수 있다.
한편 동기식 반도체 기억소자에서는 제어신호 버퍼(예컨대 RAS, CAS, WE, DQM등)나 어드레스 버퍼 등이 도3의 구성으로 구현될 수 있다.
도3은 칩선택 검출부(20B)로 입력되는 칩선택 검출신호 cs-part를 발생하는 본 발명에 의한 CS 버퍼회로의 실시예이다. 그 구성은, 칩선택신호 버퍼링부(30)와, 상기 칩선택신호 버퍼부(30)의 출력부에 칩선택출력신호를 입력하여 지연시간을 결정하는 지연부(30A)와, 상기 지연부(30A)의 출력신호를 입력하여 소정의 펄스폭(pulse width)을 결정하는 펄스폭 결정부(30B)와, 상기 지연부(30A)와 펄스폭 결정부(30B)의 출력을 입력하여 펄스신호를 출력하는 펄스출력부(30C)로 이루어진다.
도3을 참조하면 칩선택신호 CS가 활성화 또는 비활성화 되는 것에 따라 칩선택신호 버퍼부(30)가 동작을 완료한 시점에서 다른 버퍼를 임의의 시간에 오프시킬 수 있도록 펄스신호를 출력하는데 그 구성상 특징이 있다.
한편 도3에서 지연부(30A)의 딜레이시간(t1)과 펄스폭 결정부(30B)의 펄스폭은 도5와 같다. 그리고 이 t1과 t2는 제품의 스펙(spec)에 따라 조정이 가능하며, 메탈옵션(metal option) 등을 사용하여 공정 변화(process variation)에 대하여 대응할 수 있다.
도4는 본 발명에 따른 도2 및 도3의 구성을 실제 제품에 적용할 시에 그 적용예로서, 동기식 반도체 기억소자의 버퍼 로직에 적용한 구성 예를 보여도는 블록구성도이다.
그 구성은, 칩선택신호 csb의 입력을 클럭인에이블신호 ckenb의 입력에 응답하여 출력하면서 칩선택 검출신호 cs-part를 발생하는 칩선택신호 버퍼부와, 소정의 입력신호 input을 상기 클럭인에이블신호 ckenb의 입력에 응답하여 출력하되 상기 칩선택신호 버퍼의 출력신호 cs-part에 의해 활성화동작이 제어되는 입력버퍼부와, 클럭신호의 입력에 동기하여 상기 칩선택신호 버퍼부의 출력신호를 래치출력하는 제1래치부(40A)와, 상기 클럭신호의 입력에 동기하여 상기 입력버퍼부의 출력신호를 래치출력하는 제2래치부(40B)로 구성된다.
도4에서 래치부(40A, 40B)는 도6과 같은 실시예에 나타나 있듯이 클럭버퍼로부터 출력되는 클럭에 동기하여 신호를 래치출력한다.
위와 같은 본 발명에 의한 버퍼회로를 구성하게 되면, 종래에 발생되었던 클럭인에이블신호 CKE가 논리 하이(이때 ckenb는 논리 로우임)이고 동시에 칩 선택신호가 입력되지 않은 동안에 불필요하게 동작상태로 되어 전류소비를 하였던 문제가 해결된다.
상술한 내용은 본 발명의 실시예에 관하여 설명이 이루어졌지만, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시가 가능함을 이해할 수 있을 것이다. 즉, 도2, 도3 및 도6의 상세회로구성은 얼마든지 달라질 수 있을 것이다.
상술한 바와 같이 본 발명은, 불필요한 시간에 동작하는 것을 차단시킴에 의해 저전력 반도체 기억소자를 구현할 수 있는 효과가 있다.
도1은 종래기술에 의한 버퍼 회로도,
도2는 본 발명에 의한 버퍼 회로의 실시예,
도3은 본 발명에 의한 CS 버퍼회로의 실시예,
도4는 도2의 버퍼회로를 동기식 반도체 기억소자의 버퍼 로직에 적용한 구성 예를 보여도는 블록구성도,
도5는 도4의 타이밍 다이아그램, 및
도6은 도4의 래치회로의 실시 예시도.
Claims (8)
- 동기식 반도체 기억소자에 있어서,클럭인에이블신호를 입력하는 입력구동부;칩 선택신호의 활성화 입력에 따라 구동되는 칩선택 검출신호를 입력하는 칩선택 검출부; 및상기 입력구동부와 칩선택 검출부의 출력에 연결되어 소정의 입력신호를 버퍼링할 시에 상기 입력구동부 및 상기 칩선택 검출부의 출력에 응답하여 구동되는 입력버퍼링부를 구비하는 버퍼.
- 제1항에 있어서,상기 입력버퍼링부의 출력신호를 지연 및 증폭하는 드라이버; 및상기 드라이버의 출력신호를 입력하여 버퍼출력신호를 출력하는 출력부를 더 구비하는 버퍼.
- 제1항에 있어서, 상기 칩선택 검출신호는상기 칩 선택신호를 버퍼링하는 칩선택신호 버퍼부;상기 칩선택신호 버퍼부의 출력신호를 입력하여 지연시간을 결정하는 지연부;상기 지연부의 출력신호를 입력하여 소정의 펄스폭을 결정하는 펄스폭 결정부; 및상기 지연부와 펄스폭 결정부의 출력을 입력하여 펄스신호를 출력하는 펄스출력부를 포함하여 구성되는 칩선택신호 버퍼를 통해 발생되는 것을 특징으로 하는 버퍼.
- 제3항에 있어서,상기 칩 선택신호가 활성화 또는 비활성화 되는 것에 따라 상기 칩선택신호 버퍼부가 동작을 완료한 시점에서 다른 버퍼를 임의의 시간에 오프시킬 수 있도록 펄스신호를 출력하는 것을 특징으로 하는 버퍼.
- 동기식 반도체 기억소자에 있어서,칩선택신호의 입력을 클럭인에이블신호의 입력에 응답하여 출력하면서 칩선택 검출신호를 출력하는 칩선택신호 버퍼부;소정의 입력신호를 상기 클럭인에이블신호의 입력에 응답하여 출력하되 상기칩선택 검출신호에 의해 활성화동작이 제어되는 입력버퍼부;클럭신호의 입력에 동기하여 상기 칩선택신호 버퍼부의 출력신호를 래치출력하는 제1래치부; 및상기 클럭신호의 입력에 동기하여 상기 입력버퍼부의 출력신호를 래치출력하는 제2래치부를 구비하는 버퍼.
- 제5항에 있어서, 상기 칩선택신호 버퍼부는상기 칩선택신호 버퍼링하는 칩선택신호 버퍼;상기 칩선택신호 버퍼의 출력신호를 지연하는 지연부;상기 지연부의 출력신호를 입력받아 소정의 펄스폭을 결정하는 펄스폭 결정부; 및상기 지연부와 상기 펄스폭 결정부의 출력을 입력받아 상기 소정의 펄스폭을 갖는 상기 칩선택 검출신호를 출력하는 펄스출력부를 포함하는 것을 특징으로 하는 버퍼.
- 제5항에 있어서, 상기 입력버퍼부는상기 클럭인에이블신호를 입력하는 입력구동부;칩 선택신호의 활성화 입력에 따라 구동되는 상기 칩선택 검출신호를 입력받는 칩선택 검출부; 및상기 입력구동부와 상기 칩선택 검출부의 출력에 연결되어 소정의 입력신호를 버퍼링하되 상기 입력구동부 및 상기 칩선택 검출부의 출력에 응답하여 구동되는 입력버퍼링부를 포함하는 것을 특징으로 하는 버퍼.
- 제5항에 있어서,상기 칩선택신호가 활성화 또는 비활성화 되는 것에 따라 칩선택신호 버퍼부가 동작을 완료한 시점에서 다른 버퍼를 임의의 시간에 오프시킬 수 있도록 펄스신호를 출력함을 특징으로 하는 버퍼.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-1998-0029300A KR100506048B1 (ko) | 1998-07-21 | 1998-07-21 | 동기식 반도체 기억소자의 버퍼 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-1998-0029300A KR100506048B1 (ko) | 1998-07-21 | 1998-07-21 | 동기식 반도체 기억소자의 버퍼 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20000009106A KR20000009106A (ko) | 2000-02-15 |
| KR100506048B1 true KR100506048B1 (ko) | 2005-10-24 |
Family
ID=19544743
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-1998-0029300A KR100506048B1 (ko) | 1998-07-21 | 1998-07-21 | 동기식 반도체 기억소자의 버퍼 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100506048B1 (ko) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100400310B1 (ko) * | 2001-06-30 | 2003-10-01 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 버퍼 제어장치 및 방법 |
| KR100402388B1 (ko) * | 2001-09-24 | 2003-10-17 | 삼성전자주식회사 | 칩선택 출력 시간이 단축된 반도체 메모리 장치 |
| KR100806644B1 (ko) * | 2006-12-30 | 2008-02-26 | (주)월스타 | 진공청소기의 흡입력을 조절할 수 있는 진드기 흡입장치 |
-
1998
- 1998-07-21 KR KR10-1998-0029300A patent/KR100506048B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR20000009106A (ko) | 2000-02-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR0146530B1 (ko) | 단속제어회로를 구비한 반도체 메모리 장치와 제어방법 | |
| KR100524960B1 (ko) | 전파 지연 시간을 제어하는 멀티모드 데이터 버퍼 및 그제어 방법 | |
| KR100518608B1 (ko) | 데이터 스트로브 입력 버퍼 및 이를 포함하는 동기식반도체 메모리 장치 | |
| KR100342454B1 (ko) | 래치회로 | |
| US6060916A (en) | Operation controller for a semiconductor memory device | |
| KR960004567B1 (ko) | 반도체 메모리 장치의 데이타 출력 버퍼 | |
| US6127849A (en) | Simultaneous bi-directional input/output (I/O) circuit | |
| KR20020039215A (ko) | 동기형 반도체 장치 및 동기형 반도체 장치에 있어서 입력신호의 래치 방법 | |
| US5767712A (en) | Semiconductor device | |
| KR20000008376A (ko) | 동기식 반도체 메모리 장치의 기준 신호 발생 회로 | |
| KR100358121B1 (ko) | 반도체장치의 신호 입력회로 | |
| KR100650845B1 (ko) | 소비 전력을 감소시키는 버퍼 제어 회로와, 이를 포함하는메모리 모듈용 반도체 메모리 장치 및 그 제어 동작 방법 | |
| US20040105317A1 (en) | Slew rate controlling method and system for output data | |
| KR100506048B1 (ko) | 동기식 반도체 기억소자의 버퍼 | |
| US7586798B2 (en) | Write circuit of memory device | |
| JPH10334668A (ja) | 半導体メモリ素子の感知増幅器インエーブル信号発生回路 | |
| US7821847B2 (en) | Circuit and method for controlling slew rate of data output circuit in semiconductor memory device | |
| KR100308119B1 (ko) | 카스(CAS)레이턴시(Latency)제어회로 | |
| US5940330A (en) | Synchronous memory device having a plurality of clock input buffers | |
| KR100191145B1 (ko) | 데이타 출력회로 및 반도체 기억 장치 | |
| KR20030039179A (ko) | 싱글 엔디드 스트로브 모드와 디퍼렌셜 스트로브 모드상호간의 모드 변환이 가능한 동기식 반도체 메모리 장치 | |
| KR20090079725A (ko) | 입력회로를 가지는 반도체 집적회로 | |
| KR960011208B1 (ko) | 반도체 메모리 장치 | |
| KR100301820B1 (ko) | 센스 앰프 | |
| KR100278265B1 (ko) | 스태틱 커런트 감소를 위한 반도체 메모리장치 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20100624 Year of fee payment: 6 |
|
| LAPS | Lapse due to unpaid annual fee |