JP2000339969A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 ワード線パルス駆動方式をとるスタティック
型ＲＡＭ等の利便性を高め、その使い勝手を高める。 【解決手段】 ワード線パルス駆動方式をとり、かつパ
ワーオンリセット回路ＰＯＲを備えるスタティック型Ｒ
ＡＭ等の半導体記憶装置に、チップ選択信号ＣＳＢ，ラ
イトイネーブル信号ＷＥＢ，内部Ｘアドレス信号ｘ０〜
ｘｉならびに内部Ｙアドレス信号ｙ０〜ｙｊのレベル遷
移を検出して遷移検出信号ＴＤＳを選択的に有効レベル
とする遷移検出回路ＴＤと、遷移検出信号ＴＤＳの有効
レベルを受けて所定のパルス幅のイネーブルパルスＥＮ
Ｐを生成するイネーブルパルス発生回路ＰＧとを設ける
とともに、このイネーブルパルス発生回路ＰＧに、電源
投入時、パワーオンリセット回路ＰＯＲから出力される
パワーオンリセット信号ＰＯＲＳの電位が所定値に達し
たこと、又はその有効レベルから無効レベルへの変化を
受けて、上記イネーブルパルスＥＮＰを生成する機能を
持たせる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体記憶装置に
関し、例えば、ワード線パルス駆動方式をとり、かつパ
ワーオンリセット回路を備えるスタティック型ＲＡＭ等
ならびにその利便性及び使い勝手の向上に利用して特に
有効な技術に関する。

【０００２】

【従来の技術】スタティック型メモリセルが格子配列さ
れてなるメモリアレイをその基本構成要素とするスタテ
ィック型ＲＡＭがある。また、このようなスタティック
型ＲＡＭ等において、指定ワード線を所定期間だけパル
ス状に選択レベルとすることで書き込み動作時の回復時
間（リカバリータイム）を短縮し、そのサイクルタイム
を高速化しうるいわゆるワード線パルス駆動方式が知ら
れている。

【０００３】一方、電源投入時、電源電圧電位が所定値
に達するまでの間、リセット信号を有効レベルとし、各
部の初期設定を行うパワーオンリセット回路があり、こ
のようなパワーオンリセット回路を備えるスタティック
型ＲＡＭ等がある。

【０００４】

【発明が解決しようとする課題】本願発明者等は、この
発明に先立って、すでに市販中のスタティック型ＲＡＭ
に上記ワード線パルス駆動方式を採用するための改良設
計に従事し、次の問題点に気付いた。すなわち、このス
タティック型ＲＡＭは、パワーオンリセット回路を備
え、特定ユーザからの要望を受けて、電源投入時、例え
ばアドレス信号の全ビットが論理“０”とされるゼロ番
地に、その全ビットが論理“０”の初期データを自律的
に書き込むいわゆるコールドスタート機能を持つ。スタ
ティック型ＲＡＭは、例えばコンピュータのキャッシュ
メモリとして用いられ、コールドスタート機能により書
き込まれる初期データは、例えば電源投入後最初に実行
すべきプログラムの格納アドレスを指定するためのベク
タアドレスとなる。

【０００５】一方、ワード線パルス駆動方式では、ロウ
アドレスデコーダ及びカラムアドレスデコーダを所定期
間だけパルス状に動作状態とするためのイネーブルパル
スが必要となり、ワード線パルス駆動方式をとるスタテ
ィック型ＲＡＭ等には、例えば図５に示されるように、
起動制御信号たるチップ選択信号ＣＳＢ（ここで、それ
が有効とされるとき選択的にロウレベルとされるいわゆ
る反転信号等については、その名称の末尾にＢを付して
表す。以下同様）及びライトイネーブル信号ＷＥＢや、
アドレス信号つまり内部Ｘアドレス信号ｘ０〜ｘｉなら
びに内部Ｙアドレス信号ｙ０〜ｙｊのレベル遷移を検出
する遷移検出回路ＴＤと、遷移検出回路ＴＤの出力信号
たる遷移検出信号ＴＤＳをもとに上記のようなイネーブ
ルパルスＥＮＰを生成するイネーブルパルス発生回路Ｐ
Ｇとが設けられる。

【０００６】遷移検出回路ＴＤは、起動制御信号つまり
チップ選択信号ＣＳＢ及びライトイネーブル信号ＷＥＢ
のレベル遷移をそれぞれ検出するチップ選択信号遷移検
出回路ＣＳＴＤ及びライトイネーブル信号遷移検出回路
ＷＥＴＤと、アドレス信号つまり内部Ｘアドレス信号ｘ
０〜ｘｉならびに内部Ｙアドレス信号ｙ０〜ｙｊのレベ
ル遷移をそれぞれ検出するＸアドレス信号遷移検出回路
ＸＡＴＤ及びＹアドレス信号遷移検出回路ＹＡＴＤと、
これらの遷移検出回路の反転出力信号ＣＳＴＤＢ，ＷＥ
ＴＤＢ，ＸＡＴＤＢならびにＹＡＴＤＢを受けるナンド
（ＮＡＮＤ）ゲートＧ５１とを含み、このナンドゲート
Ｇ５１の出力信号は、前記遷移検出信号ＴＤＳとしてイ
ネーブルパルス発生回路ＰＧに供給される。

【０００７】一方、イネーブルパルス発生回路ＰＧは、
遷移検出回路ＴＤの出力信号つまり遷移検出信号ＴＤＳ
を受けるパルス幅調整回路ＰＷＴ５と、このパルス幅調
整回路ＰＷＴ５の出力信号を受ける２個のインバータＶ
５１及びＶ５２とを含む。このうち、パルス幅調整回路
ＰＷＴ５は、遷移検出信号ＴＤＳのハイレベルへの変化
を受けて所定のパルス幅のパルス信号を生成し、このパ
ルス信号は、インバータＶ５１及びＶ５２を経た後、イ
ネーブルパルスＥＮＰとなる。

【０００８】ロウアドレスデコーダ及びカラムアドレス
デコーダは、イネーブルパルスＥＮＰがハイレベルとさ
れる間、動作状態となり、この間、メモリアレイの指定
ワード線が選択レベルとされるとともに、カラムスイッ
チによるカラム選択動作やデータの実質的な書き込みが
行われる。所定期間が経過し、イネーブルパルスＥＮＰ
がロウレベルに戻されると、ロウアドレスデコーダ及び
カラムアドレスデコーダはアクセス状態に関係なくリカ
バリー動作を開始し、これによってスタティック型ＲＡ
Ｍ等の書き込み動作時のリカバリータイムが短縮され
る。

【０００９】ところが、図５の遷移検出回路ＴＤ及びイ
ネーブルパルス発生回路ＰＧでは、上記コールドスター
ト機能に対する配慮がなされておらず、現状では、電源
投入時、ロウアドレスデコーダ及びカラムアドレスデコ
ーダが動作できず、ベクタアドレス等となる初期データ
を書き込むことができない。この結果、スタティック型
ＲＡＭ等の利便性が低下し、その使い勝手が低下するも
のである。

【００１０】この発明の目的は、ワード線パルス駆動方
式をとるスタティック型ＲＡＭ等の利便性を高め、その
使い勝手を高めることにある。

【００１１】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。

【００１２】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、ワード線パルス駆動方式をと
り、かつパワーオンリセット回路を備えるスタティック
型ＲＡＭ等の半導体記憶装置に、起動制御信号やアドレ
ス信号のレベル遷移を検出して遷移検出信号を選択的に
有効レベルとする遷移検出回路と、この遷移検出回路の
出力信号たる遷移検出信号の有効レベルを受けて所定の
パルス幅のイネーブルパルスを生成するイネーブルパル
ス発生回路とを設けるとともに、このイネーブルパルス
発生回路に、電源投入時、パワーオンリセット回路の出
力信号たるパワーオンリセット信号の電位が所定値に達
したこと、又はその有効レベルから無効レベルへの変化
を受けて、同様なイネーブルパルスを生成する機能を持
たせる。

【００１３】上記した手段によれば、通常アクセス時に
加えて、電源投入時もロウアドレスデコーダ及びカラム
アドレスデコーダをパルス状に動作状態とし、アドレス
信号によって指定される任意のアドレスに、任意の初期
データを自律的に書き込むことができる。この結果、ワ
ード線パルス駆動方式をとりかつパワーオンリセット回
路を備えるスタティック型ＲＡＭ等にコールドスタート
機能を持たせることができ、これによってその利便性及
び使い勝手を高めることができる。

【００１４】

【発明の実施の形態】図１には、この発明が適用された
スタティック型ＲＡＭ（半導体記憶装置）の一実施例の
ブロック図が示されている。同図をもとに、まずこの実
施例のスタティック型ＲＡＭの構成及び動作の概要につ
いて説明する。なお、図１の各ブロックを構成する回路
素子は、特に制限されないが、公知のＭＯＳＦＥＴ（金
属酸化物半導体型電界効果トランジスタ。この明細書で
は、ＭＯＳＦＥＴをして絶縁ゲート型電界効果トランジ
スタの総称とする）集積回路の製造技術により、単結晶
シリコンのような１個の半導体基板面上に形成される。

【００１５】図１において、この実施例のスタティック
型ＲＡＭは、メモリアレイＭＡＲＹをその基本構成要素
とする。メモリアレイＭＡＲＹは、図の水平方向に平行
して配置される所定数のワード線と、図の垂直方向に平
行して配置される所定数組の相補ビット線とを含む。こ
れらのワード線及び相補ビット線の交点には、例えば一
対のＣＭＯＳ（相補型ＭＯＳ）インバータが交差結合さ
れてなるラッチを含む多数のスタティック型メモリセル
が格子状に配置される。

【００１６】メモリアレイＭＡＲＹを構成するワード線
は、その左方においてロウアドレスデコーダＲＤに結合
され、択一的に選択レベルとされる。ロウアドレスデコ
ーダＲＤには、ロウアドレスバッファＲＢからｉ＋１ビ
ットの内部Ｘアドレス信号ｘ０〜ｘｉが供給されるとと
もに、イネーブルパルス発生回路ＰＧからイネーブルパ
ルスＥＮＰが供給され、さらにインバータＶ１１からそ
の出力信号たる内部制御信号ＣＳが供給される。ロウア
ドレスバッファＲＢには、アドレス入力端子ＡＸ０〜Ａ
Ｘｉを介してＸアドレス信号ＡＸ０〜ＡＸｉが供給され
る。

【００１７】一方、遷移検出回路ＴＤには、ロウアドレ
スバッファＲＢから内部Ｘアドレス信号ｘ０〜ｘｉが供
給されるとともに、後述するカラムアドレスバッファＣ
Ｂからｊ＋１ビットの内部Ｙアドレス信号ｙ０〜ｙｊが
供給され、さらに図示されない起動制御信号バッファを
介してチップ選択信号ＣＳＢ及びライトイネーブル信号
ＷＥＢが供給される。遷移検出回路ＴＤの出力信号つま
り遷移検出信号ＴＤＳは、イネーブルパルス発生回路Ｐ
Ｇに供給される。このイネーブルパルス発生回路ＰＧに
は、さらにパワーオンリセット回路ＰＯＲからパワーオ
ンリセット信号ＰＯＲＳが供給され、その出力信号は、
イネーブルパルスＥＮＰとしてロウアドレスデコーダＲ
Ｄ及びカラムアドレスデコーダＣＤに供給される。

【００１８】ロウアドレスバッファＲＢは、スタティッ
ク型ＲＡＭが選択状態とされるとき外部のアクセス装置
からアドレス入力端子ＡＸ０〜ＡＸｉを介して供給され
るＸアドレス信号ＡＸ０〜ＡＸｉを取り込み、保持する
とともに、これらのＸアドレス信号をもとにそれぞれが
非反転及び反転信号からなる内部Ｘアドレス信号ｘ０〜
ｘｉを形成し、ロウアドレスデコーダＲＤ及び遷移検出
回路ＴＤに供給する。また、遷移検出回路ＴＤは、チッ
プ選択信号ＣＳＢ，ライトイネーブル信号ＷＥＢ，内部
Ｘアドレス信号ｘ０〜ｘｉつまりＸアドレス信号ＡＸ０
〜ＡＸｉ，ならびに内部Ｙアドレス信号ｙ０〜ｙｊつま
りＹアドレス信号ＡＹ０〜ＡＹｊのレベル遷移を検出し
て、その出力信号たる遷移検出信号ＴＤＳを選択的に有
効レベルつまりハイレベルとする。さらに、パワーオン
リセット回路ＰＯＲは、スタティック型ＲＡＭの電源投
入時、動作電源となる電源電圧ＶＤＤの電位が所定値に
達するまでの間、パワーオンリセット信号ＰＯＲＳをハ
イレベルとする。

【００１９】一方、イネーブルパルス発生回路ＰＧは、
遷移検出回路ＴＤの出力信号たる遷移検出信号ＴＤＳが
有効レベルとされ、又は電源投入時にパワーオンリセッ
ト回路ＰＯＲの出力信号たるパワーオンリセット信号Ｐ
ＯＲＳの電位が所定値に達したことを受けて、所定のパ
ルス幅を有するイネーブルパルスＥＮＰを生成し、ロウ
アドレスデコーダＲＤ及びカラムアドレスデコーダＣＤ
に供給する。なお、遷移検出信号ＴＤＳの有効レベルを
受けて生成されるイネーブルパルスＥＮＰのパルス幅
は、特に制限されないが、３ｎｓ（ナノ秒）程度とされ
る。遷移検出回路ＴＤ及びイネーブルパルス発生回路Ｐ
Ｇの具体的構成及び動作ならびにスタティック型ＲＡＭ
の具体的動作については、後で詳細に説明する。

【００２０】ロウアドレスデコーダＲＤは、イネーブル
パルスＥＮＰ及び内部制御信号ＣＳがともにハイレベル
とされることで選択的に動作状態となり、ロウアドレス
バッファＲＢから供給される内部Ｘアドレス信号ｘ０〜
ｘｉをデコードして、メモリアレイＭＡＲＹの対応する
ワード線を択一的に選択レベルとする。

【００２１】次に、メモリアレイＭＡＲＹを構成する相
補ビット線は、その下方においてカラムスイッチＣＳに
結合され、これを介して実質８組ずつ選択的にライトア
ンプＷＡ又はリードアンプＲＡに接続される。カラムス
イッチＣＳには、カラムアドレスデコーダＣＤから所定
ビットのビット線選択信号が供給される。また、カラム
アドレスデコーダＣＤには、カラムアドレスバッファＣ
Ｂからｊ＋１ビットの内部Ｙアドレス信号ｙ０〜ｙｊが
供給されるとともに、イネーブルパルス発生回路ＰＧか
ら前記イネーブルパルスＥＮＰが供給され、さらにイン
バータＶ１１の出力信号たる内部制御信号ＣＳが供給さ
れる。

【００２２】一方、ライトアンプＷＡ及びリードアンプ
ＲＡは、それぞれ実質８個の単位回路を備える。このう
ち、ライトアンプＷＡの各単位回路の入力端子は、ライ
トデータバスＷＤＢ０〜ＷＤＢ７ならびにデータ入力制
御回路ＩＣを介してデータ入力バッファＩＢの各単位回
路の出力端子に結合され、リードアンプＲＡの各単位回
路の出力端子は、リードデータバスＲＤＢ０〜ＲＤＢ７
を介してデータ出力バッファＯＢの各単位回路の入力端
子に結合される。データ入力バッファＩＢの各単位回路
の入力端子及びデータ出力バッファＯＢの各単位回路の
出力端子は、対応するデータ入出力端子ＩＯ０〜ＩＯ７
にそれぞれ共通結合される。データ入力バッファＩＢの
各単位回路には、ノア（ＮＯＲ）ゲートＧ１１の出力信
号つまり内部制御信号ＤＩＣが供給され、データ出力バ
ッファＯＢの各単位回路には、ノアゲートＧ１２の出力
信号つまり内部制御信号ＤＯＣが供給される。

【００２３】ノアゲートＧ１１の第１の入力端子（ここ
で、各論理ゲートの入力端子については、図の上方から
順に第１ないし第４の入力端子等と称す。以下同様）に
は、チップ選択信号の反転信号つまりチップ選択信号Ｃ
ＳＢそのものが供給され、その第２の入力端子には、ラ
イトイネーブル信号の反転信号つまりライトイネーブル
信号ＷＥＢそのものが供給される。また、ノアゲートＧ
１２の第１及び第３の入力端子には、チップ選択信号Ｃ
ＳＢ及び出力イネーブル信号ＯＥＢそのものがそれぞれ
供給され、その第２の入力端子には、ライトイネーブル
信号の非反転信号つまりライトイネーブル信号ＷＥＢの
反転信号が供給される。

【００２４】これにより、ノアゲートＧ１１の出力信号
たる内部制御信号ＤＩＣは、チップ選択信号ＣＳＢ及び
ライトイネーブル信号ＷＥＢがともに有効レベルつまり
ロウレベルとされることで選択的に有効レベルつまりハ
イレベルとされる。また、ノアゲートＧ１２の出力信号
たる内部制御信号ＤＯＣは、チップ選択信号ＣＳＢ及び
出力イネーブル信号ＯＥＢがともに有効レベルつまりハ
イレベルとされ、かつライトイネーブル信号ＷＥＢが無
効レベルつまりハイレベルとされることで選択的に有効
レベルつまりハイレベルとされる。

【００２５】カラムアドレスバッファＣＢは、スタティ
ック型ＲＡＭが選択状態とされるとき、外部のアクセス
装置からアドレス入力端子ＡＹ０〜ＡＹｊを介して入力
されるＹアドレス信号ＡＹ０〜ＡＹｊを取り込み、保持
するとともに、これらのＹアドレス信号をもとにそれぞ
れが非反転及び反転信号からなる内部Ｙアドレス信号ｙ
０〜ｙｊを形成し、カラムアドレスデコーダＣＤ及び前
記遷移検出回路ＴＤに供給する。カラムアドレスデコー
ダＣＤは、イネーブルパルスＥＮＰ及び内部制御信号Ｃ
Ｅがともにハイレベルとされることで選択的に動作状態
となり、内部Ｙアドレス信号ｙ０〜ｙｊをデコードし
て、カラムスイッチＣＳに対するビット線選択信号の対
応するビットを択一的にハイレベルとする。このとき、
カラムスイッチＣＳは、ハイレベルのビット線選択信号
に対応するメモリアレイＭＡＲＹの８組の相補ビット線
とライトアンプＷＡの各単位回路の出力端子又はリード
アンプＲＡの各単位回路の入力端子との間を選択的に接
続状態とする。

【００２６】データ入力バッファＩＢの各単位回路は、
スタティック型ＲＡＭが書き込みモードで選択状態とさ
れるとき、内部制御信号ＤＩＣのハイレベルを受けて選
択的に動作状態となり、外部のアクセス装置からデータ
入力端子つまりデータ入出力端子ＩＯ０〜ＩＯ７を介し
て供給される書き込みデータを取り込み、データ入力制
御回路ＩＣからライトデータバスＷＤＢ０〜ＷＤＢ７を
介してライトアンプＷＡの各単位回路に伝達する。この
とき、ライトアンプＷＡの各単位回路は、図示されない
内部制御信号ＷＣに従って選択的に動作状態となり、ラ
イトデータバスＷＤＢ０〜ＷＤＢ７を介して入力される
書き込みデータを所定の相補書き込み信号として、メモ
リアレイＭＡＲＹの８個の選択メモリセルに書き込む。
なお、内部制御信号ＷＣは、ライトイネーブル信号ＷＥ
Ｂをもとに生成される。

【００２７】一方、リードアンプＲＡの各単位回路は、
スタティック型ＲＡＭが読み出しモードで選択状態とさ
れるとき、メモリアレイＭＡＲＹの８個の選択メモリセ
ルから対応する相補ビット線を介して出力される読み出
し信号を増幅した後、リードデータバスＲＤＢ０〜ＲＤ
Ｂ７を介してデータ出力バッファＯＢの対応する単位回
路に伝達する。このとき、データ出力バッファＯＢの各
単位回路は、内部制御信号ＤＯＣのハイレベルを受けて
選択的に動作状態となり、リードアンプＲＡからリード
データバスＲＤＢ０〜ＲＤＢ７を介して伝達される読み
出しデータをデータ入出力端子ＩＯ０〜ＩＯ７から外部
のアクセス装置に出力する。

【００２８】図２には、図１のスタティック型ＲＡＭに
含まれるイネーブルパルス発生回路ＰＧ及びその関連部
つまり遷移検出回路ＴＤの一実施例の回路ブロック図が
示されている。同図をもとに、この実施例のスタティッ
ク型ＲＡＭのイネーブルパルス発生回路ＰＧ及び遷移検
出回路ＴＤの具体的構成について説明する。

【００２９】図２において、遷移検出回路ＴＤは、特に
制限されないが、内部Ｙアドレス信号ｙ０〜ｙｊを受け
るＹアドレス信号遷移検出回路ＹＡＴＤと、内部Ｘアド
レス信号ｘ０〜ｘｉを受けるＸアドレス信号遷移検出回
路ＸＡＴＤと、チップ選択信号ＣＳＢを受けるチップ選
択信号遷移検出回路ＣＳＴＤと、ライトイネーブル信号
ＷＥＢを受けるライトイネーブル信号遷移検出回路ＷＥ
ＴＤとを含み、さらにその第１ないし第４の入力端子に
これらの遷移検出回路の反転出力信号つまり遷移検出信
号ＹＡＴＤＢ，ＸＡＴＤＢ，ＣＳＴＤＢならびにＷＥＴ
ＤＢを受けるナンドゲートＧ２１を含む。ナンドゲート
Ｇ２１の出力信号は、遷移検出信号ＴＤＢとしてイネー
ブルパルス発生回路ＰＧに供給される。

【００３０】ここで、遷移検出回路ＴＤのＹアドレス信
号遷移検出回路ＹＡＴＤは、スタティック型ＲＡＭが選
択状態とされるとき、内部Ｙアドレス信号ｙ０〜ｙｊつ
まりＹアドレス信号ＡＹ０〜ＡＹｊのいずれかのビット
の論理レベルが遷移されたことを検出して、その反転出
力信号たる遷移検出信号ＹＡＴＤＢを所定期間だけ選択
的にロウレベルとする。同様に、Ｘアドレス信号遷移検
出回路ＸＡＴＤは、内部Ｘアドレス信号ｘ０〜ｘｉつま
りＸアドレス信号ＡＸ０〜ＡＸｉのいずれかのビットの
論理レベルが遷移されたたことを検出して、その反転出
力信号たる遷移検出信号ＸＡＴＤＢを所定期間だけ選択
的にロウレベルとする。

【００３１】さらに、遷移検出回路ＴＤのチップ選択信
号遷移検出回路ＣＳＴＤは、チップ選択信号ＣＳＢの論
理レベルが遷移されたことを検出して、その反転出力信
号たる遷移検出信号ＣＳＴＤＢを所定期間だけ選択的に
ロウレベルとする。同様に、ライトイネーブル信号遷移
検出回路ＷＥＴＤは、ライトイネーブル信号ＷＥＢの論
理レベルが遷移されたことを検出して、その反転出力信
号たる遷移検出信号ＷＥＴＤＢを所定の期間だけ選択的
にロウレベルとする。

【００３２】これにより、遷移検出回路ＴＤのナンドゲ
ートＧ２１の出力信号たる遷移検出信号ＴＤＳは、Ｙア
ドレス信号遷移検出回路ＹＡＴＤ，Ｘアドレス信号遷移
検出回路ＸＡＴＤ，チップ選択信号遷移検出回路ＣＳＴ
Ｄならびにライトイネーブル信号遷移検出回路ＷＥＴＤ
の反転出力信号たる遷移検出信号ＹＡＴＤＢ，ＸＡＴＤ
Ｂ，ＣＳＴＤＢあるいはＷＥＴＤＢのいずれかがロウレ
ベルとされるとき、言い換えるならば、内部Ｙアドレス
信号ｙ０〜ｙｊ，内部Ｘアドレス信号ｘ０〜ｘｉ，チッ
プ選択信号ＣＳＢあるいはライトイネーブル信号ＷＥＢ
のいずれかの論理レベルが遷移されたことを受けて選択
的にハイレベルとされる。

【００３３】次に、イネーブルパルス発生回路ＰＧは、
特に制限されないが、遷移検出回路ＴＤの出力信号たる
遷移検出信号ＴＤＳを受けるパルス幅調整回路ＰＷＴ１
と、パワーオンリセット回路ＰＯＲの出力信号たるパワ
ーオンリセット信号ＰＯＲＳを受けるパルス幅調整回路
ＰＷＴ２とを含む。このうち、パルス幅調整回路ＰＷＴ
１の出力信号ＰＴ１は、ノアゲートＧ２４の第１の入力
端子に供給され、パルス幅調整回路ＰＷＴ２の出力信号
ＰＴ２は、インバータＶ２２により反転された後、ノア
ゲートＧ２３の第２の入力端子に供給される。

【００３４】ノアゲートＧ２３の第１の入力端子には、
ノアゲートＧ２２の出力信号のインバータＶ２１による
反転信号が供給される。また、このノアゲートＧ２２の
第１の入力端子には、チップ選択信号ＣＳＢが供給さ
れ、その第２の入力端子には、ライトイネーブル信号Ｗ
ＥＢが供給される。ノアゲートＧ２３の出力信号は、上
記ノアゲートＧ２４の第２の入力端子に供給され、この
ノアゲートＧ２４の出力信号は、インバータＶ２３によ
り反転された後、イネーブルパルス発生回路ＰＧの出力
信号つまりイネーブルパルスＥＮＰとなる。

【００３５】イネーブルパルス発生回路ＰＧのパルス幅
調整回路ＰＷＴ１は、遷移検出回路ＴＤの出力信号たる
遷移検出信号ＴＤＳの有効レベルつまりハイレベルへの
変化を受けて、その出力信号ＰＴ１を所定期間だけ選択
的に有効レベルつまりハイレベルとする。また、パルス
幅調整回路ＰＷＴ２は、電源投入時、パワーオンリセッ
ト回路ＰＯＲの出力信号たるパワーオンリセット信号Ｐ
ＯＲＳの電位が所定値に達したことを受けて、所定のタ
イミングでその出力信号ＰＴ２を有効レベルつまりハイ
レベルとし、パワーオンリセット信号ＰＯＲＳがロウレ
ベルとされたのを受けてその出力信号ＰＴ２を無効レベ
ルつまりロウレベルとする。

【００３６】これらのことから、イネーブルパルスＥＮ
Ｐは、スタティック型ＲＡＭが通常の動作モードで選択
状態とされるとき、遷移検出回路ＴＤの出力信号たる遷
移検出信号ＴＤＳがハイレベルとされたこと、すなわち
内部Ｙアドレス信号ｙ０〜ｙｊ，内部Ｘアドレス信号ｘ
０〜ｘｉ，チップ選択信号ＣＳＢならびにライトイネー
ブル信号ＷＥＢのいずれかのビットのレベル遷移を受け
て、パルス幅調整回路ＰＷＴ１の出力信号ＰＴ１のパル
ス幅に相当する期間だけ選択的に有効レベルつまりハイ
レベルとされる。また、電源投入時には、チップ選択信
号ＣＳＢ及びライトイネーブル信号ＷＥＢがともにロウ
レベルであることを条件に、パワーオンリセット回路Ｐ
ＯＲの出力信号たるパワーオンリセット信号ＰＯＲＳの
電位が所定値に達したたこと、言い換えるならばスタテ
ィック型ＲＡＭの電源が投入されてからその動作電源た
る電源電圧ＶＤＤの電位が所定値に達したことを受け
て、パルス幅調整回路ＰＷＴ２の出力信号ＰＴ２のパル
ス幅に相当する期間だけ選択的に有効レベルつまりハイ
レベルとされる。

【００３７】図３には、図１のスタティック型ＲＡＭの
通常書き込み動作時の一実施例の信号波形が示されてい
る。同図をもとに、この実施例のスタティック型ＲＡＭ
の通常書き込み動作時における具体的動作について説明
する。

【００３８】図３において、スタティック型ＲＡＭは、
チップ選択信号ＣＳＢがハイレベルからロウレベルに変
化されることで選択的に選択状態とされ、ライトイネー
ブル信号ＷＥＢがハイレベルからロウレベルに変化され
ることで選択的に通常の書き込み動作を開始する。スタ
ティック型ＲＡＭが選択状態とされる時点において、そ
の動作電源たる電源電圧ＶＤＤは規定電位つまり例えば
＋５Ｖに到達し、安定状態にある。また、アドレス入力
端子ＡＸ０〜ＡＸｉならびにＡＹ０〜ＡＹｊには、例え
ばライトイネーブル信号ＷＥＢのハイレベル確定に同期
して、ロウアドレスｘ１及びカラムアドレスｙ１を指定
する組み合わせでＸアドレス信号ＡＸ０〜ＡＸｉならび
にＹアドレス信号ＡＹ０〜ＡＹｊがそれぞれ供給され、
データ入出力端子ＩＯ０〜ＩＯ７には、書き込みデータ
ｄ１が供給される。

【００３９】スタティック型ＲＡＭでは、まずチップ選
択信号ＣＳＢのロウレベル変化を受けて、内部制御信号
ＣＳがハイレベルとされるとともに、遷移検出回路ＴＤ
の出力信号たる遷移検出信号ＴＤＳが一時的にハイレベ
ルとされる。また、この遷移検出信号ＴＤＳのハイレベ
ルへの変化を受けて、イネーブルパルス発生回路ＰＧの
パルス幅調整回路ＰＷＴ１の出力信号ＰＴ１が所定時間
ｔＰ１だけハイレベルとされ、これを受けてイネーブル
パルス発生回路ＰＧの出力信号たるイネーブルパルスＥ
ＮＰが時間ｔＰ１に相当する期間だけハイレベルとされ
る。

【００４０】なお、チップ選択信号ＣＳＢがロウレベル
とされるとき、アドレス入力端子ＡＸ０〜ＡＸｉならび
にＡＹ０〜ＡＹｊには有効なアドレス信号が入力され
ず、Ｘアドレス信号ＡＸ０〜ＡＸｉならびにＹアドレス
信号ＡＹ０〜ＡＹｊは、図に斜線を付して示されるよう
に、意味をなさない不特定なものとなる。

【００４１】スタティック型ＲＡＭでは、イネーブルパ
ルスＥＮＰのハイレベルを受けてロウアドレスデコーダ
ＲＤ及びカラムアドレスデコーダＣＤが動作状態とな
り、メモリアレイＭＡＲＹのワード線（ＷＬ）及びビッ
ト線選択信号（ＹＳ）の不特定アドレスに対応するビッ
トが択一的にハイレベルとされる。しかし、この時点で
はライトイネーブル信号ＷＥＢがハイレベルであるた
め、ライトアンプＷＡは動作状態とならず、選択メモリ
セルに対する書き込みは行われない。

【００４２】次に、ライトイネーブル信号ＷＥＢがハイ
レベルに確定され、Ｘアドレス信号ＡＸ０〜ＡＸｉなら
びにＹアドレス信号ＡＹ０〜ＡＹｊがレベル遷移される
と、これらのアドレス信号のレベル遷移を受けて遷移検
出回路ＴＤの出力信号たる遷移検出信号ＴＤＳがハイレ
ベルとされる。このため、イネーブルパルスＥＮＰが再
び所定期間だけハイレベルとされ、これを受けてロウア
ドレスデコーダＲＤ及びカラムアドレスデコーダＣＤが
動作状態とされるが、この場合もライトイネーブル信号
ＷＥＢがハイレベルであるため、ライトアンプＷＡは動
作状態とならず選択メモリセルに対する書き込みは行わ
れない。

【００４３】一方、Ｘアドレス信号ＡＸ０〜ＡＸｉなら
びにＹアドレス信号ＡＹ０〜ＡＹｊがレベル遷移される
期間のほぼ中間で、ライトイネーブル信号ＷＥＢがハイ
レベルからロウレベルに変化されると、このライトイネ
ーブル信号ＷＥＢのレベル遷移を受けて遷移検出信号Ｔ
ＤＳがハイレベルとされる。このため、イネーブルパル
スＥＮＰがまた所定期間だけハイレベルとされ、これを
受けてロウアドレスデコーダＲＤ及びカラムアドレスデ
コーダＣＤが動作状態とされる。

【００４４】この結果、メモリアレイＭＡＲＹでは、Ｘ
アドレス信号ＡＸ０〜ＡＸｉつまりロウアドレスｘ１に
対応するワード線Ｗｘ１が択一的にハイレベルとされ、
カラムアドレスデコーダＣＤでは、Ｙアドレス信号ＡＹ
０〜ＡＹｊつまりカラムアドレスｙ１に対応するビット
線選択信号ＹＳｙ１が択一的にハイレベルとされる。ま
た、ライトイネーブル信号ＷＥＢのロウレベルを受けて
ライトアンプＷＡの各単位回路が動作状態とされ、メモ
リアレイＭＡＲＹの８個の選択メモリセルには書き込み
データｄ１の実質的な書き込み動作が行われる。

【００４５】書き込みデータｄ１の書き込み動作が終了
すると、動作状態にあるロウアドレスデコーダＲＤ及び
カラムアドレスデコーダＣＤは、イネーブルパルスＥＮ
Ｐがロウレベルに戻されたのを受けて非動作状態とさ
れ、ワード線及びビット線選択信号の選択動作を停止し
てリカバリー動作に入る。

【００４６】以下、Ｘアドレス信号ＡＸ０〜ＡＸｉなら
びにＹアドレス信号ＡＹ０〜ＡＹｊの組み合わせが切り
換えられ、その中間でライトイネーブル信号ＷＥＢのレ
ベル遷移が行われるたびに遷移検出信号ＴＤＳがハイレ
ベルとされ、イネーブルパルスＥＮＰがハイレベルとさ
れて、ワード線及びビット線選択信号が順次択一的にハ
イレベルとされ、ライトアンプＷＡが動作状態となっ
て、指定アドレスに対する書き込みデータの実質的な書
き込み動作が繰り返される。

【００４７】以上のように、この実施例のスタティック
型ＲＡＭはワード線パルス駆動方式をとり、ロウアドレ
スデコーダＲＤ及びカラムアドレスデコーダＣＤは、通
常の書き込み動作時、パルス幅調整回路ＰＷＴ１の出力
信号ＰＴ１のパルス幅ｔＰ１に相当する期間だけパルス
状に動作状態とされる。つまり、ロウアドレスデコーダ
ＲＤ及びカラムアドレスデコーダＣＤは、アクセス装置
からのアクセス解除を待つことなく自律的に、選択状態
にあるワード線及びビット線選択信号を無効レベルに戻
す訳であり、これによってスタティック型ＲＡＭのリカ
バリータイムが短縮され、相応してそのサイクルタイム
が短縮されるものとなる。

【００４８】図４には、図１のスタティック型ＲＡＭの
電源投入時の一実施例の信号波形図が示されている。同
図をもとに、この実施例のスタティック型ＲＡＭの電源
投入時における具体的動作及びその特徴について説明す
る。

【００４９】図４において、スタティック型ＲＡＭは、
その動作電源たる電源電圧ＶＤＤが０Ｖから＋５Ｖに変
化されることにより電源投入動作を開始する。この電源
投入時、チップ選択信号ＣＳＢ及びライトイネーブル信
号ＷＥＢは、外部のアクセス装置により予め有効レベル
つまりロウレベルに固定される。また、アドレス入力端
子ＡＸ０〜ＡＸｉならびにＡＹ０〜ＡＹｊには、外部の
アクセス装置により予めロウアドレスｘ０及びカラムア
ドレスｙ０を指定する組み合わせでＸアドレス信号ＡＸ
０〜ＡＸｉならびにＹアドレス信号ＡＹ０〜ＡＹｊが入
力され、データ入出力端子ＩＯ０〜ＩＯ７には、書き込
みデータｄ０が入力される。

【００５０】この実施例において、スタティック型ＲＡ
Ｍは、高速アクセスを可能とし、特に制限されないが、
例えばコンピュータシステムのキャッシュメモリとして
用いられる。また、データ入出力端子ＩＯ０〜ＩＯ７に
入力される書き込みデータｄ０は、例えばコンピュータ
システムの電源投入時のベクタアドレスに相当する全ビ
ット論理“０”の初期データとされ、アドレス入力端子
ＡＸ０〜ＡＸｉならびにＡＹ０〜ＡＹｊに入力されるロ
ウアドレスｘ０及びカラムアドレスｙ０は、例えばゼロ
番地を指定すべくその全ビットが論理“０”とされる。

【００５１】スタティック型ＲＡＭでは、電源投入とチ
ップ選択信号ＣＳＢのロウレベルとを受けて、インバー
タＶ１１の出力信号たる内部制御信号ＣＳが電源電圧Ｖ
ＤＤの電位上昇に沿ってハイレベルとされる。また、パ
ワーオンリセット回路ＰＯＲの出力信号たるパワーオン
リセット信号ＰＯＲＳが、同様に電源電圧ＶＤＤの電位
上昇に沿ってハイレベルとされ、電源電圧ＶＤＤの電位
が所定値に達した時点で無効レベルつまり接地電位ＶＳ
Ｓのようなロウレベルに戻される。

【００５２】イネーブルパルス発生回路ＰＧでは、特に
制限されないが、パワーオンリセット信号ＰＯＲＳの電
位が上記所定値よりやや低い所定の電位に達した時点
で、パルス幅調整回路ＰＷＴ２の出力信号ＰＴ２がハイ
レベルとされ、パワーオンリセット信号ＰＯＲＳがハイ
レベルからロウレベルに戻された時点で、ロウレベルと
される。そして、このパルス幅調整回路ＰＷＴ２の出力
信号ＰＴ２のハイレベルとチップ選択信号ＣＳＢ及びラ
イトイネーブル信号ＷＥＢのロウレベルとを受けて、イ
ネーブルパルスＥＮＰが上記パルス幅調整回路ＰＷＴ２
の出力信号ＰＴ２のパルス幅ｔＰ２に相当する期間だけ
ハイレベルとされる。

【００５３】ロウアドレスデコーダＲＤ及びカラムアド
レスデコーダＣＤは、イネーブルパルスＥＮＰのハイレ
ベルを受けて動作状態となり、これによってメモリアレ
イＭＡＲＹのロウアドレスｘ０に対応するワード線Ｗｘ
０が択一的にハイレベルの選択レベルとされ、カラムア
ドレスｙ０に対応するビット線選択信号ＹＳｙ０が択一
的にハイレベルとされる。また、ライトイネーブル信号
ＷＥＢのロウレベルを受けてライトアンプＷＡが動作状
態となって、ロウアドレスｘ０及びカラムアドレスｙ０
により指定されるアドレスに全ビット論理“０”の初期
データｄ０が書き込みまれ、コールドスタート機能に沿
った動作が終了する。

【００５４】以上のように、この実施例のスタティック
型ＲＡＭは、ワード線パルス駆動方式をとり、チップ選
択信号ＣＳＢ，ライトイネーブル信号ＷＥＢ，内部Ｘア
ドレス信号ｘ０〜ｘｉならびに内部Ｙアドレス信号ｙ０
〜ｙｊのレベル遷移を検出して遷移検出信号ＴＤＳを有
効レベルとする遷移検出回路ＴＤと、遷移検出信号ＴＤ
ＳをもとにロウアドレスデコーダＲＤ及びカラムアドレ
スデコーダＣＤをパルス状に動作させるためのイネーブ
ルパルスＥＮＰを生成するイネーブルパルス発生回路Ｐ
Ｇとを備えるとともに、電源投入時、所定のパワーオン
リセット信号ＰＯＲＳを生成するパワーオンリセット回
路ＰＯＲを備え、上記イネーブルパルス発生回路ＰＧ
は、パワーオンリセット信号ＰＯＲＳが所定電位に達し
たのを受けて、同様なイネーブルパルスＥＮＰを生成す
る機能を持つ。

【００５５】電源投入時、チップ選択信号ＣＳＢ及びラ
イトイネーブル信号ＷＥＢは、外部のアクセス装置によ
って有効レベルつまりロウレベルに固定される。また、
データ入出力端子ＩＯ０〜ＩＯ７には、例えば全ビット
論理“０”の初期データｄ０が入力され、アドレス入力
端子ＡＸ０〜ＡＸｉならびにＡＹ０〜ＡＹｊには、初期
データをｄ０を書き込むべき例えば全ビット論理“０”
のロウアドレスｘ０及びカラムアドレスｙ０が入力され
る。この結果、本実施例のスタティック型ＲＡＭは、例
えばベクタアドレスに対応する初期データｄ０を、例え
ばゼロ番地に自律的に書き込むコールドスタート機能を
持つものとなり、これによってスタティック型ＲＡＭの
ユーザからみた利便性及び使い勝手が高められる。

【００５６】以上の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１）ワード線パルス駆動方式をとりかつパワーオンリ
セット回路を備えるスタティック型ＲＡＭ等に、起動制
御信号やアドレス信号のレベル遷移を検出して遷移検出
信号を選択的に有効レベルとする遷移検出回路と、該遷
移検出信号の有効レベルを受けて所定のパルス幅のイネ
ーブルパルスを生成するイネーブルパルス発生回路とを
設けるとともに、イネーブルパルス発生回路に、パワー
オンリセット回路の出力信号たるパワーオンリセット信
号の電位が所定値に達したのを受けて同様なイネーブル
パルスを生成する機能を持たせることで、通常アクセス
時に加えて、電源投入時もロウアドレスデコーダ及びカ
ラムアドレスデコーダをパルス状に動作状態とし、コー
ルドスタート機能に必要な初期データの書き込みを自律
的に行うことができるという効果が得られる。

【００５７】（２）上記（１）項において、電源投入
時、アクセス装置からデータ入出力端子に初期データを
入力し、アドレス入力端子にロウアドレス及びカラムア
ドレスを入力できるようにすることで、ユーザが希望す
る任意の初期データを、任意のアドレスに書き込むこと
ができるという効果が得られる。 （３）上記（１）項及び（２）項により、ワード線パル
ス駆動方式をとり、かつパワーオンリセット回路を備え
るスタティック型ＲＡＭ等の利便性を高め、その使い勝
手を高めることができるという効果が得られる。

【００５８】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１において、メモリアレイＭＡＲＹは、任意数の
冗長素子を含むことができるし、その周辺回路を含めて
任意数のメモリマット又はサブアレイに分割することが
できる。また、スタティック型ＲＡＭは、例えば×１６
ビット又は×３２ビット等、任意のビット構成を採りう
るし、そのブロック構成や起動制御信号及びアドレス信
号の名称及び組み合わせならびに有効レベル等は、種々
の実施形態を採りうる。

【００５９】図２において、イネーブルパルス発生回路
ＰＧ及び遷移検出回路ＴＤの具体的構成は、この実施例
による制限を受けない。図３及び図４において、各信号
の具体的レベル及び時間関係ならびに有効レベル等は、
本発明の主旨に制約を与えない。図４において、初期デ
ータｄ０は、特にその全ビットが論理“０”である必要
はないし、初期データｄ０が書き込まれるアドレスも、
ゼロ番地に限定されない。また、電源投入時、イネーブ
ルパルスＥＮＰは、パワーオンリセット信号ＰＯＲＳが
有効レベルつまりハイレベルから無効レベルつまりロウ
レベルに変化されたのを受けて生成してもよい。初期デ
ータｄ０のコンピュータシステムにおける用途は、電源
投入時のベクタアドレス以外に任意に設定できる。

【００６０】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるスタ
ティック型ＲＡＭに適用した場合について説明したが、
それに限定されるものではなく、例えば、ダイナミック
型ＲＡＭ及び擬似スタティック型ＲＡＭ等の各種メモリ
集積回路装置やこれを含むシングルチップマイクロコン
ピュータ等にも適用できる。この発明は、少なくともワ
ード線パルス駆動方式をとりしかもコールドスタート機
能を必要とする半導体記憶装置ならびにこのような半導
体記憶装置を含む装置又はシステムに広く適用できる。

【００６１】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、ワード線パルス駆動方式を
とりかつパワーオンリセット回路を備えるスタティック
型ＲＡＭ等に、起動制御信号やアドレス信号のレベル遷
移を検出して遷移検出信号を選択的に有効レベルとする
遷移検出回路と、遷移検出回路の出力信号たる遷移検出
信号の有効レベルを受けて所定のパルス幅のイネーブル
パルスを生成するイネーブルパルス発生回路とを設ける
とともに、このイネーブルパルス発生回路に、電源投入
時、パワーオンリセット回路の出力信号たるパワーオン
リセット信号の電位が所定値に達したこと又はその有効
レベルから無効レベルへの変化を受けて、同様なイネー
ブルパルスを生成する機能を持たせる。

【００６２】これにより、通常アクセス時に加えて、電
源投入時もロウアドレスデコーダ及びカラムアドレスデ
コーダをパルス状に動作状態とし、任意のアドレスに任
意の初期データを自律的に書き込むことができるため、
ワード線パルス駆動方式をとりかつパワーオンリセット
回路を備えるスタティック型ＲＡＭ等にコールドスター
ト機能を持たせ、その利便性及び使い勝手を高めること
ができる。

【図面の簡単な説明】

【図１】この発明が適用されたスタティック型ＲＡＭの
一実施例を示すブロック図である。

【図２】図１のスタティック型ＲＡＭに含まれるイネー
ブルパルス発生回路及び関連部の一実施例を示す回路ブ
ロック図である。

【図３】図１のスタティック型ＲＡＭの通常書き込み動
作時における一実施例を示す信号波形図である。

【図４】図１のスタティック型ＲＡＭの電源投入時にお
ける一実施例を示す信号波形図である。

【図５】この発明に先立って本願発明者等が開発したス
タティック型ＲＡＭに含まれるイネーブルパルス発生回
路及び関連部の一例を示す回路ブロック図である。

【符号の説明】

ＭＡＲＹ……メモリアレイ、ＲＤ……ロウアドレスデコ
ーダ、ＲＢ……ロウアドレスバッファ、ＣＳ……カラム
スイッチ、ＷＡ……ライトアンプ、ＲＡ……リードアン
プ、ＣＤ……カラムアドレスデコーダ、ＣＢ……カラム
アドレスバッファ、ＩＢ……データ入力バッファ、ＩＣ
……データ入力制御回路、ＯＢ……データ出力バッフ
ァ、ＴＤ……遷移検出回路、ＰＯＲ……パワーオンリセ
ット回路、ＰＧ……イネーブルパルス発生回路、ＡＸ０
〜ＡＸｉ……Ｘアドレス信号又はその入力端子、ＡＹ０
〜ＡＹｊ……Ｙアドレス信号又はその入力端子、ＩＯ０
〜ＩＯ７……入力又は出力データあるいはその入出力端
子、ＣＳＢ……チップ選択信号又はその入力端子、ＷＥ
Ｂ……ライトイネーブル信号又はその入力端子、ＯＥＢ
……出力イネーブル信号又はその入力端子。ＹＡＴＤ…
…Ｙアドレス信号遷移検出回路、ＸＡＴＤ……Ｘアドレ
ス信号遷移検出回路、ＣＳＴＤ……チップ選択信号遷移
検出回路、ＷＥＴＤ……ライトイネーブル信号遷移検出
回路、ＴＤＳ……遷移検出信号、ＰＯＲＳ……パワーオ
ンリセット信号、ＥＮＰ……イネーブルパルス。ＶＤＤ
……電源電圧、ＶＳＳ……接地電位、ｘ０〜ｘ２……ロ
ウアドレス、ｙ０〜ｙ２……カラムアドレス、ｄ０〜ｄ
２……データ、Ｗｘ０〜Ｗｘ２……ワード線、ＹＳｙ０
〜ＹＳｙ２……カラム選択信号、ｔＰ１……パルス幅。
Ｖ１１，Ｖ２１〜Ｖ２３，Ｖ５１〜Ｖ５２……インバー
タ、Ｇ１１〜Ｇ１２，Ｇ２２〜Ｇ２４……ノア（ＮＯ
Ｒ）ゲート、Ｇ２１，Ｇ５１……ナンド（ＮＡＮＤ）ゲ
ート、ＰＷＴ１〜ＰＷＴ２，ＰＷＴ５……パルス幅調整
回路。

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B015 HH01 HH03 KA23 KB44 KB50 KB85 KB89 KB91 5B024 AA09 BA13 BA21 BA29 CA07 CA15

Claims (6)

【特許請求の範囲】
1. 【請求項１】 指定ワード線を所定期間だけ選択状態と
   するワード線パルス駆動方式をとり、かつ、電源投入
   時、所定のアドレスに所定のデータを自律的に書き込む
   機能を有することを特徴とする半導体記憶装置。
2. 【請求項２】 請求項１において、 上記半導体記憶装置は、 電源投入時、パワーオンリセット信号を所定期間だけ有
   効レベルとするパワーオンリセット回路と、 電源投入時、該パワーオンリセット信号の電位が所定値
   に達したこと、又はその有効レベルから無効レベルへの
   変化を受けて、イネーブルパルスを所定期間だけ選択的
   に有効レベルとするイネーブルパルス発生回路と、 該イネーブルパルスの有効レベルを受けて選択的に動作
   状態となり、その間上記指定されたワード線を選択レベ
   ルとするロウアドレスデコーダとを具備するものである
   ことを特徴とする半導体記憶装置。
3. 【請求項３】 請求項２において、 上記イネーブルパルス発生回路は、電源投入時、上記パ
   ワーオンリセット信号の電位が所定値に達したこと、又
   はその有効レベルから無効レベルへの変化を受けて所定
   のパルス幅のパルス信号を生成するパルス幅調整回路を
   含み、かつ、該パルス信号が有効レベルとされる間、上
   記イネーブルパルスを有効レベルとするものであること
   を特徴とする半導体記憶装置。
4. 【請求項４】 請求項１，請求項２又は請求項３におい
   て、 上記半導体記憶装置は、アドレス信号，チップ選択信号
   ならびにライトイネーブル信号のレベル遷移を検出し
   て、その出力信号たる遷移検出信号を選択的に有効レベ
   ルとする遷移検出回路を具備するものであって、 上記イネーブルパルス発生回路は、通常動作時、上記遷
   移検出信号の有効レベルを受けて上記イネーブルパルス
   を所定期間だけ選択的に有効レベルとするものであるこ
   とを特徴とする半導体記憶装置。
5. 【請求項５】 請求項１，請求項２，請求項３又は請求
   項４において、 電源投入時、上記半導体記憶装置のデータ入力端子に
   は、上記所定のデータに対応する書き込みデータが入力
   され、そのアドレス入力端子には、上記所定のアドレス
   に対応するアドレス信号が入力され、上記チップ選択信
   号及びライトイネーブル信号は、ともに有効レベルに固
   定されるものであって、 上記半導体記憶装置は、電源投入時、上記アドレス信号
   により指定される任意のアドレスに、上記データ入力端
   子に入力される任意の書き込みデータを書き込みうる構
   成とされるものであることを特徴とする半導体記憶装
   置。
6. 【請求項６】 請求項５において、 電源投入時、上記データ入力端子に入力される書き込み
   データならびに上記アドレス入力端子に入力されるアド
   レス信号の各ビットは、すべて論理“０”とされるもの
   であることを特徴とする半導体記憶装置。