JPH09153284A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPH09153284A JPH09153284A JP7311241A JP31124195A JPH09153284A JP H09153284 A JPH09153284 A JP H09153284A JP 7311241 A JP7311241 A JP 7311241A JP 31124195 A JP31124195 A JP 31124195A JP H09153284 A JPH09153284 A JP H09153284A
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- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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Abstract
(57)【要約】
【課題】電源電圧を昇圧する昇圧電圧発生回路を備える
半導体メモリ装置において、昇圧電圧の変動を抑制する
と共に、所定電圧への回復速度を速める。 【解決手段】昇圧出力電圧ＶOUT の低下を監視する検知
回路１００からの検知信号φPPを昇圧回路部３００にも
入力し、昇圧回路部３００での昇圧動作の起動時には、
昇圧回路部３００への発振器２００からの発振出力φ
OSC の入力に先立って、活性化された検知信号φPPによ
り昇圧動作を起動させ、昇圧動作の停止時には、発振器
２００での発振停止に先立って、非活性化された検知信
号φPPにより直接昇圧動作を停止させる。発振器２００
での発振開始遅れによる所定値からの低下増大及び、発
振停止遅れによる過剰昇圧が原因の電圧変動が減少す
る。又、昇圧用キャパシタを電源電圧にプリチャージす
るトランジスタのゲート電圧を、キャパシタの交互充放
電により電源電圧以上に高めて、昇圧能力を高める。
半導体メモリ装置において、昇圧電圧の変動を抑制する
と共に、所定電圧への回復速度を速める。 【解決手段】昇圧出力電圧ＶOUT の低下を監視する検知
回路１００からの検知信号φPPを昇圧回路部３００にも
入力し、昇圧回路部３００での昇圧動作の起動時には、
昇圧回路部３００への発振器２００からの発振出力φ
OSC の入力に先立って、活性化された検知信号φPPによ
り昇圧動作を起動させ、昇圧動作の停止時には、発振器
２００での発振停止に先立って、非活性化された検知信
号φPPにより直接昇圧動作を停止させる。発振器２００
での発振開始遅れによる所定値からの低下増大及び、発
振停止遅れによる過剰昇圧が原因の電圧変動が減少す
る。又、昇圧用キャパシタを電源電圧にプリチャージす
るトランジスタのゲート電圧を、キャパシタの交互充放
電により電源電圧以上に高めて、昇圧能力を高める。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体メモリ装置
に関し、特に、装置の電源電圧より高い直流電圧を用い
る回路を有する半導体メモリ装置における、昇圧電圧発
生回路に関するものである。
に関し、特に、装置の電源電圧より高い直流電圧を用い
る回路を有する半導体メモリ装置における、昇圧電圧発
生回路に関するものである。
【０００２】
【従来の技術】近年、半導体微細加工技術の進歩によ
り、半導体メモリ装置の高集積化、大容量化が著しい。
特に、半導体メモリ装置の内でもランダムアクセスが可
能なダイナミックメモリ（ＤＲＡＭ）の分野において
は、２５６メガビットＤＲＡＭがサンプル出荷されよう
としており、学会レベルではギガビット級のＤＲＡＭが
発表されている。
り、半導体メモリ装置の高集積化、大容量化が著しい。
特に、半導体メモリ装置の内でもランダムアクセスが可
能なダイナミックメモリ（ＤＲＡＭ）の分野において
は、２５６メガビットＤＲＡＭがサンプル出荷されよう
としており、学会レベルではギガビット級のＤＲＡＭが
発表されている。
【０００３】このような半導体メモリ装置の発展に伴っ
て、メモリ装置に外部から供給される電源電圧は、低電
圧化されてきている。例えば、１６メガビットＤＲＡＭ
では５．０Ｖの電源電圧が用いられ、６４メガビットＤ
ＲＡＭでは３．３Ｖの電源電圧が使用されている。この
ような電源電圧の低電圧化は、顧客からの要請に応える
ためにも、又、薄膜化されたゲート酸化膜の破壊や或い
はトランジスタ特性の経時的変動防止など、微細化，大
容量化された半導体メモリ装置の信頼性確保のために
も、必要である。
て、メモリ装置に外部から供給される電源電圧は、低電
圧化されてきている。例えば、１６メガビットＤＲＡＭ
では５．０Ｖの電源電圧が用いられ、６４メガビットＤ
ＲＡＭでは３．３Ｖの電源電圧が使用されている。この
ような電源電圧の低電圧化は、顧客からの要請に応える
ためにも、又、薄膜化されたゲート酸化膜の破壊や或い
はトランジスタ特性の経時的変動防止など、微細化，大
容量化された半導体メモリ装置の信頼性確保のために
も、必要である。
【０００４】特にＤＲＡＭには、外部から供給される電
源電圧（外部電源電圧）をチップ内で降圧して得た、低
圧の内部電源電圧を使用する技術がある。外部電源電圧
より低い安定化した内部電源電圧を用いることにより、
デバイスの信頼性を十分確保することができる。しかし
ながら、ＤＲＡＭにおいて、メモリセルのキャパシタに
ハイレベル（以後、Ｈレベルと記す）の電圧（この電圧
は、内部電源電圧に等しい）を書き込むには、メモリセ
ルのワード線にＨレベルの書込み電圧以上の電圧、すな
わちＨレベルの書込み電圧にトランジスタのしきい値電
圧を加えた以上の電圧を印加しなければならない。その
ため、メモリ装置の電源電圧の低電圧化が進んでも、電
源電圧より高く安定化した電圧を発生させる必要があ
る。この、ワード線などに印加するための電圧を電源電
圧から昇圧して恒常的に発生する回路が、昇圧電圧発生
回路である。
源電圧（外部電源電圧）をチップ内で降圧して得た、低
圧の内部電源電圧を使用する技術がある。外部電源電圧
より低い安定化した内部電源電圧を用いることにより、
デバイスの信頼性を十分確保することができる。しかし
ながら、ＤＲＡＭにおいて、メモリセルのキャパシタに
ハイレベル（以後、Ｈレベルと記す）の電圧（この電圧
は、内部電源電圧に等しい）を書き込むには、メモリセ
ルのワード線にＨレベルの書込み電圧以上の電圧、すな
わちＨレベルの書込み電圧にトランジスタのしきい値電
圧を加えた以上の電圧を印加しなければならない。その
ため、メモリ装置の電源電圧の低電圧化が進んでも、電
源電圧より高く安定化した電圧を発生させる必要があ
る。この、ワード線などに印加するための電圧を電源電
圧から昇圧して恒常的に発生する回路が、昇圧電圧発生
回路である。
【０００５】従来の昇圧電圧発生回路の一例として、特
開平５ー２１７３７２号公報に開示された昇圧電圧発生
回路のブロック図を、図１３に示す。図１３を参照し
て、この図に示される回路では、発振器２００の発振出
力φOSC に応じて、昇圧回路部３０２がポンピング動作
を行う。発振器２００は、通常、出力電圧ＶOUT が所定
の昇圧電圧値ＶPP以下であることを検知するＶPP検知回
路１００により、制御される。出力電圧ＶOUT が所定値
ＶPPより低下すると、ＶPP検知信号φPPが活性化され、
発振器２００が起動する。出力電圧ＶOUT が所定値ＶPP
に達すると、検知回路１００により信号φPPが非活性化
され、発振器２００が停止する。
開平５ー２１７３７２号公報に開示された昇圧電圧発生
回路のブロック図を、図１３に示す。図１３を参照し
て、この図に示される回路では、発振器２００の発振出
力φOSC に応じて、昇圧回路部３０２がポンピング動作
を行う。発振器２００は、通常、出力電圧ＶOUT が所定
の昇圧電圧値ＶPP以下であることを検知するＶPP検知回
路１００により、制御される。出力電圧ＶOUT が所定値
ＶPPより低下すると、ＶPP検知信号φPPが活性化され、
発振器２００が起動する。出力電圧ＶOUT が所定値ＶPP
に達すると、検知回路１００により信号φPPが非活性化
され、発振器２００が停止する。
【０００６】以下に、図１３に示される昇圧電圧発生回
路の動作を詳細に説明する。図１４は、図１３に示すブ
ロック図中の昇圧回路部３０２の回路図である。図１５
は、昇圧動作時の波形を示すタイミングチャート図であ
る。図１３〜図１５を参照して、発振器２００からＨレ
ベルの信号φOSC が入力されると、ＮＡＮＤゲート１１
４を介してインバータ１２４からＨレベルの信号が出力
される。このとき、電源電圧ＶCC付近にプリチャージさ
れている節点Ｎ12は、キャパシタＣ13を介した容量結合
により２ＶCC付近にまで昇圧される。同様に、インバー
タ１２８からＨレベルの信号が出力され、電源電圧ＶCC
付近にプリチャージされている節点Ｎ14は、キャパシタ
Ｃ14を介した容量結合により２ＶCC付近まで昇圧され
る。そして、出力トランジスタＭ12が出力端子７と導通
して、出力電圧ＶOUT を昇圧する。このとき、節点Ｎ12
の電圧をゲート入力とするトランジスタＭ32は、電源端
子８と導通して、節点Ｎ11の電圧を電源電圧ＶCC付近ま
でプリチャージする。又、節点Ｎ14の電圧をゲート入力
とするトランジスタＭ36は、電源端子８と導通して、節
点Ｎ13の電圧を電源電圧ＶCC付近にまでプリチャージす
る。
路の動作を詳細に説明する。図１４は、図１３に示すブ
ロック図中の昇圧回路部３０２の回路図である。図１５
は、昇圧動作時の波形を示すタイミングチャート図であ
る。図１３〜図１５を参照して、発振器２００からＨレ
ベルの信号φOSC が入力されると、ＮＡＮＤゲート１１
４を介してインバータ１２４からＨレベルの信号が出力
される。このとき、電源電圧ＶCC付近にプリチャージさ
れている節点Ｎ12は、キャパシタＣ13を介した容量結合
により２ＶCC付近にまで昇圧される。同様に、インバー
タ１２８からＨレベルの信号が出力され、電源電圧ＶCC
付近にプリチャージされている節点Ｎ14は、キャパシタ
Ｃ14を介した容量結合により２ＶCC付近まで昇圧され
る。そして、出力トランジスタＭ12が出力端子７と導通
して、出力電圧ＶOUT を昇圧する。このとき、節点Ｎ12
の電圧をゲート入力とするトランジスタＭ32は、電源端
子８と導通して、節点Ｎ11の電圧を電源電圧ＶCC付近ま
でプリチャージする。又、節点Ｎ14の電圧をゲート入力
とするトランジスタＭ36は、電源端子８と導通して、節
点Ｎ13の電圧を電源電圧ＶCC付近にまでプリチャージす
る。
【０００７】次に、発振器２００からロウレベル（以
下、Ｌレベルと記す）の信号φOSC が入力されると、Ｎ
ＡＮＤゲート１１４を介してインバータ１２４，１２８
からＬレベルの信号が出力される。そして、キャパシタ
Ｃ13，Ｃ14を介した容量結合により、節点Ｎ12はＶCC以
下に遷移し、また節点Ｎ14はＶCCに遷移して、トランジ
スタＭ12は出力端子７に対して非導通となる。又、ＮＯ
Ｒゲート１１３を介して、インバータ１２２からＨレベ
ルの信号が出力される。この時、電源電圧ＶCCにプリチ
ャージされている節点Ｎ11は、キャパシタＣ12を介した
容量結合により２ＶCC付近まで昇圧される。同様に、イ
ンバータ１２６からＨレベルの信号が出力され、電源電
圧ＶCCにプリチャージされている節点Ｎ13は、キャパシ
タＣ14を介した容量結合により２ＶCC付近まで昇圧され
る。そして、出力トランジスタＭ11が出力端子７と導通
して、出力電圧ＶOUT を昇圧する。この時、節点Ｎ11の
電圧をゲート入力とするトランジスタＭ33は、電源端子
８と導通して、節点Ｎ12を電源電圧ＶCC付近までプリチ
ャージする。又、節点Ｎ13の電圧をゲート入力とするト
ランジスタＭ37は、電源端子８と導通して、節点Ｎ14を
ＶCC付近までプリチャージする。
下、Ｌレベルと記す）の信号φOSC が入力されると、Ｎ
ＡＮＤゲート１１４を介してインバータ１２４，１２８
からＬレベルの信号が出力される。そして、キャパシタ
Ｃ13，Ｃ14を介した容量結合により、節点Ｎ12はＶCC以
下に遷移し、また節点Ｎ14はＶCCに遷移して、トランジ
スタＭ12は出力端子７に対して非導通となる。又、ＮＯ
Ｒゲート１１３を介して、インバータ１２２からＨレベ
ルの信号が出力される。この時、電源電圧ＶCCにプリチ
ャージされている節点Ｎ11は、キャパシタＣ12を介した
容量結合により２ＶCC付近まで昇圧される。同様に、イ
ンバータ１２６からＨレベルの信号が出力され、電源電
圧ＶCCにプリチャージされている節点Ｎ13は、キャパシ
タＣ14を介した容量結合により２ＶCC付近まで昇圧され
る。そして、出力トランジスタＭ11が出力端子７と導通
して、出力電圧ＶOUT を昇圧する。この時、節点Ｎ11の
電圧をゲート入力とするトランジスタＭ33は、電源端子
８と導通して、節点Ｎ12を電源電圧ＶCC付近までプリチ
ャージする。又、節点Ｎ13の電圧をゲート入力とするト
ランジスタＭ37は、電源端子８と導通して、節点Ｎ14を
ＶCC付近までプリチャージする。
【０００８】このように、２つの出力トランジスタ
Ｍ11，Ｍ12は、発振器２００の発振出力に応じた相補の
信号により交互に昇圧出力端子７と導通して、継続的に
昇圧動作を行う。
Ｍ11，Ｍ12は、発振器２００の発振出力に応じた相補の
信号により交互に昇圧出力端子７と導通して、継続的に
昇圧動作を行う。
【０００９】
【発明が解決しようとする課題】上述の、図１３，図１
４に示す従来の昇圧電圧発生回路には、出力電圧の変動
が大きく、又、所定値への回復に時間が掛かるという問
題がある。以下にその説明を行う。
４に示す従来の昇圧電圧発生回路には、出力電圧の変動
が大きく、又、所定値への回復に時間が掛かるという問
題がある。以下にその説明を行う。
【００１０】先ず、従来の回路において昇圧動作の開始
のときは、出力電圧ＶOUT の低下を検知回路１００が検
知し、これによって活性化される検知信号φPPにより、
発振器２００が起動する。その後、発振器２００からの
発振出力φOSC が昇圧回路部３０２に入力されて、出力
電圧ＶOUT を所定値ＶPPまで昇圧する。そのため、出力
電圧ＶOUT のレベル低下が検知されてから昇圧回路部３
０２が起動し昇圧動作が開始される迄の間に、発振器２
００が発振を開始するのに要する遅れ時間が生じる。そ
の結果、その遅れ時間の分出力電圧ＶOUT の低下が大き
くなり、所定値ＶPPへの回復に時間が掛かることにな
る。一方、昇圧動作の停止のときは、上記の昇圧動作の
結果出力電圧ＶOUT が所定値ＶPPに達した後、検知回路
１００によって検知信号φPPが非活性になり、発振器２
００が停止する。そのため、検知信号φPPが非活性にな
った後発振器２００が停止するまでの間に出力された発
振出力が昇圧回路部３０２に入力され、過剰な昇圧動作
が行われてしまう。以上のことから、昇圧回路部３０２
の動作の出力電圧ＶOUT の変動に対する応答に遅れが有
ることが原因で、所定値ＶPPへの回復遅れや過剰昇圧が
生じ、その結果、出力電圧ＶOUT の変動が大きくなって
しまう。
のときは、出力電圧ＶOUT の低下を検知回路１００が検
知し、これによって活性化される検知信号φPPにより、
発振器２００が起動する。その後、発振器２００からの
発振出力φOSC が昇圧回路部３０２に入力されて、出力
電圧ＶOUT を所定値ＶPPまで昇圧する。そのため、出力
電圧ＶOUT のレベル低下が検知されてから昇圧回路部３
０２が起動し昇圧動作が開始される迄の間に、発振器２
００が発振を開始するのに要する遅れ時間が生じる。そ
の結果、その遅れ時間の分出力電圧ＶOUT の低下が大き
くなり、所定値ＶPPへの回復に時間が掛かることにな
る。一方、昇圧動作の停止のときは、上記の昇圧動作の
結果出力電圧ＶOUT が所定値ＶPPに達した後、検知回路
１００によって検知信号φPPが非活性になり、発振器２
００が停止する。そのため、検知信号φPPが非活性にな
った後発振器２００が停止するまでの間に出力された発
振出力が昇圧回路部３０２に入力され、過剰な昇圧動作
が行われてしまう。以上のことから、昇圧回路部３０２
の動作の出力電圧ＶOUT の変動に対する応答に遅れが有
ることが原因で、所定値ＶPPへの回復遅れや過剰昇圧が
生じ、その結果、出力電圧ＶOUT の変動が大きくなって
しまう。
【００１１】次に、図１４に示す昇圧回路部３０２は、
一方の側のキャパシタで昇圧した節点の電圧を、もう一
方の側の各節点のプリチャージに利用できるという利点
を備えているが、そのプリチャージ能力が十分でない。
その結果、昇圧能力が不足して、所定値への回復に時間
が掛かってしまう。例えば、トランジスタＭ12の動作に
着目すると、節点Ｎ12の電圧は２ＶCC付近まで昇圧され
る。そして、その節点Ｎ12の電圧が、節点Ｎ11プリチャ
ージ用のトランジスタＭ32のゲート電極に与えられて、
このトランジスタＭ32を導通させる。ところが、節点Ｎ
14が２ＶCCに昇圧されることによりトランジスタＭ12の
ドレイン電極（節点Ｎ12）と出力端子７とが導通する
と、２ＶCCに昇圧された節点Ｎ12の電圧は急激にＶPPに
低下する。そのため、節点Ｎ12の電圧をゲート入力とす
るトランジスタＭ32の節点Ｎ11に対するプリチャージ能
力が低下し、節点Ｎ11のプリチャージ電圧は電源電圧Ｖ
CCよりも低くなってしまう。その結果、出力トランジス
タＭ11の昇圧動作時のドレイン電圧が低下し、ポンピン
グ時の昇圧回路部３０２の昇圧能力が不足する。同じこ
とが、もう一方の出力トランジスタＭ12についても、言
える。
一方の側のキャパシタで昇圧した節点の電圧を、もう一
方の側の各節点のプリチャージに利用できるという利点
を備えているが、そのプリチャージ能力が十分でない。
その結果、昇圧能力が不足して、所定値への回復に時間
が掛かってしまう。例えば、トランジスタＭ12の動作に
着目すると、節点Ｎ12の電圧は２ＶCC付近まで昇圧され
る。そして、その節点Ｎ12の電圧が、節点Ｎ11プリチャ
ージ用のトランジスタＭ32のゲート電極に与えられて、
このトランジスタＭ32を導通させる。ところが、節点Ｎ
14が２ＶCCに昇圧されることによりトランジスタＭ12の
ドレイン電極（節点Ｎ12）と出力端子７とが導通する
と、２ＶCCに昇圧された節点Ｎ12の電圧は急激にＶPPに
低下する。そのため、節点Ｎ12の電圧をゲート入力とす
るトランジスタＭ32の節点Ｎ11に対するプリチャージ能
力が低下し、節点Ｎ11のプリチャージ電圧は電源電圧Ｖ
CCよりも低くなってしまう。その結果、出力トランジス
タＭ11の昇圧動作時のドレイン電圧が低下し、ポンピン
グ時の昇圧回路部３０２の昇圧能力が不足する。同じこ
とが、もう一方の出力トランジスタＭ12についても、言
える。
【００１２】従って本発明は、上記従来の昇圧電圧発生
回路における問題を解決するためになされたものであっ
て、昇圧電圧発生回路を備える半導体メモリ装置におい
て、昇圧出力電圧の変動に対する応答遅れを減じ、その
応答遅れに起因する所定値への回復遅れ及び過剰昇圧に
基づく出力電圧の変動を抑制すると共に、所定電圧への
回復を速めることを目的とするものである。
回路における問題を解決するためになされたものであっ
て、昇圧電圧発生回路を備える半導体メモリ装置におい
て、昇圧出力電圧の変動に対する応答遅れを減じ、その
応答遅れに起因する所定値への回復遅れ及び過剰昇圧に
基づく出力電圧の変動を抑制すると共に、所定電圧への
回復を速めることを目的とするものである。
【００１３】本発明の他の目的は、ポンピング動作時の
プリチャージ能力を高め、昇圧能力を高めて、所定電圧
への回復速度を高速化することである。
プリチャージ能力を高め、昇圧能力を高めて、所定電圧
への回復速度を高速化することである。
【００１４】
【課題を解決するための手段】本発明の半導体メモリ装
置は、装置の電源電圧を昇圧して出力する昇圧電圧発生
回路を備える半導体メモリ装置であって、前記昇圧電圧
発生回路が、その昇圧出力電圧が所定の電圧に達してい
るか否かを検知しその検知結果を二値の検知信号に変換
して出力する検知手段と、前記検知手段からの検知信号
に応じて発振動作を行い又はこれを停止する発振器と、
前記発振器の発振出力に応じたキャパシタの交互充放電
により前記電源電圧を昇圧する昇圧手段とを含んでなる
半導体メモリ装置において、前記検知手段からの検知信
号を、前記昇圧手段にも入力し、前記昇圧手段での昇圧
動作の起動時には、前記昇圧手段への前記発振器からの
発振出力の入力に先立って、活性化された前記検知信号
により昇圧動作を起動させ、昇圧動作の停止時には、前
記発振器での発振停止に先立って、非活性化された前記
検知信号により直接昇圧動作を停止させる構成としたこ
とを特徴とする。
置は、装置の電源電圧を昇圧して出力する昇圧電圧発生
回路を備える半導体メモリ装置であって、前記昇圧電圧
発生回路が、その昇圧出力電圧が所定の電圧に達してい
るか否かを検知しその検知結果を二値の検知信号に変換
して出力する検知手段と、前記検知手段からの検知信号
に応じて発振動作を行い又はこれを停止する発振器と、
前記発振器の発振出力に応じたキャパシタの交互充放電
により前記電源電圧を昇圧する昇圧手段とを含んでなる
半導体メモリ装置において、前記検知手段からの検知信
号を、前記昇圧手段にも入力し、前記昇圧手段での昇圧
動作の起動時には、前記昇圧手段への前記発振器からの
発振出力の入力に先立って、活性化された前記検知信号
により昇圧動作を起動させ、昇圧動作の停止時には、前
記発振器での発振停止に先立って、非活性化された前記
検知信号により直接昇圧動作を停止させる構成としたこ
とを特徴とする。
【００１５】又、上記の半導体メモリ装置は、前記昇圧
電圧発生回路の出力電圧を降下させる活性動作が生起す
る際その活性動作の開始前から後に亘って活性化する副
信号を発生する手段を備え、前記副信号が前記昇圧手段
に入力されて、前記昇圧手段への活性化された検知信号
の入力に先立って、昇圧動作を起動させる構成であるこ
とを特徴とする。
電圧発生回路の出力電圧を降下させる活性動作が生起す
る際その活性動作の開始前から後に亘って活性化する副
信号を発生する手段を備え、前記副信号が前記昇圧手段
に入力されて、前記昇圧手段への活性化された検知信号
の入力に先立って、昇圧動作を起動させる構成であるこ
とを特徴とする。
【００１６】前記昇圧手段は、キャパシタの交互充放電
によって電源電圧を昇圧する出力部と、その出力部に昇
圧動作を行わせる昇圧用パルス信号を生成するためのパ
ルス変換部と、少くとも前記発振器からの発振出力を入
力として、前記パルス変換部に前記昇圧用パルス信号生
成のための内部パルス信号を与える入力部とを含んでな
り、前記入力部が、前記発振器からの発振出力と前記検
知手段からの検知信号とを入力とする構成であり、前記
昇圧手段のパルス変換部は、前記入力部が出力する内部
パルス信号を入力信号として、第１の昇圧用パルス信号
と、その第１の昇圧用パルス信号と同相の第２の昇圧用
パルス信号と、前記第１及び第２の昇圧用パルス信号と
は逆相の第３の昇圧用パルス信号とを生成し、前記昇圧
手段の出力部は、前記第１の昇圧用パルス信号を一方の
電極に受けて、他方の電極に交互充放電による昇圧電圧
を出力する昇圧用の第１のキャパシタと、前記第１のキ
ャパシタの他方の電極と電源端子との間に電流経路を成
すように接続されて、前記第１のキャパシタの他方の電
極を前記第３の昇圧用パルス信号により電源電圧にプリ
チャージするプリチャージ用トランジスタと、前記第１
のキャパシタの他方の電極と出力端子との間に電流経路
をなすように接続されて、前記第１のキャパシタの他方
の電極に出力される昇圧電圧を、前記第２の昇圧用パル
ス信号により、第１のキャパシタでの昇圧に同期して前
記出力端子に取り出す出力用トランジスタと、前記プリ
チャージ用トランジスタのゲート電圧を、前記第３の昇
圧用パルス信号によるキャパシタの交互充放電により、
電源電圧以上に昇圧する手段とを備えている。
によって電源電圧を昇圧する出力部と、その出力部に昇
圧動作を行わせる昇圧用パルス信号を生成するためのパ
ルス変換部と、少くとも前記発振器からの発振出力を入
力として、前記パルス変換部に前記昇圧用パルス信号生
成のための内部パルス信号を与える入力部とを含んでな
り、前記入力部が、前記発振器からの発振出力と前記検
知手段からの検知信号とを入力とする構成であり、前記
昇圧手段のパルス変換部は、前記入力部が出力する内部
パルス信号を入力信号として、第１の昇圧用パルス信号
と、その第１の昇圧用パルス信号と同相の第２の昇圧用
パルス信号と、前記第１及び第２の昇圧用パルス信号と
は逆相の第３の昇圧用パルス信号とを生成し、前記昇圧
手段の出力部は、前記第１の昇圧用パルス信号を一方の
電極に受けて、他方の電極に交互充放電による昇圧電圧
を出力する昇圧用の第１のキャパシタと、前記第１のキ
ャパシタの他方の電極と電源端子との間に電流経路を成
すように接続されて、前記第１のキャパシタの他方の電
極を前記第３の昇圧用パルス信号により電源電圧にプリ
チャージするプリチャージ用トランジスタと、前記第１
のキャパシタの他方の電極と出力端子との間に電流経路
をなすように接続されて、前記第１のキャパシタの他方
の電極に出力される昇圧電圧を、前記第２の昇圧用パル
ス信号により、第１のキャパシタでの昇圧に同期して前
記出力端子に取り出す出力用トランジスタと、前記プリ
チャージ用トランジスタのゲート電圧を、前記第３の昇
圧用パルス信号によるキャパシタの交互充放電により、
電源電圧以上に昇圧する手段とを備えている。
【００１７】
【発明の実施の形態】次に、本発明の実施の形態につい
て、図面を参照して説明する。図１は、本発明の第１の
実施の形態による昇圧電圧発生回路の、ブロック図であ
る。図１を参照して、本実施の形態の昇圧電圧発生回路
では、ＶPP検知回路１００のＶPP検知信号φPPが活性化
すると、昇圧回路部３００がその検知信号φPPにより直
接ポンピング動作を開始する。昇圧回路部３００は、そ
れから続いて入力される発振器２００の発振出力φOSC
により、ポンピング動作を継続する。発振器２００は検
知回路１００により制御されており、検知信号φPPが活
性化すると発振する。一方、昇圧出力電圧ＶOUT が所定
の電圧ＶPPに達すると、検知回路１００により検知信号
φPPが非活性化され、この検知信号φPPが直接昇圧回路
部３００のポンピング動作を停止する。
て、図面を参照して説明する。図１は、本発明の第１の
実施の形態による昇圧電圧発生回路の、ブロック図であ
る。図１を参照して、本実施の形態の昇圧電圧発生回路
では、ＶPP検知回路１００のＶPP検知信号φPPが活性化
すると、昇圧回路部３００がその検知信号φPPにより直
接ポンピング動作を開始する。昇圧回路部３００は、そ
れから続いて入力される発振器２００の発振出力φOSC
により、ポンピング動作を継続する。発振器２００は検
知回路１００により制御されており、検知信号φPPが活
性化すると発振する。一方、昇圧出力電圧ＶOUT が所定
の電圧ＶPPに達すると、検知回路１００により検知信号
φPPが非活性化され、この検知信号φPPが直接昇圧回路
部３００のポンピング動作を停止する。
【００１８】図２は、図１に示すブロック図中の、昇圧
回路部３００の回路図である。また図３は、本実施の形
態における動作時の波形を示すタイミングチャートであ
る。図１〜図３を参照して、昇圧回路部３００は、入力
部５００と、２つのパルス変換部６００，６０１と、２
つの出力部７００，７０１とから構成されている。出力
部７００，７０１内の６つのキャパシタＣ1 〜Ｃ6 は、
ｐチャネル型ＭＯＳトランジスタなどを用いて形成され
る。又、電源電圧ＶCCには半導体メモリ装置の外部から
供給される外部電源電圧を用いるが、所定の昇圧電圧値
ＶPPがメモリ装置内部で発生させる内部電源電圧に対し
て余り高くない時は、内部電源電圧を用いることも可能
である。
回路部３００の回路図である。また図３は、本実施の形
態における動作時の波形を示すタイミングチャートであ
る。図１〜図３を参照して、昇圧回路部３００は、入力
部５００と、２つのパルス変換部６００，６０１と、２
つの出力部７００，７０１とから構成されている。出力
部７００，７０１内の６つのキャパシタＣ1 〜Ｃ6 は、
ｐチャネル型ＭＯＳトランジスタなどを用いて形成され
る。又、電源電圧ＶCCには半導体メモリ装置の外部から
供給される外部電源電圧を用いるが、所定の昇圧電圧値
ＶPPがメモリ装置内部で発生させる内部電源電圧に対し
て余り高くない時は、内部電源電圧を用いることも可能
である。
【００１９】以下に、本実施の形態の動作を、詳細に説
明する。出力電圧ＶOUT が所定の値ＶPPより低下する
と、ＶPP検知回路１００によりＶPP検知信号φPPが活性
化されて、Ｈレベルの検知信号φPPが発振器２００に入
力される。検知信号φPPは、同時に、昇圧回路部３００
にも入力される。
明する。出力電圧ＶOUT が所定の値ＶPPより低下する
と、ＶPP検知回路１００によりＶPP検知信号φPPが活性
化されて、Ｈレベルの検知信号φPPが発振器２００に入
力される。検知信号φPPは、同時に、昇圧回路部３００
にも入力される。
【００２０】昇圧回路部３００にＨレベルの検知信号φ
PPが入力されると（このとき、発振器２００の発振出力
φOSC は、Ｌレベル）、ＮＡＮＤゲート２を介してイン
バータ３からＨレベルの信号が出力され、出力部７００
側での昇圧動作が始まる。このとき、インバータ２４の
出力信号はＨレベルとなるので、電源電圧ＶCC付近にプ
リチャージされている節点Ｎ1 は、キャパシタＣ1 を介
した容量結合により２ＶCC付近まで昇圧される。又、イ
ンバータ２１からはＬレベルの信号が出力されるので、
２ＶCC付近にプリチャージされている節点Ｎ3 は、キャ
パシタＣ3 を介した容量結合により電源電圧ＶCC付近ま
で降圧される。更に、インバータ２７からはＨレベルの
信号が出力され、電源電圧ＶCC付近にプリチャージされ
ている節点Ｎ2 は、キャパシタＣ2 を介した容量結合に
より２ＶCC付近まで昇圧される。そして、出力トランジ
スタＭ1 が出力端子７と導通して、出力電圧ＶOUT を昇
圧する。
PPが入力されると（このとき、発振器２００の発振出力
φOSC は、Ｌレベル）、ＮＡＮＤゲート２を介してイン
バータ３からＨレベルの信号が出力され、出力部７００
側での昇圧動作が始まる。このとき、インバータ２４の
出力信号はＨレベルとなるので、電源電圧ＶCC付近にプ
リチャージされている節点Ｎ1 は、キャパシタＣ1 を介
した容量結合により２ＶCC付近まで昇圧される。又、イ
ンバータ２１からはＬレベルの信号が出力されるので、
２ＶCC付近にプリチャージされている節点Ｎ3 は、キャ
パシタＣ3 を介した容量結合により電源電圧ＶCC付近ま
で降圧される。更に、インバータ２７からはＨレベルの
信号が出力され、電源電圧ＶCC付近にプリチャージされ
ている節点Ｎ2 は、キャパシタＣ2 を介した容量結合に
より２ＶCC付近まで昇圧される。そして、出力トランジ
スタＭ1 が出力端子７と導通して、出力電圧ＶOUT を昇
圧する。
【００２１】次に、昇圧回路部３００に発振器２００か
らのＨレベルの発振出力φOSC が入力されると（このと
き、検知信号φPPは、Ｈレベル）、ＮＡＮＤゲート１を
介してインバータ４からＨレベルの信号が出力され、出
力部７０１側での昇圧動作が始まる。一方、出力部７０
０側では、プリチャージ動作が始まる。このとき、出力
部７０１側では、インバータ４４の出力信号がＨレベル
となり、電源電圧ＶCC付近にプリチャージされている節
点Ｎ4 は、キャパシタＣ4 を介した容量結合により２Ｖ
CC付近まで昇圧される。又、インバータ４１からはＬレ
ベルの信号が出力され、２ＶCC付近にプリチャージされ
ている節点Ｎ6 は、キャパシタＣ6 を介した容量結合に
より電源電圧ＶCC付近まで降圧される。更に、インバー
タ４７からはＨレベルの信号が出力され、電源電圧ＶCC
付近にプリチャージされている節点Ｎ5 は、キャパシタ
Ｃ5 を介した容量結合により２ＶCC付近まで昇圧され
る。そして、出力トランジスタＭ2 が出力端子７と導通
して、出力電圧ＶOUT を昇圧する。
らのＨレベルの発振出力φOSC が入力されると（このと
き、検知信号φPPは、Ｈレベル）、ＮＡＮＤゲート１を
介してインバータ４からＨレベルの信号が出力され、出
力部７０１側での昇圧動作が始まる。一方、出力部７０
０側では、プリチャージ動作が始まる。このとき、出力
部７０１側では、インバータ４４の出力信号がＨレベル
となり、電源電圧ＶCC付近にプリチャージされている節
点Ｎ4 は、キャパシタＣ4 を介した容量結合により２Ｖ
CC付近まで昇圧される。又、インバータ４１からはＬレ
ベルの信号が出力され、２ＶCC付近にプリチャージされ
ている節点Ｎ6 は、キャパシタＣ6 を介した容量結合に
より電源電圧ＶCC付近まで降圧される。更に、インバー
タ４７からはＨレベルの信号が出力され、電源電圧ＶCC
付近にプリチャージされている節点Ｎ5 は、キャパシタ
Ｃ5 を介した容量結合により２ＶCC付近まで昇圧され
る。そして、出力トランジスタＭ2 が出力端子７と導通
して、出力電圧ＶOUT を昇圧する。
【００２２】一方で、出力部７００側では、インバータ
２７の出力信号がＬレベルとなり、２ＶCC付近にプリチ
ャージされている節点Ｎ2 は、キャパシタＣ2 を介した
容量結合により電源電圧ＶCC付近まで降圧される。そし
て、インバータ２１からはＨレベルの信号が出力され、
電源電圧ＶCC付近にプリチャージされている節点Ｎ
3は、キャパシタＣ3 を介した容量結合により２ＶCC付
近まで昇圧される。その結果、トランジスタＭ51が電源
端子８と導通して、節点Ｎ1 を電源電圧ＶCC付近までプ
リチャージする。
２７の出力信号がＬレベルとなり、２ＶCC付近にプリチ
ャージされている節点Ｎ2 は、キャパシタＣ2 を介した
容量結合により電源電圧ＶCC付近まで降圧される。そし
て、インバータ２１からはＨレベルの信号が出力され、
電源電圧ＶCC付近にプリチャージされている節点Ｎ
3は、キャパシタＣ3 を介した容量結合により２ＶCC付
近まで昇圧される。その結果、トランジスタＭ51が電源
端子８と導通して、節点Ｎ1 を電源電圧ＶCC付近までプ
リチャージする。
【００２３】次に、昇圧回路部３００に発振器２００か
らＬレベルの発振出力φOSC が入力されると（このと
き、検知信号φPPは、Ｈレベル）、出力部７００側の昇
圧動作が始まり、出力部７０１側では、プリチャージ動
作が始まる。出力部７０１側では、インバータ４７の出
力信号がＬレベルとなるので、２ＶCC付近にプリチャー
ジされている節点Ｎ5 は、キャパシタＣ5 を介した容量
結合により電源電圧ＶCC付近まで降圧される。又、イン
バータ４４の出力信号がＬレベルとなるので、所定値Ｖ
PP付近まで降下した節点Ｎ4 の電圧は、キャパシタＣ4
を介した容量結合により電源電圧ＶCC以下まで降圧され
る。インバータ４１からはＨレベルの信号が出力され、
電源電圧ＶCC付近にプリチャージされている節点Ｎ
6 は、キャパシタＣ6 を介した容量結合により２ＶCC付
近まで昇圧される。そして、トランジスタＭ61が電源端
子８と導通して、節点Ｎ4 を電源電圧ＶCC付近までプリ
チャージする。このとき、出力部７００側では、上述し
た昇圧動作が行われる。
らＬレベルの発振出力φOSC が入力されると（このと
き、検知信号φPPは、Ｈレベル）、出力部７００側の昇
圧動作が始まり、出力部７０１側では、プリチャージ動
作が始まる。出力部７０１側では、インバータ４７の出
力信号がＬレベルとなるので、２ＶCC付近にプリチャー
ジされている節点Ｎ5 は、キャパシタＣ5 を介した容量
結合により電源電圧ＶCC付近まで降圧される。又、イン
バータ４４の出力信号がＬレベルとなるので、所定値Ｖ
PP付近まで降下した節点Ｎ4 の電圧は、キャパシタＣ4
を介した容量結合により電源電圧ＶCC以下まで降圧され
る。インバータ４１からはＨレベルの信号が出力され、
電源電圧ＶCC付近にプリチャージされている節点Ｎ
6 は、キャパシタＣ6 を介した容量結合により２ＶCC付
近まで昇圧される。そして、トランジスタＭ61が電源端
子８と導通して、節点Ｎ4 を電源電圧ＶCC付近までプリ
チャージする。このとき、出力部７００側では、上述し
た昇圧動作が行われる。
【００２４】以後、発振器２００の出力信号により、出
力部７００，７０１は、交互に昇圧動作，プリチャージ
動作を繰り返す。
力部７００，７０１は、交互に昇圧動作，プリチャージ
動作を繰り返す。
【００２５】出力電圧ＶOUT が所定値ＶPPに達すると、
検知回路１００から昇圧回路部３００に、非活性化され
たＬレベルの検知信号φPPが入力される。これにより、
ＮＡＮＤゲート２を介したインバータ３と、ＮＡＮＤゲ
ート１を介したインバータ４とからＬレベルの信号が出
力され、出力トランジスタのプリチャージが始まる。節
点Ｎ2 ，Ｎ5 の電圧は電源電圧ＶCCとなり、出力トラン
ジスタＭ1 ，Ｍ2 は出力端子７と非導通となる。又、節
点Ｎ3 ，Ｎ6 は２ＶCC付近まで昇圧されてトランジスタ
Ｍ51，Ｍ61のゲート電極に入力され、節点Ｎ1 ，Ｎ4 を
電源端子８と導通させて電源電圧ＶCCにプリチャージす
る。
検知回路１００から昇圧回路部３００に、非活性化され
たＬレベルの検知信号φPPが入力される。これにより、
ＮＡＮＤゲート２を介したインバータ３と、ＮＡＮＤゲ
ート１を介したインバータ４とからＬレベルの信号が出
力され、出力トランジスタのプリチャージが始まる。節
点Ｎ2 ，Ｎ5 の電圧は電源電圧ＶCCとなり、出力トラン
ジスタＭ1 ，Ｍ2 は出力端子７と非導通となる。又、節
点Ｎ3 ，Ｎ6 は２ＶCC付近まで昇圧されてトランジスタ
Ｍ51，Ｍ61のゲート電極に入力され、節点Ｎ1 ，Ｎ4 を
電源端子８と導通させて電源電圧ＶCCにプリチャージす
る。
【００２６】このように本実施の形態では、活性化され
た検知信号φPPにより昇圧回路部３００が直接起動さ
れ、続いて入力される発振器の発振出力により昇圧動作
を継続し、出力電圧ＶOUT が所定値ＶPPに達した後は、
非活性の検知信号φPPにより昇圧回路部３００の動作が
直接停止される。
た検知信号φPPにより昇圧回路部３００が直接起動さ
れ、続いて入力される発振器の発振出力により昇圧動作
を継続し、出力電圧ＶOUT が所定値ＶPPに達した後は、
非活性の検知信号φPPにより昇圧回路部３００の動作が
直接停止される。
【００２７】ここで、図１に示すブロック図中のＶPP検
知回路１００には、一例として、図４（ａ）にその回路
図を示す構成のものが用いられる。又、発振器２００と
しては、図４（ｂ）にその一例の回路図を示す構成のも
のが使用される。図４（ａ）を参照して、検知回路１０
０は、出力電圧ＶOUT を抵抗分割した節点の電圧と基準
電圧ＶREF とを差動アンプ８００により比較し、検知結
果を出力する。すなわち、基準電圧ＶREF に対し出力電
圧ＶOUT を抵抗分割した節点の電圧の方が高い場合は、
ＶPP検知信号φPPがＬレベル（非活性状態）となり、低
い場合はＨレベル（活性状態）となる。一方、図４
（ｂ）を参照すると、発振器２００は、活性化されたＨ
レベルの検知信号φPPが入力されると出力信号φOSC が
発振状態となり、検知信号φPPが非活性でＬレベルにな
ると出力信号φOSC がＬレベルに遷移する。
知回路１００には、一例として、図４（ａ）にその回路
図を示す構成のものが用いられる。又、発振器２００と
しては、図４（ｂ）にその一例の回路図を示す構成のも
のが使用される。図４（ａ）を参照して、検知回路１０
０は、出力電圧ＶOUT を抵抗分割した節点の電圧と基準
電圧ＶREF とを差動アンプ８００により比較し、検知結
果を出力する。すなわち、基準電圧ＶREF に対し出力電
圧ＶOUT を抵抗分割した節点の電圧の方が高い場合は、
ＶPP検知信号φPPがＬレベル（非活性状態）となり、低
い場合はＨレベル（活性状態）となる。一方、図４
（ｂ）を参照すると、発振器２００は、活性化されたＨ
レベルの検知信号φPPが入力されると出力信号φOSC が
発振状態となり、検知信号φPPが非活性でＬレベルにな
ると出力信号φOSC がＬレベルに遷移する。
【００２８】以上、ＶPP検知回１００と発振回路２００
とをそれぞれ一つづ例示したが、この他のどのような回
路構成でも、本発明に適用することができる。
とをそれぞれ一つづ例示したが、この他のどのような回
路構成でも、本発明に適用することができる。
【００２９】本実施の形態の構成には、以下の特徴があ
る。第１に、出力電圧ＶOUT の低下により活性化された
検知信号φPPで、昇圧回路部３００のポンピング動作を
直接起動させるので、出力電圧ＶOUT が低下してから昇
圧動作が始まるまでの間に、発振器２００が発振を開始
するのに要する遅れ時間を短縮できる。これにより、出
力電圧ＶOUT の低下を小さくし、所定値ＶPPへの回復を
速めることができる。又、出力電圧ＶOUT が所定値ＶPP
に達した後、非活性化された検知信号φPPで出力トラン
ジスタＭ1 ，Ｍ2 を出力端子から切り離して、直接昇圧
回路部３００での昇圧を停止させるので、検知信号φPP
が非活性化されてから発振器２００が停止する迄の遅れ
時間の間に出力される発振出力によって昇圧回路部３０
０が動作し、出力電圧ＶOUT が過剰に昇圧されることは
ない。その結果、出力電圧ＶOUTの所定値への回復を速
め、しかもその変動を従来に比べて小さく抑えることが
できる。
る。第１に、出力電圧ＶOUT の低下により活性化された
検知信号φPPで、昇圧回路部３００のポンピング動作を
直接起動させるので、出力電圧ＶOUT が低下してから昇
圧動作が始まるまでの間に、発振器２００が発振を開始
するのに要する遅れ時間を短縮できる。これにより、出
力電圧ＶOUT の低下を小さくし、所定値ＶPPへの回復を
速めることができる。又、出力電圧ＶOUT が所定値ＶPP
に達した後、非活性化された検知信号φPPで出力トラン
ジスタＭ1 ，Ｍ2 を出力端子から切り離して、直接昇圧
回路部３００での昇圧を停止させるので、検知信号φPP
が非活性化されてから発振器２００が停止する迄の遅れ
時間の間に出力される発振出力によって昇圧回路部３０
０が動作し、出力電圧ＶOUT が過剰に昇圧されることは
ない。その結果、出力電圧ＶOUTの所定値への回復を速
め、しかもその変動を従来に比べて小さく抑えることが
できる。
【００３０】第２に、出力トランジスタＭ1 ，Ｍ2 のド
レイン節点Ｎ1 ，Ｎ4 をプリチャージするとき、ドレイ
ン節点Ｎ1 ，Ｎ4 と電源端子８とを導通させるプリチャ
ージトランジスタＭ51，Ｍ61のゲート電極に安定した高
い電圧を加えることができるので、ドレイン節点Ｎ1 ，
Ｎ2 のプリチャージ電圧を電源電圧ＶCCに確実に高める
ことができる。これにより、出力トランジスタＭ1 ，Ｍ
2 の昇圧能力を高め、所定値への回復速度を高速化でき
る。
レイン節点Ｎ1 ，Ｎ4 をプリチャージするとき、ドレイ
ン節点Ｎ1 ，Ｎ4 と電源端子８とを導通させるプリチャ
ージトランジスタＭ51，Ｍ61のゲート電極に安定した高
い電圧を加えることができるので、ドレイン節点Ｎ1 ，
Ｎ2 のプリチャージ電圧を電源電圧ＶCCに確実に高める
ことができる。これにより、出力トランジスタＭ1 ，Ｍ
2 の昇圧能力を高め、所定値への回復速度を高速化でき
る。
【００３１】本実施の形態において、出力部７００，７
０１は、これを図５に示すように変形することができ
る。出力部７００を例にとり、図５を参照して、ゲート
電極に節点Ｎ3 の電圧を入力されて出力トランジスタＭ
1 のゲート電極（節点Ｎ2 ）をプリチャージするトラン
ジスタＭ52の、チャネルの接続の仕方が変形されてい
る。すなわち、トランジスタＭ52のチャネルの一端を節
点Ｎ2 に接続し、チャネルのもう一端を節点Ｎ1 に接続
している。このようにすると、プリチャージの際に、節
点Ｎ3 が２ＶCCに昇圧されるのでトランジスタＭ52は導
通状態となり、節点Ｎ1 と節点Ｎ2 とが同電位となる。
その結果、出力トランジスタＭ1 が非導通状態となる。
すなわち、これまで説明した動作中のプリチャージ動作
の際には、節点Ｎ1 がＶCC以下になり節点Ｎ2 （ゲート
電極）がＶCCになるので、出力トランジスタＭ1 が導通
状態となり、出力端子（電圧＝ＶPP＞ＶCC）側からの逆
流が生じるが、上述の変形例の出力部を用いることによ
りそのような出力電圧ＶOUT の低下を防止できる。
０１は、これを図５に示すように変形することができ
る。出力部７００を例にとり、図５を参照して、ゲート
電極に節点Ｎ3 の電圧を入力されて出力トランジスタＭ
1 のゲート電極（節点Ｎ2 ）をプリチャージするトラン
ジスタＭ52の、チャネルの接続の仕方が変形されてい
る。すなわち、トランジスタＭ52のチャネルの一端を節
点Ｎ2 に接続し、チャネルのもう一端を節点Ｎ1 に接続
している。このようにすると、プリチャージの際に、節
点Ｎ3 が２ＶCCに昇圧されるのでトランジスタＭ52は導
通状態となり、節点Ｎ1 と節点Ｎ2 とが同電位となる。
その結果、出力トランジスタＭ1 が非導通状態となる。
すなわち、これまで説明した動作中のプリチャージ動作
の際には、節点Ｎ1 がＶCC以下になり節点Ｎ2 （ゲート
電極）がＶCCになるので、出力トランジスタＭ1 が導通
状態となり、出力端子（電圧＝ＶPP＞ＶCC）側からの逆
流が生じるが、上述の変形例の出力部を用いることによ
りそのような出力電圧ＶOUT の低下を防止できる。
【００３２】又、本実施の形態におけるパルス変換部６
００，６０１は、これを図６（ａ）に示すように変形で
きる。パルス変換部６００を例にとり、図６（ａ）を参
照して、このパルス変換部の変形例の特徴は、出力部７
００の出力トランジスタＭ1のゲート電極を容量結合す
る内部パルス信号のレベルを、レベル変換回路６０２を
用いて、電源電圧ＶCCから出力電圧の所定値ＶPPにレベ
ル変換していることである。このようにすることによ
り、昇圧動作時の出力トランジスタＭ1 のゲート電圧を
２ＶCCからＶCC＋ＶPP（ＶCC＜ＶPP）に高めて、出力ト
ランジスタＭ1 の昇圧能力を更に高めている。レベル変
換回路６０２には、例えば、図６（ｂ）にその回路図を
示す構成のものが用いられる。
００，６０１は、これを図６（ａ）に示すように変形で
きる。パルス変換部６００を例にとり、図６（ａ）を参
照して、このパルス変換部の変形例の特徴は、出力部７
００の出力トランジスタＭ1のゲート電極を容量結合す
る内部パルス信号のレベルを、レベル変換回路６０２を
用いて、電源電圧ＶCCから出力電圧の所定値ＶPPにレベ
ル変換していることである。このようにすることによ
り、昇圧動作時の出力トランジスタＭ1 のゲート電圧を
２ＶCCからＶCC＋ＶPP（ＶCC＜ＶPP）に高めて、出力ト
ランジスタＭ1 の昇圧能力を更に高めている。レベル変
換回路６０２には、例えば、図６（ｂ）にその回路図を
示す構成のものが用いられる。
【００３３】このように、本実施の形態の昇圧電圧発生
回路は、図２に示す回路構成の他にも、図５に示す出力
部の変形例あるいは、図６に示すパルス変換部の変形例
を、様々に組み合せて構成することができる。
回路は、図２に示す回路構成の他にも、図５に示す出力
部の変形例あるいは、図６に示すパルス変換部の変形例
を、様々に組み合せて構成することができる。
【００３４】次に、本発明の第２の実施の形態につい
て、説明する。図７は、本発明の第２の実施の形態によ
る昇圧電圧発生回路の、ブロック図である。また、図８
は、上記ブロック図中の昇圧回路部３０１の回路図であ
る。図８を参照すると、本実施の形態は、図２に示す第
１の実施の形態に対し、入力部５０１を変えた構成とな
っている。本実施の形態はこれまで述べた第１の実施の
形態と同様の動作をするが、それに加えて、図９の動作
波形図に示すように、ＶPP検知信号φPPが非活性の状態
でも、インシデンタル（Ｉｎｃｉｄｅｎｔａｌ）パルス
発生回路４００により、昇圧電圧ＶPPを消費する動作が
始まる前から直後の間に昇圧回路部３０１を動作させる
という特徴を備えている。尚、ＶPP検知回路１００及び
発振器２００には第１の実施の形態におけると同じ構成
のものを用いることができるので、それらに関する説明
は割愛する。
て、説明する。図７は、本発明の第２の実施の形態によ
る昇圧電圧発生回路の、ブロック図である。また、図８
は、上記ブロック図中の昇圧回路部３０１の回路図であ
る。図８を参照すると、本実施の形態は、図２に示す第
１の実施の形態に対し、入力部５０１を変えた構成とな
っている。本実施の形態はこれまで述べた第１の実施の
形態と同様の動作をするが、それに加えて、図９の動作
波形図に示すように、ＶPP検知信号φPPが非活性の状態
でも、インシデンタル（Ｉｎｃｉｄｅｎｔａｌ）パルス
発生回路４００により、昇圧電圧ＶPPを消費する動作が
始まる前から直後の間に昇圧回路部３０１を動作させる
という特徴を備えている。尚、ＶPP検知回路１００及び
発振器２００には第１の実施の形態におけると同じ構成
のものを用いることができるので、それらに関する説明
は割愛する。
【００３５】図１０（ａ）に、インシデンタルパルス発
生回路４００の回路図を示す。又、図１０（ｂ）にその
動作波形を示す。図１０を参照して、信号φRAS は、例
えばワード線昇圧のような昇圧電圧ＶPPを消費する動作
が始まる前から直後の間に発生するパルス信号であり、
検知信号φPPがＬレベルのときＨレベルの信号φRASが
入力すると、ＬレベルのＶPP活性動作信号▽φINC （▽
は、「反転」を表す上バーの代用。以下、同じ）を出力
する。但し、検知信号φPPがＨレベルに遷移すると、Ｖ
PP活性動作信号▽φINC はＨレベルとなり非活性化す
る。
生回路４００の回路図を示す。又、図１０（ｂ）にその
動作波形を示す。図１０を参照して、信号φRAS は、例
えばワード線昇圧のような昇圧電圧ＶPPを消費する動作
が始まる前から直後の間に発生するパルス信号であり、
検知信号φPPがＬレベルのときＨレベルの信号φRASが
入力すると、ＬレベルのＶPP活性動作信号▽φINC （▽
は、「反転」を表す上バーの代用。以下、同じ）を出力
する。但し、検知信号φPPがＨレベルに遷移すると、Ｖ
PP活性動作信号▽φINC はＨレベルとなり非活性化す
る。
【００３６】以下に、本実施の形態の動作について、説
明する。出力電圧ＶOUT が所定の電圧ＶPPになっていて
（検知信号φPP＝Ｌレベル）、昇圧電圧ＶPPを低下させ
る活性動作（例えば、ワード線の昇圧動作）が始まる前
から直後の間に、ＶPP活性動作信号▽φINC が発生す
る。この信号がＮＡＮＤゲート６３を介してＨレベルの
信号を出力し、出力部７０１側での昇圧動作が始まる。
明する。出力電圧ＶOUT が所定の電圧ＶPPになっていて
（検知信号φPP＝Ｌレベル）、昇圧電圧ＶPPを低下させ
る活性動作（例えば、ワード線の昇圧動作）が始まる前
から直後の間に、ＶPP活性動作信号▽φINC が発生す
る。この信号がＮＡＮＤゲート６３を介してＨレベルの
信号を出力し、出力部７０１側での昇圧動作が始まる。
【００３７】先ず、インバータ４４の出力信号がＨレベ
ルとなるので、電源電圧ＶCC付近にプリチャージされて
いる節点Ｎ4 は、キャパシタＣ4 を介した容量結合によ
り２ＶCC付近まで昇圧される。又、インバータ４１から
はＬレベルの信号が出力されるので、２ＶCC付近にプリ
チャージされている節点Ｎ6 は、キャパシタＣ6 を介し
た容量結合により電源電圧ＶCC付近まで降圧される。更
に、インバータ４７からはＨレベルの信号が出力される
ので、電源電圧ＶCC付近にプリチャージされている節点
Ｎ5 は、キャパシタＣ5 を介した容量結合により２ＶCC
付近まで昇圧される。
ルとなるので、電源電圧ＶCC付近にプリチャージされて
いる節点Ｎ4 は、キャパシタＣ4 を介した容量結合によ
り２ＶCC付近まで昇圧される。又、インバータ４１から
はＬレベルの信号が出力されるので、２ＶCC付近にプリ
チャージされている節点Ｎ6 は、キャパシタＣ6 を介し
た容量結合により電源電圧ＶCC付近まで降圧される。更
に、インバータ４７からはＨレベルの信号が出力される
ので、電源電圧ＶCC付近にプリチャージされている節点
Ｎ5 は、キャパシタＣ5 を介した容量結合により２ＶCC
付近まで昇圧される。
【００３８】その後（若しくは、直後）、昇圧電圧ＶPP
を低下させる活性動作が起ることにより出力電圧ＶOUT
は低下するが、所定値ＶPPよりよりも少し高くなってい
たため、その電圧の沈み方は第１の実施の形態に比べて
緩和される。そして、ＶPP検知回路１００が出力電圧Ｖ
OUT の低下を検知して検知信号φPPがＨレベルに遷移
し、信号▽φINC をＨレベルに引き上ると共に前述した
第１の実施の形態におけると同様に、出力トランジスタ
Ｍ1 側から昇圧動作を行ってゆく。このときの動作は、
第１の実施の形態におけると同じである。
を低下させる活性動作が起ることにより出力電圧ＶOUT
は低下するが、所定値ＶPPよりよりも少し高くなってい
たため、その電圧の沈み方は第１の実施の形態に比べて
緩和される。そして、ＶPP検知回路１００が出力電圧Ｖ
OUT の低下を検知して検知信号φPPがＨレベルに遷移
し、信号▽φINC をＨレベルに引き上ると共に前述した
第１の実施の形態におけると同様に、出力トランジスタ
Ｍ1 側から昇圧動作を行ってゆく。このときの動作は、
第１の実施の形態におけると同じである。
【００３９】本実施の形態の特徴は、第１に、昇圧電圧
ＶPPを低下させる活性動作に対して検知信号φPPがＬレ
ベルでも昇圧動作が可能であることから、出力電圧Ｖ
OUT の所定値ＶPPからの沈みが緩和され、結果として、
検知信号φPPがＨレベルになってからの所定値ＶPPへの
回復時間を短縮できることにある。第２に、ＶPP活性動
作信号▽φINC （▽は、反転を意味する上バーの代用。
以下、同じ）による昇圧動作中に出力トランジスタＭ1
側はプリチャージ状態にあるため、検知信号φPPがＨレ
ベルに移行した後、第１の実施の形態で説明した昇圧動
作に連続的に移行できるという特徴がある。
ＶPPを低下させる活性動作に対して検知信号φPPがＬレ
ベルでも昇圧動作が可能であることから、出力電圧Ｖ
OUT の所定値ＶPPからの沈みが緩和され、結果として、
検知信号φPPがＨレベルになってからの所定値ＶPPへの
回復時間を短縮できることにある。第２に、ＶPP活性動
作信号▽φINC （▽は、反転を意味する上バーの代用。
以下、同じ）による昇圧動作中に出力トランジスタＭ1
側はプリチャージ状態にあるため、検知信号φPPがＨレ
ベルに移行した後、第１の実施の形態で説明した昇圧動
作に連続的に移行できるという特徴がある。
【００４０】図１１に、本実施の形態における入力部の
一変形例の回路図を示す。又、図１２（ａ）に、インシ
デンタルパルス発生回路の一変形例の回路図を示す。図
１２（ｂ）は、その変形例のインジデンタルパルス発生
回路４０１の動作波形を示す図である。図１２（ａ）を
参照して、信号φRAS は、ワード線昇圧のような昇圧電
圧ＶPPを消費する動作が始まる前から直後の間に発生す
るパルス信号である。検知信号φPPがＬレベルのときＨ
レベルの信号φRAS が入力すると、回路内の発振器９０
０が動作し、相補のＶPP活性動作信号が▽φINC2，▽φ
INC1の順序で、入力部５０２のＮＡＮＤゲート５，ＮＡ
ＮＤゲート６に入力される。これによって、この実施の
形態の昇圧電圧発生回路は、見掛け上、第１の実施の形
態で示した昇圧動作を行う。又、昇圧電圧ＶPPが低下し
た後、検知信号φPPがＨレベルになると、インシデンタ
ルパルス発生回路４０１の発振器９００が停止し、相補
のＶPP活性動作信号▽φINC2，▽φINC1は共にＨレベル
になり、この昇圧電圧発生回路は、第１の実施の形態で
示した昇圧動作を行う。
一変形例の回路図を示す。又、図１２（ａ）に、インシ
デンタルパルス発生回路の一変形例の回路図を示す。図
１２（ｂ）は、その変形例のインジデンタルパルス発生
回路４０１の動作波形を示す図である。図１２（ａ）を
参照して、信号φRAS は、ワード線昇圧のような昇圧電
圧ＶPPを消費する動作が始まる前から直後の間に発生す
るパルス信号である。検知信号φPPがＬレベルのときＨ
レベルの信号φRAS が入力すると、回路内の発振器９０
０が動作し、相補のＶPP活性動作信号が▽φINC2，▽φ
INC1の順序で、入力部５０２のＮＡＮＤゲート５，ＮＡ
ＮＤゲート６に入力される。これによって、この実施の
形態の昇圧電圧発生回路は、見掛け上、第１の実施の形
態で示した昇圧動作を行う。又、昇圧電圧ＶPPが低下し
た後、検知信号φPPがＨレベルになると、インシデンタ
ルパルス発生回路４０１の発振器９００が停止し、相補
のＶPP活性動作信号▽φINC2，▽φINC1は共にＨレベル
になり、この昇圧電圧発生回路は、第１の実施の形態で
示した昇圧動作を行う。
【００４１】この回路構成の特徴は、昇圧電圧ＶPPを低
下させる活性動作に対して、検知信号φPPがＬレベルで
も昇圧動作を可能とし、結果として出力電圧ＶOUT の所
定値ＶPPからの沈みが緩和され、検知信号φPPがＨレベ
ルになってからの所定値ＶPPへの回復時間を短縮できる
ことにある。更に、検知信号φPPがＬレベルでもインシ
デンタルパルス発生回路の発振器により連続的な昇圧動
作を可能にしている点にも、特徴がある。
下させる活性動作に対して、検知信号φPPがＬレベルで
も昇圧動作を可能とし、結果として出力電圧ＶOUT の所
定値ＶPPからの沈みが緩和され、検知信号φPPがＨレベ
ルになってからの所定値ＶPPへの回復時間を短縮できる
ことにある。更に、検知信号φPPがＬレベルでもインシ
デンタルパルス発生回路の発振器により連続的な昇圧動
作を可能にしている点にも、特徴がある。
【００４２】本実施の形態においても、これまで述べた
回路構成の他に、第１の実施の形態で説明した、図５に
示す入力部の変形例、図６に示すパルス変換部の変形例
を、様々に組み合せて回路を構成することができる。
回路構成の他に、第１の実施の形態で説明した、図５に
示す入力部の変形例、図６に示すパルス変換部の変形例
を、様々に組み合せて回路を構成することができる。
【００４３】
【発明の効果】以上説明したように本発明によれば、昇
圧電圧発生回路の起動および停止を、昇圧出力電圧の所
定値からの低下を検知する検知回路からの検知信号で、
直接制御できる。従って、低下した昇圧出力電圧を発振
器での発振開始に要する時間遅れなしに高速で所定値に
回復させ、又、所定値に回復した後は、発振器での発振
停止に要する時間遅れなしに直ちに昇圧動作を停止でき
る。これにより本発明によれば、発振器の発振遅れによ
る電圧低下量の増大および発振器の停止遅れによる過剰
昇圧に基ずく、昇圧出力電圧の変動を従来より抑制する
すると共に、所定値への回復を速めることができる。
圧電圧発生回路の起動および停止を、昇圧出力電圧の所
定値からの低下を検知する検知回路からの検知信号で、
直接制御できる。従って、低下した昇圧出力電圧を発振
器での発振開始に要する時間遅れなしに高速で所定値に
回復させ、又、所定値に回復した後は、発振器での発振
停止に要する時間遅れなしに直ちに昇圧動作を停止でき
る。これにより本発明によれば、発振器の発振遅れによ
る電圧低下量の増大および発振器の停止遅れによる過剰
昇圧に基ずく、昇圧出力電圧の変動を従来より抑制する
すると共に、所定値への回復を速めることができる。
【００４４】又、例えばワード線昇圧のような昇圧出力
電圧を低下させる活性動作に対し、検知回路の検知信号
が非活性でも昇圧動作を行い、予め昇圧出力電圧を所定
値より高めに設定しておくことができるので、消費され
る昇圧出力電圧の変動を抑制し、所定値への回復時間を
より短縮できる。
電圧を低下させる活性動作に対し、検知回路の検知信号
が非活性でも昇圧動作を行い、予め昇圧出力電圧を所定
値より高めに設定しておくことができるので、消費され
る昇圧出力電圧の変動を抑制し、所定値への回復時間を
より短縮できる。
【００４５】本発明においては、昇圧電圧発生回路の昇
圧用キャパシタを電源電圧にプリチャージするためのト
ランジスタのゲート電圧を、プリチャージ用のキャパシ
タの交互充放電により電源電圧以上に昇圧する。これに
より本発明によれば、昇圧用トランジスタを確実に電源
電圧にプリチャージできるので、従来の昇圧電圧発生回
路より昇圧能力を高めることができ、所定値への回復を
高速化できる。
圧用キャパシタを電源電圧にプリチャージするためのト
ランジスタのゲート電圧を、プリチャージ用のキャパシ
タの交互充放電により電源電圧以上に昇圧する。これに
より本発明によれば、昇圧用トランジスタを確実に電源
電圧にプリチャージできるので、従来の昇圧電圧発生回
路より昇圧能力を高めることができ、所定値への回復を
高速化できる。
【図１】本発明の第１の実施の形態による昇圧電圧発生
回路のブロック図である。
回路のブロック図である。
【図２】第１の実施の形態に用いられる昇圧回路部の回
路図である。
路図である。
【図３】第１の実施の形態における動作波形を示すタイ
ミングチャート図である。
ミングチャート図である。
【図４】第１の実施の形態に用いられるＶPP検知回路お
よび発振器の、それぞれ一例の回路図である。
よび発振器の、それぞれ一例の回路図である。
【図５】第１の実施の形態に用いられる出力部の変形例
の回路図である。
の回路図である。
【図６】第１の実施の形態に用いられるパルス変換部の
変形例の回路図および、その変形例に用いられるレベル
変換回路の回路図である。
変形例の回路図および、その変形例に用いられるレベル
変換回路の回路図である。
【図７】本発明の第２の実施の形態による昇圧電圧発生
回路のブロック図である。
回路のブロック図である。
【図８】第２の実施の形態に用いられる昇圧回路部の回
路図である。
路図である。
【図９】第２の実施の形態における動作波形を示すタイ
ミングチャート図である。
ミングチャート図である。
【図１０】第２の実施の形態に用いられるインシデンタ
ルパルス発生回路の回路図及び、その動作波形を示すタ
イミングチャート図である。
ルパルス発生回路の回路図及び、その動作波形を示すタ
イミングチャート図である。
【図１１】第２の実施の形態に用いられる入力部の変形
例の回路図である。
例の回路図である。
【図１２】第２の実施の形態に用いられるインシデンタ
ルパルス発生回路の変形例の回路図および、その動作波
形を示すタイミングチャート図である。
ルパルス発生回路の変形例の回路図および、その動作波
形を示すタイミングチャート図である。
【図１３】従来の昇圧電圧発生回路の一例のブロック図
である。
である。
【図１４】図１３に示す昇圧電圧発生回路に用いられる
昇圧回路部の回路図である。
昇圧回路部の回路図である。
【図１５】図１３に示す昇圧電圧発生回路における動作
波形を示すタイミングチャート図である。
波形を示すタイミングチャート図である。
７ 出力端子 ８ 電源端子 １００ ＶPP検知回路 ２００ 発振器 ３００，３０１，３０２ 昇圧回路部 ４００，４０１ インシデンタルパルス発生回路 ５００，５０１，５０２ 入力部 ６００，６０１ パルス変換部 ６０２ レベル変換回路 ７００，７０１ 出力部 ８００ 差動アンプ ９００ 発振器
Claims (11)
- 【請求項１】 装置の電源電圧を昇圧して出力する昇圧
電圧発生回路を備える半導体メモリ装置であって、前記
昇圧電圧発生回路が、その昇圧出力電圧が所定の電圧に
達しているか否かを検知しその検知結果を二値の検知信
号に変換して出力する検知手段と、前記検知手段からの
検知信号に応じて発振動作を行い又はこれを停止する発
振器と、前記発振器の発振出力に応じたキャパシタの交
互充放電により前記電源電圧を昇圧する昇圧手段とを含
んでなる半導体メモリ装置において、 前記検知手段からの検知信号を、前記昇圧手段にも入力
し、 前記昇圧手段での昇圧動作の起動時には、前記昇圧手段
への前記発振器からの発振出力の入力に先立って、活性
化された前記検知信号により昇圧動作を起動させ、昇圧
動作の停止時には、前記発振器での発振停止に先立っ
て、非活性化された前記検知信号により直接昇圧動作を
停止させる構成としたことを特徴とする半導体メモリ装
置。 - 【請求項２】 請求項１記載の半導体メモリ装置におい
て、 この半導体メモリ装置は、前記昇圧電圧発生回路の出力
電圧を降下させる活性動作が生起する際その活性動作の
開始前から後に亘って活性化する副信号を発生する手段
を備え、 前記副信号が前記昇圧手段に入力されて、前記昇圧手段
への活性化された検知信号の入力に先立って、昇圧動作
を起動させる構成であることを特徴とする半導体メモリ
装置。 - 【請求項３】 請求項１又は請求項２記載の半導体メモ
リ装置において、 前記昇圧手段は、キャパシタの交互充放電によって電源
電圧を昇圧する出力部と、その出力部に昇圧動作を行わ
せる昇圧用パルス信号を生成するためのパルス変換部
と、少くとも前記発振器からの発振出力を入力として、
前記パルス変換部に前記昇圧用パルス信号生成のための
内部パルス信号を与える入力部とを含んでなり、 前記入力部が、前記発振器からの発振出力と前記検知手
段からの検知信号とを入力とする構成であることを特徴
とする半導体メモリ装置。 - 【請求項４】 請求項３記載の半導体メモリ装置におい
て、 前記昇圧手段の入力部が、前記発振器からの発振出力
と、前記検知手段からの検知信号と、請求項２に記載の
副信号とを入力とする構成であることを特徴とする半導
体メモリ装置。 - 【請求項５】 請求項３又は請求項４記載の半導体メモ
リ装置において、 前記昇圧手段のパルス変換部は、前記入力部が出力する
内部パルス信号を入力信号として、第１の昇圧用パルス
信号と、その第１の昇圧用パルス信号と同相の第２の昇
圧用パルス信号と、前記第１及び第２の昇圧用パルス信
号とは逆相の第３の昇圧用パルス信号とを生成する構成
であり、 前記昇圧手段の出力部は、 前記第１の昇圧用パルス信号を一方の電極に受けて、他
方の電極に交互充放電による昇圧電圧を出力する昇圧用
の第１のキャパシタと、 前記第１のキャパシタの他方の電極と電源端子との間に
電流経路を成すように接続されて、前記第１のキャパシ
タの他方の電極を前記第３の昇圧用パルス信号により電
源電圧にプリチャージするプリチャージ用トランジスタ
と、 前記第１のキャパシタの他方の電極と出力端子との間に
電流経路をなすように接続されて、前記第１のキャパシ
タの他方の電極に出力される昇圧電圧を、前記第２の昇
圧用パルス信号により、第１のキャパシタでの昇圧に同
期して前記出力端子に取り出す出力用トランジスタと、 前記プリチャージ用トランジスタのゲート電圧を、前記
第３の昇圧用パルス信号によるキャパシタの交互充放電
により、電源電圧以上に昇圧する手段とを備えることを
特徴とする半導体メモリ装置。 - 【請求項６】 請求項５記載の半導体メモリ装置におい
て、 前記パルス変換部を、請求項５に記載のパルス変換部と
同一構成の第１の副パルス変換部と、請求項５に記載の
パルス変換部と同一構成の第２の副パルス変換部とで構
成し、 前記出力部を、請求項５に記載の出力部と同一構成で前
記第１の副パルス変換部からの昇圧用パルス信号を入力
信号とする第１の副出力部と、請求項５に記載の出力部
と同一構成で前記第２の副パルス変換部からの昇圧用パ
ルス信号を入力とする第２の副出力部とで構成すると共
に、それぞれの出力端子を共通接続し、 前記第１の副パルス変換部の入力信号と前記第２の副パ
ルス変換部の入力信号とが互いに相補関係にあるように
したことを特徴とする半導体メモリ装置。 - 【請求項７】 請求項６記載の半導体メモリ装置におい
て、 前記入力部を、前記検知手段からの活性化された検知信
号が入力されると互いに相補となり、以後、発振器から
入力される発振出力に応じて互いに相補関係を保ち、そ
の後検知信号が非活性になると双方とも非活性となる、
二つの内部パルス信号を出力する構成とし、 前記第１及び第２の副パルス変換部に前記入力部が出力
する二つの内部パルス信号を割り振って入力することに
より、前記第１及び第２の副出力部が、交互に昇圧動作
を行うように構成したことを特徴とする半導体メモリ装
置。 - 【請求項８】 装置の電源電圧を昇圧して出力する昇圧
電圧発生回路を備える半導体メモリ装置であって、前記
昇圧電圧発生回路が、その昇圧出力電圧が所定の電圧に
達しているか否かを検知しその検知結果を二値の検知信
号に変換して出力する検知手段と、前記検知手段からの
検知信号に応じて発振動作を行い又はこれを停止する発
振器と、前記発振器の発振出力に応じたキャパシタの交
互充放電により前記電源電圧を昇圧する昇圧手段とを含
んでなる半導体メモリ装置において、前記昇圧手段が、 前記検知手段からの検知信号と前記発振器からの発振出
力とを入力信号とする第１のＮＡＮＤゲートと、前記検
知信号と前記第１のＮＡＮＤゲートの出力信号とを入力
とする第２のＮＡＮＤゲートとを含む入力部と、 前記第２のＮＡＮＤゲートの出力信号の逆相信号を入力
して、これと同相の第１及び第２のパルス信号並びに逆
相の第３のパルス信号を出力する第１のパルス変換部
と、 前記第１のパルス信号を一方の電極に与えられる第１の
キャパシタと、前記第２のパルス信号を一方の電極に与
えられる第２のキャパシタと、前記第３のパルス信号を
一方の電極に与えられる第３のキャパシタと、前記第１
のキャパシタの他方の電極と出力端子との間に電流経路
をなすように接続され、ゲート電極が前記第２のキャパ
シタの他方の電極に接続された第１の出力トランジスタ
と、前記第１のキャパシタの他方の電極と電源端子との
間に電流経路をなすように接続され、ゲート電極が前記
第３のキャパシタの他方の電極に接続された第１のプリ
チャージ用トランジスタと、前記第２のキャパシタの他
方の電極と前記電源端子との間に電流経路をなすように
接続され、ゲート電極が前記第３のキャパシタの他方の
電極に接続された第２のプリチャージ用トランジスタ
と、前記第３のキャパシタの他方の電極と前記電源端子
との間に電流経路をなすように接続され、ゲート電極が
前記第１のキャパシタの他方の電極に接続された第３の
プリチャージ用トランジスタとを含む第１の出力部と、 前記第１のＮＡＮＤゲートの出力信号の逆相信号を入力
して、これと同相の第４及び第５のパルス信号並びに逆
相の第６のパルス信号を出力する第２のパルス変換部
と、 前記第４のパルス信号を一方の電極に与えられる第４の
キャパシタと、前記第５のパルス信号を一方の電極に与
えられる第５のキャパシタと、前記第６のパルス信号を
一方の電極に与えられる第６のキャパシタと、前記第４
のキャパシタの他方の電極と前記出力端子との間に電流
経路をなすように接続され、ゲート電極が前記第５のキ
ャパシタの他方の電極に接続された第２の出力トランジ
スタと、前記第４のキャパシタの他方の電極と前記電源
端子との間に電流経路をなすように接続され、ゲート電
極が前記第６のキャパシタの他方の電極に接続された第
４のプリチャージ用トランジスタと、前記第５のキャパ
シタの他方の電極と前記電源端子との間に電流経路をな
すように接続され、ゲート電極が前記第６のキャパシタ
の他方の電極に接続された第５のプリチャージ用トラン
ジスタと、前記第６のキャパシタの他方の電極と前記電
源端子との間に電流経路をなすように接続され、ゲート
電極が前記第４のキャパシタの他方の電極に接続された
第６のプリチャージ用トランジスタとを含む第２の出力
部とを含んでなることを特徴とする半導体メモリ装置。 - 【請求項９】 請求項８記載の半導体メモリ装置におい
て、 前記入力部の構成を、前記検知手段からの検知信号と前
記発振器からの発振出力とを入力信号とする第１のＮＡ
ＮＤゲートと、前記検知信号と前記第１のＮＡＮＤゲー
トの出力信号とを入力とする第２のＮＡＮＤゲートと、
請求項２に記載の副信号と前記第１のＮＡＮＤゲートの
出力信号とを入力とする第３のＮＡＮＤゲートとで構成
すると共に、 前記第２のＮＡＮＤゲートの出力信号の逆相信号を前記
第１のパルス変換部への入力信号とし、前記第３のＮＡ
ＮＤゲートの出力信号を前記第２のパルス変換部への入
力信号とするように構成したことを特徴とする半導体メ
モリ装置。 - 【請求項１０】 請求項８又は請求項９記載の半導体メ
モリ装置において、 前記第１の出力部の前記第２のプリチャージ用トランジ
スタを、前記第２のキャパシタの他方の電極と前記電源
端子との間に接続するのに替えて、前記第２のキャパシ
タの他方の電極と前記第１のキャパシタの他方の電極と
の間に電流経路をなすように接続すると共に、 前記第２の出力部の前記第５のプリチャージ用トランジ
スタを、前記第５のキャパシタの他方の電極と前記電源
端子との間に接続するのに替えて、前記第５のキャパシ
タの他方の電極と前記第４のキャパシタの他方の電極と
の間に電流経路をなすように接続したことを特徴とする
半導体メモリ装置。 - 【請求項１１】 請求項８，請求項９又は請求項１０記
載の半導体メモリ装置において、 前記第１のパルス変換部が出力する前記第２のパルス信
号及び前記第２のパルス変換部が出力する前記第５のパ
ルス信号の高レベルを、電源電圧以上にレベル変換して
出力するように構成したことを特徴とする半導体メモリ
装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7311241A JP2830807B2 (ja) | 1995-11-29 | 1995-11-29 | 半導体メモリ装置 |
| US08/758,088 US6137343A (en) | 1995-11-29 | 1996-11-27 | Semiconductor memory device equipped with voltage generator circuit |
| DE69626607T DE69626607T2 (de) | 1995-11-29 | 1996-11-27 | Halbleiterspeicheranordnung mit Spannungsgeneratorschaltung |
| EP96119026A EP0777231B1 (en) | 1995-11-29 | 1996-11-27 | Semiconductor memory device equipped with voltage generator circuit |
| KR1019960059399A KR100211481B1 (ko) | 1995-11-29 | 1996-11-29 | 전압 발생 회로가 구비된 반도체 메모리 디바이스 |
| TW085114748A TW310436B (ja) | 1995-11-29 | 1996-11-29 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7311241A JP2830807B2 (ja) | 1995-11-29 | 1995-11-29 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09153284A true JPH09153284A (ja) | 1997-06-10 |
| JP2830807B2 JP2830807B2 (ja) | 1998-12-02 |
Family
ID=18014797
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7311241A Expired - Fee Related JP2830807B2 (ja) | 1995-11-29 | 1995-11-29 | 半導体メモリ装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6137343A (ja) |
| EP (1) | EP0777231B1 (ja) |
| JP (1) | JP2830807B2 (ja) |
| KR (1) | KR100211481B1 (ja) |
| DE (1) | DE69626607T2 (ja) |
| TW (1) | TW310436B (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2001297584A (ja) * | 2000-04-13 | 2001-10-26 | Nec Corp | 半導体記憶装置の昇圧回路 |
| JP2002025256A (ja) * | 2000-07-06 | 2002-01-25 | Nec Corp | 半導体記憶装置及びその制御方法 |
| JP2002170387A (ja) * | 2000-11-23 | 2002-06-14 | Samsung Electronics Co Ltd | 高電圧発生器を有する半導体装置及びその高電圧供給方法 |
| KR100469153B1 (ko) * | 2002-08-30 | 2005-02-02 | 주식회사 하이닉스반도체 | 강유전체 메모리 장치 |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7002854B2 (en) * | 2000-07-25 | 2006-02-21 | Nec Electronics Corp. | Internal voltage level control circuit and semiconductor memory device as well as method of controlling the same |
| JP4834261B2 (ja) * | 2001-09-27 | 2011-12-14 | Ｏｋｉセミコンダクタ株式会社 | 昇圧電源発生回路 |
| KR100727440B1 (ko) * | 2005-03-31 | 2007-06-13 | 주식회사 하이닉스반도체 | 내부전원 생성장치 |
| KR100732756B1 (ko) * | 2005-04-08 | 2007-06-27 | 주식회사 하이닉스반도체 | 전압 펌핑장치 |
| IL172864A0 (en) * | 2005-12-28 | 2007-02-11 | Camero Tech Ltd | Automatic delay calibration and tracking for ultrawideband antenna array |
| US8040175B2 (en) * | 2007-10-24 | 2011-10-18 | Cypress Semiconductor Corporation | Supply regulated charge pump system |
| KR100927406B1 (ko) * | 2008-02-29 | 2009-11-19 | 주식회사 하이닉스반도체 | 내부 전압 생성 회로 |
| KR20100049758A (ko) * | 2008-11-04 | 2010-05-13 | 삼성전자주식회사 | 승압 회로 및 이를 포함하는 반도체 장치 |
| JP2010136573A (ja) * | 2008-12-08 | 2010-06-17 | Elpida Memory Inc | 昇圧電圧発生回路、負電圧発生回路および降圧電圧発生回路 |
| US8054694B2 (en) * | 2009-03-24 | 2011-11-08 | Atmel Corporation | Voltage generator for memory array |
| KR101222062B1 (ko) | 2011-01-27 | 2013-01-15 | 에스케이하이닉스 주식회사 | 반도체 집적회로 |
| US11676652B2 (en) * | 2020-12-16 | 2023-06-13 | Honeywell International Inc. | Wordline boost driver |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6445157A (en) * | 1987-08-13 | 1989-02-17 | Toshiba Corp | Semiconductor integrated circuit |
| DE3931596A1 (de) * | 1989-03-25 | 1990-10-04 | Eurosil Electronic Gmbh | Spannungsvervielfacherschaltung |
| JP2805210B2 (ja) * | 1989-06-09 | 1998-09-30 | 日本テキサス・インスツルメンツ株式会社 | 昇圧回路 |
| JP2748733B2 (ja) * | 1991-08-26 | 1998-05-13 | 日本電気株式会社 | 半導体メモリ |
| KR940005691B1 (ko) * | 1991-10-25 | 1994-06-22 | 삼성전자 주식회사 | 기판전압 발생 장치의 차아지 펌프회로 |
| IT1258242B (it) * | 1991-11-07 | 1996-02-22 | Samsung Electronics Co Ltd | Dispositivo di memoria a semiconduttore includente circuiteria di pompaggio della tensione di alimentazione |
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| JPH05234373A (ja) * | 1992-02-20 | 1993-09-10 | Oki Micro Design Miyazaki:Kk | 半導体記憶装置 |
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1995
- 1995-11-29 JP JP7311241A patent/JP2830807B2/ja not_active Expired - Fee Related
-
1996
- 1996-11-27 US US08/758,088 patent/US6137343A/en not_active Expired - Fee Related
- 1996-11-27 EP EP96119026A patent/EP0777231B1/en not_active Expired - Lifetime
- 1996-11-27 DE DE69626607T patent/DE69626607T2/de not_active Expired - Fee Related
- 1996-11-29 TW TW085114748A patent/TW310436B/zh active
- 1996-11-29 KR KR1019960059399A patent/KR100211481B1/ko not_active IP Right Cessation
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Also Published As
| Publication number | Publication date |
|---|---|
| EP0777231A2 (en) | 1997-06-04 |
| KR100211481B1 (ko) | 1999-08-02 |
| KR970029842A (ko) | 1997-06-26 |
| US6137343A (en) | 2000-10-24 |
| EP0777231B1 (en) | 2003-03-12 |
| DE69626607T2 (de) | 2003-12-18 |
| TW310436B (ja) | 1997-07-11 |
| EP0777231A3 (en) | 1998-08-05 |
| DE69626607D1 (de) | 2003-04-17 |
| JP2830807B2 (ja) | 1998-12-02 |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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