CN108604167B - 用于写零操作的技术 - Google Patents

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Abstract

示例包括用于写零操作的技术。示例技术包括将写0命令转发到存储器设备，使得对一个或多个存储器区块的列选择线进行内部激活，以使得一个或多个区块的位值或内容具有或存储值0。

Description

用于写零操作的技术
相关案例
本申请根据35U.S.C.§365(c)要求于2016年9月27日提交的题为“TECHNIQUES FORAWRITE ZERO OPERATION(用于写零操作的技术)”的美国申请第15/277,182号的优先权，该申请进而要求于2016年3月4日提交的题为“TECHNIQUES FOR AWRITE ZERO OPERATION(用于写零操作的技术)”的美国临时申请第62/303,662号的优先权。出于所有目的，这些文献的全部公开内容通过引用方式并入本文。
技术领域
本文描述的示例总体上涉及用于对存储器设备的写入操作的技术。
背景技术
可以将存储器设备的存储器区块的内容置零，以使得在存储器区块中维护的二进制值或内容具有值0。每个存储器区块可以是包括4千字节(KB)数据的存储器页。在一些示例中，图形密集型应用或存储器富集的处理器平台可能需要尽可能快地将一个或多个存储器区块的内容置零。图形密集型应用可能要求快速置零，以快速地将显示器的区域改变为黑色，这需要将与该区域相关联的一个或多个存储器区块置零。存储器富集的处理器平台可能要求快速置零以用于纠错编码(ECC)初始化或校准，这可能要求一个或多个存储器区块的内容具有初始值0。
附图说明
图1示出了示例存储器阵列。
图2示出了示例系统。
图3示出了示例第一时序图。
图4示出了示例第二时序图。
图5示出了示例第二存储器设备。
图6示出了示例第三时序图。
图7示出了装置的示例框图。
图8示出了第一逻辑流程的示例。
图9示出了第二逻辑流程的示例。
图10示出了存储介质的示例。
图11示出了示例计算平台。
具体实施方式
如在本公开中所设想的，在一些示例中，图形密集型应用或存储器富集的处理器平台可能需要尽可能快地将一个或多个存储器区块的内容置零。基于软件的解决方案可以由软件程序员使用，例如，“Memset(ptr，o，nbyte)”或“calloc()”，以设置用于将存储器区块的内容置零的高级函数。这些基于软件的高级函数可以被编译成存储的指令的循环。例如，利用高级向量扩展(AVX)，使用单个指令一次将存储器的256位(b)的内容清零或置零是可能的。然而，要将存储器的整个页的内容(可能是4千字节(KB))置零，单个指令必须执行或循环128次。
已经开发了一些解决方案来从基于软件的高级函数转移，以快速地将存储器区块的内容置零。第一种解决方案是WRITE0命令，该命令使得存储器区块的所有列选择线(CSL)以高效且快速的方式写0。然而，WRITE0命令的存取协议基于诸如激活(ACT)命令和WRITE0命令之类的动态随机存取(DRAM)的商品存取协议(例如，JEDEC标准协议)。这些商品存取协议将大量命令流量添加到存储器设备的命令/命令地址(CA)总线和数据(DQ)总线。
第二种解决方案引入新命令W0ACT。通过以高效且快速的方式激活所有CSL但是利用命令/CA总线上的单个写入命令来这样做，新的W0ACT命令以与第一种解决方案类似的方式使存储器的整个页或区块的内容置零。激活所有CSL可能会导致高峰值电流。这在具有有限可用功率(例如，移动计算设备)或者可能缺少足够的功率电路来处理激活所有CSL所需的高峰值电流的一些系统中可能是有问题的。关于上面提及的挑战和其他挑战，需要本文描述的示例。
图1示出了示例存储器阵列100。在一些示例中，存储器阵列100可以被认为是针对存储器设备以二维方式组织的存储器位单元的阵列。为了对信息进行存取，可以将地址向量给予存储器阵列100，并且可以检索信息块。存储器阵列100可以被划分为图1中示为存储体(bank)120、130、140或150的某种程度上独立的存储体。可以使用地址向量中的存储体地址位来从存储体120、130、140或150中选择存储体。给定存储体可以进一步划分为许多区段。可以通过逻辑、特征和/或电路来促进对存储体及其相应区段的存取，该逻辑、特征和/或电路可以包括图1中示为控制逻辑和输入/输出(IO)113和115、控制逻辑112和114，列(col.)解码器122、132、142和152或主字线(MWL)解码器124、134、144和154的控制逻辑110和各种其他逻辑、特征和/或电路。
在一些示例中，同一存储体的区段可以共享外围逻辑、特征和/或电路。例如，存储体120的区段0和区段1可以共享控制逻辑和输入/输出(IO)115、列解码器122、MWL解码器124和控制逻辑112。根据一些示例，在给定时间，可以仅允许一个区段是活动的。区段可以进一步划分为许多片(未示出)，有时称为子阵列。地址向量中的除存储体地址位之外的地址位可以是行地址位和列地址位。行地址位可以用于选择区段和选定区段内的行。区段中的行可以具有一行中等效的16K至64K位(或2K至8K字节)。在一些示例中，行也可以被称为页或存储器页。行中的每个位可以具有对应的感测放大器(amp)，其可以用于对在位单元中维护的内容进行存取。
根据一些示例，存储器阵列100可以包括一种类型的易失性存储器，例如但不限于DRAM。对于这些示例，DRAM位单元可以将信息或内容存储在电容器中。可以通过相位来感测每个位单元的感测放大器。首先，需要将位线(及其补)预充电到某个电压。然后可以在解码行地址之后使能行。然后可以与位线共享位单元中的电荷(或没有电荷)，导致位线与其补之间的电压差很小。此时，可以使能感测放大器，以放大电压差以便确定位单元中的内容。然后可以使用从列地址位解码的列地址进一步选择存储在感测放大器中的数据，以通过IO引脚(未示出)离开存储器阵列100。典型地，DRAM设备可以具有用于数据IO的4至32个引脚。上述动作可以由命令启动，并且由上面针对存储器阵列100提及的逻辑、特征和/或电路执行。
在一些示例中，包括DRAM存储器的存储器阵列100可以被布置为根据各种已开发的存储器技术进行操作，这些存储器技术可以包括但不限于DDR4(双倍数据速率(DDR)版本4，由JEDEC于2012年9月发布的初始规范)、LPDDR4(低功率双倍数据速率(LPDDR)版本4，JESD209-4，最初由JEDEC于2014年8月发布)、WIO2(宽I/O 2(WideIO2)，JESD229-2，最初由JEDEC于2014年8月发布)、HBM(高带宽存储器DRAM，JESD235，最初由JEDEC于2013年10月发布)和/或基于此类规范的衍生物或扩展的其他技术。包括DRAM存储器的存储器阵列100还可以被布置为根据目前正在开发的各种存储器技术进行操作，这些存储器技术可以包括但不限于DDR5(DDR版本5，目前由JEDEC讨论)、LPDDR5(LPDDR版本5，目前由JEDEC讨论)、HBM2(HBM版本2，目前由JEDEC讨论)和/或基于此类规范的衍生物或扩展的其他新技术。对于这些已开发或开发中的技术和/或规范中的每个，可以使用诸如行地址选通(RAS#)、列地址选通(CAS#)或写使能(WE#)(仅列举一些)之类的这种命令位来对命令进行编码。
在一些示例中，如上面简要提及并且在下面更详细描述的，可以将新命令引入或添加到各种DRAM技术或规范，以经由使用单个命令使存储器的整个页或区块置零。该单个命令可以称为W0ACT命令。可以修改或可修改存储器设备的各种内部操作，以使得存储器区块中的内容能够置零，使得可以在存储器区块可以多快地置零与减小或最小化高峰值电流之间维持平衡。如本文所述的，可以将存储器区块置零以具有或存储值“0”。具有或存储值“0”可以等同于逻辑数据“0”，因为虽然逻辑数据可以是“0”，但是存储器单元处的物理数据可以是“数据1”或“数据0”，这取决于哪个行地址和到位线(BL)的连接或/BL。
尽管已经将存储器阵列100中包括的示例存储器类型描述为包括诸如DRAM之类的易失性存储器类型，但是本公开不限于DRAM。在一些示例中，本公开设想其他易失性存储器类型，包括但不限于双倍数据速率同步动态RAM(DDR SDRAM)、静态随机存取存储器(SRAM)、晶闸管RAM(T-RAM)或零电容器RAM(Z-RAM)。另外，本公开设想区块可寻址的非易失性存储器类型，例如，与NAND或NOR技术相关联的存储器。另外，本公开设想其他非易失性存储器类型，例如，字节可寻址的3-D交叉点存储器。这些区块可寻址或字节可寻址的非易失性存储器类型可以包括但不限于使用硫族化物相变材料(例如，硫族化物玻璃)的非易失性存储器类型、多阈值水平NAND闪速存储器、NOR闪速存储器、单级或多级相变存储器(PCM)、电阻式存储器、纳米线存储器、铁电晶体管随机存取存储器(FeTRAM)、包含忆阻器技术的磁阻随机存取存储器(MRAM)存储器、或自旋移矩MRAM(STT-MRAM)、或上述中的任何一个的组合、或者其他非易失性存储器类型。
图2示出了示例系统200。在一些示例中，如图2所示的系统200包括存储器区段210、字线驱动器220、感测放大器230和全局输入/输出(GIO)240。对于这些示例，存储器区段210、字线驱动器220、感测放大器230和GIO 240可以表示可以响应于具有与存储器区段210相关联的行地址的W0ACT命令而被激活的、存储器设备的内部电路的一部分。W0ACT命令可以被转发(例如，通过存储器控制器)到包括系统200的存储器设备。W0ACT命令可以经由内部写操作使存储块的内容具有值“0”。
在一些示例中，所有写入驱动器(未示出)可以针对要被置零的存储器区块强制“数据0”用于GIO 240中包括的GIO(还强制“数据1”用于/GIO——图2中未示出)。如通过用于GIO 240到感测放大器230的闭合开关所示经由CS0到CS4激活的CSL可以被选择性地激活和/或具有内部定时以减小或最小化高峰值电流。
图3示出了示例时序图300。在一些示例中，如图3中所示的时序图300描绘了存储器设备响应于接收到W0ACT命令的外部/内部定时。W0ACT命令可能已被转发到存储器设备，以使存储器设备的存储器区块的内容具有值0。对于这些示例，可以使用图2中所示的系统200的至少一些元件来描述响应于W0ACT命令而采取的内部动作。示例不限于系统200的元件用于时序图300。
根据一些示例，时序图300的<外部>部分包括时钟信号(CLK)、命令(CMD)信号、地址(ADD)信号和数据信号(DQ)，并且这些<外部>部分表示由存储器设备或存储器阵列的电路接收到的信号以及这些信号相对于CLK信号的相对定时。对于这些示例，时序图300的<内部>部分指示针对经由GIO、/GIO、CSL、位线(BL)对和写入线(WL)实现的自动内部写入操作的动作的定时。
在一些示例中，时序图300可以描绘系统200的“早期写入”操作，该操作将“数据0”发送或驱动至GIO 240中包括的所有GIO，并且将“数据1”发送或驱动至GIO 240中同样包括的/GIO。早期写入操作还可以使得在针对存储器区段210激活WL之前激活所有CSL。与首先激活WL然后向所有GIO发送“数据0”并激活所有CSL相比，这种“早期写入”方法可以具有较低的峰值电流。较低的峰值电流可能是由于在每次针对存储器区段210进行正常或通常的写入操作时“早期写入”不需要感测放大器230与写入驱动器220之间的大驱动强度或高峰值电流。由于BL PAIR(BL对)指示感测放大器230在感测放大器或WL激活之前仍可能处于浮动状态。因此，在发生相对小的BL电压分离之后，可以激活并放大感测放大器230，然后在存储器区段210WL激活时，可以将用于使内容置零的写入数据存储到包括在存储器区段210中的存储器单元。根据一些示例，时序图300中的“tRAS+tWR”指示内部动作的行存取和写入恢复时间，并且“tRP”指示经由其可以实现针对存储器区段210的ACT命令的、早期写入操作之后的行预充电时间。
图4示出了示例时序图400。在一些示例中，如图4中所示的时序图400描绘了存储器设备响应于接收到W0ACT命令的外部/内部定时。类似于图3中的时序图300，W0ACT命令可能已被转发到存储器设备或存储器阵列，以使存储器设备的存储器区块的内容具有值0。同样类似于时序图300，可以使用图2中所示的系统200的至少一些元件来描述响应于W0ACT命令而采取的内部动作。示例不限于系统200的元件用于时序图400。
根据一些示例，时序图400的<外部>部分包括CLK、CMD、ADD、DQ信号，并且这些<外部>部分表示由存储器设备的电路接收到的信号以及这些信号相对于CLK信号的相对定时。对于这些示例，时序图400的<内部>部分指示经由WL、选定GIO对、选定CSL和BL对实现的自动内部写入操作的动作的定时。
在一些示例中，时序图400可以描绘系统200响应于接收到的W0ACT命令的内部列突发写入操作。对于这些示例，不是实现早期写入操作，而是首先激活存储器区段210的WL，并且可以以与常规突发操作类似的方式顺序地激活存储器区段210的列的每个CSL。如图4所示，第一选定GIO对可以强制值“0”(例如，“数据0”)并且CSL 0的激活可以使得col 0的内容被写入值0，随后是第二选定GIO对强制值“0”并且激活CSL 1以使得col 1的内容被写入值0。根据一些示例，时序图400中的“tRCD”指示行激活到列激活时间，“tCCD_L”指示单个存储体中列的列到列延迟，并且“tWR”指示写入存储器行的最后一列之后的写入恢复时间。
根据一些示例，如常规突发操作一样顺序地激活CSL的方法可以减少或消除大或高峰值电流消耗的顾虑。
图5示出了示例存储器设备500。在一些示例中，如图5所示，存储器设备500包括用于响应于接收到的命令而对存储体0至7进行存取的各种逻辑、特征或电路。例如，存储器设备500可以包括用于对存储体0-7进行存取的外围电路，其包括时钟发生器501、地址命令解码器502、模式寄存器503、控制逻辑510、列地址计数器520、锁存电路540、IO缓冲器550或DQ引脚560。另外，存储体0至7中的每个存储体可以单独地包括存储体控制531、行地址缓冲器532、列地址缓冲器533、行解码器534、感测放大器535、列解码器536或数据控制537。
根据一些示例，控制逻辑510可以包括能够生成或转发W0ACT命令以使存储器设备500的存储器区块的内容具有值0的逻辑和/或特征。对于这些示例，W0ACT命令可以使列地址计数器520生成用于内部突发写0操作的顺序列地址，如针对时序图400所示出和所描述的。所生成的顺序列地址可以被发送到用于存储体0至7中的每个存储体的相应列地址缓冲器533。列地址计数器520可以模仿例如可以用于对存储器设备500的存储器单元进行刷新的行地址刷新计数器(未示出)。完成内部突发写0操作的总操作时间可以变化并且取决于存储器设备500的阵列组织和存储器区块或存储器页的大小。
图6示出了示例时序图600。在一些示例中，如图6中所示的时序图600描绘了存储器设备或存储器阵列响应于接收到W0ACT命令的外部/内部定时。类似于图3和图4中的时序图300和400，W0ACT命令可能已被转发到存储器设备，以使存储器设备的存储器区块的内容具有值0。可以使用图2中所示的系统200的至少一些元件或图5中所示的系统500的元件来描述响应于W0ACT命令而采取的内部动作。示例不限于系统200或500的元件用于时序图600。
根据一些示例，时序图600的<外部>部分包括CLK、CMD、ADD、DQ信号，并且这些<外部>部分表示由存储器设备的电路接收到的信号以及这些信号相对于CLK信号的相对定时。对于这些示例，时序图600的<内部>部分指示经由WL、选定GIO对、选定CSL和BL对实现的自动内部写入操作的动作的定时。
在一些示例中，时序图600类似于时序图400。然而，不是描绘单个存储体的内部动作，而是描绘所有存储体的动作。对于这些示例，不是在存储器设备500处利用外围电路定位列地址计数器520，而是可以在存储体0至7中的每个存储体中包括单独的列地址计数器520。因此，针对所有存储体的内部突发写0操作可以使得给定存储器行的WL针对所有存储体实质上同时被激活，并且针对经由ADD信号利用W0ACT命令指示的存储器行的每个列，实质上同时在所有存储体处发生写0。另外，由于所有存储体实质上同时被激活，因此W0ACT命令仅需要行地址，如图6所示。
在一些示例中，如针对时序图400所示，不是使得一次针对存储器行向一个WL写0，而是可以使得在每个存储体中对多个WL写0。例如，如果激活了2个WL，则针对给定存储体完成内部突发写0操作的总操作时间可以减少接近50％。
根据一些示例，如针对时序图400所示，不是使得针对给定存储体的存储器行对每个列进行顺序写0，而是可以同时或在相同的时钟周期激活多个CSL。例如，可以在第一相同时钟周期激活存储器区段210的col 0和col1的CSL，并且然后可以在第二相同时钟周期激活col 2和col 3的CSL。一次激活2个CSL还可以将针对给定存储体完成内部突发写0操作的总操作时间减少接近50％。
在一些示例中，如果存储器设备的内部或外部电源电路允许，则针对内部突发写0操作可以实现多个WL激活、多个CSL和多个存储体的组合。这些组合可以尝试平衡内部或外部电源电路限制与完成内部突发写0操作的期望总操作时间。例如，用于诸如平板电脑或智能电话之类的移动计算设备的高分辨率显示器可能需要相对快的操作时间来完成突发写0操作，以支持图形密集型游戏或其他类型的应用。由电池施加的小形状因子的散热能力和/或电源限制可能是某些限制，其可能限制经由上面提及的组合可以将完成内部突发写入操作的总操作时间减少多少。
图7示出了装置700的示例框图。虽然图7中所示的装置700在特定拓扑中具有有限数量的元件，但是可以意识到，装置700可以根据给定实现方式的需要在替代拓扑中包括更多或更少的元件。
装置700可以由电路720支持，并且装置700可以是在存储器设备、存储器阵列或存储器系统处维护的控制器。存储器设备可以耦合到主机计算平台。电路720可以被布置为执行一个或多个软件或固件实现的组件、模块或逻辑722-a(例如，至少部分地由存储设备的存储控制器实现)。值得注意的是，如本文使用的“a”、“b”和“c”以及类似的指示符旨在作为表示任何正整数的变量。因此，例如，如果实现方式设置a＝2的值，则逻辑、组件或模块722-a的完整软件或固件集合可以包括逻辑722-1或722-2。另外，“逻辑”的至少一部分可以是存储在计算机可读介质中的软件/固件，并且尽管图7中将逻辑示为离散盒，但是这不会将逻辑限制于不同的计算机可读介质组件中的存储装置(例如，单独的存储器等)。
根据一些示例，电路系统720可以包括处理器或处理器电路。处理器或处理器电路可以是各种市售处理器中的任何一种，包括但不限于
Figure BDA0001753318190000091
Figure BDA0001753318190000092
和
Figure BDA0001753318190000093
处理器；
Figure BDA0001753318190000094
应用、嵌入式和安全处理器；
Figure BDA0001753318190000095
和
Figure BDA0001753318190000096
和
Figure BDA0001753318190000097
处理器；IBM和
Figure BDA0001753318190000098
Cell处理器；
Figure BDA0001753318190000099
Core(2)
Figure BDA00017533181900000910
Core i3、Core i5、Core i7、
Figure BDA00017533181900000911
Xeon
Figure BDA00017533181900000912
和
Figure BDA00017533181900000913
处理器；以及类似的处理器。根据一些示例，电路720还可以包括一个或多个专用集成电路(ASIC)，并且至少一些逻辑722-a可以实现为这些ASIC的硬件元件。
根据一些示例，装置700可以包括写0逻辑722-1。写0逻辑722-1可以是由电路720执行以转发写0命令以便使存储器设备的一个或多个存储器区块的所有位值或内容具有或存储值0的逻辑和/或特征。对于这些示例，该命令可以是在W0ACT命令770中包括的W0ACT命令，W0ACT命令770可以响应于请求中包括的、指示需要针对一个或多个存储器区块完成写0操作的指示705而由写0逻辑722-1转发或发布到存储器设备的内部电路。例如，指示705可能已经从在与包括装置700的存储器设备或系统耦合的主机计算设备或平台处执行的应用发送。
在一些示例中，装置700还可以包括计数逻辑722-2。计数逻辑722-2可以是由电路720执行的逻辑和/或特征，用于使用对由存储器设备针对一个或多个存储器区块的列内部激活的CSL的列计数来使得内部激活的CSL以顺序方式被激活，直到一个或多个存储器区块的所有列已经被激活并且一个或多个存储器区块具有或存储值0。对于这些示例，一个或多个存储器区块可以是一个或多个存储体并且激活的CSL可以是与一个或多个存储体中包括的一个或多个存储页相关联的行。在一些示例中，计数信息715可以包括顺序计数信息(例如，由列地址计数器生成)。计数逻辑722-1可以维护顺序计数信息与列地址计数723-a(例如，在查找表(LUT)中)，以用于使内部激活的CSL以顺序方式被激活。
本文包括表示用于执行所公开的架构的新颖方面的示例方法的一组逻辑流程。虽然出于简化说明的目的，本文所示的一种或多种方法被示出和描述为一系列动作，但是本领域技术人员将理解并意识到，这些方法不受动作次序的限制。据此，一些动作可以以不同的次序发生和/或与本文所示出和所描述的其他动作同时发生。例如，本领域的技术人员将理解并意识到，方法可以可替代地表示为一系列相互联系的状态或事件，例如，在状态图中。此外，并非方法中示出的所有动作都可能是新颖实现方式所必需的。
逻辑流程可以以软件、固件和/或硬件来实现。在软件和固件实施例中，逻辑流程可以通过存储在至少一种非暂时性计算机可读介质或机器可读介质(例如，光学、磁性或半导体存储装置)上的计算机可执行指令来实现。实施例不限于该上下文。
图8示出了逻辑流程800的示例。逻辑流程800可以表示由本文描述的一个或多个逻辑、特征或设备(例如，装置700)执行的操作中的一些或全部操作。更特别地，逻辑流程800可以由写0逻辑722-1或计数逻辑722-2中的一个或多个实现。
根据一些示例，在框802处，逻辑流程800可以在存储器设备的控制器处转发写0命令，以使得存储器设备的存储器区块中的所有位值具有值0。对于这些示例，写0逻辑722-1可以转发命令。
在一些示例中，在框804处，逻辑流程800可以使得到存储器区块的所有GIO具有GIO值0。对于这些示例，由写0逻辑722-2转发的写0命令可以自动地使所有GIO具有GIO值0。
根据一些示例，在框806处，逻辑流程800可以使得由存储器设备针对存储器区块对所有CSL进行内部激活，对所有CSL进行的内部激活使得在由存储器设备对写入线进行内部激活之前GIO值0被写入存储器区块的第一部分。对于这些示例，由写0逻辑722-2转发的写0命令可以自动地使得由存储器设备针对存储器区块对所有CSL进行内部激活。
图9示出了逻辑流程900的示例。逻辑流程900可以表示由本文描述的一个或多个逻辑、特征或设备(例如，装置700)执行的操作中的一些或全部操作。更特别地，逻辑流程900可以由写0逻辑722-1或计数逻辑722-2中的一个或多个实现。
根据一些示例，在框902处，逻辑流程900可以在存储器设备的控制器处转发写0命令，以使得存储器设备的一个或多个存储器区块存储值0。对于这些示例，写0逻辑722-1可以转发写0命令。
在一些示例中，在框904处，逻辑流程900可以使得由存储器设备针对一个或多个存储器区块对CSL进行内部激活，对CSL进行的内部激活以顺序方式发生，直到一个或多个存储器区块的所有列已经被激活并且一个或多个存储器区块存储值0。对于这些示例，由写0逻辑722-2转发的写0命令可以自动地使得由存储器设备针对一个或多个存储器区块对CSL进行内部激活。
图10示出了第一存储介质的示例。如图10所示，第一存储介质包括存储介质1000。存储介质1000可以包括制品。在一些示例中，存储介质1000可以包括任何非暂时性计算机可读介质或机器可读介质，例如，光学、磁性或半导体存储装置。存储介质1000可以存储各种类型的计算机可执行指令，例如，用于实现逻辑流程800或逻辑流程900的指令。计算机可读或机器可读存储介质的示例可以包括能够存储电子数据的任何有形介质，包括易失性存储器或非易失性存储器、可移除或不可移除存储器、可擦除或不可擦除存储器、可写或可重写存储器等。计算机可执行指令的示例可以包括任何合适类型的代码，例如，源代码、编译代码、解释代码、可执行代码、静态代码、动态代码、面向对象的代码、可视代码等。示例不限于该上下文。
图11示出了示例计算平台1100。在一些示例中，如图11所示，计算平台1100可以包括存储器系统1130、处理组件1140、其他平台组件1150或通信接口1160。根据一些示例，计算平台1100可以在计算设备中实现。
根据一些示例，存储器系统1130可以包括控制器1132和(多个)存储器设备1134。对于这些示例，驻留在控制器1132处或位于控制器1132处的逻辑和/或特征可以执行用于装置700的至少一些处理操作或逻辑，并且可以包括存储介质，该存储介质包括存储介质1000。另外，(多个)存储器设备1134可以包括类似类型的易失性或非易失性存储器(未示出)，其在上面针对图1、图2和图5中所示的存储器阵列100、系统200或系统500进行了描述。在一些示例中，控制器1132可以是与(多个)存储器设备1134相同的管芯的一部分。在其他示例中，控制器1132和(多个)存储器设备1134可以与处理器位于同一管芯或集成电路上(例如，包括在处理组件1140中)。在其他示例中，控制器1132可以在与(多个)存储器设备1134耦合的分离管芯或集成电路中。
根据一些示例，处理组件1140可以包括各种硬件元件、软件元件或两者的组合。硬件元件的示例可以包括设备、逻辑器件、组件、处理器、微处理器、电路、处理器电路、电路元件(例如，晶体管、电阻器、电容器、电感器等)、集成电路、ASIC、可编程逻辑器件(PLD)、数字信号处理器(DSP)、FPGA/可编程逻辑、存储器单元、逻辑门、寄存器、半导体器件、芯片、微芯片、芯片组等。软件元件的示例可以包括软件组件、程序、应用、计算机程序、应用程序、系统程序、软件开发程序、机器程序、操作系统软件、中间件、固件、软件模块、例程、子例程、函数、方法、过程、软件接口、API、指令集、计算代码、计算机代码、代码段、计算机代码段、字、值、符号或其任何组合。确定是否使用硬件元件和/或软件元件来实现示例可以根据任何数量的因素而变化，例如，期望的计算速率、功率电平、热容差、处理循环预算、输入数据速率、输出数据速率、存储器资源、数据总线速度以及其他设计或性能约束，如给定示例期望的。
在一些示例中，其他平台组件1150可以包括公共计算元件，例如，一个或多个处理器、多核心处理器、协处理器、存储器单元、芯片组、控制器、外围设备、接口、振荡器、定时设备、视频卡、音频卡、多媒体I/O组件(例如，数字显示器)、电源等。与其他平台组件1150或存储系统1130相关联的存储器单元的示例可以包括但不限于一个或多个更高速度存储器单元形式的各种类型的计算机可读和机器可读存储介质，例如，只读存储器(ROM)、RAM、DRAM、DDR DRAM、同步DRAM(SDRAM)、DDR SDRAM、SRAM、可编程ROM(PROM)、EPROM、EEPROM、闪速存储器、铁电存储器、SONOS存储器、诸如铁电聚合物存储器之类的聚合物存储器、纳米线、FeTRAM或FeRAM、双向存储器、相变存储器、忆阻器、STT-MRAM、磁卡或光卡以及适用于存储信息的任何其他类型的存储介质。
在一些示例中，通信接口1160可以包括用于支持通信接口的逻辑和/或特征。对于这些示例，通信接口1160可以包括根据各种通信协议或标准进行操作以通过直接通信链路或网络通信链路进行通信的一个或多个通信接口。直接通信可以经由使用以下一个或多个行业标准(包括衍生物和变体)中描述的通信协议或标准通过直接接口发生：例如，与SMBus规范、PCIe规范、NVMe规范、SATA规范、SAS规范或USB规范相关联的那些。网络通信可以经由使用以下通信协议或标准通过网络接口发生：例如，IEEE公布的一个或多个以太网标准中所描述的那些。例如，一种这样的以太网标准可以包括IEEE 802.3-2012，Carrier senseMultiple access with Collision Detection(CSMA/CD)Access Method and PhysicalLayer Specifications(具有冲突检测的载波侦听多址(CSMA/CD)接入方法和物理层规范)，2012年12月发布(下文称为“IEEE 802.3”)。
计算平台1100可以是计算设备的一部分，该计算设备可以是例如用户设备、计算机、个人计算机(PC)、台式计算机、膝上型计算机、笔记本计算机、上网本计算机、平板电脑、智能电话、嵌入式电子产品、游戏控制台、服务器、服务器阵列或服务器群、web服务器、网络服务器、互联网服务器、工作站、小型计算机、主机型计算机、超级计算机、网络装置、web装置、分布式计算系统、多处理器系统、基于处理器的系统或其组合。因此，如适当期望的，可以在计算平台1100的各种实施例中包括或省略本文描述的计算平台1100的功能和/或特定配置。
可以使用分立电路、ASIC、逻辑门和/或单芯片架构的任何组合来实现计算平台1100的组件和特征。此外，计算平台1100的特征可以使用微控制器、可编程逻辑阵列和/或微处理器或在适当情况下使用前述的任何组合来实现。注意，硬件、固件和/或软件元件可以在本文中统一或单独地称为“逻辑”、“电路”或“电路系统”。
至少一个示例的一个或多个方面可以通过存储在表示处理器内的各种逻辑的至少一种机器可读介质上的代表性指令来实现，该代表性指令在由机器、计算设备或系统读取时使机器、计算设备或系统制造逻辑以执行本文描述的技术。这样的表示可以存储在有形的机器可读介质上并且提供给各种客户或制造设施以加载到实际制做逻辑或处理器的制造机器中。
可以使用硬件元件、软件元件或两者的组合来实现各种示例。在一些示例中，硬件元件可以包括设备、组件、处理器、微处理器、电路、电路元件(例如，晶体管、电阻器、电容器、电感器等)、集成电路、ASIC、PLD、DSP、FPGA、存储器单元、逻辑门、寄存器、半导体器件、芯片、微芯片、芯片组等。在一些示例中，软件元件可以包括软件组件、程序、应用、计算机程序、应用程序、系统程序、机器程序、操作系统软件、中间件、固件、软件模块、例程、子例程、函数、方法、过程、软件接口、API、指令集、计算代码、计算机代码、代码段、计算机代码段、字、值、符号或其任何组合。确定是否使用硬件元件和/或软件元件来实现示例可以根据任何数量的因素而变化，例如，期望的计算速率、功率电平、热容差、处理循环预算、输入数据速率、输出数据速率、存储器资源、数据总线速度以及其他设计或性能约束，如给定实现方式期望的。
一些示例可以包括制品或至少一种计算机可读介质。计算机可读介质可以包括用于存储逻辑的非暂时性存储介质。在一些示例中，非暂时性存储介质可以包括能够存储电子数据的一种或多种类型的计算机可读存储介质，包括易失性存储器或非易失性存储器、可移除或不可移除存储器、可擦除或不可擦除存储器、可写或可重写存储器等。在一些示例中，逻辑可以包括各种软件元件，例如，软件组件、程序、应用、计算机程序、应用程序、系统程序、机器程序、操作系统软件、中间件、固件、软件模块、例程、子例程、函数、方法、过程、软件接口、API、指令集、计算代码、计算机代码、代码段、计算机代码段、字、值、符号或其任何组合。
根据一些示例，计算机可读介质可以包括用于存储或维持指令的非暂时性存储介质，该指令在由机器、计算设备或系统执行时，使得机器、计算设备或系统执行根据所描述的示例的方法和/或操作。指令可以包括任何合适类型的代码，例如，源代码、编译代码、解释代码、可执行代码、静态代码、动态代码等。指令可以根据预定义的计算机语言、方式或语法来实现，用于指示机器、计算设备或系统执行某一功能。指令可以使用任何合适的高级编程语言、低级编程语言、面向对象的编程语言、可视编程语言、编译编程语言和/或解释编程语言来实现。
可以使用表达方式“在一个示例中”或“示例”及其衍生词来描述一些示例。这些术语表示结合该示例描述的特定特征、结构或特性包括在至少一个示例中。短语“在一个示例中”在说明书中各处出现不一定都指代同一示例。
可以使用表达方式“耦合”和“连接”及其衍生词来描述一些示例。这些术语不一定旨在作为彼此的同义词。例如，使用术语“连接”和/或“耦合”的描述可以指示两个或更多个元件彼此直接物理或电接触。然而，术语“耦合”也可能表示两个或更多个元件彼此不直接接触，但仍然彼此协作或交互。
以下示例涉及本文公开的技术的附加示例。
示例1.示例装置可以包括存储器设备的控制器，其包括逻辑，逻辑的至少一部分可以包括硬件。对于这些示例，该逻辑可以转发写0命令，以使得存储器设备的存储器区块中的所有位值具有值0。该逻辑还可以使得到存储器区块的所有GIO具有GIO值0。该逻辑还可以使得由存储器设备针对存储器区块的所有CSL进行内部激活。对所有CSL进行的内部激活可以使得在由存储器设备对写入线进行内部激活之前GIO值0被写入存储器区块的第一部分。
示例2.示例1的装置，该逻辑还可以使得到存储器区块的所有/GIO具有值1，以使针对存储器区块对所有CSL进行的内部激活使得在由存储器设备对写入线进行内部激活之前/GIO值1被写入存储器区块的第二部分。
示例3.示例1的装置，存储器区块可以是存储器设备的存储体。
示例4.示例1的装置，存储器设备可以包括非易失性存储器或易失性存储器。对于这些示例，易失性存储器可以包括DRAM，并且非易失性存储器可以包括3D交叉点存储器、使用硫族化物相变材料的存储器、多阈值水平NAND闪速存储器、NOR闪速存储器、单级或多级PCM、电阻式存储器、双向存储器、纳米线存储器、FeTRAM、包含忆阻器技术的MRAM存储器或STT-MRAM。
示例5.示例1的装置还可以包括以下中的一个或多个：耦合到控制器的一个或多个处理器；通信地耦合到该装置的网络接口；耦合到该装置的电池；或者通信地耦合到该装置的显示器。
示例6.示例方法可以包括：在存储器设备的控制器处转发写0命令，以使得存储器设备的存储器区块中的所有位值具有值0。该方法还可以包括使得到存储器区块的所有GIO具有GIO值0。该方法还可以包括使得由存储器设备针对存储器区块对所有CSL进行内部激活。对所有CSL进行的内部激活可以使得在由存储器设备对写入线进行内部激活之前GIO值0被写入存储器区块的第一部分。
示例7.示例6的方法还可以包括：使得到存储器区块的所有/GIO具有值1，以使针对存储器区块对所有CSL进行的内部激活使得在由存储器设备对写入线进行内部激活之前/GIO值1被写入存储器区块的第二部分。
示例8.示例6的方法，存储器区块可以是存储器设备的存储体。
示例9.示例6的方法，存储器设备可以包括非易失性存储器或易失性存储器。对于这些示例，易失性存储器可以包括DRAM，并且非易失性存储器可以包括3D交叉点存储器、使用硫族化物相变材料的存储器、多阈值水平NAND闪速存储器、NOR闪速存储器、单级或多级PCM、电阻式存储器、双向存储器、纳米线存储器、FeTRAM、包含忆阻器技术的MRAM存储器或STT-MRAM。
示例10.示例的至少一种机器可读介质可以包括多个指令，该多个指令响应于由系统执行可以使得系统执行根据示例6至9中任一个的方法。
示例11.示例装置可以包括用于执行示例6至9中任一个的方法的单元。
示例12.示例系统可以包括存储器设备。示例系统还可以包括控制器，该控制器包括逻辑，逻辑的至少一部分可以包括硬件。对于这些示例，该逻辑可以转发写0命令，以使得存储器设备的存储器区块中的所有位值具有值0。该逻辑还可以使得到存储器区块的所有GIO具有GIO值0。该逻辑还可以使得由存储器设备针对存储器区块对所有CSL进行内部激活。对所有CSL进行的内部激活可以使得在由存储器设备对写入线进行内部激活之前GIO值0被写入存储器区块的第一部分。
示例13.示例12的系统还可以包括：该逻辑用于使得到存储器区块的所有/GIO具有值1，以使针对存储器区块对所有CSL进行的内部激活使得在由存储器设备对写入线进行内部激活之前/GIO值1被写入存储器区块的第二部分。
示例14.示例12的系统，存储器区块可以是存储器设备的存储体。
示例15.示例12的系统，存储器设备可以包括非易失性存储器或易失性存储器。对于这些示例，易失性存储器可以包括DRAM，并且非易失性存储器可以包括3D交叉点存储器、使用硫族化物相变材料的存储器、多阈值水平NAND闪速存储器、NOR闪速存储器、单级或多级PCM、电阻式存储器、双向存储器、纳米线存储器、FeTRAM、包含忆阻器技术的MRAM存储器或STT-MRAM。
示例16.示例装置可以包括存储器设备的控制器，其包括逻辑，该逻辑的至少一部分可以包括硬件。对于这些示例，该逻辑可以转发写0命令，以使得存储器设备的一个或多个存储器区块存储值0。该逻辑还可以使得由存储器设备针对一个或多个存储器区块对CSL进行内部激活。CSL的内部激活可以以顺序方式发生，直到一个或多个存储器区块的所有列已经被激活并且一个或多个存储器区块存储值0。
示例17.示例16的装置，该逻辑可以基于使用对由存储器设备内部激活的CSL的列计数，使得对CSL的内部激活以顺序方式发生。
示例18.示例17的装置，使用列计数使得对CSL的内部激活以顺序方式发生可以包括：列计数使得对CSL进行的顺序内部激活发生，以使在对CSL进行的顺序内部激活的每次迭代中至少两个CSL被激活，直到一个或多个存储器区块的所有列已经被激活并且一个或多个存储器区块存储值0。
示例19.示例17的装置，一个或多个存储器区块可以包括第一存储器区块和第二存储器区块。
示例20.示例19的装置，对内部激活的CSL的列计数可以基于第一列计数使得以顺序方式针对第一存储器区块对CSL进行内部激活，直到第一存储器区块的所有列已经被激活并且第一存储器区块存储值0。对内部激活的CSL的列计数也可以基于第二列计数。在第一存储器区块的所有列已经被激活之后启动的第二计数使得以顺序方式针对第二存储器区块对CSL进行内部激活，直到第二存储器区块的所有列已经被激活并且第二存储器区块存储值0。
示例21.示例18的装置，列计数使得由存储器设备以顺序方式针对第一存储器区块和第二存储器区块对CSL进行内部激活，以使第一存储器区块和第二存储器区块的列以顺序方式实质上同时被激活，直到第一存储器区块和第二存储器区块的所有列已经被激活并且第一存储器区块和第二存储器区块存储值0。
示例22.示例21的装置，使用列计数使得对CSL进行内部激活以使第一存储器区块和第二存储器区块的列以顺序方式实质上同时被激活还包括：对CSL进行的顺序内部激活在第一存储器区块和第二存储器区块处发生，以使在对CSL进行的顺序内部激活的每次迭代中，至少两个CSL在第一存储器区块处与至少两个CSL在第二存储器区块处实质上同时被激活。
示例23.示例16的装置，一个或多个存储器区块可以是存储器设备的一个或多个存储体。
示例24.示例16的装置，存储器设备可以包括非易失性存储器或易失性存储器。对于这些示例，易失性存储器可以包括DRAM，并且非易失性存储器可以包括3D交叉点存储器、使用硫族化物相变材料的存储器、多阈值水平NAND闪速存储器、NOR闪速存储器、单级或多级PCM、电阻式存储器、双向存储器、纳米线存储器、FeTRAM、包含忆阻器技术的MRAM存储器或STT-MRAM。
示例25.示例16的装置可以包括以下中的一个或多个：耦合到控制器的一个或多个处理器；通信地耦合到该装置的网络接口；耦合到该装置的电池；或者通信地耦合到该装置的显示器。
示例26.示例方法可以包括在存储器设备的控制器处转发写0命令，以使得存储器设备的一个或多个存储器区块存储值0。该方法还可以包括由存储器设备针对一个或多个存储器区块对CSL进行内部激活。对CSL进行的内部激活可以以顺序方式发生，直到一个或多个存储器区块的所有列已经被激活并且一个或多个存储器区块存储值0。
示例27.示例26的方法，可以基于使用对由存储器设备内部激活的CSL的列计数，使得对CSL进行的内部激活以顺序方式发生。
示例28.示例27的方法，使用列计数使得对CSL进行的内部激活以顺序方式发生可以包括：列计数使得对CSL进行的顺序内部激活发生，以使在对CSL进行的顺序内部激活的每次迭代中至少两个CSL被激活，直到一个或多个存储器区块的所有列已经被激活并且一个或多个存储器区块存储值0。
示例29.示例27的方法，一个或多个存储器区块可以包括第一存储器区块和第二存储器区块。
示例30.示例29的方法，对内部激活的CSL的列计数可以基于第一列计数使得以顺序方式针对第一存储器区块对CSL进行内部激活，直到第一存储器区块的所有列已经被激活并且第一存储器区块存储值0。对内部激活的CSL的列计数也可以基于在第一存储器区块的所有列已经被激活之后启动的第二列计数使得以顺序方式针对第二存储器区块对CSL进行内部激活，直到第二存储器区块的所有列已经被激活并且第二存储器区块存储值0。
示例31.示例28的方法，列计数可以使得由存储器设备以顺序方式针对第一存储器区块和第二存储器区块对CSL进行内部激活，以使第一存储器区块和第二存储器区块的列以顺序方式实质上同时被激活，直到第一存储器区块和第二存储器区块的所有列已经被激活并且第一存储器区块和第二存储器区块存储值0。
示例32.示例31的方法，使用列计数使得对CSL进行内部激活以使第一存储器区块和第二存储器区块的列以顺序方式实质上同时被激活还可以包括：对CSL进行的顺序内部激活在第一存储器区块和第二存储器区块处发生，以使在对CSL进行的顺序内部激活的每次迭代中，至少两个CSL在第一存储器区块处与至少两个CSL在第二存储器区块处实质上同时被激活。
示例33.示例26的方法，一个或多个存储器区块可以是存储器设备的一个或多个存储体。
示例34.示例26的方法，存储器设备可以包括非易失性存储器或易失性存储器。对于这些示例，易失性存储器可以包括DRAM，并且非易失性存储器可以包括3D交叉点存储器、使用硫族化物相变材料的存储器、多阈值水平NAND闪速存储器、NOR闪速存储器、单级或多级PCM、电阻式存储器、双向存储器、纳米线存储器、FeTRAM、包含忆阻器技术的MRAM存储器或STT-MRAM。
示例35.示例的至少一种机器可读介质可以包括多个指令，该多个指令响应于由系统执行可以使得系统执行根据示例26至34中任一个的方法。
示例36.示例装置可以包括用于执行示例26至34中任一个的方法的单元。
示例37.示例系统可以包括存储器设备。该系统还可以包括控制器，该控制器包括逻辑，逻辑的至少一部分可以是硬件。对于这些示例，该逻辑可以转发写0命令，以使得存储器设备的一个或多个存储器区块存储值0。该逻辑还可以使得由存储器设备针对一个或多个存储器区块对CSL进行内部激活。对CSL进行的内部激活可以以顺序方式发生，直到一个或多个存储器区块的所有列已经被激活并且一个或多个存储器区块存储值0。
示例38.示例37的系统，该逻辑可以基于使用对由存储器设备内部激活的CSL的列计数，使得对CSL进行的内部激活以顺序方式发生。
示例39.示例38的系统，使用列计数使得对CSL进行的内部激活以顺序方式发生可以包括：列计数使得对CSL进行的顺序内部激活发生，以使在对CSL进行的顺序内部激活的每次迭代中至少两个CSL被激活，直到一个或多个存储器区块的所有列已经被激活并且一个或多个存储器区块存储值0。
示例40.示例38的系统，一个或多个存储器区块可以包括第一存储器区块和第二存储器区块。
示例41.示例40的系统，对内部激活的CSL的列计数可以基于第一列计数使得以顺序方式针对第一存储器区块对CSL进行内部激活，直到第一存储器区块的所有列已经被激活并且第一存储器区块存储值0。对内部激活的CSL的列计数也可以基于在第一存储器区块的所有列已经被激活之后启动的第二列计数使得以顺序方式针对第二存储器区块对CSL进行内部激活，直到第二存储器区块的所有列已经被激活并且第二存储器区块存储值0。
示例42.示例41的系统，列计数可以使得由存储器设备以顺序方式针对第一存储器区块和第二存储器区块对CSL进行内部激活，以使第一存储器区块和第二存储器区块的列以顺序方式实质上同时被激活，直到第一存储器区块和第二存储器区块的所有列已经被激活并且第一存储器区块和第二存储器区块存储值0。
示例43.示例42的系统，使用列计数使得对CSL进行内部激活以使第一存储器区块和第二存储器区块的列以顺序方式实质上同时被激活还包括：对CSL进行的顺序内部激活在第一存储器区块和第二存储器区块处发生，以使在对CSL进行的顺序内部激活的每次迭代中，至少两个CSL在第一存储器区块处与至少两个CSL在第二存储器区块处实质上同时被激活。
示例44.示例37的系统，一个或多个存储器区块可以是存储器设备的一个或多个存储体。
示例45.示例37的系统，存储器设备可以包括非易失性存储器或易失性存储器。对于这些示例，易失性存储器可以包括DRAM，并且非易失性存储器可以包括3D交叉点存储器、使用硫族化物相变材料的存储器、多阈值水平NAND闪速存储器、NOR闪速存储器、单级或多级PCM、电阻式存储器、双向存储器、纳米线存储器、FeTRAM、包含忆阻器技术的MRAM存储器或STT-MRAM。
要强调的是，提供本公开的摘要以符合37C.F.R.第1.72(b)节，其要求允许读者快速确定技术公开的实质的摘要。摘要在理解其不用于解释或限制权利要求的范围或含义的情况下提交。此外，在前面的具体实施方式中可以看出，为了简化本公开的目的，在单个实施例中将各种特征组合在一起。这种公开的方法不应被解释为反映所要求保护的示例要求比每项权利要求中明确叙述的多的特征的意图。相反，如所附权利要求所反映的，发明主题在于少于单个公开的示例的所有特征。因此，所附权利要求由此并入具体实施方式中，其中每项权利要求独立地作为单独的示例。在所附权利要求中，术语“包括(including)”和“其中(in which)”分别用作相应术语“包括(comprising)”和“其中(wherein)”的通俗英语等同词。此外，术语“第一”、“第二”、“第三”等仅用作标签，而并不旨在对其对象施加数字要求。
尽管已经以结构特征和/或方法动作特定的语言描述了主题，但是应当理解，所附权利要求中限定的主题不一定限于上面描述的具体特征或动作。相反，上面描述的具体特征和动作作为实现权利要求的示例形式公开。

Claims (25)

1.一种用于写零操作的装置，包括：
存储器设备的控制器，其包括逻辑，所述逻辑的至少一部分包括硬件，所述逻辑用于：
转发写0命令，以使得所述存储器设备的存储器区块中的所有位值具有值0；
使得到所述存储器区块的所有全局输入/输出(GIO)具有GIO值0；以及
使得由所述存储器设备针对所述存储器区块对所有列选择线(CSL)进行内部激活，对所有CSL进行的所述内部激活使得在由所述存储器设备对写入线进行内部激活之前所述GIO值0被写入所述存储器区块的第一部分。
2.根据权利要求1所述的装置，还包括所述逻辑用于：
使得到所述存储器区块的所有/GIO具有值1，以使针对所述存储器区块对所有CSL进行的所述内部激活使得在由所述存储器设备对所述写入线进行内部激活之前所述/GIO值1被写入所述存储器区块的第二部分。
3.根据权利要求1所述的装置，所述存储器区块包括所述存储器设备的存储体。
4.根据权利要求1所述的装置，包括：所述存储器设备包括非易失性存储器或易失性存储器，其中，所述易失性存储器包括动态随机存取存储器(DRAM)，并且所述非易失性存储器包括3维交叉点存储器、使用硫族化物相变材料的存储器、多阈值水平NAND闪速存储器、NOR闪速存储器、单级或多级相变存储器(PCM)、电阻式存储器、双向存储器、纳米线存储器、铁电晶体管随机存取存储器(FeTRAM)、包含忆阻器技术的磁阻随机存取存储器(MRAM)存储器或自旋移矩MRAM(STT-MRAM)。
5.一种用于写零操作的方法，包括：
在存储器设备的控制器处转发写0命令，以使得所述存储器设备的存储器区块中的所有位值具有值0；
使得到所述存储器区块的所有全局输入/输出(GIO)具有GIO值0；以及
使得由所述存储器设备针对所述存储器区块对所有列选择线(CSL)进行内部激活，对所有CSL进行的所述内部激活使得在由所述存储器设备对写入线进行内部激活之前所述GIO值0被写入所述存储器区块的第一部分。
6.根据权利要求5所述的方法，包括：
使得到所述存储器区块的所有/GIO具有值1，以使针对所述存储器区块对所有CSL进行的所述内部激活使得在由所述存储器设备对所述写入线进行内部激活之前所述/GIO值1被写入所述存储器区块的第二部分。
7.根据权利要求5所述的方法，所述存储器区块包括所述存储器设备的存储体。
8.一种机器可读介质，包括多个指令，所述多个指令响应于由系统执行而使得所述系统执行根据权利要求5至7中任一项所述的方法。
9.一种用于写零操作的装置，包括：
存储器设备的控制器，其包括逻辑，所述逻辑的至少一部分包括硬件，所述逻辑用于：
转发写0命令，以使得所述存储器设备的一个或多个存储器区块存储值0；以及
使得由所述存储器设备针对所述一个或多个存储器区块对列选择线(CSL)进行内部激活，对所述CSL进行的所述内部激活以顺序方式发生，直到所述一个或多个存储器区块的所有列已经被激活并且所述一个或多个存储器区块存储值0。
10.根据权利要求9所述的装置，包括：所述逻辑用于基于使用对由所述存储器设备内部激活的CSL的列计数，使得对CSL进行的所述内部激活以所述顺序方式发生。
11.根据权利要求10所述的装置，使用所述列计数使得对CSL进行的所述内部激活以所述顺序方式发生包括：所述列计数使得对CSL进行的顺序内部激活发生，以使在对CSL进行的所述顺序内部激活的每次迭代中至少两个CSL被激活，直到所述一个或多个存储器区块的所有列已经被激活并且所述一个或多个存储器区块存储值0。
12.根据权利要求10所述的装置，包括：所述一个或多个存储器区块包括第一存储器区块和第二存储器区块。
13.根据权利要求12所述的装置，包括对所述内部激活的CSL的所述列计数是基于以下的：
第一列计数使得以所述顺序方式针对所述第一存储器区块对CSL进行内部激活，直到所述第一存储器区块的所有列已经被激活并且所述第一存储器区块存储值0；以及
在所述第一存储器区块的所有列已经被激活之后启动的第二列计数使得以所述顺序方式针对所述第二存储器区块对CSL进行内部激活，直到所述第二存储器区块的所有列已经被激活并且所述第二存储器区块存储值0。
14.根据权利要求12所述的装置，包括：所述列计数使得由所述存储器设备以所述顺序方式针对所述第一存储器区块和所述第二存储器区块对CSL进行内部激活，以使所述第一存储器区块和所述第二存储器区块的列以所述顺序方式实质上同时被激活，直到所述第一存储器区块和所述第二存储器区块的所有列已经被激活并且所述第一存储器区块和所述第二存储器区块存储值0。
15.根据权利要求14所述的装置，使用所述列计数使得对CSL进行所述内部激活以使所述第一存储器区块和所述第二存储器区块的列以所述顺序方式实质上同时被激活还包括：对CSL进行的顺序内部激活在所述第一存储器区块和所述第二存储器区块处发生，以使在对CSL进行的所述顺序内部激活的每次迭代中，至少两个CSL在所述第一存储器区块处与至少两个CSL在所述第二存储器区块处实质上同时被激活。
16.根据权利要求9所述的装置，所述一个或多个存储器区块包括所述存储器设备的一个或多个存储体。
17.根据权利要求9所述的装置，包括：所述存储器设备包括非易失性存储器或易失性存储器，其中，所述易失性存储器包括动态随机存取存储器(DRAM)，并且所述非易失性存储器包括3维交叉点存储器、使用硫族化物相变材料的存储器、多阈值水平NAND闪速存储器、NOR闪速存储器、单级或多级相变存储器(PCM)、电阻式存储器、双向存储器、纳米线存储器、铁电晶体管随机存取存储器(FeTRAM)、包含忆阻器技术的磁阻随机存取存储器(MRAM)存储器或自旋移矩MRAM(STT-MRAM)。
18.一种用于写零操作的方法，包括：
在存储器设备的控制器处转发写0命令，以使得所述存储器设备的一个或多个存储器区块存储值0；以及
使得由所述存储器设备针对所述一个或多个存储器区块对列选择线(CSL)进行内部激活，对所述CSL进行的所述内部激活以顺序方式发生，直到所述一个或多个存储器区块的所有列已经被激活并且所述一个或多个存储器区块存储值0。
19.根据权利要求18所述的方法，包括：基于使用对由所述存储器设备内部激活的CSL的列计数，使得对CSL进行的所述内部激活以所述顺序方式发生。
20.根据权利要求19所述的方法，使用所述列计数使得对CSL进行的所述内部激活以所述顺序方式发生包括：所述列计数使得对CSL进行的顺序内部激活发生，以使在对CSL进行的所述顺序内部激活的每次迭代中至少两个CSL被激活，直到所述一个或多个存储器区块的所有列已经被激活并且所述一个或多个存储器区块存储值0。
21.根据权利要求19所述的方法，包括：所述一个或多个存储器区块包括第一存储器区块和第二存储器区块。
22.根据权利要求21所述的方法，包括对所述内部激活的CSL的所述列计数是基于以下的：
第一列计数使得以所述顺序方式针对所述第一存储器区块对CSL进行内部激活，直到所述第一存储器区块的所有列已经被激活并且所述第一存储器区块存储值0；以及
在所述第一存储器区块的所有列已经被激活之后启动的第二列计数使得以所述顺序方式针对所述第二存储器区块对CSL进行内部激活，直到所述第二存储器区块的所有列已经被激活并且所述第二存储器区块存储值0。
23.根据权利要求21所述的方法，包括：所述列计数使得由所述存储器设备以所述顺序方式针对所述第一存储器区块和所述第二存储器区块对CSL进行内部激活，以使所述第一存储器区块和所述第二存储器区块的列以所述顺序方式实质上同时被激活，直到所述第一存储器区块和所述第二存储器区块的所有列已经被激活并且所述第一存储器区块和所述第二存储器区块存储值0。
24.根据权利要求23所述的方法，使用所述列计数使得对CSL进行所述内部激活以使所述第一存储器区块和所述第二存储器区块的列以所述顺序方式实质上同时被激活还包括：对CSL进行的顺序内部激活在所述第一存储器区块和所述第二存储器区块处发生，以使在对CSL进行的所述顺序内部激活的每次迭代中，至少两个CSL在所述第一存储器区块处与至少两个CSL在所述第二存储器区块处实质上同时被激活。
25.一种机器可读介质，包括多个指令，所述多个指令响应于由系统执行而使得所述系统执行根据权利要求18至24中任一项所述的方法。
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