CN102855927A - 抗辐射sram时序控制电路及时序处理方法 - Google Patents

抗辐射sram时序控制电路及时序处理方法 Download PDF

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Abstract

本发明公开了一种抗辐射SRAM时序控制电路及时序处理方法，用于解决现有抗辐射SRAM时序控制电路在辐射环境下可靠性差的技术问题。技术方案是在存储器阵列中增加一行一列存储单元来跟踪存储器关键信号线包括字线和位线的状态，每次存储器读写操作都选中跟踪单元的行和列，将跟踪单元的字线和位线的状态反馈给时序控制单元。时序控制单元依据反馈信号及输入时钟产生SRAM的内部时序控制信号，实现数据的写入和读出。由于采用存储单元跟踪技术，整个时序完全依赖于存储器自身的速度变化自动调节。基于SRAM时序控制电路的时序处理方法使得SRAM在受辐射影响内部电路工作速度的情况下仍然能够产生正确的时序信号，避免了误操作。

Description

抗辐射SRAM时序控制电路及时序处理方法
技术领域
本发明涉及一种SRAM时序控制电路，特别是涉及一种抗辐射SRAM时序控制电路，还涉及采用这种抗辐射SRAM时序控制电路的时序处理方法。
背景技术
静态随机存储器（Static Random Access Memory，SRAM）由于具有功耗小速度高的特点，在空间科学和核科学技术领域，被广泛用作航空航天电子系统、核检测仪器仪表、高能物理实验及医学成像系统的信息存储设备。在这些应用环境中存在众多的宇宙射线或高能粒子，半导体器件易受这些粒子的辐射产生各种辐射效应，包括非电离辐射效应和电离辐射效应。总剂量电离辐射效应是电离辐射效应的一种，它通过电离作用在半导体电路的电介质中引入额外的电子空穴对。在电场的作用下电子会移向导体/半导体，留下空穴在电介质和导体/半导体界面，随着时间的增加，这种效应可以被积累，从而严重影响集成电路的工作。总剂量电离辐射效应通常会导致MOS管的阈值电压和电流-电压曲线发生改变，此外还会使寄生的NMOS器件不能完全截止，产生较大漏电流。这将使得SRAM中器件的翻转速度和延时发生变化，导致SRAM内部时序的可控性变差，从而影响SRAM动作的准确性和可靠性。
SRAM主要由一个存储阵列和外围译码器、预充电单元、数据选择单元、数据输入输出单元以及内部时序产生电路组成。文献1“张小平，雷天民，杨松，陈仁生，CMOS集成电路的抗辐射设计，微电子学与计算机，2003年增刊”中描述了现有抗辐射集成电路的设计方法，通过环形NMOS版图和P型保护环隔离来减小器件内和器件之间的漏电流，而通过选取栅氧化层较薄的工艺来降低辐射对MOS管阈值的影响，采用普通的SRAM内部时序设计方法进行抗辐射电路设计。文献2“David A.Hodges et al，数字集成电路分析与设计-深亚微米工艺，北京：电子工业出版社，2005”给出了现有的SRAM内部时序处理方法。常用的是以时钟信号和已产生的时序信号为基准，采用延时单元产生控制数据输入/输出、字线、位线的时序信号。此外，文献2还公开了一种采用复制位线跟踪位线的操作来实现输出灵敏放大器控制的方法，但其余时序信号仍需要借助延时单元产生。
现有抗辐射SRAM设计技术存在以下缺陷：1）对于辐射引起的电路速度的变化依赖于先进的具有薄的栅氧化层的工艺技术；2）使用环栅技术的晶体管面积较大，导致晶体管栅电容增加，电路的速度降低，功耗增大；3）内部时序控制不能完全由存储器内部工作状态触发，依赖于延时单元设计的精度，而辐射环境下电路的工作速度会发生变化，因而易导致误操作。
发明内容
为了克服现有抗辐射SRAM时序控制电路在辐射环境下可靠性差的不足，本发明提供一种抗辐射SRAM时序控制电路。该控制电路在存储器阵列中增加一行一列存储单元来跟踪存储器关键信号线包括字线和位线的状态，每次存储器读写操作都选中跟踪单元的行和列，将跟踪单元的字线和位线的状态反馈给时序控制单元。时序控制单元依据反馈信号及输入时钟产生SRAM的内部时序控制信号，实现数据的写入和读出。由于采用存储单元跟踪存储器关键信号线中字线和位线的状态，将跟踪结果返回到时序控制单元，整个时序完全依赖于存储器自身的速度变化自动调节，能够容忍辐射引起的电路工作速度变化对SRAM时序产生以及对位线预充、数据写入、数据读出等关键操作的速度的影响。基于SRAM时序控制电路的时序处理方法可以使SRAM在受辐射影响内部电路工作速度的情况下仍然能够产生正确的时序信号，避免出现误操作。
本发明还提供采用上述抗辐射SRAM时序控制电路的时序处理方法。
本发明解决其技术问题所采用的技术方案是：一种抗辐射SRAM时序控制电路，包括存储器阵列，其特点是还包括一行和一列跟踪存储单元，一行跟踪存储单元连接跟踪字线LWL_TRACK，一列跟踪存储单元连接跟踪位线BL_TRACK和BLB_TRACK。任意一行字线有效时，跟踪字线LWL_TRACK同时有效。当任意选中的存储单元进行读写操作时，跟踪列上对应的存储单元也会同时执行读写操作。在向存储阵列写数据时，跟踪列上固定写入数据0，否则需要同时检测0和1两种状态。当跟踪列输出数据DO_TRACK为0时，认为数据已写至位线，如果此时跟踪字线LWL_TRACK为1，则数据写入存储单元。在从存储阵列读数时，跟踪列输出DO_TRACK为0时，则认为实际要读出的存储单元的数据已经稳定并可以进行锁存操作。
一种采用上述抗辐射SRAM时序控制电路的时序处理方法，其特点是包括以下步骤：
复位时，存储器的所有列被选中，预充信号有效，对存储器所有位线进行充电和平衡操作，使位线处于逻辑1状态。
读操作时序中，正常译码，关闭预充信号释放位线，打开相应字线和跟踪字线，使存储单元数据读出。当跟踪位线压差可读时，向时序控制器反馈一个信号，这时时序控制器就产生关闭字线的信号。待跟踪字线也处于关闭状态时，打开预充电路使位线再次恢复为逻辑1状态。
写操作时序中，正常译码，关闭预充信号释放位线，驱动待写数据至位线，并打开字线使数据写入。由于片内连线和驱动译码等电路的延时，字线并不能立刻响应。待跟踪位线上已写入数据并且跟踪字线处于打开状态后，控制器产生关断字线的信号。待跟踪字线关断后，关断数据写入通路，打开预充电路，使位线恢复为逻辑1状态。
本发明的有益效果是：该控制电路在存储器阵列中增加一行一列存储单元来跟踪存储器关键信号线包括字线和位线的状态，每次存储器读写操作都选中跟踪单元的行和列，将跟踪单元的字线和位线的状态反馈给时序控制单元。时序控制单元依据反馈信号及输入时钟产生SRAM的内部时序控制信号，实现数据的写入和读出。由于采用存储单元跟踪存储器关键信号线中字线和位线的状态，将跟踪结果返回到时序控制单元，整个时序完全依赖于存储器自身的速度变化自动调节，能够容忍辐射引起的电路工作速度变化对SRAM时序产生以及对位线预充、数据写入、数据读出等关键操作的速度的影响。基于SRAM时序控制电路的时序处理方法使得SRAM在受辐射影响内部电路工作速度的情况下仍然能够产生正确的时序信号，避免了误操作。
下面结合附图和实施例对本发明作详细说明。
附图说明
图1是本发明抗辐射SRAM时序控制电路框图。
图2是本发明抗辐射SRAM的读操作时序图。
图3是本发明抗辐射SRAM的写操作时序图。
图4是本发明抗辐射SRAM时序控制电路中SRAM时序控制信号产生电路的拓扑结构图。
具体实施方式
以下实施例参照图1～4。
本发明抗辐射SRAM时序控制电路在存储器阵列中增加一行和一列跟踪存储单元11及其相应译码及存取电路12来跟踪字线和位线的状态。设置行译码和列选择电路使得存储器的每次操作都选中这一行一列的跟踪存储单元，然后以这一行一列存储单元的字线和输出结果作为反馈产生其他时序信号。
所增加的一行跟踪存储单元连接跟踪字线LWL_TRACK，所增加的一列跟踪存储单元连接跟踪位线BL_TRACK和BLB_TRACK。任意一行字线有效时，跟踪字线LWL_TRACK也同时有效，因此跟踪字线代表了字线使能到任意一个字线选中的最大延时。当任意选中的存储单元进行读写操作时，跟踪列上对应的存储单元也会同时执行读写操作，因此跟踪列能够反应出读写操作所需时间。在向存储阵列写数据时，跟踪列上固定写入数据“0”以简化检测电路，否则需要同时检测“0”和“1”两种状态。当跟踪列输出数据DO_TRACK为“0”时，可以认为数据已写至位线，如果此时跟踪字线LWL_TRACK为“1”，则数据很快（约0.2ns）就可以写入存储单元。在从存储阵列读数时，当跟踪列输出DO_TRACK为0时，则可以认为实际要读出的存储单元的数据已经稳定并可以进行锁存操作。
读操作的时序控制如下：
（1）时钟上升沿触发全局字线控制信号GWLPC有效，全局位线预充信号GBLPCN无效，输出锁存器使能GLATCH打开。
（2）GWLPC有效后，行地址译码结果输出并驱动字线，使得字线LWL_TRACK有效。GWLPC和LWL_TRACK之间的延时即为行译码时间和字线驱动时间之和，也就是说这时实际要选择的字线LWLi也已经有效。选中行列的存储单元和跟踪列的相应行的存储单元驱动各自的位线进行读数，与存储单元数据“0”相接的位线电压会降低。因为跟踪列只写入数据“0”，因此BL_TRACK的电压会降低。
（3）当BL_TRACK电压下降到一个可以读出的电压时，跟踪列输出DO_TRACK变为“0”。此时选中的其余位线也经历了相同的过程，其对应的输出也已经进入稳定状态。因此，使用DO_TRACK的下降沿使GLATCH和GWLPC无效。读出数据被锁存。
（4）经过一段时间，LWL_TRACK随着GWLPC变为无效状态。
（5）使用LWL_TRACK的下降沿使输出锁存器使能GBLPCN无效。位线电压也将由预充电路平衡并恢复至逻辑“1”状态。DO_TRACK也恢复至逻辑“1”，读操作完成。
写操作的时序控制如下：
（1）时钟上升沿触发使得全局字线控制信号GWLPC有效，全局位线预充信号GBLPCN无效。同时，数据选择控制信号GWE有效，输入数据驱动位线电压发生变化。
（2）经过一段时间，输入数据也写入位线，这时DO_TRACK再次输出“1”。与此同时，LWL_TRACK随着GWLPC变为有效。位线上的数据很快即会写入存储单元。
（3）用LWL_TRACK的上升沿复位GWLPC。由于字线需要一段译码时间，通常数据会在字线打开前写入到位线上，因此本事实例只以字线LWL_TRACK等于“1”为依据判断数据已经写入存储单元。
（4）经过一段时间，LWL_TRACK随着GWLPC变为无效。即GWLPC和LWL_TRACK使存储单元打开的时间等于LWL_TRACK相对于GWLPC的延时时间。这段延时远大于存储单元写入数据所需时间（0.2ns左右），因此完全可以保证数据正确写入。
（5）用LWL_TRACK的下降沿复位GBLPCN和GWE。数据写入通路关断，位线电压也将由预充电路平衡并恢复至逻辑“1”状态。DO_TRACK也恢复至逻辑“1”，写操作完成。
读出数据锁存GLATCH和读操作字线使能GWLPC_Read在读有效时由时钟上升沿触发至高电平，由RESETN或DO_TRACK低电平复位。写操作字线使能GWLPC_Write则在写有效时由时钟上升沿触发至高电平，由RESETN或LWL_TRACK的低电平复位。最终字线使能GWLPC为读操作字线使能和写操作字线使能逻辑或的结果。位线预充使能GBLPCN可由GWLPC_Read、GWLPC_Write以及LWL_TRACK相或得到，值得注意的是LWL_TRACK无初始值需要由RESET进行复位。同理，由GWLPC_Write和LWL_TRACK相或得到数据写入使能GWE。

Claims (2)

1.一种抗辐射SRAM时序控制电路，包括存储器阵列，其特征在于还包括一行和一列跟踪存储单元，一行跟踪存储单元连接跟踪字线LWL_TRACK，一列跟踪存储单元连接跟踪位线BL_TRACK和BLB_TRACK；任意一行字线有效时，跟踪字线LWL_TRACK同时有效；当任意选中的存储单元进行读写操作时，跟踪列上对应的存储单元也会同时执行读写操作；在向存储阵列写数据时，跟踪列上固定写入数据0，否则需要同时检测0和1两种状态；当跟踪列输出数据DO_TRACK为0时，认为数据已写至位线，如果此时跟踪字线LWL_TRACK为1，则数据写入存储单元；在从存储阵列读数时，跟踪列输出DO_TRACK为0时，则认为实际要读出的存储单元的数据已经稳定并可以进行锁存操作。
2.一种采用权利要求1所述抗辐射SRAM时序控制电路的时序处理方法，其特征在于包括以下步骤：
复位时，存储器的所有列被选中，预充信号有效，对存储器所有位线进行充电和平衡操作，使位线处于逻辑1状态；
读操作时序中，正常译码，关闭预充信号释放位线，打开相应字线和跟踪字线，使存储单元数据读出；当跟踪位线压差可读时，向时序控制器反馈一个信号，这时时序控制器就产生关闭字线的信号；待跟踪字线也处于关闭状态时，打开预充电路使位线再次恢复为逻辑1状态；
写操作时序中，正常译码，关闭预充信号释放位线，驱动待写数据至位线，并打开字线使数据写入；由于片内连线和驱动译码等电路的延时，字线并不能立刻响应；待跟踪位线上已写入数据并且跟踪字线处于打开状态后，控制器产生关断字线的信号；待跟踪字线关断后，关断数据写入通路，打开预充电路，使位线恢复为逻辑1状态。
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