TWI713033B - 用於以指令為基礎的晶粒內終止之技術 - Google Patents

用於以指令為基礎的晶粒內終止之技術 Download PDF

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Abstract

本文範例包括用於以指令為基礎的晶粒內終止(ODT)之技術。某些範例中，數值可編程至一記憶體裝置之暫存器來建立該記憶體裝置之ODT的一或多個內部電阻終止(RTT)設定。數值亦可編程至該記憶體裝置之暫存器來建立ODT潛伏之一或多個時序設定。編程的數值可改變來調整該記憶體裝置讀取或寫入操作期間之一信號完整性。

Description

用於以指令為基礎的晶粒內終止之技術
發明領域 本文所述之範例一般係有關用於一記憶體裝置中的晶粒內終止之技術。
發明背景 與一主機計算裝置耦合之某些記憶體裝置中，多個晶粒內終止(ODT)接腳提供來控制ODT之內部電阻終止(RTT)的數值以及開啟與關閉時序。該等ODT接腳典型需要該主機計算裝置與一記憶體裝置間的合作以便於該記憶體裝置之一讀取或寫入操作期間來考量RTT之一適當時間量。一ODT信號通常為讀取或寫入操作間之迴轉時間延遲或潛伏的最大構件的其中之一。
一種設備，其包含：用於包括邏輯之一記憶體裝置的一控制器，其至少一部分包含硬體，該邏輯用於：將一第一組數值編程至該記憶體裝置之一第一組暫存器來建立用於該記憶體裝置之晶粒內終止(ODT)的一或多個內部電阻終止(RTT)設定；將一第二組數值編程至該記憶體裝置之一第二組暫存器來建立用於ODT潛伏之時序(tODT)之一或多個設定，以便從用於該記憶體裝置之一或多個RTT設定中開啟或關閉分別的RTT設定；改變用於該第一組暫存器之該第一組數值或改變用於該第二組暫存器之該第二組數值，以調整用於該記憶體裝置於一讀取或寫入操作期間之一信號完整性。
較佳實施例之詳細說明 如本揭示內容所考量，一ODT信號通常為一記憶體裝置讀取或寫入操作間之迴轉時間延遲或潛伏的最大構件的其中之一。此外，先前提供至與一記憶體裝置耦合之一主機計算裝置來調整ODT之RTT與開啟/關閉時間的ODT接腳可由於新的記憶體技術來移除，其開發來包括，但不侷限於，DDR5(JEDEC目前討論之DDR第五版)、LPDDR5(JEDEC目前討論之LPDDR第五版)、HBM2(JEDEC目前討論之HBM第二版)、及/或基於該類規格說明之衍生或擴充的其他新技術。因為該等ODT接腳移除，邏輯於一記憶體裝置賦能來允許ODT相關設定及/或調整來改善該記憶體裝置於讀取或寫入操作期間之信號完整性。有關上述與其它挑戰會需要本文所述之範例。
圖1繪示一示範記憶體裝置100。某些範例中，如圖1所示，記憶體裝置100包括各種不同的邏輯、特徵或電路來用以回應接收的命令而存取排組130-1至130-n(其中“n”為任何所有正整數＞2)。例如，記憶體裝置100可包括周邊電路來存取排組130-1至130-n，該電路包括一時鐘產生器101、一位址命令解碼器102、一或多個型樣暫存器103、一控制邏輯110、閂鎖電路140、輸入/輸出緩衝器150或DQ接腳160。此外，排組130-1至130-n之每一排組可選擇性包括一排組控制120、一列位址緩衝器123、一行位址緩衝器121、一列解碼器124、感測放大器125、一行解碼器122或資料控制127。
根據某些範例，控制邏輯110可包括能夠將數值編程至一或多個模式暫存器103之邏輯及/或特徵、並使用該數值來調整記憶體裝置100之RTT值或調整ODT潛伏之一或多個時序值，以便開啟或關閉記憶體裝置100之分別的RTT值(“tODTLon/off”)。針對該等範例，一命令可透過包括資訊之位址命令解碼器102來接收以便將該等數值編程至一或多個模式暫存器103。如下文進一步說明，編程至模式暫存器103之各種不同值可以是基於一或多個編碼方案來將該等數值編程至該一或多個模式暫存器103。該等數值可將記憶體裝置100之邏輯，諸如控制邏輯110賦能來完成ODT相關設定及/或調整以改善記憶體裝置100於讀取或寫入操作期間之信號完整性，例如，藉由調整一資料匯流排之電阻值或時序值來降低位元錯誤。
某些範例中，一記憶體裝置100可包括諸如DRAM記憶體之非依電性記憶體類型。該DRAM記憶體可安排來根據各種不同的開發記憶體技術來操作，其可包括，但不侷限於，DDR4(雙倍資料速率(DDR)第4版，JEDEC於2012年九月發布之起始規格說明書)、LPDDR4(低功率雙倍資料速率(LPDDR)第4版，JESD209-4，JEDEC於2014年八月起始發布)、WIO2(JEDEC於2014年八月初始發布之寬廣I/O 2(WideIO2)，JESD229-2)、HBM(JEDEC於2013年十月初始發布之高頻寬記憶體DRAM，JESD235)、及/或基於該類規格說明之衍生或擴充的其他技術。記憶體裝置100亦可包括安排來根據目前開發中之上述記憶體技術來操作之記憶體，該等技術可包括，但不侷限於，DDR5、LPDDR5或HBM2。
雖然包括於記憶體裝置100之示範記憶體類型已說明為包括諸如DRAM之依電性記憶體類型，但本揭示內容並不侷限於DRAM。某些範例中，其他依電性記憶體類型包括，但不侷限於，雙倍資料速率同步動態RAM(DDR SDRAM)、靜態隨機存取記憶體(SRAM)，閘流體RAM(T-RAM)或零電容器RAM(Z-RAM)可由本揭示內容來考量。此外，方塊可定址、非依電性記憶體類型，諸如與NAND或NOR技術相關聯之記憶體由本揭示內容來考量。再者，諸如位元組可定址之3D交叉點記憶體的其他非依電性記憶體類型由本揭示內容來考量。該等方塊可定址或位元組可定址非依電性記憶體類型可包括，但不侷限於，使用硫屬相變材料(例如，硫屬玻璃)之非依電性記憶體類型、多臨界準位NAND快取記憶體、NOR快取記憶體、單一或多重準位相變記憶體(PCM)、電阻式記憶體、奈米線記憶體、鐵電電晶體隨機存取記憶體(FeTRAM)、合併憶阻器技術之磁性電阻式隨機存取記憶體(MRAM)記憶體、或自旋轉移轉矩MRAM(STT-MRAM)、或上述任何記憶體、或者其他非依電性記憶體類型之一組合。
根據某些範例，記憶體裝置100可為包括於一雙直列記憶體模組(DIMM)上之多個記憶體裝置或晶粒的其中之一。該DIMM可設計來作為一暫存DIMM(RDIMM)、一負載縮減DIMM(LRDIMM)、一完全緩衝DIMM(FB-DIMM)、一無緩衝DIMM(UDIMM)或一小型DIMM(SODIMM)。範例並不僅侷限於該等DIMM設計。
圖2繪示一示範暫存器編碼方案200。某些範例中，示範編碼方案200可包括3位元值來編程一記憶體裝置，諸如記憶體裝置100之各種不同的RTT設定。如圖2所示，表格210包括針對RTT_PARK之可編程設定、表格220針對RTT_WR(WR=寫入)、表格230針對RTT_NOM_WR而表格240針對RTT_NOM_RD(RD=讀取)。針對該等範例，有關以歐姆為單位之各種不同的電阻設定(例如，外部電阻(RZQ))值可(例如，由控制邏輯110)編程至一記憶體裝置之一或多個暫存器，諸如記憶體裝置100之模式暫存器103可基於表格210、220、230或240來編程至模式暫存器103。包括於該等表格的每一個之數值之後可(例如，由控制邏輯110)用來調整RTT_PARK、RTT_WR、RTT_NOM_WR或RTT_NOM_RD的數值以改善或最佳化該記憶體裝置於讀取或寫入操作期間之信號完整性。
圖3繪示一示範暫存器編碼方案300。某些範例中，示範編碼方案300可包括3位元值來編程一記憶體裝置，諸如記憶體裝置100之各種不同的tODTLon/off設定。如圖3所示，表格310包括針對tODTLon_WR之可編程設定、表格320針對tODTLoff_WR、表格330針對tODTLon_WR_NT(NT=非目標)、表格340針對tODTLoff_WR_NT、表格350針對tODTLon_RD、表格360針對tODTLoff_RD、表格370針對tODTLon_RD_NT而表格380針對tODTLoff_RD_NT。針對該等範例，該等表格中之數值可基於可為一時鐘週期、一單一時鐘週期、或多個時鐘週期的一部分之一時鐘單元來調整為tODTL之各種不同的預設設定。該等調整可推出(+數值)或拉入(-數值)可(例如，由控制邏輯110)編程至一記憶體裝置之一或多個暫存器，諸如記憶體裝置100之模式暫存器103的tODTLon/off之設定。如下文更詳細說明，該等數值之後可(例如，由控制邏輯110)用來調整tODTLon_WR、tODTLoff_WR、tODTLon_WR_NT、tODTLoff_WR_NT、tODTLon_RD、tODTLoff_RD、tODTLon_RD_NT或tODTLoff_RD_NT的設定以改善或調整該記憶體裝置於讀取或寫入操作期間之信號完整性。
圖4繪示一示範時序圖400。某些範例中，如圖4所示之時序圖400描繪來自兩個不同階級中之一相同階級的一讀取或寫入迴轉之時序。針對該等範例，該等兩不同階級可以是針對一DIMM(D0)並顯示為R0與R1。圖1所示之記憶體裝置100的至少某些元件可用來說明有關時序圖400所採用的動作。針對時序圖400，範例並不侷限於記憶體裝置100之元件。
某些範例中，用來建立RTT_PARK、RTT_WR、RTT_NOM_WR與RTT_NOM_RD之設定的數值可編程或儲存至包括於R0或R1中之一記憶體裝置100的模式暫存器103。該等數值可根據如圖2所示之暫存器編碼方案200的分別表格210、220、230與240，經由編程維持在模式暫存器中之不同數值來改變，以便調整或改善該記憶體裝置之一信號完整性。例如，針對R1之D0的RTT_NOM_RD之RZQ值可包括諸如模式暫存器103之模式暫存器，其基於表格240來初始編程為具有一電阻設定80歐姆，此會負面衝擊包括於R0中之記憶體裝置於讀取操作期間的信號完整性。為了改善包括於R0中之記憶體裝置於讀取操作期間的信號完整性，該等記憶體裝置之模式暫存器103可重新編程來根據暫存器編碼方案200之表格240來將該電阻設定改變為40歐姆或120歐姆。再者，包括於R0中之一記憶體裝置的RTT_NOM_WR可包括諸如模式暫存器103之模式暫存器，其基於表格330來初始編程為具有一電阻240歐姆，此會負面衝擊包括於R0中之記憶體裝置於寫入操作期間的信號完整性。為了改善包括於R0中之記憶體裝置於讀取操作期間的信號完整性，該等記憶體裝置之模式暫存器，諸如模式暫存器103可重新編程來根據暫存器編碼方案200之表格240來改變一電阻設定低於240歐姆。
根據某些範例，時序圖400於該命令(CMD)匯流排上顯示一讀取-0命令，其針對或以D0與階級0(D0 R0 CS0)為目標、接著是以該相同階級為目標之一寫入-0命令。針對該等範例，tODTLon_WR、tODTLoff_WR、tODTLon_WR_NT、與tODTLoff_WR_NT之數值可以是基於根據暫存器編碼方案300的分別表格310、320、330與340，針對寫入命令來編程或儲存至諸如模式暫存器103之模式暫存器的數值。此外，tODTLon_RD、tODTLoff_RD、tODTLon_RD_NT與tODTLoff_RD_NT可以是基於根據暫存器編碼方案300的分別表格350、360、370與380，針對讀取命令來編程或儲存至模式暫存器103的數值。
根據某些範例，用來建立tODTLon/off之設定的數值可經由將不同數值編程至模式暫存器103來改變以便進一步改善包括於R0中之記憶體裝置於讀取操作期間的信號完整性。例如，一讀取命令基於D0 R0 CS0發信號時，一讀取線(RL)可針對包括於R0中之記憶體裝置受致動，且此可啟動包括於目標階級R0針對tODTLon_RD與tODTLoff_RD以及包括於非目標階級R1針對tODTLon_RD_NT與tODTLoff_RD_NT之記憶體裝置的時序器。tODTLon_RD之一設定可指出RTT_RD之一ODT電阻值受致動前的一時間量。tODTLoff_RD之一設定可指出RTT_RD之該ODT電阻值受撤銷或停用前的一時間量。tODTLon_RD_NT之一設定可指出該RL受致動後，RTT_NOM_RD之一ODT電阻值受致動或賦能前的一時間量。tODTLoff_RD_NT之一設定可指出RTT_NOM_RD之該ODT電阻值受撤銷或停用前的一時間量。
根據某些範例，若tODTLon_RD_NT或tODTLoff_RD_NT之設定太短或太長，則包括於R0中之記憶體裝置於讀取操作期間的信號完整性會受負面衝擊。若受負面衝擊，則諸如包括於該等記憶體裝置中之模式暫存器103的模式暫存器可從一預設時序值(例如，10個時鐘單元)來重新編程，以便根據圖3所示之暫存器編碼方案300的表格370從一預設時序值tODTLon_RD_NT、及/或根據表格380從一預設時序值tODTLoff_RD_NT來推出(+數值)或拉入(-數值)一時間長度。針對以包括於R0中之記憶體裝置為目標的寫入命令之時序圖400中，該重新編程可使RTT_NOM_RD受壓縮(較少時鐘單元)或延伸(較多時鐘單元)。
某些範例中，若tODTLon_RD或tODTLoff_RD之設定太短或太長，則包括於R0中之記憶體裝置於讀取操作期間的信號完整性亦會受負面衝擊。若受負面衝擊，則諸如包括於該等記憶體裝置中之模式暫存器103的模式暫存器可從一預設時序值來重新編程，以便根據圖3所示之暫存器編碼方案300的表格350從一預設時序值tODTLon_RD、及/或根據表格360從一預設時序值tODTLoff_RD來推出(+數值)或拉入(-數值)一時間長度。針對以包括於R0中之記憶體裝置為目標的讀取命令之時序圖400中，該重新編程可使RTT_RD受壓縮(較少時鐘單元)或延伸(較多時鐘單元)。
根據某些範例，tODTLon/off之設定可經由將不同數值編程至模式暫存器103來改變，以便進一步改善包括於R0中之記憶體裝置於寫入操作期間的信號完整性。例如，一寫入命令基於D0 R0 CS0發信號時，一寫入線(WL)可針對包括於R0中之記憶體裝置受致動，且此可啟動包括於目標階級R0針對tODTLon_WR與tODTLoff_WR以及包括於非目標階級R1針對tODTLon_WR_NT與tODTLoff_WR_NT之記憶體裝置的時序器。tODTLon_WR之一設定可指出RTT_WR之一ODT電阻值受致動前的一時間量。tODTLoff_WR之一設定可指出RTT_WR之該ODT電阻值受撤銷或停用前的一時間量。tODTLon_WR_NT之一設定可指出該WL受致動後，RTT_NOM_WR之一ODT電阻值受致動或賦能前的一時間量。tODTLoff_WR_NT之一設定可指出RTT_NOM_WR之該ODT電阻值受撤銷或停用前的一時間量。
某些範例中，若tODTLon_WR_NT或tODTLoff_WR_NT之設定太短或太長，則包括於R0中之記憶體裝置於寫入操作期間的信號完整性會受負面衝擊。若受負面衝擊，則模式暫存器103可重新編程來改變數值，以便根據圖3所示之暫存器編碼方案300的表格330針對一預設時序值tODTLon_WR_NT、及/或根據表格340針對一預設時序值tODTLoff_ WR_NT來推出(+數值)或拉入(-數值)一時間長度。針對以包括於R0中之記憶體裝置為目標的寫入命令之時序圖400中，該重新編程可使RTT_NOM_WR受壓縮(較少時鐘單元)或延伸(較多時鐘單元)。
根據某些範例，若tODTLon_WR或tODTLoff_WR之設定太短或太長，則包括於R0中之記憶體裝置於寫入操作期間的信號完整性亦會受負面衝擊。若受負面衝擊，則模式暫存器103可重新編程來改變數值，以便根據圖3所示之暫存器編碼方案300的表格310針對一預設時序值tODTLon_WR、及/或根據表格320針對一預設時序值tODTLoff_WR來推出(+數值)或拉入(-數值)一時間長度。針對以包括於R0中之記憶體裝置為目標的寫入命令之時序圖400中，該重新編程可使RTT_WR受壓縮(較少時鐘單元)或延伸(較多時鐘單元)。
圖5繪示一示範時序圖500。某些範例中，如圖5所示之時序圖500描繪針對不同階級來寫入迴轉之一寫入的時序。針對該等範例，該等不同階級可以是針對一DIMM(D0)並顯示為R0與R1。圖1所示之記憶體裝置100的至少某些元件可用來說明有關時序圖500所採用的動作。針對時序圖500，範例並不侷限於記憶體裝置100之元件。
類似圖4所述，用來建立RTT_PARK、RTT_WR與RTT_NOM_WR之設定的數值可編程或儲存至諸如模式暫存器103之模式暫存器。該等數值可根據如圖2所示之暫存器編碼方案200的分別表格210、220、230與240，經由編程維持在模式暫存器中之不同數值來改變。
根據某些範例，時序圖500於該CMD匯流排上顯示一寫入-0命令，其針對或以D0與R0(D0 R0 CS0)為目標、接著是以記憶體裝置D0與R1(D0 R1 CS1)為目標之一寫入-1命令。針對該等範例，tODTLon_WR、tODTLoff_WR、tODTLon_WR_NT與tODTLoff_WR_NT之數值可以是基於根據暫存器編碼方案300的分別表格310、320、330與340，針對寫入命令來編程或儲存至模式暫存器103之數值。如先前所述，根據一或多個示範暫存器編碼方案，該等數值可經由將不同數值編程至模式暫存器103來改變。
某些範例中，類似圖4所示之時序圖400，用來建立tODTLon/off之設定的數值可經由將不同數值編程至模式暫存器103來改變，以便進一步改善包括於R0中之記憶體裝置於寫入操作期間的信號完整性。例如，一寫入命令基於D0 R0 CS0發信號時，一寫入線(WL)可針對包括於R0中之記憶體裝置受致動，且此可啟動目標階級R0針對tODTLon_WR與tODTLoff_WR的時序器。tODTLon_WR之一設定可指出該WL受致動後，RTT_WR之一ODT電阻值受致動或賦能前的一時間量。tODTLoff_WR之一設定可指出RTT_WR之該ODT電阻值受撤銷或停用前的一時間量。
根據某些範例，若tODTLon_WR或tODTLoff_WR之設定太短或太長，則包括於R0中之記憶體裝置於寫入操作期間的信號完整性亦會受負面衝擊。若受負面衝擊，則模式暫存器103可從一預設時序值來重新編程，以便根據圖3所示之暫存器編碼方案300的表格330從一預設時序值tODTLon_WR、及/或根據表格340從一預設時序值tODTLoff_WR來推出(+數值)或拉入(-數值)一時間長度。針對以包括於R0中之記憶體裝置為目標的寫入命令之時序圖400中，該重新編程可使RTT_WR受壓縮(較少時鐘單元)或延伸(較多時鐘單元)。
某些範例中，類似上述針對時序圖400之調整，調整tODTLon_WR_NT與tODTLoff_WR_NT之設定可被完成來進一步改善包括於R0中之記憶體裝置於寫入操作期間的信號完整性。寫入命令以包括於R0中之記憶體裝置為目標時，該等調整可使包括於R0中之記憶體裝置的RTT_NOM_WR受壓縮或延伸。
根據某些範例，該目標階級切換至R1時，包括於R1中之記憶體裝置的寫入線受致動時，針對tODTLon_WR、tODTLon_WR_NT、tODTLoff_WR與tODTLoff_WR_NT之非目標階級R0與新的目標階級R1的設定可被啟動(tODTLon_WR與tODTLoff_WR針對R1未顯示於圖5)。若有需要，該等tODTLon/off之設定可經由將不同數值編程至包括於該等記憶體裝置中之諸如模式暫存器103的模式暫存器來進一步調整或設定，以便可能改善包括於R1中之記憶體裝置於寫入操作期間的信號完整性。
圖6繪示一示範時序圖600。某些範例中，如圖6所示之時序圖600描繪針對不同階級來讀取迴轉之一讀取的時序。針對該等範例，該等不同階級可以是針對一DIMM(D0)並顯示為R0與R1。圖1所示之記憶體裝置100的至少某些元件可用來說明有關時序圖600所採用的動作。針對時序圖600，範例並不侷限於記憶體裝置100之元件。
類似圖4所述，用來建立RTT_PARK與RTT_NOM_RD之設定的數值可編程或儲存至諸如模式暫存器103之模式暫存器。該等數值可根據如圖2所示之暫存器編碼方案200的分別表格210、220、230與240，經由編程維持在該等模式暫存器中之不同數值來調整。
根據某些範例，時序圖600於該CMD匯流排上顯示一讀取-0命令，其針對或以D0與R0(D0 R0 CS0)為目標、接著是以記憶體裝置D0與R1(D0 R1 CS1)為目標之一讀取-1命令。針對該等範例，tODTLon_RD、tODTLoff_RD、tODTLon_RD_NT與tODTLoff_RD_NT之數值可以是基於根據暫存器編碼方案300的分別表格350、360、370與380，針對讀取命令來編程或儲存至諸如模式暫存器103之模式暫存器的數值。如先前所述，根據一或多個示範暫存器編碼方案，該等數值可經由將不同數值編程至諸如模式暫存器103之模式暫存器來改變。
某些範例中，類似圖4所示之時序圖400，用來建立tODTLon/off之設定的數值可經由將不同數值編程至模式暫存器103來調整，以便進一步改善包括於R0中之記憶體裝置於讀取操作期間的信號完整性。例如，一讀取命令基於D0 R0 CS0發信號時，一讀取線(RL)可針對包括於R0中之記憶體裝置受致動，且此可啟動包括於目標階級R0針對tODTLon_RD與tODTLoff_RD以及包括於非目標階級R1針對tODTLon_RD_NT與tODTLoff_RD_NT之記憶體裝置的時序器。如先前所述，若tODTLon_RD、tODTLoff_RD、tODTLon_RD_NT或tODTLoff_RD_NT之設定太短或太長，則包括於R0中之記憶體裝置於讀取操作期間的信號完整性會受負面衝擊。若受負面衝擊，則諸如模式暫存器103之模式暫存器可重新編程來根據圖3所示之所有表格，根據表格350針對tODTLon_RD、根據表格360針對tODTLoff_RD、根據表格370針對tODTLon_RD_NT及/或根據表格380針對tODTLoff_RD_NT之一預設時間值來推出(+數值)或拉入(-數值)一時間長度。針對以包括於R0中之記憶體裝置為目標的讀取命令之時序圖600中，該重新編程可使RTT_RD及/或RTT_RD_NT受壓縮(較少時鐘單元)或延伸(較多時鐘單元)。
根據某些範例，如圖6所示，該目標階級切換至R1時，包括於R1中之記憶體裝置的讀取線受致動時，針對tODTLon_RD、tODTLon_RD_NT、tODTLoff_RD與tODTLoff_RD_NT之非目標階級R0與新的目標階級R1的設定可被啟動(tODTLon_RD與tODTLoff_RD針對R1未顯示於圖6)。換言之，包括於R0中之記憶體裝置現在變為包括於該非目標階級的記憶體裝置。若有需要，tODTLon/off之設定可經由將不同數值編程至諸如模式暫存器103的模式暫存器來進一步調整，以便可能改善包括於R1中之記憶體裝置於讀取操作期間的信號完整性。
圖7繪示一裝置700之一示範方塊圖。雖然圖7所示之裝置700於某一拓樸結構中具有有限數量的元件，但可體認如一給定實施態樣所期望，該裝置700於替代拓模結構中可包括更多或更少元件。
該裝置700可由電路720來支援而裝置700可為一記憶體裝置或記憶體系統中維持之一控制器或控制器邏輯。該記憶體裝置可維持在耦接至一主機計算平台之一DIMM。電路720可安排來執行一或多個軟體或韌體執行構件、模組或邏輯722-a(例如，至少部分由一儲存裝置之一儲存控制器來執行)。值得注意的是如本文使用之“a”與“b”與“c”以及類似指定符意欲為代表任何正整數之變數。因此，例如，若一實施態樣設定a=3之一數值，則邏輯、構件或模組722-a之軟體或韌體的一完整組合可包括邏輯722-1、722-2或722-3。此外，“邏輯”之至少一部分可為儲存於電腦可讀媒體中之軟體/韌體，而雖然該邏輯於圖7中顯示為分開的方塊，但其並不將邏輯侷限於在不同的電腦可讀媒體構件中之儲存器(例如，一分開的記憶體、等等)。
根據某些範例，電路720可包括一處理器或處理器電路。該處理器或處理器電路可為各種不同的商用處理器的任一種，包括但不侷限於一AMD®Athlon®、Duron®與Opteron®處理器；ARM®應用、嵌式與安全處理器；IBM®與摩托羅拉®DragonBall®與PowerPC®處理器；IBM與索尼®Cell處理器；英代爾®Atom、賽揚®、Core(2)Duo®、Core i3、Core i5、Core i7、Itanium®、奔騰®、Xeon®、Xeon Phi®與XScale®處理器；以及類似處理器。根據某些範例，電路720亦可包括一或多個特定應用積體電路(ASIC)而至少某些邏輯722-a可執行為該等ASIC之硬體元件。
根據某些範例，裝置700可包括一程式邏輯722-1。程式邏輯722-1可為電路720執行之一邏輯及/或特徵來將一或多個數值組合編程至一記憶體裝置中之暫存器，以建立該記憶體裝置之ODT的一或多個RTT設定、以及建立一或多個tODTLon/off設定。針對該等範例，一或多個數值組合可為RTT數值或tODTLon/off數值。該等數值可以是基於RTT資訊705或tODTLon/off資訊715。
某些範例中，裝置700亦可包括一RTT邏輯722-2。RTT邏輯722-2可為電路720執行之一邏輯及/或特徵來改變程式邏輯722-1編程之該一或多個數值，該等數值建立RTT設定來調整該記憶體裝置於一讀取或寫入操作期間的一信號完整性。針對該等範例，RTT設定730可包括RTT邏輯722-2改變之該一或多個RTT設定。
根據某些範例，裝置700亦可包括一tODTLon/off邏輯722-3。tODTLon/off邏輯722-3可為電路720執行之一邏輯及/或特徵來改變程式邏輯722-1編程之一或多個數值，以調整一或多個tODTLon/off設定來調整該記憶體裝置於一讀取或寫入操作期間的一信號完整性。針對該等範例，tODTLon/off時序740可包括tODTLon/off邏輯722-3改變之該一或多個tODTLon/off數值。
本文包括的是代表用以執行本揭示架構之新奇觀點的示範方法之一組邏輯流程。而為了簡化說明，本文所示之該一或多個方法顯示與說明為一序列動作，業界熟於此技者將了解與體認該方法並不受該動作的順序來侷限。根據此點，某些動作可以一不同順序發生及/或與本文顯示與說明之其他動作同時發生。例如，業界熟於此技者將了解與體認一種方法可替代地表示為一序列相互關係的狀態或事件，諸如於一狀態圖中。再者，並非於一方法中繪示之所有動作於一新奇的實施態樣中皆需要。
一邏輯流程可以軟體、韌體、及/或硬體來執行。於軟體與韌體之實施例中，一邏輯流程可由儲存於至少一非暫態電腦可讀媒體或機器可讀媒體，諸如一光學、磁性或半導體儲存器中之電腦可執行指令來執行。該等實施例並不侷限於該脈絡中。
圖8繪示一邏輯流程800之一範例。邏輯流程800可代表本文所述之一或多個邏輯、特徵、或裝置，諸如裝置800執行的某些或所有操作。更特別是，邏輯流程800可由一或多個程式邏輯722-1、RTT邏輯722-2或tODTLon/off邏輯722-3來執行。
根據某些範例，於一記憶體裝置之一控制器上，邏輯流程800之方塊802可將一第一組數值編程至該記憶體裝置之一第一組暫存器來建立該記憶體裝置之ODT的一或多個RTT設定。針對該等範例，程式邏輯722-1可將該第一組數值編程至該第一組暫存器。
某些範例中，邏輯流程800之方塊804可將一第二組數值編程至該記憶體裝置之一第二組暫存器，來建立一或多個ODT潛伏之時序(tODT)設定，以便從該記憶體裝置之一或多個RTT設定中開啟或關閉分別的RTT設定。針對該等範例，程式邏輯722-1可將該第二組數值編程至該第二組暫存器。
根據某些範例，邏輯流程800之方塊806可將該第一組數值改變至該第一組暫存器或將該第二組數值改變至該第二組暫存器，以便該記憶體裝置於一讀取或寫入操作期間調整一信號完整性。針對該等範例，RTT邏輯722-2可改變該一或多個第一組數值來調整該信號完整性，及/或tODTLon/off邏輯722-3可改變該一或多個第二組數值亦來調整該信號完整性。
圖9繪示一第一儲存媒體之一範例。如圖9所示，該第一儲存媒體包括一儲存媒體900。該儲存媒體900可包含一製造物品。某些範例中，儲存媒體900可包括任何非暫態電腦可讀媒體或機器可讀媒體，諸如一光學、磁性或半導體儲存器。儲存媒體900可儲存各種不同類型的電腦可執行指令，諸如用以執行邏輯流程800之指令。一電腦可讀或機器可讀儲存媒體可包括能夠儲存電子資料之任何有形媒體，包括依電性記憶體或非依電性記憶體、可移除或不可移除記憶體、可抹除或不可抹除記憶體、可寫入或可重覆寫入記憶體、等等。電腦可執行指令之範例可包括任何適當類型的編碼，諸如來源碼、編譯碼、解譯碼、可執行碼、靜態碼、動態碼、物件導向碼、虛擬碼、之類。該等範例並不侷限於該脈絡中。
圖10繪示一示範計算平台1000。某些範例中，如圖10所示，計算平台1000可包括一記憶體系統1030、一處理構件1040、其他平台構件1050或一通訊介面1060。根據某些範例，計算平台1000可於一計算裝置中執行。
根據某些範例，記憶體系統1030包括一控制器1032與記憶體裝置1034。針對該等範例，常駐或位於控制器1032之邏輯及/或特徵可針對裝置700來執行至少某些處理操作或邏輯，並可包括含有儲存媒體900之儲存媒體。此外，記憶體裝置1034可包括上述針對圖1所示之記憶體裝置100說明的類似依電性或非依電性記憶體類型(未顯示)。某些範例中，控制器1032可為與記憶體裝置1034相同的一晶粒之部分。其他範例中，控制器1032與記憶體裝置1034可位於與一處理器(例如，包括於處理構件1040中)相同的一晶粒或積體電路上。另有其他範例中，控制器1032可位於與記憶體裝置1034耦合之一分開的晶粒或積體電路。
根據某些範例，處理構件1040可包括各種不同的硬體元件、軟體元件、或兩者之一組合。硬體元件之範例可包括裝置、邏輯裝置、構件、處理器、微處理器、電路、處理器電路、電路元件(例如，電晶體、電阻器、電容器、電感器、等等)、積體電路、ASIC、可規畫邏輯裝置(PLD)、數位信號處理器(DSP)、FPGA/可規畫邏輯、記憶體單元、邏輯閘、暫存器、半導體裝置、晶片、微晶片、晶片組、等等。軟體元件之範例可包括軟體構件、程式、應用、電腦程式、應用程式、系統程式、軟體開發程式、機器程式、作業系統軟體、中間軟體、韌體、軟體模組、常式、子常式、函數、方法、程序、軟體介面、API、指令集、計算碼、電腦碼、碼部段、電腦碼部段、字元、數值、符號、或其任何組合。決定一範例是否使用硬體元件及/或軟體元件來執行可根據任何數量的因素來改變，諸如針對一給定範例所期待，期待的計算速率、電力準位、熱容許度、處理週期預算、輸入資料速率、輸出資料速率、記憶體資源、資料匯流排速度以及其他設計或效能限制。
某些範例中，其他平台構件1050可包括共同的計算元件，諸如一或多個處理器、多核心處理器、共處理器、記憶體單元、晶片組、控制器、周邊設備、介面、振盪器、時序裝置、視訊卡、音效卡、多媒體I/O構件(例如，數位顯示器)、電源供應器、等等。與其他平台構件1050或儲存系統1030相關聯之記憶體單元的範例可包括、但不侷限於，一或多個更高速記憶體單元的型式之各種不同類型的電腦可讀與機器可讀儲存媒體，諸如唯讀記憶體(ROM)、RAM、DRAM、DDR DRAM、同步DRAM(SDRAM)、DDR SDRAM、SRAM、可規畫ROM(PROM)、EPROM、EEPROM、快取記憶體、鐵電記憶體、SONOS記憶體、聚合物記憶體，諸如鐵電聚合物記憶體、奈米線、FeTRAM或FeRAM、雙向記憶體、相變記憶體、憶阻器、STT-MRAR、磁性或光學卡、以及適合儲存資訊之任何其他類型的儲存媒體。
某些範例中，通訊介面1060可包括用以支援一通訊介面之邏輯及/或特徵。針對該等範例，通訊介面1060可包括根據各種不同通訊協定或標準來操作以便直接或於網路通訊鏈接上傳達之一或多個通訊介面。直接通訊可透過經由使用於一或多個企業標準(包括後代與變體)中說明之通訊協定或標準的一直接介面來發生，諸如與該SM匯流排規格說明、該PCIe規格說明、該NVMe規格說明、該SATA規格說明、SAS規格說明或該USB規格說明相關聯之協定或標準。網路通訊可透過經由使用諸如於該IEEE公布之一或多個乙太網路標準中說明的通訊協定或標準之一網路介面來發生。例如，一種該類乙太網路標準可包括2012年12月公布，IEEE 802.3-2012，具有碰撞檢測之載波感測多元存取(CSMA/CD)存取方法與實體層規格說明(下文為“IEEE 802.3”)。
計算平台1000可為一計算裝置之一部分，其可為，例如，使用者設備、一電腦、一個人電腦(PC)、一桌上型電腦、一膝上型電腦、一筆記型電腦、一輕省筆電、一平板電腦、一智慧型手機、內嵌式電子裝置、一遊戲主控台、一伺服器、一伺服器陣列或伺服器場、一網頁伺服器、一網路伺服器、一網際網路伺服器、一工作站、一迷你電腦、一主架電腦、一超級電腦、一網路裝置、一網頁裝置、一分散式計算系統、多處理器系統、處理器式系統、或其組合。因此，本文所述之計算平台1000的功能及/或特定組態，如適合需求，可於計算平台1000之各種不同實施例中被包括或省略。
計算平台1000之構件與特徵可使用分開的電路、ASIC、邏輯閘及/或單晶片架構之任何組合來執行。另外，計算平台1000之特徵可使用微控制器、可規畫邏輯陣列及/或微處理器或上述任何適合恰當的組合來執行。應注意硬體、韌體及/或軟體元件於本文可集合地或個別地參照為“邏輯”、“電路”或“電路系統”。
至少一範例之一或多個方面可由儲存於至少一個機器可讀媒體中、代表該處理器中之各種不同邏輯之代表指令來執行，該等指令由一機器、計算裝置或系統讀取時可致使該機器、計算裝置或系統來製造邏輯以便執行本文所述之技術。該類代表可儲存於一有形、機器可讀媒體中並供應至各種不同的客戶或製造設施來載入實際上完成該邏輯或處理器之製造機器中。
各種不同的範例可使用硬體元件、軟體元件、或兩者之一組合來執行。某些範例中，硬體元件可包括裝置、構件、處理器、微處理器、電路、電路元件(例如，電晶體、電阻器、電容器、電感器、之類)、積體電路、ASIC、PLD、DSP、FPGA、記憶體單元、邏輯閘、暫存器、半導體裝置、晶片、微晶片、晶片組、等等。某些範例中，軟體元件可包括軟體構件、程式、應用、電腦程式、應用程式、系統程式、機器程式、作業系統軟體、中間軟體、韌體、軟體模組、常式、子常式、函數、方法、程序、軟體介面、API、指令集、計算碼、電腦碼、碼部段、電腦碼部段、字元、數值、符號、或其任何組合。決定一範例是否使用硬體元件及/或軟體元件來執行可根據任何數量的因素來改變，諸如針對一給定實施態樣所期待，期待的計算速率、電力準位、熱容許度、處理週期預算、輸入資料速率、輸出資料速率、記憶體資源、資料匯流排速度以及其他設計或效能限制。
某些範例可包括一製造物品或至少一電腦可讀媒體。一電腦可讀媒體可包括一非暫態儲存媒體來儲存邏輯。某些範例中，該非暫態儲存媒體可包括能夠儲存電子資料之一或多種類型的電腦可讀儲存媒體，包括依電性記憶體或非依電性記憶體、可移除或不可移除記憶體、可抹除或不可抹除記憶體、可寫入或可重覆寫入記憶體、等等。某些範例中，該邏輯可包括各種不同的軟體元件，諸如軟體構件、程式、應用、電腦程式、應用程式、系統程式、機器程式、作業系統軟體、中間軟體、韌體、軟體模組、常式、子常式、函數、方法、程序、軟體介面、API、指令集、計算碼、電腦碼、碼部段、電腦碼部段、字元、數值、符號、或其任何組合。
根據某些範例，一電腦可讀媒體可包括用以儲存或維持指令之一非暫態儲存媒體，該等指令由一機器、計算裝置或系統讀取時，可致使該機器、計算裝置或系統來執行根據該等說明範例之方法及/或操作。該等指令可包括任何適當類型的編碼，諸如來源碼、編譯碼、解譯碼、可執行碼、靜態碼、動態碼、之類。該等指令可根據一預定電腦語言、方式或語法來執行，以指示一機器、計算裝置或系統來執行某一功能。該等指令可使用任何適當的高階、低階、物件導向、虛擬、編譯及/或解譯程式語言來執行。
某些範例可使用該表示法“於一範例中”、“一範例”連同其衍生詞來說明。該等術語表示連結該範例說明之一特定特徵、結構、或特性係包括於至少一範例中。該規格說明之各種不同地方中出現該片語“於一範例中”不需全參照至該相同範例。
某些範例可使用該表示法“耦合”、“連接”連同其衍生詞來說明。該等術語不需意欲彼此為同義字。例如，使用該等術語“連接”及/或“耦合”可表示兩個或更多元件直接以實體或電氣方式彼此接觸。然而，該術語“耦合”亦可表示兩個或更多元件彼此不直接接觸，但仍彼此協力操作或互動。
下列範例係有關本文揭示之技術的額外範例。
範例1. 一種示範設備可包括用於包括邏輯之一記憶體裝置的一控制器，其至少一部分可包括硬體。該邏輯可將一第一組數值編程至該記憶體裝置之一第一組暫存器來建立用於該記憶體裝置之ODT的一或多個RTT設定。該邏輯亦可將一第二組數值編程至該記憶體裝置之一第二組暫存器來建立用於tODT設定，以便從用於該記憶體裝置之一或多個RTT設定中開啟或關閉分別的RTT設定。該邏輯亦可改變用於該第一組暫存器之該第一組數值或改變用於該第二組暫存器，以調整用於該記憶體裝置於一讀取或寫入操作期間之一信號完整性。
範例2. 如範例1之設備，該第一組數值可包括用於RTT_PARK之一第一電阻值、用於RTT_WR之一第二電阻值、用於RTT_NOM_WR之一第三電阻值或用於RTT_NOM_RD之一第四電阻值。
範例3. 如範例2之設備，該第二組數值，其可包括用於tODTLon_WR之一第一時序值用以回應以該記憶體裝置為目標之一寫入命令而致動用於RTT_WR之電阻、用於tODTLoff_WR之一第二時序值用以回應以該記憶體裝置為目標之一寫入命令而停用用於RTT_WR之電阻、用於tODTLon_WR_NT之一第三時序值用以回應不以該記憶體裝置為目標之一寫入命令而致動用於RTT_NOM_WR之電阻、用於tODTLoff_WR_NT之一第四時序值用以回應不以該記憶體裝置為目標之一寫入命令而停用用於RTT_NOM_WR之電阻、用於tODTLon_RD之一第五時序值用以回應以該記憶體裝置為目標之一讀取命令而致動用於RTT_RD之電阻、用於tODTLoff_RD之一第六時序值用以回應以該記憶體裝置為目標之一讀取命令而停用用於RTT_RD之電阻、用於tODTLon_RD_NT之一第七時序值用以回應不以該記憶體裝置為目標之一讀取命令而致動用於RTT_NOM_RD之電阻、用於tODTLoff_WR_NT之一第八時序值用以回應不以該記憶體裝置為目標之一寫入命令而停用用於RTT_NOM_WR之電阻。
範例4. 如範例3之設備，可開啟或關閉分別的RTT設定之用於tODTL之該一或多個設定係基於一時鐘單元，一獨立的時鐘單元包括一個別的時鐘週期、一個別時鐘週期之一部分或多重時鐘週期之其中之一者。
範例5. 如範例4之設備，用於改變該第二組數值之邏輯可包括用來針對該第一、第二、第三、第四、第五、第六、第七或第八時序值的其中之一或多者加入或扣除一或多個時鐘單元的邏輯。
範例6. 如範例1之設備，該第一組暫存器與該第二組暫存器可包括在用於該記憶體裝置之一模式暫存器中。
範例7. 如範例1之設備，該記憶體裝置可位於一DIMM中。該記憶體裝置可包括在位於該DIMM之記憶體裝置的多重排組中的其中之一者。
範例8. 如範例7之設備，該DIMM可為一RDIMM、一LRDIMM、一FB-DIMM、一UDIMM或一SODIMM。
範例9. 如範例1之設備，該記憶體裝置可包括非依電性記憶體或依電性記憶體。
範例10. 如範例9之設備，該依電性記憶體可為DRAM。
範例11. 如範例9之設備，該非依電性記憶體可為3維度交叉點記憶體、使用硫屬相變材料之記憶體、多臨界準位NAND快取記憶體、NOR快取記憶體、單一或多重準位相變記憶體(PCM)、電阻式記憶體、雙向記憶體、奈米線記憶體、鐵電電晶體隨機存取記憶體(FeTRAM)、合併憶阻器技術之磁性電阻式隨機存取記憶體(MRAM)記憶體、或自旋轉移轉矩MRAM(STT-MRAM)。
範例12. 一種示範方法可包括於一記憶體裝置之一控制器，將一第一組數值編程至該記憶體裝置之一第一組暫存器來建立該記憶體裝置之ODT的一或多個RTT設定。該方法亦可包括將一第二組數值編程至該記憶體裝置之一第二組暫存器來建立一或多個用於tODT之設定，以便從用於該記憶體裝置之一或多個RTT設定中開啟或關閉分別的RTT設定。該方法亦可包括改變用於該第一組暫存器之該第一組數值或改變用於該第二組暫存器之該第二組數值，以便調整用於該記憶體裝置於一讀取或寫入操作期間之一信號完整性。
範例13. 如範例12之方法，該第一組數值可包括用於RTT_PARK之一第一電阻值、用於RTT_WR之一第二電阻值、用於RTT_NOM_WR之一第三電阻值或用於RTT_NOM_RD之一第四電阻值。
範例14. 如範例13之方法，該第二組數值可包括用於tODTLon_WR之一第一時序值用以回應以該記憶體裝置為目標之一寫入命令而致動用於RTT_WR之電阻、用於tODTLoff_WR之一第二時序值用以回應以該記憶體裝置為目標之一寫入命令而停用用於RTT_WR之電阻、用於tODTLon_WR_NT之一第三時序值用以回應不以該記憶體裝置為目標之一寫入命令而致動用於RTT_NOM_WR之電阻、用於tODTLoff_WR_NT之一第四時序值用以回應不以該記憶體裝置為目標之一寫入命令而停用用於RTT_NOM_WR之電阻、用於tODTLon_RD之一第五時序值用以回應以該記憶體裝置為目標之一讀取命令而致動用於RTT_RD之電阻、用於tODTLoff_RD之一第六時序值用以回應以該記憶體裝置為目標之一讀取命令而停用用於RTT_RD之電阻、用於tODTLon_RD_NT之一第七時序值用以回應不以該記憶體裝置為目標之一讀取命令而致動用於RTT_NOM_RD之電阻、用於tODTLoff_WR_NT之一第八時序值用以回應不以該記憶體裝置為目標之一寫入命令而停用用於RTT_NOM_WR之電阻。
範例15. 如範例14之方法，用以開啟或關閉分別的RTT設定之用於tODTL之一或多個設定係基於一時鐘單元，一獨立的時鐘單元包括一個別的時鐘週期、一個別時鐘週期之一部分或多重時鐘週期的其中之一者。
範例16. 如範例15之方法，該第二組數值可包括針對該第一、第二、第三、第四、第五、第六、第七或第八時序值的其中之一或多者加入或扣除一或多個時鐘單元。
範例17. 如範例12之方法，該第一組暫存器與該第二組暫存器可包括在用於該記憶體裝置之一模式暫存器中。
範例18. 如範例12之方法，該記憶體裝置可位於一DIMM中。該記憶體裝置可包括在位於該DIMM之記憶體裝置的多重排組中的其中之一。
範例19. 如範例18之方法，該DIMM可為一RDIMM、一LRDIMM、一FB-DIMM、一UDIMM或一SODIMM。
範例20. 如範例12之方法，該記憶體裝置可包括非依電性記憶體或依電性記憶體。
範例21. 如範例20之方法，該依電性記憶體可為DRAM。
範例22. 如範例20之方法，該非依電性記憶體可為3維度交叉點記憶體、使用硫屬相變材料之記憶體、多臨界準位NAND快取記憶體、NOR快取記憶體、單一或多重準位相變記憶體(PCM)、電阻式記憶體、雙向記憶體、奈米線記憶體、鐵電電晶體隨機存取記憶體(FeTRAM)、合併憶阻器技術之磁性電阻式隨機存取記憶體(MRAM)記憶體、或自旋轉移轉矩MRAM(STT-MRAM)。
範例23. 一種示範至少一機器可讀媒體可包括多個指令，其用以響應由一系統來執行時可致使該系統來實現根據範例12至22之任一項的一方法。
範例24. 一種示範裝置可包括用以執行範例12至22之任一項的方法之裝置。
範例25. 一種示範系統可包括一DIMM。該系統於安排於多個階級中之DIMM上亦可包括多個記憶體裝置。該系統亦可包括來自該等多個記憶體裝置中之一記憶體裝置。該記憶體裝置包括於該等多個階級的其中之一。該記憶體裝置可包括含有邏輯之一控制器，其至少一部分可為硬體。該邏輯可將一第一組數值編程至該記憶體裝置之一第一組暫存器來建立用於該記憶體裝置之ODT的一或多個RTT設定。該邏輯亦可將一第二組數值編程至該記憶體裝置之一第二組暫存器來建立用於tODT之一或多個設定，以便從用於該記憶體裝置之一或多個RTT設定中開啟或關閉分別的RTT設定。該邏輯亦可改變用於該第一組暫存器之該的一組數值或改變用於該第二組暫存器，以調整用於該記憶體裝置於一讀取或寫入操作期間之一信號完整性。
範例26. 如範例25之系統，該第一組數值可包括用於RTT_PARK之一第一電阻值、用於RTT_WR之一第二電阻值、用於RTT_NOM_WR之一第三電阻值或用於RTT_NOM_RD之一第四電阻值。
範例27. 如範例26之系統，該第二組數值可包括用於tODTLon_WR之一第一時序值用以回應以該記憶體裝置為目標之一寫入命令而致動用於RTT_WR之電阻、用於tODTLoff_WR之一第二時序值用以回應以該記憶體裝置為目標之一寫入命令而停用用於RTT_WR之電阻、用於tODTLon_WR_NT之一第三時序值用以回應不以該記憶體裝置為目標之一寫入命令而致動用於RTT_NOM_WR之電阻、用於tODTLoff_WR_NT之一第四時序值用以回應不以該記憶體裝置為目標之一寫入命令而停用用於RTT_NOM_WR之電阻、用於tODTLon_RD之一第五時序值來用以回應以該記憶體裝置為目標之一讀取命令而致動用於RTT_RD之電阻、用於tODTLoff_RD之一第六時序值用以回應以該記憶體裝置為目標之一讀取命令而停用用於RTT_RD之電阻、用於tODTLon_RD_NT之一第七時序值用以回應不以該記憶體裝置為目標之一讀取命令而致動用於RTT_NOM_RD之電阻、用於tODTLoff_WR_NT之一第八時序值用以回應不以該記憶體裝置為目標之一寫入命令而停用用於RTT_NOM_WR之電阻。
範例28. 如範例27之系統，用以開啟或關閉分別的RTT設定之用於tODTL之一或多個設定係基於一時鐘單元，一獨立的時鐘單元包括一個別的時鐘週期、一個別時鐘週期之一部分或多重時鐘週期的其中之一者。
範例29. 如範例28之系統，用於改變該第二組數值之邏輯可包括針對該第一、第二、第三、第四、第五、第六、第七或第八時序值的其中之一或多個用來加入或扣除一或多的時鐘單元的邏輯。
範例30. 如範例25之系統，該第一組暫存器與該第二組暫存器可包括在該記憶體裝置之一模式暫存器中。
範例31. 如範例25之系統，該DIMM可為一RDIMM、一LRDIMM、一FB-DIMM、一UDIMM或一SODIMM。
範例32. 如範例25之系統，該等多個記憶體裝置可包括非依電性記憶體或依電性記憶體。
範例33. 如範例32之系統，該依電性記憶體可為DRAM。
範例34. 如範例32之系統，該非依電性記憶體包含3維度交叉點記憶體、使用硫屬相變材料之記憶體、多臨界準位NAND快取記憶體、NOR快取記憶體、單一或多重準位PCM、電阻式記憶體、雙向記憶體、奈米線記憶體、FeTRAM、MRAM、合併憶阻器技術之記憶體或STT-MRAM。
應強調該揭示內容之摘要係提供來遵守37 C.F.R. 段落1.72(b)，其需要可允許讀者快速確認該技術揭示內容之本質的一摘要。應提出來理解其不用來詮釋或限制該等請求項之範疇或意義。此外，上述詳細說明中，可看出各種不同特徵可聚集一起在一單一範例中，以便簡化本揭示內容。該揭示內容之方法並不詮釋為反映出意欲該等請求範例需要比每一請求項明確列舉的還多的特徵。而是，如下列請求項反映，發明標的可比一單一揭示範例之所有特徵還少。因此，下列請求項因而併入該實施方式中，而每一請求項獨立作為一分開的範例。該等後附請求項中，該等術語“包括”與“在…中”分別用來作為該等分別術語“包含”與“其中”之純英文相同詞。此外，該等術語“第一”、“第二”、“第三”、之類僅用來作為標記、而不意欲將數字需求加諸於其物件上。
雖然本標的已經以特定於結構上特徵及/或方法學動作之語言來說明，但應了解該等後附請求項中定義之標的不需侷限於上述該特定特徵或動作。而是，上述該等特定特徵與動作係揭示來作為執行該等請求項之示範型式。
100‧‧‧記憶體裝置101‧‧‧時鐘產生器102‧‧‧位址命令解碼器103‧‧‧型樣暫存器、模式暫存器104‧‧‧MR組合110‧‧‧控制邏輯120、131‧‧‧排組控制121、133‧‧‧行位址緩衝器122、136‧‧‧行解碼器123、132‧‧‧列位址緩衝器124、134‧‧‧列解碼器125、135‧‧‧感測放大器127、137‧‧‧資料控制130-1至130-n、R0、R1‧‧‧排組140‧‧‧閂鎖電路150‧‧‧輸入/輸出緩衝器160‧‧‧DQ接腳200、300‧‧‧暫存器編碼方案210、220、230、240、310、320、330、340、350、360、370、380‧‧‧表格400、500、600‧‧‧時序圖700‧‧‧裝置705‧‧‧RTT資訊715‧‧‧tODTLon/off資訊720‧‧‧電路722-a‧‧‧模組或邏輯722-1‧‧‧程式邏輯722-2‧‧‧RTT邏輯722-3‧‧‧tODTLon/off邏輯730‧‧‧RTT設定740‧‧‧tODTLon/off時序800‧‧‧邏輯流程802、804、806‧‧‧方塊900‧‧‧儲存媒體1000‧‧‧計算平台1030‧‧‧記憶體系統1032‧‧‧控制器1034‧‧‧記憶體裝置1040‧‧‧處理構件1050‧‧‧平台構件1060‧‧‧通訊介面
圖1繪示一示範記憶體裝置。
圖2繪示一示範第一暫存器編碼方案。
圖3繪示一示範第二暫存器編碼方案。
圖4繪示一示範第一時序圖。
圖5繪示一示範第二時序圖。
圖6繪示一示範第三時序圖。
圖7繪示一裝置之一示範方塊圖。
圖8繪示一邏輯流程之一範例。
圖9繪示一儲存媒體之一範例。
圖10繪示一示範計算平台。
100‧‧‧記憶體裝置
101‧‧‧時鐘產生器
102‧‧‧位址命令解碼器
103‧‧‧型樣暫存器、模式暫存器
104‧‧‧MR組合
110‧‧‧控制邏輯
131‧‧‧排組控制
133‧‧‧行位址緩衝器
136‧‧‧行解碼器
132‧‧‧列位址緩衝器
134‧‧‧列解碼器
135‧‧‧感測放大器
137‧‧‧資料控制
130-1至130-n‧‧‧排組
140‧‧‧閂鎖電路
150‧‧‧輸入/輸出緩衝器
160‧‧‧DQ接腳

Claims (25)

  1. 一種記憶體設備，其包含：用於一記憶體裝置的一控制器，其包括邏輯，至少一部分該邏輯包含硬體，該邏輯用於：將一第一組數值編程至在該記憶體裝置之一第一組暫存器來建立用於在該記憶體裝置之晶粒上終止(ODT)的一或多個內部電阻終止(RTT)設定；將一第二組數值編程至在該記憶體裝置之一第二組暫存器來改變用於ODT潛伏之時序(tODT)之一或多個預設設定，以便從用於該記憶體裝置之一或多個RTT設定中啟動或關閉分別的RTT設定，該等一或多個RTT設定在沒有透過一ODT腳位接收一ODT信號的情況下來被啟動或被關閉；編程用於該第一組暫存器之該第一組數值或編程用於該第二組暫存器之該第二組數值，以調整用於該記憶體裝置於一讀取或寫入操作期間之一信號完整性。
  2. 如請求項1之記憶體設備，包含該第一組數值，其包括用於RTT_PARK之一第一電阻值、用於RTT_WR之一第二電阻值、用於RTT_NOM_WR之一第三電阻值或用於RTT_NOM_RD之一第四電阻值。
  3. 如請求項2之記憶體設備，包含該第二組數值，其包括用於tODTLon_WR之一第一時序值用以回應以該記憶體裝置為目標之一寫入命令而致動用於 RTT_WR之電阻、用於tODTLoff_WR之一第二時序值用以回應以該記憶體裝置為目標之一寫入命令而停用用於RTT_WR之電阻、用於tODTLon_WR_NT之一第三時序值用以回應不以該記憶體裝置為目標之一寫入命令而致動用於RTT_NOM_WR之電阻、用於tODTLoff_WR_NT之一第四時序值用以回應不以該記憶體裝置為目標之一寫入命令而停用用於RTT_NOM_WR之電阻、用於tODTLon_RD之一第五時序值用以回應以該記憶體裝置為目標之一讀取命令而致動用於RTT_RD之電阻、用於tODTLoff_RD之一第六時序值用以回應以該記憶體裝置為目標之一讀取命令而停用用於RTT_RD之電阻、用於tODTLon_RD_NT之一第七時序值用以回應不以該記憶體裝置為目標之一讀取命令而致動用於RTT_NOM_RD之電阻、用於tODTLoff_WR_NT之一第八時序值用以回應不以該記憶體裝置為目標之一寫入命令而停用用於RTT_NOM_WR之電阻。
  4. 如請求項3之記憶體設備，包含用以啟動或關閉分別的RTT設定之用於tODTL時序之該一或多個預設設定係基於一時鐘單元，一獨立的時鐘單元包括一個別的時鐘週期、一個別時鐘週期之一部分或多重時鐘週期之其中之一者。
  5. 如請求項4之記憶體設備，用於編程該第二組數值之邏輯包含用來針對該第一、第二、第三、第四、第五、第六、第七或第八時序值的其中之一或多者加 入或扣除一或多個時鐘單元的邏輯。
  6. 如請求項1之記憶體設備，包含被包括在用於該記憶體裝置之一模式暫存器中的該第一組暫存器與該第二組暫存器。
  7. 如請求項1之記憶體設備，包含位於一雙直列記憶體模組(DIMM)中之該記憶體裝置，該記憶體裝置被包括在位於該DIMM之記憶體裝置的多重排組中的其中之一者。
  8. 如請求項7之記憶體設備，該DIMM包含一暫存DIMM(RDIMM)、一負載縮減DIMM(LRDIMM)、一完全緩衝DIMM(FB-DIMM)、一無緩衝DIMM(UDIMM)或一小型DIMM(SODIMM)。
  9. 如請求項1之記憶體設備，包含用以包括非依電性記憶體或依電性記憶體之該記憶體裝置。
  10. 如請求項9之記憶體設備，該依電性記憶體包含動態隨機存取記憶體(DRAM)。
  11. 如請求項9之記憶體設備，該非依電性記憶體包含3維度交叉點記憶體、使用硫屬相變材料之記憶體、多臨界準位NAND快取記憶體、NOR快取記憶體、單一或多重準位相變記憶體(PCM)、電阻式記憶體、雙向記憶體、奈米線記憶體、鐵電電晶體隨機存取記憶體(FeTRAM)、合併憶阻器技術之磁性電阻式隨機存取記憶體(MRAM)記憶體、或自旋轉移轉矩MRAM(STT-MRAM)。
  12. 一種用以調整用於記憶體裝置之信號完整性之方法，其包含：於一記憶體裝置之一控制器，將一第一組數值編程至在該記憶體裝置之一第一組暫存器來建立用於在該記憶體裝置之晶粒上終止(ODT)的一或多個內部電阻終止(RTT)設定；將一第二組數值編程至在該記憶體裝置之一第二組暫存器來改變用於ODT潛伏之時序(tODT)之一或多個預設設定，以便從用於該記憶體裝置之一或多個RTT設定中啟動或關閉分別的RTT設定，該等一或多個RTT設定在沒有透過一ODT腳位接收一ODT信號的情況下來被啟動或被關閉；編程用於該第一組暫存器之該第一組數值或編程用於該第二組暫存器之該第二組數值，以便調整用於該記憶體裝置於一讀取或寫入操作期間之一信號完整性。
  13. 如請求項12之方法，包含該第一組數值，其包括用於RTT_PARK之一第一電阻值、用於RTT_WR之一第二電阻值、用於RTT_NOM_WR之一第三電阻值或用於RTT_NOM_RD之一第四電阻值。
  14. 如請求項13之方法，包含該第二組數值，其包括用於tODTLon_WR之一第一時序值用以回應以該記憶體裝置為目標之一寫入命令而致動用於RTT_WR之電阻、用於tODTLoff_WR之一第二時序值用以回應以該記憶體裝置為目標之一寫入命令而停用用於RTT_WR之 電阻、用於tODTLon_WR_NT之一第三時序值用以回應不以該記憶體裝置為目標之一寫入命令而致動用於RTT_NOM_WR之電阻、用於tODTLoff_WR_NT之一第四時序值用以回應不以該記憶體裝置為目標之一寫入命令而停用用於RTT_NOM_WR之電阻、用於tODTLon_RD之一第五時序值用以回應以該記憶體裝置為目標之一讀取命令而致動用於RTT_RD之電阻、用於tODTLoff_RD之一第六時序值用以回應以該記憶體裝置為目標之一讀取命令而停用用於RTT_RD之電阻、用於tODTLon_RD_NT之一第七時序值用以回應不以該記憶體裝置為目標之一讀取命令而致動用於RTT_NOM_RD之電阻、用於tODTLoff_WR_NT之一第八時序值用以回應不以該記憶體裝置為目標之一寫入命令而停用用於RTT_NOM_WR之電阻。
  15. 如請求項14之方法，包含用以啟動或關閉分別的RTT設定之用於tODTL時序之該一或多個預設設定係基於一時鐘單元，一獨立的時鐘單元包括一個別的時鐘週期、一個別時鐘週期之一部分或多重時鐘週期的其中之一者。
  16. 如請求項15之方法，編程該第二組數值包含針對該第一、第二、第三、第四、第五、第六、第七或第八時序值的其中之一或多者加入或扣除一或多個時鐘單元。
  17. 如請求項12之方法，包含被包括在用於該 記憶體裝置之一模式暫存器中的該第一組暫存器與該第二組暫存器。
  18. 如請求項12之方法，包含位於一雙直列記憶體模組(DIMM)中之該記憶體裝置，該記憶體裝置被包括在位於該DIMM之記憶體裝置的多重排組中的其中之一。
  19. 一種記憶體系統，其包含：一雙直列記憶體模組(DIMM)；安排於多重排組中之該DIMM上的複數個記憶體裝置；來自該等複數個記憶體裝置中之一記憶體裝置，該記憶體裝置包括於該等多重排組中的其中之一，該記憶體裝置包括一邏輯，該邏輯回應於一命令而進行：將一第一組數值編程至在該記憶體裝置之一第一組暫存器來建立用於在該記憶體裝置之晶粒上終止(ODT)的一或多個內部電阻終止(RTT)設定；將一第二組數值編程至在該記憶體裝置之一第二組暫存器來改變用於ODT潛伏之時序(tODT)之一或多個設定，以便從用於該記憶體裝置之一或多個RTT設定中啟動或關閉分別的RTT設定，該等一或多個RTT設定在沒有透過一ODT腳位接收一ODT信號的情況下來被啟動或被關閉；以及編程用於該第一組暫存器之該第一組數值或編程用於該第二組暫存器之該第二組數值，以調整用 於該記憶體裝置於一讀取或寫入操作期間之一信號完整性。
  20. 如請求項19之記憶體系統，包含該第一組數值，其包括用於RTT_PARK之一第一電阻值、用於RTT_WR之一第二電阻值、用於RTT_NOM_WR之一第三電阻值或用於RTT_NOM_RD之一第四電阻值。
  21. 如請求項20之記憶體系統，包含該第二組數值，其包括用於tODTLon_WR之一第一時序值用以回應以該記憶體裝置為目標之一寫入命令而致動用於RTT_WR之電阻、用於tODTLoff_WR之一第二時序值用以回應以該記憶體裝置為目標之一寫入命令而停用用於RTT_WR之電阻、用於tODTLon_WR_NT之一第三時序值用以回應不以該記憶體裝置為目標之一寫入命令而致動用於RTT_NOM_WR之電阻、用於tODTLoff_WR_NT之一第四時序值用以回應不以該記憶體裝置為目標之一寫入命令而停用用於RTT_NOM_WR之電阻、用於tODTLon_RD之一第五時序值用以回應以該記憶體裝置為目標之一讀取命令而致動用於RTT_RD之電阻、用於tODTLoff_RD之一第六時序值用以回應以該記憶體裝置為目標之一讀取命令而停用用於RTT_RD之電阻、用於tODTLon_RD_NT之一第七時序值用以回應不以該記憶體裝置為目標之一讀取命令而致動用於RTT_NOM_RD之電阻、用於tODTLoff_WR_NT之一第八時序值用以回應不以該記憶體裝置為目標之一寫入命令而停用用於 RTT_NOM_WR之電阻。
  22. 如請求項21之記憶體系統，包含用以啟動或關閉分別的RTT設定之用於tODTL時序之該一或多個預設設定係基於一時鐘單元，一獨立的時鐘單元包括一個別的時鐘週期、一個別時鐘週期之一部分或多重時鐘週期的其中之一者。
  23. 如請求項22之記憶體系統，用來編程該第二組數值之邏輯包含針對該第一、第二、第三、第四、第五、第六、第七或第八時序值的其中之一或多個用來加入或扣除一或多個時鐘單元的邏輯。
  24. 如請求項19之記憶體系統，包含被包括在用於該記憶體裝置之一模式暫存器中的該第一組暫存器與該第二組暫存器。
  25. 如請求項19之記憶體系統，包含用以包括非依電性記憶體或依電性記憶體之該等複數個記憶體裝置，其中該依電性記憶體包括動態隨機存取記憶體(DRAM)，該非依電性記憶體包括3維度交叉點記憶體、使用硫屬相變材料之記憶體、多臨界準位NAND快取記憶體、NOR快取記憶體、單一或多重準位相變記憶體(PCM)、電阻式記憶體、雙向記憶體、奈米線記憶體、鐵電電晶體隨機存取記憶體(FeTRAM)、合併憶阻器技術之磁性電阻式隨機存取記憶體(MRAM)記憶體、或自旋轉移轉矩MRAM(STT-MRAM)。
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