KR20230154286A - 커맨드 기반 온 다이 종단을 위한 기법 - Google Patents

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크리스토퍼 이. 콕스
쿨지트 에스. 바인스
제임스 에이. 맥콜
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인텔 코포레이션
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Abstract

예들은 커맨드 기반 온 다이 종단(ODT)을 위한 기법들을 포함한다. 일부 예들에서, 메모리 디바이스에서 ODT를 위한 하나 이상의 내부 저항 종단(RTT) 설정을 확립하기 위해 메모리 디바이스에서의 레지스터들에 값들이 프로그래밍된다. 또한 ODT 대기시간의 타이밍에 대한 하나 이상의 설정을 확립하기 위해 메모리 디바이스에서의 레지스터들에 값들이 프로그래밍된다. 프로그래밍된 값들은 판독 또는 기입 동작들 동안에 메모리 디바이스에 대한 신호 무결성을 조정하기 위해 변경될 수 있다.

Description

커맨드 기반 온 다이 종단을 위한 기법{TECHNIQUES FOR COMMAND BASED ON DIE TERMINATION}
관련 케이스
본 출원은 35 U.S.C. § 365(c)의 규정에 따라, "커맨드 기반 온 다이 종단을 위한 기법(TECHNIQUES FOR COMMAND BASED ON DIE TERMINATION)"이라는 명칭으로 2016년 7월 1일자로 출원된 미국 특허 출원 제15/200,981호의 우선권을 주장하며, 해당 출원은 또한 "커맨드 기반 온 다이 종단을 위한 기법(TECHNIQUES FOR COMMAND BASED ON DIE TERMINATION)"이라는 명칭으로 2016년 3월 4일자로 출원된 미국 가출원 제62/303,707호의 우선권을 주장한다. 이들 문헌의 전체 개시는 사실상 본 명세서에 인용에 의해 포함된다.
기술 분야
본 명세서에서 설명된 예들은 일반적으로 메모리 디바이스에서의 온 다이 종단(on die termination)을 위한 기법들에 관한 것이다.
호스트 컴퓨팅 디바이스와 결합된 일부 메모리 시스템에서는, 온 다이 종단(ODT)을 위한 온 및 오프 타이밍과 내부 저항 종단(RTT)을 위한 값들을 제어하기 위해 다수의 ODT 핀이 제공된다. 이들 ODT 핀은 통상적으로 메모리 디바이스에 대한 판독 또는 기입 동작 동안 RTT를 위한 적절한 시간의 양을 고려하기 위해 호스트 컴퓨팅 디바이스와 메모리 디바이스 사이의 협력을 필요로 한다. ODT 신호는 종종 판독 또는 기입 동작들 사이의 턴-어라운드 시간 지연 또는 대기시간의 가장 큰 컴포넌트들 중 하나이다.
도 1은 예시적인 메모리 디바이스를 예시한다.
도 2는 예시적인 제1 레지스터 코딩 스킴을 예시한다.
도 3은 예시적인 제2 레지스터 코딩 스킴을 예시한다.
도 4는 예시적인 제1 타이밍 다이어그램을 예시한다.
도 5는 예시적인 제2 타이밍 다이어그램을 예시한다.
도 6은 예시적인 제3 타이밍 다이어그램을 예시한다.
도 7은 장치에 대한 예시적인 블록 다이어그램을 예시한다.
도 8은 로직 흐름의 예를 예시한다.
도 9는 저장 매체의 예를 예시한다.
도 10은 예시적인 컴퓨팅 플랫폼을 예시한다.
본 개시에서 고려되는 바와 같이, ODT 신호는 종종 메모리 디바이스에서 판독 또는 기입 동작들 사이의 턴-어라운드 시간 지연 또는 대기시간의 가장 큰 컴포넌트들 중 하나이다. 또한, DDR5(DDR 버전 5, JEDEC에 의해 현재 논의중), LPDDR5(LPDDR 버전 5, JEDEC에 의해 현재 논의중), HBM2(HBM 버전 2, JEDEC에 의해 현재 논의중), 및/또는 이러한 사양들의 파생들 또는 확장들에 기초한 다른 새로운 기술들을 포함하지만, 이들로 제한되는 것은 아닌, 개발되고 있는 새로운 메모리 기술들에 대해서는 ODT를 위한 온/오프 시간 및 RTT를 조정하기 위해 메모리 디바이스와 결합된 호스트 컴퓨팅 디바이스에 이전에 제공된 ODT 핀들이 제거되고 있다. ODT 핀들이 제거되고 있기 때문에, 판독 또는 기입 동작들 동안에 메모리 디바이스에 대한 신호 무결성을 개선하기 위해 ODT 관련 설정들 및/또는 조정들을 가능하게 하는 로직이 메모리 디바이스에서 인에이블되고 있다. 위에 언급된 그리고 다른 문제점들에 관련하여 본 명세서에서 설명된 예들이 필요하다.
도 1은 예시적인 메모리 디바이스(100)를 예시한다. 일부 예들에서, 도 1에 도시된 바와 같이, 메모리 디바이스(100)는 수신된 커맨드들에 응답하여 뱅크들(130-1 내지 130-n)(여기서 "n"은 2보다 큰 임의의 전체 양의 정수임)에 액세스하기 위한 다양한 로직, 피처들 또는 회로들을 포함한다. 예를 들어, 메모리 디바이스(100)는 클록 생성기(101), 어드레스 커맨드 디코더(102), 하나 이상의 패턴 레지스터(들)(103), 제어 로직(110), 래치 회로들(140), IO 버퍼들(150) 또는 DQ 핀들(160)을 포함하는 뱅크들(130-1 내지 130-n)에 액세스하기 위한 주변 회로를 포함할 수 있다. 또한, 뱅크들(130-1 내지 130-n)의 각각의 뱅크는 뱅크 제어(120), 행 어드레스 버퍼(123), 열 어드레스 버퍼(121), 행 디코더(123), 감지 앰프들(125), 열 디코더(122) 또는 데이터 제어(127)를 개별적으로 포함할 수 있다.
일부 예들에 따르면, 제어 로직(110)은 하나 이상의 모드 레지스터(들)(103)에 값들을 프로그래밍할 수 있는 로직 및/또는 피처들을 포함하고 그 값을 이용하여 메모리 디바이스(100)에 대한 RTT 값들을 조정하거나 또는 메모리 디바이스(100)에 대한 각자의 RTT 값들을 턴온 또는 턴오프하기 위한 ODT 대기시간의 타이밍("tODTLon/off")에 대한 하나 이상의 값을 조정할 수 있다. 이들 예에 대해, 그 값들을 하나 이상의 모드 레지스터(들)(103)에 프로그래밍하기 위한 정보를 포함하는 커맨드가 어드레스 커맨드 디코더(102)를 통해 수신될 수 있다. 아래에 더 설명되는 바와 같이 모드 레지스터(들)(103)에 프로그래밍된 다양한 값들은 그 값들을 하나 이상의 모드 레지스터(들)(103)에 프로그래밍하기 위한 하나 이상의 코딩 스킴에 기초할 수 있다. 그 값들은 제어 로직(110)과 같은 메모리 디바이스(100)에서의 로직이 ODT 관련 설정들 및/또는 조정들을 행하여 판독 또는 기입 동작들 동안 메모리 디바이스(100)에 대한 신호 무결성을 개선하도록, 예를 들어, 데이터 버스에 걸쳐 저항 값들 또는 타이밍 값들을 조정함으로써 비트 에러들을 감소시키도록 인에이블할 수 있다.
일부 예들에서, 메모리 디바이스(100)는 DRAM 메모리와 같은 비-휘발성 메모리 타입들을 포함할 수 있다. DRAM 메모리는 DDR4(double data rate(DDR) 버전 4, JEDEC에 의해 2012년 9월에 발행된 초기 사양), LPDDR4(LOW POWER DOUBLE DATA RATE(LPDDR) 버전 4, JESD209-4, 2014년 8월에 JEDEC에 의해 최초 발행됨), WIO2(Wide I/O 2(WideIO2), JESD229-2, 2014년 8월에 JEDEC에 의해 최초 발행됨), HBM(HIGH BANDWIDTH MEMORY DRAM, JESD235, 2013년 10월에 JEDEC에 의해 최초 발행됨), 및/또는 이러한 사양들의 파생들 또는 확장들에 기초한 다른 기술들을 포함할 수 있지만, 이들로 제한되는 것은 아닌, 다양한 개발된 메모리 기술들에 따라 동작하도록 배열될 수 있다. 메모리 디바이스(100)는 DDR5, LPDDR5 또는 HBM2를 포함할 수 있지만, 이들로 제한되는 것은 아닌, 현재 개발중인 위에 언급된 메모리 기술들에 따라 동작하도록 배열된 메모리를 또한 포함할 수 있다.
메모리 디바이스(100)에 포함된 예시적인 메모리 타입들은 DRAM과 같은 휘발성 메모리 타입들을 포함하는 것으로 설명되었지만, 본 개시는 DRAM으로 제한되는 것은 아니다. 일부 예들에서, 더블 데이터 레이트 동기식 동적 RAM(DDR SDRAM), 정적 랜덤-액세스 메모리(SRAM), 사이리스터 RAM(T-RAM) 또는 제로-커패시터 RAM(Z-RAM)을 포함하지만, 이들로 제한되는 것은 아닌, 다른 휘발성 메모리 타입들도 본 개시에 의해 고려된다. 또한, NAND 또는 NOR 기술들과 연관된 것들과 같은, 블록 어드레싱가능, 비-휘발성 메모리 타입들도 본 개시에 의해 고려된다. 또한, 바이트 어드레싱가능한 3-D 크로스-포인트 메모리와 같은 다른 비-휘발성 메모리 타입들도 본 개시에 의해 고려된다. 이들 블록 어드레싱가능 또는 바이트 어드레싱가능 비-휘발성 메모리 타입들은 칼코게나이드 상 변화 재료(예를 들어, 칼코게나이드 글래스)를 사용하는 비-휘발성 메모리 타입들, 멀티-임계 레벨 NAND 플래시 메모리, NOR 플래시 메모리, 단일 또는 멀티-레벨 상 변화 메모리(PCM), 저항성 메모리, 나노와이어 메모리, 강유전 트랜지스터 랜덤 액세스 메모리(FeTRAM), 멤리스터 기술을 포함하는 자기저항 랜덤 액세스 메모리(MRAM) 메모리, 또는 스핀 트랜스퍼 토크 MRAM(STT-MRAM), 또는 위의 것들 중 임의의 것의 조합, 또는 다른 비-휘발성 메모리 타입들을 포함할 수 있지만, 이들로 제한되는 것은 아니다.
일부 예들에 따르면, 메모리 디바이스(100)는 듀얼 인-라인 메모리 모듈(DIMM) 상에 포함된 다수의 메모리 디바이스 또는 다이 중 하나일 수 있다. DIMM은 등록된 DIMM(RDIMM), 부하 감소된 DIMM(LRDIMM), 완전히 버퍼링된 DIMM(FB-DIMM), 버퍼링되지 않은 DIMM(UDIMM) 또는 작은 윤곽(SODIMM)으로서 기능하도록 설계될 수 있다. 예들은 단지 이들 DIMM 설계로 제한되는 것은 아니다.
도 2는 예시적인 레지스터 코딩 스킴(200)을 예시한다. 일부 예들에서, 예시적인 코딩 스킴(200)은 메모리 디바이스(100)와 같은 메모리 디바이스에 대한 다양한 RTT 설정들을 프로그램하기 위한 3-비트 값들을 포함할 수 있다. 도 2에 도시된 바와 같이, 테이블(210)은 RTT_PARK를 위한 프로그램가능 설정들을 포함하고, 테이블(220)은 RTT_WR(WR = write)을 위한 것이고, 테이블(230)은 RTT_NOM_WR을 위한 것이고 테이블(240)은 RTT_NOM_RD(RD = read)를 위한 것이다. 이들 예에 대해, 옴 단위의 다양한 저항 설정(예를 들어, 외부 저항(RZQ))과 관련된 값들이 메모리 디바이스(100)의 모드 레지스터(들)(103)와 같은 메모리 디바이스에 대한 하나 이상의 레지스터에 프로그래밍될 수 있는데(예를 들어, 제어 로직(110)에 의해), 테이블들(210, 220, 230 또는 240)에 기초하여 모드 레지스터(들)(103)에 프로그래밍될 수 있다. 그 후 이들 테이블 각각에 포함된 값들은 판독 또는 기입 동작들 동안 메모리 디바이스에 대한 신호 무결성을 개선하거나 최적화하기 위해 RTT_PARK, RTT_WR, RTT_NOM_WR 또는 RTT_NOM_RD를 위한 값들을 조정하기 위해 사용될 수 있다(예를 들어, 제어 로직(110)에 의해).
도 3은 예시적인 레지스터 코딩 스킴(300)을 예시한다. 일부 예들에서, 예시적인 코딩 스킴(300)은 메모리 디바이스(100)와 같은 메모리 디바이스에 대한 다양한 tODTLon/off 설정들을 프로그램하기 위한 3-비트 값들을 포함할 수 있다. 도 3에 도시된 바와 같이, 테이블(310)은 tODTLon_WR을 위한 프로그램가능 설정들을 포함하고, 테이블(320)은 tODTLoff_WR을 위한 것이고, 테이블(330)은 tODTLoff_WR_NT(NT = non-target)를 위한 것이고, 테이블(340)은 tODTLoff_WR_NT를 위한 것이고, 테이블(350)은 tODTLon_RD를 위한 것이고, 테이블(360)은 tODTLoff_RD를 위한 것이고, 테이블(370)은 tODTLon_RD_NT를 위한 것이고, 테이블(380)은 tODTLoff_RD_NT를 위한 것이다. 이들 예에 대해, 이들 테이블 내의 값들은 클록 사이클의 부분, 단일 클록 사이클, 또는 다수의 클록 사이클일 수 있는 클록 유닛에 기초한 tODTL에 대한 다양한 디폴트 설정들에 대한 조정들일 수 있다. 조정들은 메모리 디바이스(100)의 모드 레지스터(들)(103)와 같은 메모리 디바이스에 대한 하나 이상의 레지스터에 프로그래밍될 수 있는(예를 들어, 제어 로직(110)에 의해) tODTLon/off에 대한 푸시-아웃(+ 값들) 또는 풀-인(- 값들) 설정들일 수 있다. 아래에 더 상세히 설명되는 바와 같이, 값들은 그 후 판독 또는 기입 동작들 동안 메모리 디바이스에 대한 신호 무결성을 개선 또는 조정하기 위해 tODTLon_WR, tODTLoff_WR, tODTLoff_WR_NT, tODTLoff_WR_NT, tODTLon_RD, tODTLoff_RD, tODTLon_RD_NT 또는 tODTLoff_RD_NT를 위한 설정들을 조정하기 위해 사용될 수 있다(예를 들어, 제어 로직(110)에 의해).
도 4는 예시적인 타이밍 다이어그램(400)을 예시한다. 일부 예들에서, 도 4에 도시된 바와 같은 타이밍 다이어그램(400)은 2개의 상이한 랭크 중에서 동일한 랭크에 대한 판독-기입 턴 어라운드(read to write turn around)를 위한 타이밍을 묘사한다. 이들 예에 대해, 2개의 상이한 랭크는 DIMM(D0)에 대한 것일 수 있고 R0과 R1로서 나타내어진다. 도 1에 도시된 메모리 디바이스(100)의 적어도 일부 요소들은 타이밍 다이어그램(400)과 관련하여 취해진 액션들을 설명하기 위해 사용될 수 있다. 예들은 타이밍 다이어그램(400)에 대한 메모리 디바이스(100)의 요소들로 제한되는 것은 아니다.
일부 예들에서, RTT_PARK, RTT_WR, RTT_NOM_WR 및 RTT_NOM_RD를 위한 설정들을 확립하기 위한 값들이 R0 또는 R1에 포함된 메모리 디바이스에 대한 모드 레지스터(들)(103)에 프로그래밍되거나 저장될 수 있다. 이들 값은 메모리 디바이스에 대한 신호 무결성을 조정하거나 개선하기 위해 도 2에 도시된 바와 같이 레지스터 코딩 스킴(200)의 각자의 테이블들(210, 220, 230 및 240)에 따라 모드 레지스터(들)에 유지된 상이한 값들의 프로그래밍을 통해 변경될 수 있다. 예를 들어, R1의 D0에 대한 RTT_NOM_RD를 위한 RZQ 값들은 판독 동작들 동안에 R0에 포함된 메모리 디바이스들에 대한 신호 무결성에 부정적으로 영향을 미칠 수 있는 80 옴의 저항 설정을 갖도록 테이블(240)에 기초하여 초기에 프로그래밍되고 있는 모드 레지스터(들)(103)와 같은 모드 레지스터를 포함할 수 있다. 판독 동작들 동안에 R0에 포함된 메모리 디바이스에 대한 신호 무결성을 개선하기 위해, 이들 메모리 디바이스에 대한 모드 레지스터(들)(103)는 레지스터 코딩 스킴(200)의 테이블(240)에 따라 40 옴 또는 120 옴으로 저항 설정을 변경하도록 리프로그래밍될 수 있다. 또한, R0에 포함된 메모리 디바이스에 대한 RTT_NOM_WR은 기입 동작들 동안에 R0에 포함된 메모리 디바이스들에 대한 신호 무결성에 부정적으로 영향을 미칠 수 있는 240 옴의 저항을 갖도록 테이블(330)에 기초하여 초기에 프로그래밍되고 있는 모드 레지스터(들)(103)와 같은 모드 레지스터를 포함할 수 있다. 판독 동작들 동안에 R0에 포함된 메모리 디바이스들에 대한 신호 무결성을 개선하기 위해, 이들 메모리 디바이스에 대한 모드 레지스터(들)(103)와 같은 모드 레지스터들은 레지스터 코딩 스킴(200)의 테이블(240)에 따라 240 옴 아래의 저항 설정을 변경하도록 리프로그래밍될 수 있다.
일부 예들에 따르면, 타이밍 다이어그램(400)은 D0 및 랭크 0로 유도되거나 타겟팅되는 커맨드(CMD) 버스 상의 Read-0 커맨드(D0 R0 CS0)와 이어서 동일한 랭크로 타겟팅되는 Write-0 커맨드를 보여준다. 이들 예에 대해, tODTLon_WR, tODTLoff_WR, tODTLon_WR_NT, 및 tODTLoff_WR_NT를 위한 값들은 레지스터 코딩 스킴(300)의 각자의 테이블들(310, 320, 330 및 340)에 따른 기입 커맨드들을 위해 모드 레지스터(들)(103)와 같은 모드 레지스터들에 프로그래밍되거나 저장된 값들에 기초할 수 있다. 또한, tODTLon_RD, tODTLoff_RD, tODTLon_RD_NT 및 tODTLoff_RD_NT는 레지스터 코딩 스킴(300)의 각자의 테이블들(350, 360, 370 및 380)에 따른 판독 커맨드들을 위해 모드 레지스터(들)(103)에 프로그래밍되거나 저장된 값들에 기초할 수 있다.
일부 예들에 따르면, 판독 동작들 동안에 R0에 포함된 메모리 디바이스들에 대한 신호 무결성을 더 개선하기 위해 모드 레지스터(들)(103)에 상이한 값들의 프로그래밍을 통해 tODTLon/off에 대한 설정들을 확립하기 위한 값들이 변경될 수 있다. 예를 들어, 판독 커맨드가 D0 R0 CS0에 기초하여 시그널링될 때, R0에 포함된 메모리 디바이스들에 대해 판독 라인(RL)이 활성화될 수 있고 이는 tODTLon_RD 및 tODTLoff_RD를 위해 타겟팅된 랭크 R0에 포함된 그리고 tODTLon_RD_NT 및 tODTLoff_RD_NT를 위해 비-타겟팅된 랭크 R1에 포함된 메모리 디바이스들에 대한 타이머들을 개시할 수 있다. tODTLon_RD를 위한 설정은 RTT_RD의 ODT 저항 값이 활성화되기 전의 시간의 양을 나타낼 수 있다. tODTLoff_RD를 위한 설정은 RTT_RD를 위한 ODT 저항 값이 비활성화되거나 디스에이블되기 전의 시간의 양을 나타낼 수 있다. tODTLon_RD_NT를 위한 설정은 RL이 활성화된 후 RTT_NOM_RD를 위한 ODT 저항 값이 활성화되거나 인에이블되기 전의 시간의 양을 나타낼 수 있다. tODTLoff_RD_NT를 위한 설정은 RTT_NOM_RD를 위한 ODT 저항 값이 비활성화되거나 디스에이블되기 전의 시간의 양을 나타낼 수 있다.
일부 예들에 따르면, tODTLon_RD_NT 또는 tODTLoff_RD_NT를 위한 설정들이 너무 짧거나 너무 길면, R0에 포함된 메모리 디바이스들에 대한 신호 무결성이 판독 동작들 동안에 부정적으로 영향을 받을 수 있다. 부정적으로 영향을 받는다면, 이들 메모리 디바이스에 포함된 모드 레지스터(들)(103)와 같은 모드 레지스터들은 도 3에 도시된 레지스터 코딩 스킴(300)의 테이블(370)에 따른 tODTLon_RD_NT의 디폴트 타이밍 값 및/또는 테이블(380)에 따른 tODTLoff_RD_NT를 위한 디폴트 타이밍 값으로부터 시간의 길이를 푸시-아웃(+ 값들) 또는 풀-인(- 값들)하기 위해 디폴트 타이밍 값(예를 들어 10 클록 유닛)으로부터 리프로그래밍될 수 있다. 이 리프로그래밍은 R0에 포함된 메모리 디바이스들로 타겟팅된 판독 커맨드들에 대해 타이밍 다이어그램(400)에서 RTT_NOM_RD가 압축(더 적은 클록 유닛)되거나 확장(더 많은 클록 유닛)되게 할 수 있다.
일부 예들에서, tODTLon_RD 또는 tODTLoff_RD를 위한 설정들이 너무 짧거나 너무 길면, R0에 포함된 메모리 디바이스들에 대한 신호 무결성이 또한 판독 동작들 동안에 부정적으로 영향을 받을 수 있다. 부정적으로 영향을 받는다면, 이들 메모리 디바이스에 포함된 모드 레지스터(들)(103)와 같은 모드 레지스터들은 도 3에 도시된 레지스터 코딩 스킴(300)의 테이블(350)에 따른 tODTLon_RD의 디폴트 타이밍 값 및/또는 테이블(360)에 따른 tODTLoff_RD를 위한 디폴트 타이밍 값으로부터 시간의 길이를 푸시-아웃(+ 값들) 또는 풀-인(- 값들)하기 위해 디폴트 타이밍 값으로부터 리프로그래밍될 수 있다. 이 리프로그래밍은 R0에 포함된 메모리 디바이스들로 타겟팅된 판독 커맨드들에 대해 타이밍 다이어그램(400)에서 RTT_RD가 압축(더 적은 클록 유닛)되거나 확장(더 많은 클록 유닛)되게 할 수 있다.
일부 예들에 따르면, 기입 동작들 동안에 R0에 포함된 메모리 디바이스에 대한 신호 무결성을 더 개선하기 위해 모드 레지스터(들)(103)에 상이한 값들의 프로그래밍을 통해 tODTLon/off에 대한 설정들이 변경될 수 있다. 예를 들어, 기입 커맨드가 D0 R0 CS0에 기초하여 시그널링될 때, R0에 포함된 메모리 디바이스들에 대해 기입 라인(WL)이 활성화될 수 있고 이는 tODTLon_WR 및 tODTLoff_WR을 위해 타겟팅된 랭크 R0에 포함된 그리고 tODTLon_WR_NT 및 tODTLoff_WR_NT를 위해 비-타겟팅된 랭크 R1에 포함된 메모리 디바이스들에 대한 타이머들을 개시할 수 있다. tODTLon_WR을 위한 설정은 RTT_WR의 ODT 저항 값이 활성화되기 전의 시간의 양을 나타낼 수 있다. tODTLoff_WR을 위한 설정은 RTT_WR을 위한 ODT 저항 값이 비활성화되거나 디스에이블되기 전의 시간의 양을 나타낼 수 있다. tODTLon_WR_NT를 위한 설정은 WL이 활성화된 후 RTT_NOM_WR을 위한 ODT 저항 값이 활성화되거나 인에이블되기 전의 시간의 양을 나타낼 수 있다. tODTLoff_WR_NT를 위한 설정은 RTT_NOM_WR을 위한 ODT 저항 값이 비활성화되거나 디스에이블되기 전의 시간의 양을 나타낼 수 있다.
일부 예들에서, tODTLon_WR_NT 또는 tODTLoff_WR_NT를 위한 설정들이 너무 짧거나 너무 길면, R0에 포함된 메모리 디바이스들에 대한 신호 무결성이 기입 동작들 동안에 부정적으로 영향을 받을 수 있다. 부정적으로 영향을 받는다면, 모드 레지스터(들)(103)는 도 3에 도시된 레지스터 코딩 스킴(300)의 테이블(330)에 따른 tODTLon_WR_NT를 위한 디폴트 타이밍 값 및/또는 테이블(340)에 따른 tODTLoff_WR_NT를 위한 디폴트 타이밍 값에 대한 시간의 길이를 푸시-아웃(+ 값들) 또는 풀-인(- 값들)하기 위해 값들을 변경하도록 리프로그래밍될 수 있다. 이 리프로그래밍은 R0에 포함된 메모리 디바이스들로 타겟팅된 기입 커맨드들에 대해 타이밍 다이어그램(400)에서 RTT_NOM_WR이 압축(더 적은 클록 유닛)되거나 확장(더 많은 클록 유닛)되게 할 수 있다.
일부 예들에 따르면, tODTLon_WR 또는 tODTLoff_WR을 위한 설정들이 너무 짧거나 너무 길면, R0에 포함된 메모리 디바이스에 대한 신호 무결성이 또한 기입 동작들 동안에 부정적으로 영향을 받을 수 있다. 부정적으로 영향을 받는다면, 모드 레지스터(들)(103)는 도 3에 도시된 레지스터 코딩 스킴(300)의 테이블(310)에 따른 tODTLon_WR을 위한 디폴트 타이밍 값 및/또는 테이블(320)에 따른 tODTLoff_WR을 위한 디폴트 타이밍 값에 대한 시간의 길이를 푸시-아웃(+ 값들) 또는 풀-인(- 값들)하기 위해 값들을 변경하도록 리프로그래밍될 수 있다. 이 리프로그래밍은 R0에 포함된 메모리 디바이스들로 타겟팅된 기입 커맨드들에 대해 타이밍 다이어그램(400)에서 RTT_WR이 압축(더 적은 클록 유닛)되거나 확장(더 많은 클록 유닛)되게 할 수 있다.
도 5는 예시적인 타이밍 다이어그램(500)을 예시한다. 일부 예들에서, 도 5에 도시된 바와 같은 타이밍 다이어그램(500)은 상이한 랭크들에 대한 기입-기입 턴 어라운드(write to write turn around)를 위한 타이밍을 묘사한다. 이들 예에 대해, 상이한 랭크들은 DIMM(D0)에 대한 것일 수 있고 R0과 R1로서 나타내어진다. 도 1에 도시된 메모리 디바이스(100)의 적어도 일부 요소들은 타이밍 다이어그램(500)과 관련하여 취해진 액션들을 설명하기 위해 사용될 수 있다. 예들은 타이밍 다이어그램(500)에 대한 메모리 디바이스(100)의 요소들로 제한되는 것은 아니다.
도 4에 대해 언급된 것과 유사하게, RTT_PARK, RTT_WR 및 RTT_NOM_WR을 위한 설정들을 확립하기 위한 값들이 모드 레지스터(들)(103)와 같은 모드 레지스터들에 프로그래밍되거나 저장될 수 있다. 이들 값은 도 2에 도시된 바와 같은 레지스터 코딩 스킴(200)의 각자의 테이블들(210, 220, 230 및 240)에 따라 모드 레지스터(들)에 유지된 상이한 값들의 프로그래밍을 통해 변경될 수 있다.
일부 예들에 따르면, 타이밍 다이어그램(500)은 D0 및 R0로 유도되거나 타겟팅되는 CMD 버스 상의 Write-0 커맨드(D0 R0 CS0)와 이어서 메모리 디바이스 D0 및 R1로 타겟팅되는 Write-1 커맨드(D0 R1 CS1)를 보여준다. 이들 예에 대해, tODTLon_WR, tODTLoff_WR, tODTLon_WR_NT 및 tODTLoff_WR_NT를 위한 값들은 레지스터 코딩 스킴(300)의 각자의 테이블들(310, 320, 330 및 340)에 따른 기입 커맨드들을 위해 모드 레지스터(들)(103)에 프로그래밍되거나 저장된 값들에 기초할 수 있다. 이전에 언급된 바와 같이, 이들 값은 하나 이상의 예시적인 레지스터 코딩 스킴(들)에 따라 모드 레지스터(들)(103)에 상이한 값들의 프로그래밍을 통해 변경될 수 있다.
일부 예들에서, 도 4에 도시된 타이밍 다이어그램(400)과 유사하게, 일부 예들에 따르면, 기입 동작들 동안에 R0에 포함된 메모리 디바이스들에 대한 신호 무결성을 더 개선하기 위해 모드 레지스터(들)(103)에 상이한 값들의 프로그래밍을 통해 tODTLon/off에 대한 설정들을 확립하기 위한 값들이 변경될 수 있다. 예를 들어, 기입 커맨드가 D0 R0 CS0에 기초하여 시그널링될 때, R0에 포함된 메모리 디바이스에 대해 기입 라인(WL)이 활성화될 수 있고 이는 tODTLon_WR 및 tODTLoff_WR을 위해 타겟팅된 랭크 R0에 대한 타이머들을 개시할 수 있다. tODTLon_WR을 위한 설정은 WL이 활성화된 후 RTT_WR을 위한 ODT 저항 값이 활성화되거나 인에이블되기 전의 시간의 양을 나타낼 수 있다. tODTLoff_WR을 위한 설정은 RTT_WR을 위한 ODT 저항 값이 비활성화되거나 디스에이블되기 전의 시간의 양을 나타낼 수 있다.
일부 예들에 따르면, tODTLon_WR 또는 tODTLoff_WR을 위한 설정들이 너무 짧거나 너무 길면, R0에 포함된 메모리 디바이스들에 대한 신호 무결성이 기입 동작들 동안에 부정적으로 영향을 받을 수 있다. 부정적으로 영향을 받는다면, 모드 레지스터(들)(103)는 도 3에 도시된 레지스터 코딩 스킴(300)의 테이블(330)에 따른 tODTLon_WR을 위한 디폴트 타이밍 값 및/또는 테이블(340)에 따른 tODTLoff_WR을 위한 디폴트 타이밍 값에 대한 시간의 길이를 푸시-아웃(+ 값들) 또는 풀-인(- 값들)하기 위해 디폴트 타이밍 값으로부터 리프로그래밍될 수 있다. 이 리프로그래밍은 R0에 포함된 메모리 디바이스들로 타겟팅된 기입 커맨드들에 대해 타이밍 다이어그램(400)에서 RTT_WR이 압축(더 적은 클록 유닛)되거나 확장(더 많은 클록 유닛)되게 할 수 있다.
일부 예들에서, 기입 동작들 동안에 R0에 포함된 메모리 디바이스들에 대한 신호 무결성을 더 개선하기 위해 타이밍 다이어그램(400)에 대해 위에 언급된 조정들과 유사하게, tODTLon_WR_NT 및 tODTLoff_WR_NT를 위한 설정들에 대한 조정들이 행해질 수 있다. 조정들은 기입 커맨드들이 R0에 포함된 메모리 디바이스들로 타겟팅될 때 R0에 포함된 메모리 디바이스들에 대한 RTT_NOM_WR이 압축되거나 확장되게 할 수 있다.
일부 예들에 따르면, 타겟팅된 랭크가 R1로 스위칭될 때, tODTLon_WR, tODTLon_WR_NT, tODTLoff_WR 및 tODTLoff_WR_NT를 위한 비-타겟팅된 랭크 R0 및 새롭게 타겟팅된 랭크 R1에 대한 설정들은 R1에 포함된 메모리 디바이스들에 대한 기입 라인이 활성화될 때 개시될 수 있다(R1에 대해 도 5에는 tODTLon_WR 및 tODTLoff_WR이 도시되어 있지 않다). 필요한 경우, 기입 동작들 동안에 R1에 포함된 메모리 디바이스들에 대한 신호 무결성을 개선할 수 있기 위해 이들 메모리 디바이스에 포함된 모드 레지스터(들)(103)와 같은 모드 레지스터들에 상이한 값들의 프로그래밍을 통해 tODTLon/off에 대한 이들 설정이 추가로 조정되거나 변경될 수 있다.
도 6은 예시적인 타이밍 다이어그램(600)을 예시한다. 일부 예들에서, 도 6에 도시된 바와 같은 타이밍 다이어그램(600)은 상이한 랭크들에 대한 판독-판독 턴 어라운드(read to read turn around)를 위한 타이밍을 묘사한다. 이들 예에 대해, 상이한 랭크들은 DIMM(D0)에 대한 것일 수 있고 R0과 R1로서 나타내어진다. 도 1에 도시된 메모리 디바이스(100)의 적어도 일부 요소들은 타이밍 다이어그램(600)과 관련하여 취해진 액션들을 설명하기 위해 사용될 수 있다. 예들은 타이밍 다이어그램(600)에 대한 메모리 디바이스(100)의 요소들로 제한되는 것은 아니다.
도 4에 대해 언급된 것과 유사하게, RTT_PARK 및 RTT_NOM_RD를 위한 설정들을 확립하기 위한 값들이 모드 레지스터(들)(103)와 같은 모드 레지스터들에 프로그래밍되거나 저장될 수 있다. 이들 값은 도 2에 도시된 바와 같은 레지스터 코딩 스킴(200)의 각자의 테이블들(210, 220, 230 및 240)에 따라 이들 모드 레지스터에 유지된 상이한 값들의 프로그래밍을 통해 조정될 수 있다.
일부 예들에 따르면, 타이밍 다이어그램(600)은 D0 및 R0로 유도되거나 타겟팅되는 CMD 버스 상의 Read-0 커맨드(D0 R0 CS0)와 이어서 메모리 디바이스 D0 및 R1로 타겟팅되는 Read-1 커맨드(D0 R1 CS1)를 보여준다. 이들 예에 대해, tODTLon_RD, tODTLoff_RD, tODTLon_RD_NT 및 tODTLoff_RD_NT를 위한 값들은 레지스터 코딩 스킴(300)의 각자의 테이블들(350, 360, 370 및 380)에 따른 판독 커맨드들을 위해 모드 레지스터(들)(103)와 같은 모드 레지스터들에 프로그래밍되거나 저장된 값들에 기초할 수 있다. 이전에 언급된 바와 같이, 이들 값은 하나 이상의 예시적인 레지스터 코딩 스킴(들)에 따라 모드 레지스터(들)(103)와 같은 모드 레지스터들에 상이한 값들의 프로그래밍을 통해 변경될 수 있다.
일부 예들에서, 도 4에 도시된 타이밍 다이어그램(400)과 유사하게, 판독 동작들 동안에 R0에 포함된 메모리 디바이스들에 대한 신호 무결성을 더 개선하기 위해 모드 레지스터(들)(103)에 상이한 값들의 프로그래밍을 통해 tODTLon/off에 대한 설정들을 확립하기 위한 값들이 조정될 수 있다. 예를 들어, 판독 커맨드가 D0 R0 CS0에 기초하여 시그널링될 때, R0에 포함된 메모리 디바이스들에 대해 판독 라인(RL)이 활성화될 수 있고 이는 tODTLon_RD 및 tODTLoff_RD를 위해 타겟팅된 랭크 R0에 포함된 그리고 tODTLon_RD_NT 및 tODTLoff_RD_NT를 위해 비-타겟팅된 랭크 R1에 포함된 메모리 디바이스들에 대한 타이머들을 개시할 수 있다. 이전에 언급된 바와 같이. tODTLon_RD, tODTLoff_RD tODTLon_RD_NT 또는 tODTLoff_RD_NT를 위한 설정들이 너무 짧거나 너무 길면, R0에 포함된 메모리 디바이스들에 대한 신호 무결성이 판독 동작들 동안에 부정적으로 영향을 받을 수 있다. 부정적으로 영향을 받는다면, 모드 레지스터(들)(103)와 같은 모드 레지스터들은, 모두 도 3에 도시된, 테이블(350)에 따른 tODTLon_RD, 테이블(360)에 따른 tODTLoff_RD, 테이블(370)에 따른 tODTLon_RD_NT 및/또는 테이블(380)에 따른 tODTLoff_RD_NT를 위한 디폴트 시간 값들에 대한 시간의 길이를 푸시-아웃(+ 값들) 또는 풀-인(- 값들)하기 위해 리프로그래밍될 수 있다. 이 리프로그래밍은 R0에 포함된 메모리 디바이스들로 타겟팅된 판독 커맨드들에 대해 타이밍 다이어그램(600)에서 RTT_RD 및/또는 RTT_NOM_RD가 압축(더 적은 클록 유닛)되거나 확장(더 많은 클록 유닛)되게 할 수 있다.
일부 예들에 따르면, 도 6에 도시된 바와 같이, 타겟팅된 랭크가 R1로 스위칭될 때, tODTLon_RD, tODTLon_RD_NT, tODTLoff_RD 및 tODTLoff_RD_NT를 위한 비-타겟팅된 랭크 R0 및 새롭게 타겟팅된 랭크 R1에 대한 설정들은 R1에 포함된 메모리 디바이스들에 대한 판독 라인이 활성화될 때 개시될 수 있다(R1에 대해 도 6에는 tODTLon_RD 및 tODTLoff_RD가 도시되어 있지 않다). 환언하면, R0에 포함된 메모리 디바이스들이 이제는 비-타겟팅 랭크에 포함된 메모리 디바이스들이 된다. 필요한 경우, 판독 동작들 동안에 R1에 포함된 메모리 디바이스들에 대한 신호 무결성을 개선할 수 있기 위해 모드 레지스터(들)(103)와 같은 모드 레지스터들에 상이한 값들의 프로그래밍을 통해 tODTLon/off에 대한 설정들이 추가로 조정될 수 있다.
도 7은 장치(700)에 대한 예시적인 블록 다이어그램을 예시한다. 도 7에 도시된 장치(700)는 특정 토폴로지에서 제한된 수의 요소들을 갖지만, 장치(700)는 주어진 구현에 대해 원하는 대로 대안의 토폴로지들에서 더 많거나 더 적은 요소들을 포함할 수 있다는 것이 인정될 수 있다.
장치(700)는 회로(720)에 의해 지원될 수 있고 장치(700)는 메모리 디바이스 또는 메모리 시스템에 유지된 컨트롤러 또는 컨트롤러 로직일 수 있다. 메모리 디바이스는 호스트 컴퓨팅 플랫폼에 결합될 수 있는 DIMM 상에 유지될 수 있다. 회로(720)는 (예를 들어, 저장 디바이스의 저장 컨트롤러에 의해 적어도 부분적으로 구현되는) 하나 이상의 소프트웨어 또는 펌웨어 구현된 컴포넌트, 모듈 또는 로직(722-a)을 실행하도록 배열될 수 있다. "a" 및 "b" 및 "c" 및 본 명세서에서 사용된 유사한 지정자들은 임의의 양의 정수를 표현하는 변수들로 의도되었다는 점에 유의할 가치가 있다. 따라서, 예를 들어, 구현이 a = 3에 대한 값을 설정하면, 로직, 컴포넌트들 또는 모듈들(722-a)에 대한 소프트웨어 또는 펌웨어의 완전한 세트는 로직(722-1, 722-2 또는 722-3)을 포함할 수 있다. 또한, "로직"의 적어도 일부는 컴퓨터-판독가능 매체에 저장된 소프트웨어/펌웨어일 수 있고, 로직은 도 7에서 개별 박스들로서 도시되어 있지만, 이는 로직을 별개의 컴퓨터-판독가능 매체 컴포넌트들(예를 들어, 개별 메모리 등) 내의 저장소로 제한하지 않는다.
일부 예들에 따르면, 회로(720)는 프로세서 또는 프로세서 회로를 포함할 수 있다. 프로세서 또는 프로세서 회로는 AMD® Athlon®, Duron® 및 Opteron® 프로세서; ARM® 애플리케이션, 임베디드 및 보안 프로세서; IBM® 및 Motorola® DragonBall® 및 PowerPC® 프로세서; IBM 및 Sony® Cell 프로세서; Intel® Atom®, Celeron®, Core(2) Duo®, Core i3, Core i5, Core i7, Itanium®, Pentium®, Xeon®, Xeon Phi® 및 XScale® 프로세서; 및 유사한 프로세서를 포함하지만 이들로 제한되는 것은 아닌, 다양한 상업적으로 입수가능한 프로세서들 중 임의의 것일 수 있다. 일부 예들에 따르면, 회로(720)는 또한 하나 이상의 주문형 집적 회로(ASIC)를 포함할 수 있고, 적어도 일부 로직(722-a)은 이들 ASIC의 하드웨어 요소들로서 구현될 수 있다.
일부 예들에 따르면, 장치(700)는 프로그램 로직(722-1)을 포함할 수 있다. 프로그램 로직(722-1)은 메모리 디바이스에서의 레지스터들에 하나 이상의 값 세트를 프로그래밍하여 메모리 디바이스에서 ODT를 위한 하나 이상의 RTT 설정을 확립하고 tODTLon/off에 대한 하나 이상의 설정을 확립하기 위해 회로(720)에 의해 실행되는 로직 및/또는 피처일 수 있다. 이들 예에 대해, 하나 이상의 값 세트는 RTT 값들 또는 tODTLon/off 값들일 수 있다. 값들은 RTT 정보(705) 또는 tODTLon/off 정보(715)에 기초할 수 있다.
일부 예들에서, 장치(700)는 또한 RTT 로직(722-2)을 포함할 수 있다. RTT 로직(722-2)은 판독 또는 기입 동작 동안에 메모리 디바이스에 대한 신호 무결성을 조정하기 위해 RTT 설정들을 확립한 프로그램 로직(722-1)에 의해 프로그래밍된 값들 중 하나 이상을 변경하기 위해 회로(720)에 의해 실행되는 로직 및/또는 피처일 수 있다. 이들 예에 대해, RTT 설정들(730)은 RTT 로직(722-2)에 의해 변경된 하나 이상의 RTT 설정을 포함할 수 있다.
일부 예들에 따르면, 장치(700)는 또한 tODTLon/off 로직(722-3)을 포함할 수 있다. tODTLon/off 로직(722-3)은 판독 또는 기입 동작 동안에 메모리 디바이스에 대한 신호 무결성을 조정하기 위해 tODTLon/off에 대한 하나 이상의 설정을 조정하기 위해 프로그램 로직(722-1)에 의해 프로그래밍된 하나 이상의 값을 변경하기 위해 회로(720)에 의해 실행되는 로직 및/또는 피처일 수 있다. 이들 예에 대해, tODTLon/off 타이밍(740)은 tODTLon/off 로직(722-3)에 의해 변경된 하나 이상의 tODTLon/off 값을 포함할 수 있다.
개시된 아키텍처의 새로운 양태들을 수행하기 위한 예시적인 방법론들을 나타내는 로직 흐름들의 세트가 본 명세서에 포함된다. 설명의 단순성을 위해, 본 명세서에서 제시된 하나 이상의 방법론은 일련의 동작들로서 도시되고 설명되지만, 본 기술분야의 통상의 기술자들은 방법론들이 동작들의 순서에 의해 제한되지 않는다는 것을 이해하고 인정할 것이다. 일부 동작들은, 그에 따라, 본 명세서에서 도시되고 설명된 것과 상이한 순서로 및/또는 다른 동작들과 동시에 발생할 수 있다. 예를 들어, 본 기술분야의 통상의 기술자들은 방법론들이 대안적으로 상태 다이어그램에서와 같이, 일련의 상호관련된 상태들 또는 이벤트들로서 표현될 수 있다는 것을 이해하고 인정할 것이다. 더욱이, 방법론에서 예시된 모든 동작들이 새로운 구현을 위해 요구되는 것은 아닐 수 있다.
로직 흐름은 소프트웨어, 펌웨어, 및/또는 하드웨어로 구현될 수 있다. 소프트웨어 및 펌웨어 실시예들에서, 로직 흐름은 광학적, 자기, 또는 반도체 저장소와 같은 적어도 하나의 비-일시적 컴퓨터 판독가능 매체 또는 머신 판독가능 매체 상에 저장된 컴퓨터 실행가능 명령어들에 의해 구현될 수 있다. 실시예들은 이 컨텍스트에서 제한되는 것은 아니다.
도 8은 로직 흐름(800)의 예를 예시한다. 로직 흐름(800)은 장치(800)와 같은, 본 명세서에서 설명된 하나 이상의 로직, 피처, 또는 디바이스에 의해 실행되는 동작들의 일부 또는 전부를 나타낼 수 있다. 특히, 로직 흐름(800)은 프로그램 로직(722-1), RTT 로직(722-2) 또는 tODTLon/off 로직(722-3) 중 하나 이상에 의해 구현될 수 있다.
일부 예들에 따르면, 블록(802)에서의 로직 흐름(800)은 메모리 디바이스에 대한 컨트롤러에서, 메모리 디바이스에서 ODT를 위한 하나 이상의 RTT 설정을 확립하기 위해 메모리 디바이스에서의 제1 레지스터 세트에 제1 값 세트를 프로그래밍할 수 있다. 이들 예에 대해, 프로그램 로직(722-1)은 제1 레지스터 세트에 제1 값 세트를 프로그래밍할 수 있다.
일부 예들에서, 블록(804)에서의 로직 흐름(800)은 메모리 디바이스에 대한 하나 이상의 RTT 설정 중에서 각자의 RTT 설정들을 턴온 또는 턴오프하기 위한 ODT 대기시간의 타이밍(tODTL)에 대한 하나 이상의 설정을 확립하기 위해 메모리 디바이스에서의 제2 레지스터 세트에 제2 값 세트를 프로그래밍할 수 있다. 이들 예에 대해, 프로그램 로직(722-1)은 제2 레지스터 세트에 제2 값 세트를 프로그래밍할 수 있다.
일부 예들에 따르면, 블록(806)에서의 로직 흐름(800)은 판독 또는 기입 동작 동안에 메모리 디바이스에 대한 신호 무결성을 조정하기 위해 제1 레지스터 세트로의 제1 값 세트를 변경하거나 제2 레지스터 세트로의 제2 값 세트를 변경할 수 있다. 이들 예에 대해, RTT 로직(722-2)은 신호 무결성을 조정하기 위해 제1 값 세트 중 하나 이상의 값을 변경할 수 있고/있거나 tODTLon/off 로직(722-3)은 신호 무결성을 또한 조정하기 위해 제2 값 세트 중 하나 이상의 값을 변경할 수 있다.
도 9는 제1 저장 매체의 예를 예시한다. 도 9에 도시된 바와 같이, 제1 저장 매체는 저장 매체(900)를 포함한다. 저장 매체(900)는 제조물을 포함할 수 있다. 일부 예들에서, 저장 매체(900)는 광학적, 자기 또는 반도체 저장소와 같은 임의의 비-일시적 컴퓨터 판독가능 매체 또는 머신 판독가능 매체를 포함할 수 있다. 저장 매체(900)는 로직 흐름(800)을 구현하기 위한 명령어들과 같은, 다양한 타입의 컴퓨터 실행가능 명령어들을 저장할 수 있다. 컴퓨터 판독가능 또는 머신 판독가능 저장 매체의 예들은 휘발성 메모리 또는 비-휘발성 메모리, 이동식 또는 비-이동식 메모리, 소거가능 또는 소거-불가능 메모리, 기입가능 또는 재-기입가능 메모리, 및 기타 등등을 포함하여, 전자 데이터를 저장할 수 있는 임의의 유형의 매체(tangible media)를 포함할 수 있다. 컴퓨터 실행가능 명령어들의 예들은 소스 코드, 컴파일된 코드, 해석된 코드, 실행가능 코드, 정적 코드, 동적 코드, 객체-지향 코드, 비주얼 코드, 및 기타 등등과 같은 임의의 적합한 타입의 코드를 포함할 수 있다. 예들은 이 컨텍스트에서 제한되는 것은 아니다.
도 10은 예시적인 컴퓨팅 플랫폼(1000)을 예시한다. 일부 예들에서, 도 10에 도시된 바와 같이, 컴퓨팅 플랫폼(1000)은 메모리 시스템(1030), 프로세싱 컴포넌트(1040), 다른 플랫폼 컴포넌트들(1050) 또는 통신 인터페이스(1060)를 포함할 수 있다. 일부 예들에 따르면, 컴퓨팅 플랫폼(1000)은 컴퓨팅 디바이스에 구현될 수 있다.
일부 예들에 따르면, 메모리 시스템(1030)은 컨트롤러(1032) 및 메모리 디바이스(들)(1034)를 포함할 수 있다. 이들 예에 대해, 컨트롤러(1032)에 상주하거나 위치하는 로직 및/또는 피처들은 장치(700)에 대한 적어도 일부 처리 동작들 또는 로직을 실행할 수 있고 저장 매체(900)를 포함하는 저장 매체들을 포함할 수 있다. 또한, 메모리 디바이스(들)(1034)는 도 1에 도시된 메모리 디바이스(100)에 대해 위에서 설명된 유사한 타입의 휘발성 또는 비-휘발성 메모리(도시되지 않음)를 포함할 수 있다. 일부 예들에서, 컨트롤러(1032)는 메모리 디바이스(들)(1034)와 동일한 다이의 부분일 수 있다. 다른 예들에서, 컨트롤러(1032) 및 메모리 디바이스(들)(1034)는 (예를 들어, 프로세싱 컴포넌트(1040)에 포함된) 프로세서와 동일한 다이 또는 집적 회로 상에 위치할 수 있다. 또 다른 예들에서, 컨트롤러(1032)는 메모리 디바이스(들)(1034)와 결합된 개별 다이 또는 집적 회로에 있을 수 있다.
일부 예들에 따르면, 프로세싱 컴포넌트(1040)는 다양한 하드웨어 요소들, 소프트웨어 요소들, 또는 양자 모두의 조합을 포함할 수 있다. 하드웨어 요소들의 예들은 디바이스, 로직 디바이스, 컴포넌트, 프로세서, 마이크로프로세서, 회로, 프로세서 회로, 회로 소자(예를 들어, 트랜지스터, 저항기, 커패시터, 인덕터, 및 기타 등등), 집적 회로, ASIC, 프로그램가능 로직 디바이스(PLD), 디지털 신호 프로세서(DSP), FPGA/프로그램가능 로직, 메모리 유닛, 로직 게이트, 레지스터, 반도체 디바이스, 칩, 마이크로칩, 칩셋, 및 기타 등등을 포함할 수 있다. 소프트웨어 요소들의 예들은 소프트웨어 컴포넌트, 프로그램, 애플리케이션, 컴퓨터 프로그램, 애플리케이션 프로그램, 시스템 프로그램, 소프트웨어 개발 프로그램, 머신 프로그램, 운영 체제 소프트웨어, 미들웨어, 펌웨어, 소프트웨어 모듈, 루틴, 서브루틴, 함수, 메소드, 프로시저, 소프트웨어 인터페이스, API, 명령어 세트, 컴퓨팅 코드, 컴퓨터 코드, 코드 세그먼트, 컴퓨터 코드 세그먼트, 워드, 값, 심벌, 또는 이들의 임의의 조합을 포함할 수 있다. 예가 하드웨어 요소들 및/또는 소프트웨어 요소들을 사용하여 구현되는지를 결정하는 것은, 주어진 예에 대해 원하는 대로, 원하는 계산 레이트, 전력 레벨, 열 허용오차, 프로세싱 사이클 예산, 입력 데이터 레이트, 출력 데이터 레이트, 메모리 리소스, 데이터 버스 속도 및 다른 설계 또는 성능 제약과 같은 임의의 수의 팩터에 따라 변화할 수 있다.
일부 예들에서, 다른 플랫폼 컴포넌트들(1050)은, 하나 이상의 프로세서, 멀티-코어 프로세서, 코-프로세서, 메모리 유닛, 칩셋, 컨트롤러, 주변 장치, 인터페이스, 발진기, 타이밍 디바이스, 비디오 카드, 오디오 카드, 멀티미디어 I/O 컴포넌트(예를 들어, 디지털 디스플레이), 전원, 및 기타 등등과 같은 일반적인 컴퓨팅 요소들을 포함할 수 있다. 다른 플랫폼 컴포넌트들(1050) 또는 저장 시스템(1030) 중 어느 하나와 연관된 메모리 유닛들의 예들은 판독-전용 메모리(ROM), RAM, DRAM, DDR DRAM, 동기식 DRAM(SDRAM), DDR SDRAM, SRAM, 프로그램가능 ROM(PROM), EPROM, EEPROM, 플래시 메모리, 강유전 메모리, SONOS 메모리, 강유전 중합체 메모리와 같은 중합체 메모리, 나노와이어, FeTRAM 또는 FeRAM, 오보닉 메모리, 상 변화 메모리, 멤리스터, STT-MRAM, 자기 또는 광학 카드, 및 정보를 저장하기에 적합한 임의의 다른 타입의 저장 매체와 같은, 하나 이상의 더 고속의 메모리 유닛 형태의 다양한 타입의 컴퓨터 판독가능 및 머신 판독가능 저장 매체를 포함할 수 있지만, 이들로 제한되는 것은 아니다.
일부 예들에서, 통신 인터페이스(1060)는 통신 인터페이스를 지원하기 위한 로직 및/또는 피처들을 포함할 수 있다. 이들 예에 대해, 통신 인터페이스(1060)는 직접 또는 네트워크 통신 링크들을 통해 통신하기 위해 다양한 통신 프로토콜들 또는 표준들에 따라 동작하는 하나 이상의 통신 인터페이스를 포함할 수 있다. 직접 통신은 SMBus 사양, PCIe 사양, NVMe 사양, SATA 사양, SAS 사양 또는 USB 사양과 연관된 것들과 같은 하나 이상의 산업 표준(후대 및 변이를 포함)에서 설명된 통신 프로토콜들 또는 표준들의 사용을 통해 직접 인터페이스를 통해 발생할 수 있다. 네트워크 통신은 IEEE에 의해 공표된 하나 이상의 이더넷 표준에서 설명된 것들과 같은 통신 프로토콜들 또는 표준들의 사용을 통해 네트워크 인터페이스를 통해 발생할 수 있다. 예를 들어, 하나의 그러한 이더넷 표준은 2012년 12월에 공표된, IEEE 802.3-2012, CSMA/CD(Carrier sense Multiple access with Collision Detection) 액세스 방법 및 물리 계층 사양들(이하 "IEEE 802.3")을 포함할 수 있다.
컴퓨팅 플랫폼(1000)은, 예를 들어, 사용자 장비, 컴퓨터, 개인용 컴퓨터(PC), 데스크톱 컴퓨터, 랩톱 컴퓨터, 노트북 컴퓨터, 넷북 컴퓨터, 태블릿, 스마트 폰, 임베디드 일렉트로닉스, 게이밍 콘솔, 서버, 서버 어레이 또는 서버 팜, 웹 서버, 네트워크 서버, 인터넷 서버, 워크 스테이션, 미니-컴퓨터, 메인 프레임 컴퓨터, 수퍼컴퓨터, 네트워크 어플라이언스, 웹 어플라이언스, 분산 컴퓨팅 시스템, 멀티프로세서 시스템, 프로세서-기반 시스템, 또는 이들의 조합일 수 있는 컴퓨팅 디바이스의 부분일 수 있다. 따라서, 본 명세서에서 설명된 컴퓨팅 플랫폼(1000)의 기능들 및/또는 특정 구성들이, 적합하게 원하는 대로, 컴퓨팅 플랫폼(1000)의 다양한 실시예들에서 포함되거나 생략될 수 있다.
컴퓨팅 플랫폼(1000)의 컴포넌트들 또는 피처들은 개별 회로, ASIC, 로직 게이트 및/또는 단일 칩 아키텍처들의 임의의 조합을 사용하여 구현될 수 있다. 게다가, 컴퓨팅 플랫폼(1000)의 피처들은 적합하게 적절한 경우에 마이크로컨트롤러, 프로그램가능 로직 어레이 및/또는 마이크로프로세서, 또는 전술한 것들의 임의의 조합을 사용하여 구현될 수 있다. 하드웨어, 펌웨어 및/또는 소프트웨어 요소들은 집합적으로 또는 개별적으로 본 명세서에서 "로직", "회로(circuit)" 또는 "회로(circuitry)"라고 지칭될 수 있다는 점에 유의한다.
적어도 하나의 예의 하나 이상의 양태는 프로세서 내의 다양한 로직을 나타내는 적어도 하나의 머신-판독가능 매체 상에 저장된 대표적인 명령어들에 의해 구현될 수 있으며, 이 명령어들이 머신, 컴퓨팅 디바이스, 또는 시스템에 의해 판독될 때, 머신, 컴퓨팅 디바이스 또는 시스템으로 하여금 본 명세서에서 설명된 기법들을 수행하는 로직을 제작하게 한다. 이러한 표현들은 유형의, 머신 판독가능 매체 상에 저장되고, 다양한 고객들 또는 제조 설비에 공급되어, 로직 또는 프로세서를 실제로 만드는 제작 머신들 내에 로딩될 수 있다.
다양한 예들은, 하드웨어 요소들, 소프트웨어 요소들 또는 양자 모두의 조합을 사용하여 구현될 수 있다. 일부 예들에서, 하드웨어 요소들은 디바이스, 컴포넌트, 프로세서, 마이크로프로세서, 회로, 회로 소자(예를 들어, 트랜지스터, 저항기, 커패시터, 인덕터, 및 기타 등등), 집적 회로, ASIC, PLD, DSP, FPGA, 메모리 유닛, 로직 게이트, 레지스터, 반도체 디바이스, 칩, 마이크로칩, 칩셋, 및 기타 등등을 포함할 수 있다. 일부 예들에서, 소프트웨어 요소들은 소프트웨어 컴포넌트, 프로그램, 애플리케이션, 컴퓨터 프로그램, 애플리케이션 프로그램, 시스템 프로그램, 머신 프로그램, 운영 체제 소프트웨어, 미들웨어, 펌웨어, 소프트웨어 모듈, 루틴, 서브루틴, 함수, 메소드, 프로시저, 소프트웨어 인터페이스, API, 명령어 세트, 컴퓨팅 코드, 컴퓨터 코드, 코드 세그먼트, 컴퓨터 코드 세그먼트, 워드, 값, 심벌, 또는 이들의 임의의 조합을 포함할 수 있다. 예가 하드웨어 요소들 및/또는 소프트웨어 요소들을 사용하여 구현되는지를 결정하는 것은, 주어진 구현에 대해 원하는 대로, 원하는 계산 레이트, 전력 레벨, 열 허용오차, 프로세싱 사이클 예산, 입력 데이터 레이트, 출력 데이터 레이트, 메모리 리소스, 데이터 버스 속도 및 다른 설계 또는 성능 제약과 같은 임의의 수의 팩터에 따라 변화할 수 있다.
일부 예들은 제조물 또는 적어도 하나의 컴퓨터-판독가능 매체를 포함할 수 있다. 컴퓨터-판독가능 매체는 로직을 저장하기 위한 비-일시적 저장 매체를 포함할 수 있다. 일부 예들에서, 비-일시적 저장 매체는, 휘발성 메모리 또는 비-휘발성 메모리, 이동식 또는 비-이동식 메모리, 소거가능 또는 소거-불가능 메모리, 기입가능 또는 재-기입가능 메모리, 및 기타 등등을 포함하여, 전자 데이터를 저장할 수 있는 하나 이상의 타입의 컴퓨터-판독가능 저장 매체를 포함할 수 있다. 일부 예들에서, 로직은, 소프트웨어 컴포넌트, 프로그램, 애플리케이션, 컴퓨터 프로그램, 애플리케이션 프로그램, 시스템 프로그램, 머신 프로그램, 운영 체제 소프트웨어, 미들웨어, 펌웨어, 소프트웨어 모듈, 루틴, 서브루틴, 함수, 메소드, 프로시저, 소프트웨어 인터페이스, API, 명령어 세트, 컴퓨팅 코드, 컴퓨터 코드, 코드 세그먼트, 컴퓨터 코드 세그먼트, 워드, 값, 심벌, 또는 이들의 임의의 조합과 같은 다양한 소프트웨어 요소들을 포함할 수 있다.
일부 예들에 따르면, 컴퓨터-판독가능 매체는 명령어들을 저장 또는 유지하기 위한 비-일시적 저장 매체를 포함할 수 있고, 이 명령어들은, 머신, 컴퓨팅 디바이스 또는 시스템에 의해 실행될 때, 머신, 컴퓨팅 디바이스 또는 시스템으로 하여금, 설명된 예들에 따른 방법들 및/또는 동작들을 수행하게 한다. 명령어들은, 소스 코드, 컴파일된 코드, 해석된 코드, 실행가능 코드, 정적 코드, 동적 코드, 및 기타 등등과 같은 임의의 적합한 타입의 코드를 포함할 수 있다. 명령어들은 머신, 컴퓨팅 디바이스 또는 시스템에게 특정 기능을 수행하도록 명령하기 위해, 미리 정의된 컴퓨터 언어, 방식 또는 구문에 따라 구현될 수 있다. 명령어들은 임의의 적합한 하이-레벨, 로우-레벨, 객체-지향, 비주얼, 컴파일된 및/또는 해석된 프로그래밍 언어를 사용하여 구현될 수 있다.
일부 예들은 "하나의 예에서" 또는 "예"라는 표현과 함께 그것들의 파생 표현들을 사용하여 설명될 수 있다. 이들 용어는 그 예와 관련하여 설명된 특정 피처, 구조, 또는 특성이 적어도 하나의 예에 포함됨을 의미한다. 명세서의 다양한 곳에서 “하나의 실시예에서”라는 구의 출현들은 반드시 모두가 동일한 예를 지칭하는 것은 아니다.
일부 예들은 "결합된(coupled)" 및 "연결된(connected)"이라는 표현과 함께 그것들의 파생 표현들을 사용하여 설명될 수 있다. 이들 용어는 반드시 서로에 대한 동의어들로 의도된 것은 아니다. 예를 들어, "연결된" 및/또는 "결합된"이라는 용어들을 사용한 설명들은 2개 이상의 요소가 서로 직접 물리적 또는 전기적으로 접촉하고 있음을 나타낼 수 있다. 그러나, "결합된"이라는 용어는 또한 2개 이상의 요소가 서로 직접 접촉하고 있지 않지만, 여전히 서로 협력하거나 상호작용하는 것을 의미할 수 있다.
다음의 예들은 본 명세서에서 개시된 기술들의 추가의 예들에 관한 것이다.
예 1. 예시적인 장치는 그의 적어도 일부가 하드웨어를 포함할 수 있는 로직을 포함하는 메모리 디바이스에 대한 컨트롤러를 포함할 수 있다. 상기 로직은 상기 메모리 디바이스에서 ODT를 위한 하나 이상의 RTT 설정을 확립하기 위해 상기 메모리 디바이스에서의 제1 레지스터 세트에 제1 값 세트를 프로그래밍한다. 상기 로직은 또한 상기 메모리 디바이스에 대한 하나 이상의 RTT 설정 중에서 각자의 RTT 설정들을 턴온 또는 턴오프하기 위한 tODTL에 대한 하나 이상의 설정을 확립하기 위해 상기 메모리 디바이스에서의 제2 레지스터 세트에 제2 값 세트를 프로그래밍할 수 있다. 상기 로직은 또한 판독 또는 기입 동작 동안에 상기 메모리 디바이스에 대한 신호 무결성을 조정하기 위해 상기 제1 레지스터 세트로의 상기 제1 값 세트를 변경하거나 상기 제2 레지스터 세트로의 상기 제2 값 세트를 변경할 수 있다.
예 2. 예 1의 장치로서, 상기 제1 값 세트는 RTT_PARK를 위한 제1 저항 값, RTT_WR을 위한 제2 저항 값, RTT_NOM_WR을 위한 제3 저항 값 또는 RTT_NOM_RD를 위한 제4 저항 값을 포함할 수 있다.
예 3. 예 2의 장치로서, 상기 제2 값 세트는 상기 메모리 디바이스로 타겟팅된 기입 커맨드에 응답하여 RTT_WR을 위한 저항을 활성화하기 위한 tODTLon_WR을 위한 제1 타이밍 값, 상기 메모리 디바이스로 타겟팅된 기입 커맨드에 응답하여 RTT_WR을 위한 저항을 비활성화하기 위한 tODTLoff_WR을 위한 제2 타이밍 값, 상기 메모리 디바이스로 타겟팅되지 않은 기입 커맨드에 응답하여 RTT_NOM_WR을 위한 저항을 활성화하기 위한 tODTLon_WR_NT를 위한 제3 타이밍 값, 상기 메모리 디바이스로 타겟팅되지 않은 기입 커맨드에 응답하여 RTT_NOM_WR을 위한 저항을 비활성화하기 위한 tODTLoff_WR_NT를 위한 제4 타이밍 값, 상기 메모리 디바이스로 타겟팅된 판독 커맨드에 응답하여 RTT_RD를 위한 저항을 활성화하기 위한 tODTLon_RD를 위한 제5 타이밍 값, 상기 메모리 디바이스로 타겟팅된 판독 커맨드에 응답하여 RTT_RD를 위한 저항을 비활성화하기 위한 tODTLoff_RD를 위한 제6 타이밍 값, 상기 메모리 디바이스로 타겟팅되지 않은 판독 커맨드에 응답하여 RTT_NOM_RD를 위한 저항을 활성화하기 위한 tODTLon_RD_NT를 위한 제7 타이밍 값, 상기 메모리 디바이스로 타겟팅되지 않은 기입 커맨드에 응답하여 RTT_NOM_WR을 위한 저항을 비활성화하기 위한 tODTLoff_WR_NT를 위한 제8 타이밍 값을 포함할 수 있다.
예 4. 예 3의 장치로서, tODTL에 대한 상기 하나 이상의 설정은 클록 유닛에 기초하는 각자의 RTT 설정들을 턴온 또는 턴오프할 수 있고, 개별 클록 유닛은 개개의 클록 사이클, 개개의 클록 사이클의 일부 또는 다수의 클록 사이클 중 하나를 포함한다.
예 5. 예 4의 장치로서, 상기 제2 값 세트를 변경하는 로직은 상기 제1, 제2, 제3, 제4, 제5, 제6, 제7 또는 제8 타이밍 값들 중 하나 이상에 하나 이상의 클록 유닛을 가산 또는 감산하는 로직을 포함할 수 있다.
예 6. 예 1의 장치로서, 상기 제1 레지스터 세트 및 상기 제2 레지스터 세트는 상기 메모리 디바이스에 대한 모드 레지스터에 포함될 수 있다.
예 7. 예 1의 장치로서, 상기 메모리 디바이스는 DIMM에 위치할 수 있다. 상기 메모리 디바이스는 상기 DIMM에 위치하는 메모리 디바이스들의 다수의 랭크 중 하나에 포함될 수 있다.
예 8. 예 7의 장치로서, 상기 DIMM은 RDIMM, LRDIMM, FB-DIMM, UDIMM 또는 SODIMM일 수 있다.
예 9. 예 1의 장치로서, 상기 메모리 디바이스는 비-휘발성 메모리 또는 휘발성 메모리를 포함할 수 있다.
예 10. 예 9의 장치로서, 상기 휘발성 메모리는 DRAM일 수 있다.
예 11. 예 9의 장치로서, 상기 비-휘발성 메모리는 3-차원 크로스-포인트 메모리, 칼코게나이드 상 변화 재료를 사용하는 메모리, 멀티-임계 레벨 NAND 플래시 메모리, NOR 플래시 메모리, 단일 또는 멀티-레벨 상 변화 메모리(PCM), 저항성 메모리, 오보닉 메모리, 나노와이어 메모리, 강유전 트랜지스터 랜덤 액세스 메모리(FeTRAM), 멤리스터 기술을 포함하는 자기저항 랜덤 액세스 메모리(MRAM) 메모리, 또는 스핀 트랜스퍼 토크 MRAM(STT-MRAM)일 수 있다.
예 12. 예시적인 방법은, 메모리 디바이스에 대한 컨트롤러에서, 상기 메모리 디바이스에서 ODT를 위한 하나 이상의 RTT 설정을 확립하기 위해 상기 메모리 디바이스에서의 제1 레지스터 세트에 제1 값 세트를 프로그래밍하는 단계를 포함할 수 있다. 상기 방법은 또한 상기 메모리 디바이스에 대한 하나 이상의 RTT 설정 중에서 각자의 RTT 설정들을 턴온 또는 턴오프하기 위한 tODTL에 대한 하나 이상의 설정을 확립하기 위해 상기 메모리 디바이스에서의 제2 레지스터 세트에 제2 값 세트를 프로그래밍하는 단계를 포함할 수 있다. 상기 방법은 또한 판독 또는 기입 동작 동안에 상기 메모리 디바이스에 대한 신호 무결성을 조정하기 위해 상기 제1 레지스터 세트로의 상기 제1 값 세트를 변경하거나 상기 제2 레지스터 세트로의 상기 제2 값 세트를 변경하는 단계를 포함할 수 있다.
예 13. 예 12의 방법으로서, 상기 제1 값 세트는 RTT_PARK를 위한 제1 저항 값, RTT_WR을 위한 제2 저항 값, RTT_NOM_WR을 위한 제3 저항 값 또는 RTT_NOM_RD를 위한 제4 저항 값을 포함할 수 있다.
예 14. 예 13의 방법으로서, 상기 제2 값 세트는 상기 메모리 디바이스로 타겟팅된 기입 커맨드에 응답하여 RTT_WR을 위한 저항을 활성화하기 위한 tODTLon_WR을 위한 제1 타이밍 값, 상기 메모리 디바이스로 타겟팅된 기입 커맨드에 응답하여 RTT_WR을 위한 저항을 비활성화하기 위한 tODTLoff_WR을 위한 제2 타이밍 값, 상기 메모리 디바이스로 타겟팅되지 않은 기입 커맨드에 응답하여 RTT_NOM_WR을 위한 저항을 활성화하기 위한 tODTLon_WR_NT를 위한 제3 타이밍 값, 상기 메모리 디바이스로 타겟팅되지 않은 기입 커맨드에 응답하여 RTT_NOM_WR을 위한 저항을 비활성화하기 위한 tODTLoff_WR_NT를 위한 제4 타이밍 값, 상기 메모리 디바이스로 타겟팅된 판독 커맨드에 응답하여 RTT_RD를 위한 저항을 활성화하기 위한 tODTLon_RD를 위한 제5 타이밍 값, 상기 메모리 디바이스로 타겟팅된 판독 커맨드에 응답하여 RTT_RD를 위한 저항을 비활성화하기 위한 tODTLoff_RD를 위한 제6 타이밍 값, 상기 메모리 디바이스로 타겟팅되지 않은 판독 커맨드에 응답하여 RTT_NOM_RD를 위한 저항을 활성화하기 위한 tODTLon_RD_NT를 위한 제7 타이밍 값, 상기 메모리 디바이스로 타겟팅되지 않은 기입 커맨드에 응답하여 RTT_NOM_WR을 위한 저항을 비활성화하기 위한 tODTLoff_WR_NT를 위한 제8 타이밍 값을 포함할 수 있다.
예 15. 예 14의 방법으로서, 각자의 RTT 설정들을 턴온 또는 턴오프하기 위한 tODTL에 대한 상기 하나 이상의 설정은 클록 유닛에 기초할 수 있고, 개별 클록 유닛은 개개의 클록 사이클, 개개의 클록 사이클의 일부 또는 다수의 클록 사이클 중 하나를 포함한다.
예 16. 예 15의 방법으로서, 상기 제2 값 세트는 상기 제1, 제2, 제3, 제4, 제5, 제6, 제7 또는 제8 타이밍 값들 중 하나 이상에 하나 이상의 클록 유닛을 가산 또는 감산하는 단계를 포함할 수 있다.
예 17. 예 12의 방법으로서, 상기 제1 레지스터 세트 및 상기 제2 레지스터 세트는 상기 메모리 디바이스에 대한 모드 레지스터에 포함될 수 있다.
예 18. 방법 12로서, 상기 메모리 디바이스는 DIMM에 위치할 수 있다. 상기 메모리 디바이스는 상기 DIMM에 위치하는 메모리 디바이스들의 다수의 랭크 중 하나에 포함될 수 있다.
예 19. 예 18의 방법으로서, 상기 DIMM은 RDIMM, LRDIMM, FB-DIMM, UDIMM 또는 SODIMM일 수 있다.
예 20. 예 12의 방법으로서, 상기 메모리 디바이스는 비-휘발성 메모리 또는 휘발성 메모리를 포함할 수 있다.
예 21. 예 20의 방법으로서, 상기 휘발성 메모리는 DRAM일 수 있다.
예 22. 예 20의 방법으로서, 상기 비-휘발성 메모리는 3-차원 크로스-포인트 메모리, 칼코게나이드 상 변화 재료를 사용하는 메모리, 멀티-임계 레벨 NAND 플래시 메모리, NOR 플래시 메모리, 단일 또는 멀티-레벨 상 변화 메모리(PCM), 저항성 메모리, 오보닉 메모리, 나노와이어 메모리, 강유전 트랜지스터 랜덤 액세스 메모리(FeTRAM), 멤리스터 기술을 포함하는 자기저항 랜덤 액세스 메모리(MRAM) 메모리, 또는 스핀 트랜스퍼 토크 MRAM(STT-MRAM)일 수 있다.
예 23. 예시적인 적어도 하나의 머신 판독가능 매체는 시스템에 의해 실행되는 것에 응답하여 상기 시스템으로 하여금 예 12 내지 예 22 중 어느 하나에 따른 방법을 수행하게 할 수 있는 복수의 명령어를 포함할 수 있다.
예 24. 예시적인 장치는 예 12 내지 예 22 중 어느 하나의 방법들을 수행하기 위한 수단을 포함할 수 있다.
예 25. 예시적인 시스템은 DIMM을 포함할 수 있다. 상기 시스템은 또한 다수의 랭크에 배열된 상기 DIMM 상에 복수의 메모리 디바이스를 포함할 수 있다. 상기 시스템은 또한 상기 복수의 메모리 디바이스 중의 메모리 디바이스를 포함할 수 있다. 상기 메모리 디바이스는 다수의 랭크 중 하나에 포함된다. 상기 메모리 디바이스는 그의 적어도 일부가 하드웨어일 수 있는 로직을 포함하는 컨트롤러를 포함할 수 있다. 상기 로직은 상기 메모리 디바이스에서 ODT를 위한 하나 이상의 RTT 설정을 확립하기 위해 상기 메모리 디바이스에서의 제1 레지스터 세트에 제1 값 세트를 프로그래밍한다. 상기 로직은 또한 상기 메모리 디바이스에 대한 하나 이상의 RTT 설정 중에서 각자의 RTT 설정들을 턴온 또는 턴오프하기 위한 tODTL에 대한 하나 이상의 설정을 확립하기 위해 상기 메모리 디바이스에서의 제2 레지스터 세트에 제2 값 세트를 프로그래밍할 수 있다. 상기 로직은 또한 판독 또는 기입 동작 동안에 상기 메모리 디바이스에 대한 신호 무결성을 조정하기 위해 상기 제1 레지스터 세트로의 상기 제1 값 세트를 변경하거나 상기 제2 레지스터 세트로의 상기 제2 값 세트를 변경할 수 있다.
예 26. 예 25의 시스템으로서, 상기 제1 값 세트는 RTT_PARK를 위한 제1 저항 값, RTT_WR을 위한 제2 저항 값, RTT_NOM_WR을 위한 제3 저항 값 또는 RTT_NOM_RD를 위한 제4 저항 값을 포함할 수 있다.
예 27. 예 26의 시스템으로서, 상기 제2 값 세트는 상기 메모리 디바이스로 타겟팅된 기입 커맨드에 응답하여 RTT_WR을 위한 저항을 활성화하기 위한 tODTLon_WR을 위한 제1 타이밍 값, 상기 메모리 디바이스로 타겟팅된 기입 커맨드에 응답하여 RTT_WR을 위한 저항을 비활성화하기 위한 tODTLoff_WR을 위한 제2 타이밍 값, 상기 메모리 디바이스로 타겟팅되지 않은 기입 커맨드에 응답하여 RTT_NOM_WR을 위한 저항을 활성화하기 위한 tODTLon_WR_NT를 위한 제3 타이밍 값, 상기 메모리 디바이스로 타겟팅되지 않은 기입 커맨드에 응답하여 RTT_NOM_WR을 위한 저항을 비활성화하기 위한 tODTLoff_WR_NT를 위한 제4 타이밍 값, 상기 메모리 디바이스로 타겟팅된 판독 커맨드에 응답하여 RTT_RD를 위한 저항을 활성화하기 위한 tODTLon_RD를 위한 제5 타이밍 값, 상기 메모리 디바이스로 타겟팅된 판독 커맨드에 응답하여 RTT_RD를 위한 저항을 비활성화하기 위한 tODTLoff_RD를 위한 제6 타이밍 값, 상기 메모리 디바이스로 타겟팅되지 않은 판독 커맨드에 응답하여 RTT_NOM_RD를 위한 저항을 활성화하기 위한 tODTLon_RD_NT를 위한 제7 타이밍 값, 상기 메모리 디바이스로 타겟팅되지 않은 기입 커맨드에 응답하여 RTT_NOM_WR을 위한 저항을 비활성화하기 위한 tODTLoff_WR_NT를 위한 제8 타이밍 값을 포함할 수 있다.
예 28. 예 27의 시스템으로서, 각자의 RTT 설정들을 턴온 또는 턴오프하기 위한 tODTL에 대한 상기 하나 이상의 설정은 클록 유닛에 기초할 수 있고, 개별 클록 유닛은 개개의 클록 사이클, 개개의 클록 사이클의 일부 또는 다수의 클록 사이클 중 하나를 포함한다.
예 29. 예 28의 시스템으로서, 상기 제2 값 세트를 변경하는 로직은 상기 제1, 제2, 제3, 제4, 제5, 제6, 제7 또는 제8 타이밍 값들 중 하나 이상에 하나 이상의 클록 유닛을 가산 또는 감산하는 로직을 포함할 수 있다.
예 30. 예 25의 시스템으로서, 상기 제1 레지스터 세트 및 상기 제2 레지스터 세트는 상기 메모리 디바이스에 대한 모드 레지스터에 포함될 수 있다.
예 31. 예 25의 시스템으로서, 상기 DIMM은 RDIMM, LRDIMM, FB-DIMM, UDIMM 또는 SODIMM일 수 있다.
예 32. 예 25의 시스템으로서, 상기 복수의 메모리 디바이스는 비-휘발성 메모리 또는 휘발성 메모리를 포함할 수 있다.
예 33. 예 32의 시스템으로서, 상기 휘발성 메모리는 DRAM일 수 있다.
예 34. 예 32의 시스템으로서, 상기 비-휘발성 메모리는 3-차원 크로스-포인트 메모리, 칼코게나이드 상 변화 재료를 사용하는 메모리, 멀티-임계 레벨 NAND 플래시 메모리, NOR 플래시 메모리, 단일 또는 멀티-레벨 PCM, 저항성 메모리, 오보닉 메모리, 나노와이어 메모리, FeTRAM, MRAM, 멤리스터 기술을 포함하는 메모리, 또는 STT-MRAM을 포함한다.
명세서의 요약은, 독자가 본 기술적 개시의 본질을 빠르게 확인하는 것을 가능하게 할 요약을 요구하는, 37 C.F.R. 섹션 1.72(b)를 준수하기 위해 제공된다는 점을 강조한다. 그것은 청구항들의 범위 또는 의미를 해석하거나 제한하기 위해 사용되지는 않을 것이라는 이해 하에 제출된다. 또한, 전술한 상세한 설명에서는, 본 개시를 간소화할 목적으로, 다양한 피처들이 단일 예에 함께 그룹화되어 있음을 알 수 있다. 이러한 개시 방법은 청구된 예들이 각각의 청구항에서 명백하게 나열된 것보다 더 많은 피처들을 요구한다는 의도를 반영하는 것으로서 해석되어서는 안 된다. 오히려, 다음의 청구항들이 반영하는 바와 같이, 발명 주제는 개시된 단일 예의 모든 피처들보다 적은 것에 있다. 따라서, 다음의 청구항들은 이로써 상세한 설명에 포함되고, 각각의 청구항은 개별 예로서 독립적이다. 부가된 청구항들에서, "포함하는(including)" 및 "여기에서(in which)"이라는 용어들은 각각 "포함하는(comprising)" 및 "여기서(wherein)"라는 각자의 용어들의 평이한-영어 균등물들로서 사용된다. 더욱이, "제1", "제2", "제3", 및 기타 등등의 용어들은 단지 라벨들로서 사용된 것이고, 그것들의 대상들에 수치적 요건을 부과하도록 의도되지는 않는다.
비록 본 주제가 구조적 피처들 및/또는 방법론적 동작들에 특정한 언어로 설명되었지만, 부가된 청구항들에 정의된 주제는 반드시 위에 설명된 특정 피처들 또는 동작들로 제한되는 것은 아니라는 것을 이해해야 한다. 오히려, 위에 설명된 특정 피처들 및 동작들은 청구항들을 구현하는 예시적인 형태로서 개시된다.

Claims (22)

  1. 메모리 디바이스를 제어하기 위한 장치로서,
    그의 적어도 일부가 하드웨어를 포함하는, 로직을 포함하는 메모리 디바이스에 대한 컨트롤러를 포함하고; 상기 로직은:
    상기 메모리 디바이스에서 온 다이 종단(ODT)을 위한 하나 이상의 내부 저항 종단(RTT) 설정을 확립하기 위해 상기 메모리 디바이스에서의 제1 레지스터 세트에 프로그래밍된 제1 값 세트를 사용하고 - 상기 제1 값 세트는 RTT_PARK를 위한 제1 저항 값, RTT_WR을 위한 제2 저항 값, RTT_NOM_WR을 위한 제3 저항 값 또는 RTT_NOM_RD를 위한 제4 저항 값을 포함함 -;
    상기 메모리 디바이스에 대한 하나 이상의 RTT 설정 중에서 각자의 RTT 설정들을 턴온 또는 턴오프하기 위한 ODT 대기시간의 타이밍(tODTL)에 대한 하나 이상의 설정을 확립하기 위해 상기 메모리 디바이스에서의 제2 레지스터 세트에 프로그래밍된 제2 값 세트를 사용하고 - 상기 제2 값 세트는 상기 메모리 디바이스로 타겟팅된 기입 커맨드에 응답하여 RTT_WR을 위한 저항을 턴온하기 위한 tODTLon_WR을 위한 제1 타이밍 값, 상기 메모리 디바이스로 타겟팅된 기입 커맨드에 응답하여 RTT_WR을 위한 저항을 턴오프하기 위한 tODTLoff_WR을 위한 제2 타이밍 값, 상기 메모리 디바이스로 타겟팅되지 않은 기입 커맨드에 응답하여 RTT_NOM_WR을 위한 저항을 턴온하기 위한 tODTLon_WR_NT를 위한 제3 타이밍 값, 상기 메모리 디바이스로 타겟팅되지 않은 기입 커맨드에 응답하여 RTT_NOM_WR을 위한 저항을 턴오프하기 위한 tODTLoff_WR_NT를 위한 제4 타이밍 값, 상기 메모리 디바이스로 타겟팅되지 않은 판독 커맨드에 응답하여 RTT_NOM_RD를 위한 저항을 턴온하기 위한 tODTLon_RD_NT를 위한 제5 타이밍 값, 상기 메모리 디바이스로 타겟팅되지 않은 판독 커맨드에 응답하여 RTT_NOM_RD를 위한 저항을 턴오프하기 위한 tODTLoff_RD_NT를 위한 제6 타이밍 값을 포함함 -;
    판독 또는 기입 동작 동안에 상기 메모리 디바이스에 대한 신호 무결성을 조정하기 위해 상기 제1 레지스터 세트에 프로그래밍된 상기 제1 값 세트의 사용을 변경하거나 또는 상기 제2 레지스터 세트에 프로그래밍된 상기 제2 값 세트의 사용을 변경하는, 장치.
  2. 제1항에 있어서, 클록 유닛에 기초하는 각자의 RTT 설정들을 턴온 또는 턴오프하기 위한 tODTL에 대한 상기 하나 이상의 설정을 포함하고, 개별 클록 유닛은 개개의 클록 사이클, 개개의 클록 사이클의 일부 또는 다수의 클록 사이클 중 하나를 포함하는, 장치.
  3. 제2항에 있어서, 상기 제2 레지스터 세트에 프로그래밍된 상기 제2 값 세트의 사용을 변경하는 로직은 상기 제1, 제2, 제3, 제4, 제5 또는 제6 타이밍 값들 중 하나 이상에 하나 이상의 클록 유닛을 가산 또는 감산하는 로직을 포함하는, 장치.
  4. 제1항에 있어서, 상기 메모리 디바이스에 유지된 모드 레지스터들에 포함된 상기 제1 레지스터 세트 및 상기 제2 레지스터 세트를 포함하는, 장치.
  5. 제1항에 있어서, 상기 제2 값 세트는 상기 메모리 디바이스로 타겟팅된 판독 커맨드에 응답하여 RTT_RD를 위한 저항을 턴온하기 위한 tODTLon_RD를 위한 제7 타이밍 값 및 상기 메모리 디바이스로 타겟팅된 판독 커맨드에 응답하여 RTT_RD를 위한 저항을 턴오프하기 위한 tODTLoff_RD를 위한 제8 타이밍 값을 더 포함하는, 장치.
  6. 제1항에 있어서, 듀얼 인-라인 메모리 모듈(DIMM)에 위치하는 상기 메모리 디바이스를 포함하고, 상기 메모리 디바이스는 상기 DIMM에 위치하는 메모리 디바이스들의 다수의 랭크 중 하나에 포함되는, 장치.
  7. 제6항에 있어서, 상기 DIMM은 등록된 DIMM(RDIMM), 부하 감소된 DIMM(LRDIMM), 완전히 버퍼링된 DIMM(FB-DIMM), 버퍼링되지 않은 DIMM(UDIMM) 또는 작은 윤곽 DIMM(SODIMM)을 포함하는, 장치.
  8. 제1항에 있어서, 동적 랜덤 액세스 메모리(DRAM)를 포함하는 상기 메모리 디바이스를 포함하는, 장치.
  9. 메모리 디바이스를 제어하기 위한 방법으로서,
    상기 메모리 디바이스에서 온 다이 종단(ODT)을 위한 하나 이상의 내부 저항 종단(RTT) 설정을 확립하기 위해 상기 메모리 디바이스에서의 제1 레지스터 세트에 프로그래밍된 제1 값 세트를 사용하는 단계 - 상기 제1 값 세트는 RTT_PARK를 위한 제1 저항 값, RTT_WR을 위한 제2 저항 값, RTT_NOM_WR을 위한 제3 저항 값 또는 RTT_NOM_RD를 위한 제4 저항 값을 포함함 -;
    상기 메모리 디바이스에 대한 하나 이상의 RTT 설정 중에서 각자의 RTT 설정들을 턴온 또는 턴오프하기 위한 ODT 대기시간의 타이밍(tODTL)에 대한 하나 이상의 설정을 확립하기 위해 상기 메모리 디바이스에서의 제2 레지스터 세트에 프로그래밍된 제2 값 세트를 사용하는 단계 - 상기 제2 값 세트는 상기 메모리 디바이스로 타겟팅된 기입 커맨드에 응답하여 RTT_WR을 위한 저항을 턴온하기 위한 tODTLon_WR을 위한 제1 타이밍 값, 상기 메모리 디바이스로 타겟팅된 기입 커맨드에 응답하여 RTT_WR을 위한 저항을 턴오프하기 위한 tODTLoff_WR을 위한 제2 타이밍 값, 상기 메모리 디바이스로 타겟팅되지 않은 기입 커맨드에 응답하여 RTT_NOM_WR을 위한 저항을 턴온하기 위한 tODTLon_WR_NT를 위한 제3 타이밍 값, 상기 메모리 디바이스로 타겟팅되지 않은 기입 커맨드에 응답하여 RTT_NOM_WR을 위한 저항을 턴오프하기 위한 tODTLoff_WR_NT를 위한 제4 타이밍 값, 상기 메모리 디바이스로 타겟팅되지 않은 판독 커맨드에 응답하여 RTT_NOM_RD를 위한 저항을 턴온하기 위한 tODTLon_RD_NT를 위한 제5 타이밍 값, 상기 메모리 디바이스로 타겟팅되지 않은 판독 커맨드에 응답하여 RTT_NOM_RD를 위한 저항을 턴오프하기 위한 tODTLoff_RD_NT를 위한 제6 타이밍 값을 포함함 -; 및
    판독 또는 기입 동작 동안에 상기 메모리 디바이스에 대한 신호 무결성을 조정하기 위해 상기 제1 레지스터 세트에 대한 상기 제1 값 세트의 사용을 변경하거나 또는 상기 제2 레지스터 세트에 대한 상기 제2 값 세트의 사용을 변경하는 단계
    를 포함하는 방법.
  10. 제9항에 있어서, 클록 유닛에 기초하는 각자의 RTT 설정들을 턴온 또는 턴오프하기 위한 tODTL에 대한 상기 하나 이상의 설정을 포함하고, 개별 클록 유닛은 개개의 클록 사이클, 개개의 클록 사이클의 일부 또는 다수의 클록 사이클 중 하나를 포함하는, 방법.
  11. 제10항에 있어서, 상기 제2 레지스터 세트에 프로그래밍된 제2 값 세트의 사용을 변경하는 단계는 상기 제1, 제2, 제3, 제4, 제5 또는 제6 타이밍 값들 중 하나 이상에 하나 이상의 클록 유닛을 가산 또는 감산하는 것을 포함하는, 방법.
  12. 제9항에 있어서, 상기 메모리 디바이스에 유지된 모드 레지스터들에 포함된 상기 제1 레지스터 세트 및 상기 제2 레지스터 세트를 포함하는, 방법.
  13. 제9항에 있어서, 상기 제2 값 세트는 상기 메모리 디바이스로 타겟팅된 판독 커맨드에 응답하여 RTT_RD를 위한 저항을 턴온하기 위한 tODTLon_RD를 위한 제7 타이밍 값 및 상기 메모리 디바이스로 타겟팅된 판독 커맨드에 응답하여 RTT_RD를 위한 저항을 턴오프하기 위한 tODTLoff_RD를 위한 제8 타이밍 값을 더 포함하는, 방법.
  14. 제9항에 있어서, 듀얼 인-라인 메모리 모듈(DIMM)에 위치하는 상기 메모리 디바이스를 포함하고, 상기 메모리 디바이스는 상기 DIMM에 위치하는 메모리 디바이스들의 다수의 랭크 중 하나에 포함되는, 방법.
  15. 시스템에 의해 실행되는 것에 응답하여 상기 시스템으로 하여금 제9항 내지 제14항 중 어느 한 항에 따른 방법을 수행하게 하는 복수의 명령어를 포함하는, 적어도 하나의 머신 판독가능 매체.
  16. 메모리 디바이스를 제어하기 위한 장치로서, 상기 장치는 제9항 내지 제14항 중 어느 한 항의 방법들을 수행하기 위한 수단을 포함하는, 장치.
  17. 메모리 시스템으로서,
    듀얼-인-라인 메모리 모듈(DIMM);
    다수의 랭크에 배열된 상기 DIMM 상의 복수의 메모리 디바이스;
    상기 복수의 메모리 디바이스 중의 메모리 디바이스를 포함하고, 상기 메모리 디바이스는 상기 다수의 랭크 중 하나에 포함되고, 상기 메모리 디바이스는 그의 적어도 일부가 하드웨어를 포함하는, 로직을 포함하는 컨트롤러를 포함하고, 상기 로직은:
    상기 메모리 디바이스에서 온 다이 종단(ODT)을 위한 하나 이상의 내부 저항 종단(RTT) 설정을 확립하기 위해 상기 메모리 디바이스에서의 제1 레지스터 세트에 프로그래밍된 제1 값 세트를 사용하고 - 상기 제1 값 세트는 RTT_PARK를 위한 제1 저항 값, RTT_WR을 위한 제2 저항 값, RTT_NOM_WR을 위한 제3 저항 값 또는 RTT_NOM_RD를 위한 제4 저항 값을 포함함 -;
    상기 메모리 디바이스에 대한 하나 이상의 RTT 설정 중에서 각자의 RTT 설정들을 턴온 또는 턴오프하기 위한 ODT 대기시간의 타이밍(tODTL)에 대한 하나 이상의 설정을 확립하기 위해 상기 메모리 디바이스에서의 제2 레지스터 세트에 프로그래밍된 제2 값 세트를 사용하고 - 상기 제2 값 세트는 상기 메모리 디바이스로 타겟팅된 기입 커맨드에 응답하여 RTT_WR을 위한 저항을 턴온하기 위한 tODTLon_WR을 위한 제1 타이밍 값, 상기 메모리 디바이스로 타겟팅된 기입 커맨드에 응답하여 RTT_WR을 위한 저항을 턴오프하기 위한 tODTLoff_WR을 위한 제2 타이밍 값, 상기 메모리 디바이스로 타겟팅되지 않은 기입 커맨드에 응답하여 RTT_NOM_WR을 위한 저항을 턴온하기 위한 tODTLon_WR_NT를 위한 제3 타이밍 값, 상기 메모리 디바이스로 타겟팅되지 않은 기입 커맨드에 응답하여 RTT_NOM_WR을 위한 저항을 턴오프하기 위한 tODTLoff_WR_NT를 위한 제4 타이밍 값, 상기 메모리 디바이스로 타겟팅되지 않은 판독 커맨드에 응답하여 RTT_NOM_RD를 위한 저항을 턴온하기 위한 tODTLon_RD_NT를 위한 제5 타이밍 값, 상기 메모리 디바이스로 타겟팅되지 않은 판독 커맨드에 응답하여 RTT_NOM_RD를 위한 저항을 턴오프하기 위한 tODTLoff_RD_NT를 위한 제6 타이밍 값을 포함함 -;
    판독 또는 기입 동작 동안에 상기 메모리 디바이스에 대한 신호 무결성을 조정하기 위해 상기 제1 레지스터 세트에 프로그래밍된 상기 제1 값 세트의 사용을 변경하거나 또는 상기 제2 레지스터 세트에 프로그래밍된 상기 제2 값 세트의 사용을 변경하는, 메모리 시스템.
  18. 제17항에 있어서, 클록 유닛에 기초하는 각자의 RTT 설정들을 턴온 또는 턴오프하기 위한 tODTL에 대한 상기 하나 이상의 설정을 포함하고, 개별 클록 유닛은 개개의 클록 사이클, 개개의 클록 사이클의 일부 또는 다수의 클록 사이클 중 하나를 포함하는, 메모리 시스템.
  19. 제17항에 있어서, 상기 제2 레지스터 세트에 프로그래밍된 제2 값 세트의 사용을 변경하는 로직은 상기 제1, 제2, 제3, 제4, 제5, 제6, 제7 또는 제8 타이밍 값들 중 하나 이상에 하나 이상의 클록 유닛을 가산 또는 감산하는 로직을 포함하는, 메모리 시스템.
  20. 제17항에 있어서, 상기 메모리 디바이스에 유지된 모드 레지스터들에 포함된 상기 제1 레지스터 세트 및 상기 제2 레지스터 세트를 포함하는, 메모리 시스템.
  21. 제17항에 있어서, 상기 제2 값 세트는 상기 메모리 디바이스로 타겟팅된 판독 커맨드에 응답하여 RTT_RD를 위한 저항을 턴온하기 위한 tODTLon_RD를 위한 제7 타이밍 값 및 상기 메모리 디바이스로 타겟팅된 판독 커맨드에 응답하여 RTT_RD를 위한 저항을 턴오프하기 위한 tODTLoff_RD를 위한 제8 타이밍 값을 더 포함하는, 메모리 시스템.
  22. 제17항에 있어서, 동적 랜덤 액세스 메모리(DRAM)를 포함하는 상기 복수의 메모리 디바이스를 포함하는, 메모리 시스템.
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