TW518598B

TW518598B - Semiconductor memory device

Info

Publication number: TW518598B
Application number: TW090108596A
Authority: TW
Inventors: Hiroyuki Takahashi; Hideo Inaba; Atsushi Nakagawa
Original assignee: Nec Corp
Priority date: 2000-04-11
Filing date: 2001-04-10
Publication date: 2003-01-21
Also published as: US6928020B2; CN1422430A; JP2001357671A; US6834020B2; US20040218435A1; CN1286117C; WO2001078079A1; EP1291880A1; JP3957469B2; KR20030014386A; US20030063512A1

Description

518598 五、發明說明（1) " " "" 本發明係關於一種半導體記憶裝置，其記憶單元陣列 ’、dram(動態隨機存取記憶體）相同之記憶單元所構成，且由半導體記憶裝置外部觀之，以與一般通用之SRAM(靜 f RAM)相同之規袼動作。其中，本發明係關於一種半導體記憶裝置，其適用於搭載於以行動電話或PHS等為代表之行動機器。技術可隨機存取之半導體記憶裝置以SRAM及DRAM最具代表性。與DRAM相比，SRAM —般而言速度較快，且若供應電源並輸入位址，則可依其位址之改變，使内部之順序電路^ 作，而進行讀出/寫入。如此，SRAM與DRAM相比，因僅终予單純的輸入信號波形即可動作，故可使產生如此弘 ° 號波形之電路之結構更為簡化。輪入信又，SRAM因不需如DRAM般地進行更新以持續保持士於g己憶單元之資料’故其處理容易，且因不必進^更匕故亦具有於待機狀態中之資料保持電流為小之優點。斤’ 此，SRAM廣泛用於多種用途。然而，SRAM 一般而言因因— 1記憶單元需要6個電晶體，故其缺點為：若需加大=母時，與DRAM相比，則晶片尺寸變大，且價格本身 1容 DRAM。，、鬲於另一方面，DRAM之位址必須分2次分別給予行位列位址，而必須以RAS/CAS做為限制此等位址取得及信號，且必須定期更新記憶早元等，故相較於SRA/間之

第7頁 518598 五、發明說明（2) 控制總是變得複雜’且還需要更新控制用之電路等。又，因DRAM即使於無來自外部之存取時，亦必須進行記憶單元之更新，故亦有消耗電流變大之問題。雖然如此，因DRAM之記憶單元可以}個電容器及j個電晶體所構成，故不會增加晶片尺寸，故比較容易加大電容。因此， =構成相同記憶電容之半導體記憶裝置時，DRAM較邡-更目則為止以行動電話等為代表之行動機器所搡半導體記憶裝置，以SRAM為主流。採用之

I 話僅搭載簡單的功能，&不需要如此大容：：仃動電裝置，而且，與DRAM相比，時間控 $導體記憶又’因待機電流小且為消耗電力低：二二為容易，連續通話時間/連續待機時間之行 m欲儘量延長亦可=電之行動電話，搭載非常豐富之功# j』違成電子郵件之送發信功能、田爻功犯，某餐廳等社區資訊之功能。此外，以獲得附近亦搭載存取網際網路上之WEB伺服、最近之行動電話中，示之功能’可預測於將纟，亦可邀m網頁内容並顯同’可自由存取網際網路上之網w在桌上型個人電腦相為了貫現如此之劝能，尤At 單：之文字顯*，-定必須能ϊ二二二：電話般僅有讯提供給使用者之圖形顯示。因&將夕樣化多媒體資 :之：量資料暫時儲存於行 =來自公?網上。亦即’搭載於今後之行動機器：===置其 518598 五、發明說明（3) 必要條件為·需如DRAM般具有大電容。而且，因行動機器 =絕對條件為小且輕，故即使加大半導體記憶裝置之電容，但機器本身亦必須避免變大及變重。〇如上所述，搭載於行動機器之半導體記憶裝置，若就，作簡便或消耗電力而言，以SRAM為佳，但若考慮加大電 ^之可能性，則以DRAM為佳。亦即，對於今後之行動機器，，以兼具SRAM及DRAM優點之半導體記憶裝置為最佳。此種半導體記憶裝置如有一種稱為「擬似SRAM」者，其使用與dram所用相同之圮憶單元，同時由外部觀之與SRAM具有同樣規格。擬似SRAM不需如DRAM般分別給予行位址及列位址，故不需要如RAS、CAS之時間信號。擬似SRAM中，不僅與一般通用之SRAM相同，僅-次給予位址即彳，可以相#於時脈同步型半導體記憶裝置之時脈之晶片致能信號做為觸發，而將位址取入内部，以進行讀出/寫入。然而，擬似SRAM並不具有一般通用之SRM之全部互換性，大多數的擬似SRAM具備用以由外部控制記憶單元更新之更新控制用端子，因其必須於擬似SRAM外部來控制更新。如此，大多數的擬似SRAM相較於SRAM，操作處理較不易，而需要有用以更新控制之額外電路。因此，以下將介紹一種擬似SRAM，其不必於擬似SRAM外部控制更新，並可以與一般通用之SRAM完全相同規格動作。然而，此種擬似 SRAM亦有如以下所述之種種缺點。首先，第1相關技術為於日本特開平4—243〇87號公報

518598 五、發明說明（4) -- 所揭示之半導體記憶裝置。於此相關技術中，擬似SRAM本身不具更新計時器，而於擬似SRAM外部設置計時器。如此’於經過更新時間後產生最初存取要求之時點，於擬似 SRAM外部產生0E(輸出致能）信號，依據此0E信號進行更新後’再進行對應該存取要求之讀出或寫入。然而，於如第1相關技術之結構中，消耗電力變得過 ^，故無法適用於以藉由電池驅動以長時間使用為前提之 ί ^電話等低消耗電力產品。此係因於第1相關技術中，當晶片致能信號變成有效之時點，擬似SRAM將由外部輸入之位址進行閂鎖而動作。亦即，於第丨相關技術中，因對擬似SRAM存取時，必須改變晶片致能信號，因配線於實裝基板上之晶片致能信號之匯流排線之充放電電流，而使耗電力變大。又求時，憶單元用於更起至讀「TAA」於記憶必須等其開昭63 關技術 ’於第1相關技術中，自擬似SRAM外部傳入讀出要首^，先實施更新後，再進行對應該讀出要求之記之讀出。因此，使得成讀出動作之開始時間延遲了新動作所需之時間。亦即，使得代表位址確定時點出資料輸出時點為止之位址存取時間（以下稱為‘· )、變大。此問題於寫入時亦一樣發生。亦即，即使週期内之早期給予寫入致能信號或寫入資料，但仍更新完成後，才能開始進行寫入動作。次，第2相關技術為特許第2 529680號公報（日本特 -2,號公報)所揭示之半導體記憶裝置。於此相中’除了揭示與由外部控制更新之習知擬似SRAM相

518598 五、發明說明（5) " ~一"' 同之結f外，於沿用此擬似SRAM結構同時，並加上改良。於别者之結構中，接受輸出致能信號成為有效後，產位址改變檢測信號，依據於擬似SRAM内部所產生之更新位址，進行更新後，於輸出致能信號變成無效之時點，再度f生位址改變檢測信號，對於由擬似SR龍外部所給予之位址，亦進行更新。然而，若於每一更新間隔定期產輸出致能信號’則以外部位址為對象之後者之更新，則原本非為必要，因對外部位址進行更新，而消耗多餘電力。另一方面’於後者之結構中，取得外部位址改變而產生位址改變檢測信號，基於此位址改變檢測信號，對於擬 AM内邛產生之更新位址，進行更新，其後，於經過一疋守門後再-人產生位址改變檢測信號，而進行以外部位 =為對象之一般讀出/寫入。然而，若於進行更新後進行

讀出或寫入，則產生與於第i相關技術所指出之相題。 J 又’於如此結構中，當於外部位址產生偏移時，則合造成問題。㈣，於外部位址產生偏移時，會據此而產：複數個位址改變檢測信號。因此，以藉由最初之位址改變檢測仏號開始進行更新雖可，但依據第2個之後之位址改變檢測信號，而開始進行原本應於更新完成後對外部位址之一般存取。亦即，此時，雖然仍為更新中，但因為產對外部位址之存取要求，故產生如以下所述之問題。 dram記憶單元一般而言為破壞讀出，因此，於使某字

第11頁竭598 五、發明說明（6) 在i ==M感測放a器進行讀出時’必須將原本記憶哭θ ~=兀線之全部記憶單元之資料，由該感測放大始進行一般钱屮然而，如上所述，當於更新中開如此、鱼垃:出或寫入時，複數個字元線亦同時被啟動。出至相ϊ i ί字元線之全部記憶單元之資料，被同時讀 ^ ^ 5疋線上，而使對應於應更新之記憶單元之資料元線上之電位，而對不正確。因此，若放大此位壞記憶單元之資料憶早7°進行回寫(更新)’則會破者之半導體記憶裝置u於内部且有不用之半又體記憶裝置。前計時器，於經過相當於用：計時更新間隔之更新使對應於更新位址之中之位元線對之放大後，控制記憶單元之更新亦可達成。半導鹘纪檜奘吻裝置中’對於用以達成前者之牛導體。己隐裝置之動作時間控構：基本上’與前者之半導體記憶裝置相於進行更新後’再進行讀出或\=相關㈣相同，亦揭示術類似之第4相關技術為曰本特平1夕；^第3相關技 °己隐裝置亦於内iR目/共® 用之計時器，，預定更新時間：：：具備更新避之時點，產生更新開始 I麵

第12頁 518598 五、發明說明（7) 要求’於諝出完成後，進行更新。然而，如第3相關技術所揭示般，若再進行讀出或寫入，則產生如前述之問題、。參〗丁更新後’ 3相關技術或第4相關技術中，亦揭 ς ::此第後’再進行更新。若使用如此結構，則不或寫入術或第2相關技術般產生位址存取時_變大如之弟 :予決定寫入時間之寫入致能耗，故可;; S·::時當;= 相同規格，使擬似為非同步給予。因此， Ζ於位址改變，係致能信號及寫人資料皆確定後 =’ ^必須等寫入單元之寫入動作。，亦即；^入際開始進行對記憶前，產生不能進行任號與寫入資料確定後，始可依序進行寫二檔時間，於此等信號確定或第2相關技術般之於更新因此’與如第1相關技術因空播時間存在，而使結構相比時，中，在t而：如第1相關技術〜第4相關技術般之擬似8議 I，：：：：下進行寫入動作。亦即，於寫入期間致^ f ί +動，而繼續進行記憶單元之選擇，自寫人成有效之時點，開始進行對記憶單元之「外.”，τ入身料確定後之時間起至經過預定時間 °又…、a DW )為止之期間，將此寫入資料實際寫入

第13頁 518598 五、發明說明（8) 5己憶單元。其後，使寫入致能信號成為無效，接著，更於 ‘過預疋時間（以下，設為恢復時間）為止之期間，為了後續之存取，實施位元線之預充電。士於一般通用之SRAM中，實際上並不需要如上述之恢復日守間TWR，但於擬似SRAM中，採用DRAM記憶單元之關係，因與I^AM相同，必須要對位元線進行預充電，故無法將將恢復時間TWR設為零。如此，於擬似別趟中，必須確保恢復時間丁WR，故與一般通用之SRAM相較，其對於了一位址之動開始時間較慢。因此，雖然希望能縮短上述之空檔時間恢復時間TWR，但因採用如第i相關技術〜第4相關技術之結構，故很難達成。此外，既有之擬似SRAM具有如下之問題。亦般通用之SRAM等中，多半設有待機模式，以停止對内部路之電源供應，使消耗電力變得極小。然而，擬似sra 其記憶單元與DRAM相同，故為了保持記憶於記憶單元之次二’ -直需要更新。因此’雖然與8_同樣動作；知之擬似SRAM中，並未特別設置如—般二、$ 之待機模式。奴逋用之SRAM所採用然而，因與SRAM以相同規格動作，且由使用而言，亦希望備有與一般通用之SRAM之待機模式 m電力模式。又’因可預測今後擬似sram將；用於多樣用途，故設置既有SRAM等所無之-y 、用於多式，將極為有用。之擬似SRAM獨特之待機模發明概要國

518598 五、發明說明（9) 有鑑於上述問體記憶裝置，其不慢，於如位址產生元被破壞之問題，期，即使於一般通片尺寸的在於 SRAM 所置中未依記憶單路，於後，進取位址期為後該記憶即，於之記憶進行延此等資不會如產生空更新之必如相小且消耗電提供一種半採用者為同見之獨特低據本發明之元陣列，由對該記憶單行該記憶單非同步給予之時點中，週期所給予此半導體記週期更為後後寫入之時料，立即開相關技術般檔時間，可動作及存取關技術般，通點，本發明之日μ ^ m 目的在於提供一種半導會因更新而使一妒、山/ & 干等 ^ 为又吞買出/寫入存取蠻偏移時，亦不會漆个會產生存取延遲或記憶單可藉由縮減寫入時卩卩、用之SRAM規格中動作1 Λ φ = j 週下且加大電容時，a曰日力低，且價格低。又，本發 Ϊ體記憶裝置，其具有與-般丄目 ίίίΐΓί，或於既有半導體記憶裝湞耗電力模式。 # 第1態樣之半導體記憶裝置，其具備：必須更新之記憶單元所構成；存取電元陣列進行對存取位址之讀出或寫入元陣列之更新；控制電路，於較對該存之寫入要求及寫入資料所輸入之記憶週於該存取電路，以延後寫入進行使用於之该存取位址及該寫入資料之寫入亦憶裝置中，寫入係採用較給予寫入要长之時點進行寫入之延後寫入。^此點’存取位址及寫入資料皆確定，使用始進行對記憶單元陣列之寫入。因此， ’因寫入資料未確定’而於記憶週期中縮短記憶週期。又，可同時進行寫入及位址及寫入資料之取得動作。因此，不需於對記憶單元陣列之寫入後確保恢復

第15頁 518598 五、發明說明（10) 時間，可縮短記憶週期。於依據上述第1態樣之半導體記憶農置中，該控制電路於給予先行之該寫入要求之下一寫入要求之記憶週期中，亦可以延後寫入進行對應該先行之寫入要求之寫入。又，該控制電路亦可檢測晶片係於非選擇狀態或非啟動狀態，，於該非選擇狀態或該非啟動狀態中，進行該延後寫藉此，於進行延後寫入中，不需給予讀出要求或新的求。因此，不會產生於進行延後寫入中，產生讀出 =新的寫入要求，而造成於延後寫入完成冑，對應此寺要求之動作開始之延遲。能樣月之第2態樣之半導體記憶裝置，於上述第1 =憶裝置f，具備位址改變檢測電路，檢測址是否改變；該控制電路以該；===測該存取位定為大於偏移最大值（包含於夺：為基準，於經過設片選擇信號或該存取位址中於之\= 開始進行該讀出或該寫入至八-)之偏移期間後，又，依據本發明之第？能傷：記憶單元陣列，由以，新樣之/導體記憶裝置，其具 j取電路，於對該記憶單元；元所構成；出、或以對該存取位址非進=對存取位址之讀為主之對該存取位址之寫1了，寫，要求及寫入資料新；位址改變檢測電路彳仃該圯馋單元陣列之更狀態、或檢測該存取位址=曰曰f由非選擇狀態移至選擇止改變，控制電路，以該檢測時點

518598 五、發明說明（11) 一 f基準，於經過設定為大於偏移最大值以非選擇狀態之晶片選擇信號或該存取位址中之一）之偏移期間後，開始進行該讀出或該寫入。之，由依據上述第2或第3態樣之半導體記憶 ;=號：r位址改變之時點起，經過偏移“ 點，立：進寫因此叙可於存取位址確定之時之存取。°貝出或寫入之動作，可加速讀出或寫入制雷？I=據上述第2或第3態樣之半導體記憶裝置中，該控偏移期間寫=求是否輸入之時點*，設“ ί遲，=始一樣，因寫入動作之開始隱早兀破壞、至虛設之讀出完成為止，冑入遲而使得記憶週期變長等問題。記憶ΐ;ίΓ::4更態Λ之半導，電路，於相同記憶週期中=記：單元所構成；存取取位址之讀出或窵祛=對該圮憶單元陣列進行對存址改變檢測電路:檢測曰片：1記憶單元陣列之更新；位或檢測該存取位址改變？控制；=擇狀態移至選擇狀態、準，將具有大於偏二電路，以該檢測時點為基態之晶片選擇信號或該存取：址含於控偏移期間之結束時間，設定為對二)同^

胃17頁 518598 五、發明說明（ί2) ^ ^求及寫入資料確定之時點以後。如此，於進行寫入於盥Ϊ ^於偏移期間内確定寫入要求及寫入資料二者，可新了 ·、，、入要求相同之記憶週期内，進行寫入或讀出及更延礓京此’不必如依據第1態樣之半導體記憶裝置地進行叮^ 入’因不必設置延後寫入控制所需之結構，故因此可縮小及簡化電路結構。存取：：以據Ϊ2二態s樣之半導體記憶裝置中’係自因此， t 、、、二偏移期間後，對記憶單元進行存取。 &料1，不必如既有之擬似sram般，需於每次取入位址時改隻曰曰片致能信號等，因A，可減少消耗電力。鲆出據第2:4態樣之半導體記憶裝置巾，於較有進杆5 ^ s 、士要求之現在記憶週期為前之記憶週期開始間钍束時二？出或更新’若至該現在記憶週期之偏移期記週期f i j尚未完成時，則該控制電路亦可將該現出或更新，—ί 於先仃記憶週期開始進行之寫入、讀成則亦叮=現在記憶週期之偏移期間結束其尚為完 i等記r期之寫入或讀出之開I延遲至即=二:λ。藉此’寫入或讀出及接於其後之更新新之競人Λ 完成’亦不會產生寫入、讀出、更裝置i i度象。因此’可縮短週期時間，加快半導體記憶電路ϊϋϊ據第1〜4態樣之半導體記憶裝置中’該存取電路對該錢單元陣列上之複數個位址，同時進行讀出或

)18598 五、發明說明（13) 二後寫入’。亥七：電路亦可與該更新同時所得之複數㈣出資料依序對外部輸出之動作Ϊ為巧料之動作。藉此，因由半導髀却播酤累从细默们冩入貝期間，故可縮短週期時間。此^ ^不會看見更新取位址中之上位預定位元改變，而進行該讀出或入時，亦可對於該存取位址中之與該上位預定= ^該複數位址，改變該存取位址中之由該上位預定位#元= 兀所成之下位位'止，連續地輸出該複數個讀出資料或連續地取入或該複數個寫入資料。#此，彳達成盥於一般通用之DRAM等所採用之頁模式或叢發模式為相同之功能。又，此時，該控制電路亦可依據由外部所給予之該下位位址，連續地輸出該複數個讀出資料或連續地取入複數個寫入資料。藉此，可如頁模式I，於隨機改變；位位址同時，並進行資料之輸出人。此外，&時，該控㈣ ^亦可於依據與由外部所給予之該下位位址之初始值共同 2決？之順4，於改變該下位位址同時，連續地輸出該複數個§買出貧料或連續地取人或該複數個寫人資料。藉此，可僅將叢發動作之開始位址供應至半導體記憶裝置，可簡化設於半導體記憶裝置外部之控制器等社構。於依據上述第卜4態樣之半導體記憶裝置中，亦可更具備··更新控制電路，具有進行該更新控制之該存取電路 =该控制電路内之電路，及產生顯示成為該更新對象之記 k單兀之更新位址，而於每次進行該更新時，更新該更新

第19頁 518598 五、發明說明（14) —— 位址之更新位址生成電路；電壓產生電路，產置内各部之電麼，·模式切換電路，可切更= 電路及該電壓產生電路雙方皆供應電源之更新/制對該更新控制電路之電源供應並對該電壓產生電"、征争止 ϊίΓ模/、或停正對該更新控制電路及該電壓產生電換之模式，分別控制是否向咳更^式，並對應該切電路進行電源供應。藉& 庙控制電路及該電壓產生衣兄專，由外邛詳細控制是否保 1八使用活動狀態之復原時間及電流量等 ^之貝料、對式時，因對更新所需之電 ^4 °亦即’使用第1模資料，並使由待機狀/、…源，可保持記憶單元之電路供應電源，因此 2時，因不必對更新控制因由待機狀態移至活、式減少消耗電流，此外，初期化，即可與第丨 i時，僅將記憶單元之資料加以置。此外，使用第3模11樣地馬上使用半導體記憶裝中之最小。此時，該、X時，可使消耗電流為3種類之模式各模式檢測是否進二餅=切換電路亦可對預定之位址，於切換。藉此，於待先決定之資料寫入，而進行模式置外部給予專用信諕，、，之切換時，不必由半導體記憶裝專用信號之弓丨線。儿不需於半導體記憶裝置内設置此依據本發明之記憶單元陣列，由以弋樣之半導體記憶裝置，其具備： 4為必要之記憶單元所構成；存取第20頁 518598 五、發明說明（15) 電路，附隨於對存取位址之寫入週期 =更新，同時自進行附隨於該寫入週疋時間後，自發性地進行該記憶單元路，於較對該存取位址非同步給予之所輸入之記憶週期為後之時點中，於寫入進行使用於該記憶週期所給予之資料之寫入。 ^ 而於依據本發明之各形態之半導進行讀出或寫入之後，進行更新，故 β買出或寫入時相比，可加快存取速度中’因不需如一般通用之DRAM般，依號分2次取入位址，僅1次給予存取位以產生應輸入半導體記憶裝置之信號又’因附隨來自半導體記憶裝置外部期中進行更新，故若僅存在更新全部取要求，則不必由半導體記憶裝置外持續保持記憶單元之資料，與一般通易。又，若使用如DRAM般之1電晶體1 單元，因與一般通用之SRAM於每一記體之情形相比，可大幅減少單元面積化、縮小晶片尺寸並降低成本。實施例之詳細說明以下，參考圖面，說明本發明之 (第1實施形態）進行該記憶單元陣列期之更新起，經過預陣列之更新；控制電寫入要求及寫入資料該存取電路，以延後該存取位址及該寫入體記憶裝置中，因於與進行更新後再進行。此外，於本發明據RAS/CAS之時間信址即可，故可簡化用波形之電路結構。之存取，於1記憶週記憶單元所必要之存部進行更新控制，可用之SRAM相同處理容電容器設計做為記憶憶單元需要6個電晶，故可達成大電容實施形態

第21頁 518598 五、發明說明（16) (概要） t L先，說明本實施形態之概要。如上述之第1相關技 1Γ Ϊ相严技術般，若於進行更新後，進㈣應外部存 j求之讀出/寫入，則位址存取時間TAA變大。因此，於此中’當有來自外部之存取要求時，於進行對應存取要求之讀出或寫入後，進行更新。但是，若僅如 :，貝:仍會產生如第3相關技術或第4相關喊=’於本實施形態中，為了對記憶單元之寫人J :延後寫入(Late write)，以期縮短寫入時間及記憶週將所ίΓ ί由外部給予寫人要求之記憶週期巾，僅進行入位址及寫入資料取入半導體記憶裝置内部之動作，而將此等寫入位址及寫入資料保個寫入要求產生為止。對記憶單元之實際寫入二:至二圮憶週期中並不進行，而示於下一個寫入要却二週期中進行。亦即，將對記憶單元之寫刖〇憶一個寫入要求之記憶週期為止者，係為延後寫入避有下於延後寫入中，因取入於前一個耷1 寫入位址及寫入資#，故於下一個寫二要长產日生：：予之入記憶單元之時點，可確定寫入位址及寫入資料二：際： :寫：信ίί有效，則可開始進行對應前- 固寫入要求之e te早兀之寫入動作，而不會如上術般因寫入致能信號或寫入資料不確定，呔相關技生空檔時間。小確①@於記憶週期產 518598 五、發明說明（17) 換言之，當有來自外部之寫入於該寫入要求之寫入位址及寫入資^求時二可同時並行關於對應該前一個寫入要求之記憶單二之取得動作，及，對更新動作。於本實施形態中，不兩寫入動作及後續之行寫入資料之取得、對記憶單元:〇相關技術般，逐次進電，因可並行動作，故可縮短記憶週ς::元3之？充要求而給予之寫入資料係用於下_ ’因附隨寫入新動作結束為±，寫入資料確定，若铲2 f f f ’故於更此，不會如相關技術般隨著寫 = 邛即可。因時間，可使寫人時間固冑。貝枓何時確定而左右寫入在此’於本實施形態中，由時之規格，係於進行寫入要求時置外部所見間」，係以存取位址（晶片選擇"在士此:“胃纟址偏移期狀離日车亦A i日P1走Q日日片^擇化唬由無效狀態變成有效 I時亦為相冋處理，以下說明為相同）之任、楚化之時點為基準，而由此睥 π被初存間。換言 < ’位址偏移期間等於由 :位址開始改變起，至於全部位址中之其值確定為止之即間。了 f」對半導體記憶裝置存取之CPU (中央處理裝置） :係°又°十為對系統匯流排約於同時送出存取位址之各位 =三然而實際上，CPU輸出引線中之存取位址之輸出時間詈每了位70有微妙之差異。此外，由CPU至半導體記憶裝之系統匯流排上之配線圖形長度或繞線方式於位址之每

第23頁 518598 五發明說明（18) _ 此位元相異’故事實土，無法將此三位址之各位元到達半導體記憶均-。因在母-位元皆有偏異，而成為偏移。置之輸入弓丨線之時刻本實施形態中’必須符合亦即，一般通用之SRAM之規格中，保件係因下述原因。料係對於位址改變非同步地仏二入致能信號或寫入資 v / u、、、口丁，而於宜只有效之時點，始判定來自外部之发ς 把信號變成寫入致能信號或寫入資料何要求。然而，為了儘快取得讀出資料，最好工過 =二-方面， …、而果自外部之存取要求即使實際上非兔唁山寫入時，以如本實施形態之使用DRAM記憶單元二=為至已經開始進行之讀出動作(此時成為完乂籌：，止，無法將其中斷。此係由於，如上所述因咖以' ，藉由破壞項出而感測資料，故若未進行再寫入，而中= 讀出動作，轉移為寫入動作時，則會將連接於進行讀之字元線之記憶單元之資料全部破壞。在此’因不需對進行讀出之全部記憶單元進行寫入故無法中出動作。此外，如本實施形態般進行延後寫入時’虛設讀出位址（亦即，於該記憶週期所給予之寫入、、位址）及延後寫入位址（亦即，於前一個寫入要求之記憶週期所給予之寫入位址）一般非為一致，因此，亦無法中〜斷^

第24頁 518598 五、發明說明（19) 讀出動作。如上所述，若於位址偏移期間内未輸入寫入致能作號’則至寫入動作之開始延遲至虛設讀出動作完成為^。，實’虛設讀出與後續之寫入及更新，若能限制於事先決定之1記憶週期期間内，則無特別問題。然而，因將寫入/Λ 致能信號非同步地有效化，故並不一定皆可滿足如此、、、條件je無法完全排除產生虛設讀出與來自外部之寫入要求相衝突’而使寫入及更新生延遲之可能性。、

此外尚有其他問題，如一旦產生虛設讀出動作，則ι 記憶週期則延長至「虛設讀出時間+寫入時間+更新時間」。如上所述，寫入致能信號若於較位址偏移期間為後之時間被有效化，則會造成記憶週期變長。因此，希望將規格設為使寫入致能信號於位址偏移期間内有效化。〈結構之說明〉圖1係為依據本實施形態之半導體記憶裝置之結塊圖。於此圖中，位址Address係為由半導體記憶裝置部所供應之存取位址。對應後述之記憶單元陣列排列成 =狀，位址Address包含行位址及列位址。位址緩衝器$係將此位址Address加以緩衝而輸出。閃鎖2於閃鎖控制信號LC為"L·丨位準期間（亦即，二V降广至/ 一次上升為止之期間），將位址凌衝盗1所供應之位址直接做為内部位址LC ADD輸出。 =，問鎖2於㈣控制信號L(：為上升取人位址應之位址，而於閃鎖控制信號LC*"H"位斤^

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並將所保持之位址做為内部位址LC〜ADi)輸出。其次，供應至暫存器電路3之控 ^ 制信號LW2皆為用以控制延後寫 "& W1及後述之控信號皆於進行延後寫入時設定H 琉此荨控制睥，設定A" T丨，仞進私+疋為H位準，而於其他情形日f 又疋為L位準。暫存器電路3内藏右用里杜從址Address位元寬度之存取位暫 "夺4於位暫存器」）。子取位址之暫存器（以下稱為「位址而，若控制信號LW1為，，L，，位準，則暫存器輸入之内部位址LC ADD直接倣a肉#, 。電路3將所 —υ直接做為内部位址L—add輸出。一方面，虽控制信號LW1為"H"位準時，暫存器電路内部位址LC — ADD而是將位址暫存器所保持之位址做為内，位=L—ADD輸出。又，暫存器電路3於控制信號⑽丨之下。緣中二為了下一個延後寫入，而將内部位址lc add取入内部暫存為。此外，暫存器電路3具備一比較器内輸入之内^立址LC_㈣及位址暫存器所保持之位址/所母位兀之比較，比較器於兩者之全部位元皆；信號HIT輸出"H"位準，若有任一位元不一致時，則輸^中上H番如广下所述’此命中信號Ηΐτ係用於保持由半導體e ’fe裝置外部所見資料之略過動作。於用之；㈣入中：於較有寫入要求之記憶週期為後週期中貫際進仃對5己憶單元之寫入。亦即，於有寫入^ 求之記憶週期將寫入位址及寫入資料先取入至暫存器電路3之位址暫存器及暫存器電路12(後述）之資料暫存D 器。其後，與輸入下-個寫入要求之記憶週期中所取入之

518598 五、發明說明（21) 位址及資料，共同進行對記憶單元陣因此，至實際上對記憶單元陣歹述)之寫入。間，若對有寫入要求之位址進行仃寫入為止之期資料尚未寫入記憶單元陣列7，而僅^時^於此時點，中。因此，若由記憶單元陣列7起讀^器電路12 入前之舊資料輸出至半導體記憶裝^出時，貝·】會將寫時，略過記憶單元陣列7，而電p路故於如此之輸出。器^路12起進行資料為了檢測如以之情況，將内部位電路3内之位址暫存器相比對冑、、暫存器列7之位址，扒、目，丨曰$丄t τ於上為寫入記憶單元陣 2 )位止檢測疋否由外部輸人讀出要求。X m 電路3雖不區分讀出/宫入品太丄人 ^又’暫存為、f i、M ^ 寫產生命中信號ΗίΤ，然如後所述，因略過動作僅於右靖ψφ+、+ m、X 1叉厂/丨生問題。、W出要求時動作，故並不會特別產 -於 H，iTD (協咖 DeteCt-，位址改 =檢f電路4於晶片選擇信號/cs為有效（"L"位準）時，可二J nn内部位MLC-ADD是否改變。而於認定内部位址 _ 之任—位元改變時’ ATD電路4則自檢測此變化之時 ‘上（於、二過相當於位址偏移期間後，使位址改變檢測信號ATD產生正單發脈衝。此外ATD電路4於晶片選擇信號/cs被有效化時（"H" =準k成L"位準），亦於晶片選擇信號/cs改變起經過相二於位I止偏移期間後，使位址改變檢測信號人71)產生正的單毛脈衝。又’晶片選擇信號/CS為於存取圖1之半導體記 518598

憶裝置時被有效化之選擇信號。又加之記號v ”係表示負邏辑信號。於彳5號名之前頭所附在此，進一步說明晶片選擇信號/cs。晶片選擇信 /CS係為用以決定半導體記憶裝置（晶片）之選擇/非選擇'之

信號，特別是，於由複數個半導體記憶裝置所構成之 S 中，用以選擇所希望半導體記憶裝置之信號。於以下說明中’以晶片選擇信號做為為決定晶片之選擇/非選擇之^啟動信號、，但本發明可使用之啟動信號並不限於晶片選擇信號’若為具有與此同等功能之信號皆可使用。因此，如; 使用曰曰片致能#號取代晶片選擇信號。但是，於所謂的曰曰片致能信號中，如既有擬似SRAM中之晶片致能信號:= 有於晶片之啟動功能外再加上位址閂鎖時間控制功能者。如上所述，於既有之擬似SRAMf，為了控制位址取得之時間’如時脈信號般於各週期中輸入晶片致能信號，因此，造成消耗電力增加。相對於此，本發明之半導體記憶裝置之特徵=一，為不需如時脈信號般於各週期中做為内^動作觸發裔之信號，而可以動作。因此，本發明中，於以晶片致能信號做為啟動信號時，可將將具有晶片啟動功能曰，曰又不具備位址閂鎖時間控制功能之信號，提供至半導體記憶裝置。 σ 又，於ATI)電路4内部中，於位址之各位元改變或晶片選擇信號/CS變成有效時，分別產生脈衝，藉由合成此等脈衝’而產生單發脈衝。因此，即使位址Address產生偏移’亦不用擔心會如相關技術般產生複數個位址改變檢測

第28頁 518598 五、發明說明（23) $ =。因此，不會產生對於複數個記憶單元同時進行由複數個記恃單元二；- 丁寫入，或料。 u °己^早70之項出，而破壞記憶單元之資又，當偏移大時，位址偏移 =址改變檢測信細產生單發脈衝長而延如長^ 址AdrT而，一般通用之SRAM之規格上，存取時間係為以位 :=S確定時點為基準之值。因此，於 =: 成可二於位址偏移編過後:始=存:::: 發脈;上進其後，自單發脈衝下降時點S，開始進行更新。因入所發脈衝之脈衝寬度，設為大於完成讀出或寫所…夺間。此外，位址偏移期間之長度，必須設為存 ^立址Address之各位兀及晶片選擇信號/cs間之偏移最大 —致，或預估較寬裕範圍，將其設為略大於此偏移之最 =值。在此，偏移因如上述理由而產生生，故偏移之最大缺可基於適用半導體§己憶裝置之系統整體特性，而事先試鼻出。因此，藉由將位址偏移期間構成為可變，或構成為可 4個值中選擇位址偏移期間，而可設定對應於適用半導體广己丨思裝置之系統之位址偏移期間。或者，亦可先將位址偏移期間設為某固定值以做為半導體記憶裝置之規格。此

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時，必須先設計搭載半導體記憶裝置之系統，以使半導體記憶裝置輸入引線中之偏移之最大值能符合上述固定值。其次，更新控制電路5内藏有位址計數器（更新計數器）及更新計時器。更新控制電路5藉由利用此等設備及位址改變檢測信號ATD、寫入致能信號/WE，控制半導體記憶裝置内部之更新，而使於半導體記憶裝置内部自動地產^^新位址及更新時間，而達成與一般通用DRAM中之自更新相同之更新。在此，位址計數器依序產生用以更新DRAM記憶單元之更新位址R —ADD。又，更新位址R—ADD與含於位址 Address之行位址相同，具有位元寬度。又，更新計時器計算自由半導體記憶裝置外部最後產生存取要求起之經過時間，當其超過預定之更新時間時，於半導體記憶裝置内部啟動自更新。因此，更新計時器每當位址改變檢測信號ATD變成有效時即進行重設，而重^新計時。此外’更新控制電路5產生用以控制更新時間之更新控制信號REFA、REFB。又，對於此等更新控制信號之功能及時間，以動作說明使其更清楚。多工器6(圖中之 M U X」）對應位址改變檢測信號a τ D及更新控制信號r ε ρ b 之位準，若位址改變檢測信號ATD為” H”位準且更新控制信號REFB為M Hn位準，則選擇包含於内部位址L- — ADD之行位址，將此做為位址M—ADD輸出。另一方面，若位址改變檢測信號ATD為’’ L”位準或更新控制信號REFB為，，L”位準，則選擇更新位址R—ADD做為位址IADD輸出。

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五、發明說明（25)

其次，記憶單元陣列7係為與一般通用DRAM為相同之記憶單元陣列，於行方向、列方向，分別配置字元線、值元線（或位元線對、以下相同），而由與DRAM相同之1電晶體1電容器所成之記憶單元則成行列狀配置於字元線及^ 元線交叉之位置。列解碼器8於列致能信號RE為"H"位準時，將位址M — ADD加以解碼，而啟動以此位址iADD指定之字元線。又，於列致能信號心為” L”位準時，列解碼器8 ，則,不會啟動任何字元線。行解碼器9於行致能信號CE成為 ’’H”位準時，對包含於内部位址L —A])D之列位址加以解竭、，並產生用以選擇由此内部位aL—ADD所指定位元線之行選，信號。又，當行致能信號⑶為"L，，時，行解碼器9不合生對應任何位元線之行選擇信號。曰行開==重設電路10係由省略圖示之感測放大器、解二9所於Φ電路所構成。纟中，行開關係連接於由選擇信號所指定之感測放大器及匯請時，咸0 /，則放大器於感測放大器致能信號SE為"Η"位線電<mdress所特定之記憶單元所連接之位元

位預充…定電位(例如電源為電其次’命中控制電路j j 器電路3共同達成延後寫入動存1^電路^與上述之暫; 於位址改變檢測信咖上升時取=中== 518598 五、發明說明（26) 做為命中致能信號HE送至暫存器電路12。於位址偏移期内，因未確定位址Address之值，故命中控制電路u於位址Address確認後之時點，取得命中信號HIT。又，中能信號HE僅用於讀出動作時，而其控制則由暫存器電路^ 2 進打，命中控制電路11不論存取要求為寫入/讀出，生命中致能信號HE。產一其次，暫存器電路内藏有與於匯流排WRB上所 =貧料為相同位元寬度之暫存器（以下稱為「資料暫存态」）。而暫存器電路12以控制信號LW2 ;過匯流排I/〇、I/〇緩衝器13(後述)，將自：以入資料送至資料暫存器。亦，p，當有寫入要之寫入資料寫入記憶單元=财，將事先取入义一 i官當控制信號LW2為"H"位準時，暫存器電路12將於匯流排WRB上。另一方/ 貝科由貝科暫存器輸出至 ^ ^ 另方面，當控制信號LW2為"L丨丨位m垆子電路1 2則對應命巾致能信之彳才作。亦即，若命中致能_ A矣一 4人+進仃不同動則塹在哭番… 又月匕乜號HE為表不未命中之，，L”位暫存器電路12將匯流排WRB上讀出流排WRBX上。相斟认‘ 貝貝枓直接輸出至匯 ·，H”仿嚷相對於此，若命中致能信號HE為表示侖φ夕 H位準，則暫存器電路12將尚夫耷入~ 衣不〒中之入資料，由杳％i無士未寫己憶早元陣列7之寫 ^ . , y身枓暫存器送出至匯流排WRBX上。此睥「感測放大/重設雷攸Ί 此日守，透過又電路1 0而被讀出於匯流排WRB 第32頁 518598 五、發明說明（27) 陣列7之資料則不會被使用。 !/〇(輸出入）緩衝器13對應控制信號cw〇之 ^ 位準，則將匯流排WRBX上之讀出資料以輪出右同衝器加以緩衝，並由匯流排1/0輸出至半導體記 1 部。又，I/O緩衝器13於同信號為"L"位準時吏^ ，衝器為，置狀態，將由半導體記憶裝置外部供; I/O之寫入資料，以輸入緩衝器加以緩衝，並送非宜亦即，若控制信號CW〇為"H"位準則為讀出；為L則為寫入。石其次，R/W(Read/Write)控制電路14基於晶片選號/cs、寫入致能信號/WE及輸出致能信號〇E，擇。號CWO及控制信號LW1、Lff2。又，此等控制信號之^^ 間以動作說明更為清楚。又，本實施形態中，係於、導記=裝置内部進行延後寫入，但由半導體記憶裝置外部所見時之規袼中，於寫入致能信號/WE之下降緣開始進行資料寫入（取得），而於寫入致能信號/WE5上升緣則確定資料，而結束寫入（取入）。、、’、人閃鎖控制電路1 5係基於位址改變檢測信號atd 及感測放大器致能信號“，產生決定位址Address^^鎖時間之上述閃鎖控制信號LC。亦即，問鎖控制信號^於由位址改變檢測诣號ATD之上升緣起，至產生於更新動作中 (亦位址改變檢測信號ATD為"L"位準時）之感測放大器致能#號SE之下降緣為止之期間中，成為” H”位準。因此’於位址改變檢測信號ATD上升後即使位址Address改

518598 工、發明說明（28) ，閃鎖控制信號LC下降為止之期間繼續保持内部位址LC—ADD之值。喂剛歹!控制電路16係基於更新控制信號REFA、更新控制信二丄位址改變檢測信號ATD及寫入致能信號/从£，產生 pp 乜ίRE、感測放大器致能信號別、預充電致能信號控制#號⑶。又，行控制電路1 7基於此控制信號CC而產生行致能信號CE。 °羊σ之，於璜出或寫入時，列控制電路1 6以位址改變 :測#號AJD之單發脈衝之上升做為觸發，使歹g致能信號 RFIf生正單發脈衝。又，列控制電路1 6於更新控制信號匕FA為"H"位準時，以位址改變檢測信號ATD之單發脈衝之下降緣做為觸發，使列致能信號RE產生於更新動作所必需 f正單發脈衝。此外，列制抑電路16將供應至更新控制信，REFB之負單發脈衝加以反向所得之正單發脈衝，輸出做為列致能信號RE。又，列控制電路1 6將列致能信號RE延遲，並使感測放大器致能信號SE產生正單發脈衝，同時將於列致能信號㈣

斤產生之單發脈衝之下降做為觸發，使預充電致能信號PE 產生正單發脈衝。又，此等感測放大器致能信號SE及預充電致能信號PE不論一般之寫入/讀出或更新時皆可產生。 b外’列控制電路1 6使列致能信號r e延遲，並輸出控制作號CC 。工。此控制彳§號(^因於更新時未產生，故由控制信號α所產生之行致能信號CE，亦僅於一般之寫入/讀出時°產〜生，

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而於更新時不產加延遲，而將此號RE之單發脈衝所進行之時間，衝寬度。外部之同信號檢測信啟動更改變檢產生單在說明以作。亦動作為新，而時點，單元再度移使自外部動下_ 更新，生。其次’行控制電路1 7使控制信號CC更做為行致能信號CE輸出。又，因列致能信之寬度係分別決定延後寫入、讀出、更新故必須設定為了此等動作之必要充分之脈 ’更新控制信號REFA係為附隨於由半導體記憶裝置存I取要求，而用以控制是否更新之信號。亦即，若 $ Η位準’則於因該存取要求所產生之位址改變 kATD之下降時，使列致能信號RE產生單發脈衝而新二相對於此，若同信號為” L”位準，則即使位址則乜號ATD產生單發脈衝，亦不會使列致能信號re 發脈衝。此，於本實施形態中，以下述之實行形態為前提，位址改變檢測信號ATD之產生做為觸發之更新動 =，於本實施形態中，當伴隨著讀出或寫入之更新連續時，藉由於此等之各記憶週期中，連續進行更更新整體記憶單元。而於將全部記憶單元更新後之先變成不產生更新之狀態。其後，於接近可保資料之限度狀態（單元保存限度）時，偵測此狀態，至以連續之記憶週期繼續進行更新之狀蘇。更新控制信號REFA下降之主要因素為· = 七存取要求之更新’而完成1週期之更新，但於啟個週期之更新間尚有時間之時；或、 -X*有，為了啟動— 而於完成此動作為止前，不必進杆彼 <仃件隨來自外部之

第35頁 518598 五、發明說明（30) 存取要求之更新之時。 5内部號瞧，於更新控制電路設計藉由更新計時器持之更輸新出控^\號刪之閃鎖電路，並言，以更新計時器\\^新設之結構等。具體而产之）稍前之瞎門生更新動作所必要之（單元保存限 ΐ，產生門鎖雷V 土於此輸出信號，於更新控制電路5内 4產生問鎖電路之設定信號，而設新控制信號REFA輸出"Η"位準。並對更係週期時間之最大值為美準而也\產甘生汉疋^唬之時間以其於仞u1 土，、疋。其後，列控制電路1 6 >4 ^ ^ # Μ別檢測信號ATD、或更新控制信mREFA所產生之，新祆制#號REFB做為觸發，以字元線為單位，進記憶早凡之更新動作。而於全部之記憶單元行後，於更新控制電路5内部產生閃鎖電路之重設信號乍進使閂鎖電路重设，並對更新控制信號REFA輸出"L，f位準。又二閂鎖電路之重設，可以更新最後字元線之更新週期，配合更新動作結束時間進行即可。或者，於更新完成時’㈣控制電賴產生更新動作完成信號，而新控制，路5於以對最後字元線之更新週期接收此更新動作完成#號時’重設閂鎖電路亦可。但疋，因顧及後述之圖4之情形，故於使更新控制信號REFA上升時起，至此後首先進行之更新完成為止之期° 間，若未產生位址改變檢測信號ATD(參考圖5)或未輸入入致能信號/WE，則於此最初更新結束後，重設閂鎖電^

518598 五、發明說明（31) 另一方面，更新控制信號REFB係為用以自更新之信號。藉由對更新控制信號REFB供給負單發脈衝，而可強制地使對列致能信號RE強制地產生單發脈衝，而啟動更新。在此’為了產生更新控制信號!^^^，於更新控制電路5 内部設置用以延遲更新控制信號rEF A之延遲電路、及用以產生負單發脈衝之脈衝產生電路，可設計以延遲電路延遲由脈衝產生電路所產生之負單發脈衝之時間之更新控制信號REFA及位址改變檢測信號ATD而進、行控制之結構等。如時同述一般而言，更新控制信號REFB為，ιΗ”位準:於此狀離下，當更新控制信號REFA上升成為” H，，位準時，以延遲電路將此更新控制借號REFA之上升延遲預定時間，於此延遲期間，若位址改變檢測信號ATD未產生，則以所延遲之更信號剛之上升，啟動脈衝產生電路，而使更新控 =，REFB輸出負單發脈衝。上述預定時間之延遲，係用 I计鼻因自外部未給予產生位址改變檢測信號ATD之觸 -’而成為被要求記憶單元更新之限制時間為止之期間。 ^ ’本發明並不限於上述更新動作之實施形態，例為各兀線以一定週期更新記憶單元之形態。此 ^更新控制信號REFB之電路結構可與以上所述相以產生更新控制信號REFA之電路結構則如以下所發信號。其次，與上述時相；週以更:部之設觸

第37頁 518598 五、發明說明（32) '〜置閂鎖電路，並基於更新計時器輸出之觸發信號，以成& 更新動作稍前之時所產生之設定信號，設定閂鎖電路，二更新控制信號REFA成為π Ηπ位準。又，此時，設定問鎖電路之時間亦可以週期時間之最大值為標準而決定。其後，配合接收位址改變檢測信號ATD或更新控_ γ 號REFB之列控制電路16完成對記憶單元之更新動作之時。間’更新控制電路5以所產生之重設信號重設閂鎖電路，使更新控制信號REFA成為’’ Ln位準。又，此時之閃鎖電路之重設，以由閂鎖電路設定後延遲一定時間後進行即可。或者，亦可使列控制電路1 6於完成更新動作時產生更新動4 作完成信號，而更新控制電路5於接收此更新動作完成传號時重設閂鎖電路。 ° 又’於此形態中，當以位址改變檢測信號ATE)做為觸發之更新動作結束後，使更新控制信號REFA於各記憶週期又，於啟動半導體記憶裝置起至最先給予寫入要长時，正前一個寫入並不存在。因此，於有該寫入要求之圮憶週僅進行寫人位址及寫人資料之取得，而不進；t ^ ^ w ^ ^ 、 I後寫入。為此，於列控制電路1 6内幟，以此旗幟顯示晶片選擇信號/CS為有效狀能而寫入致能信‘號/WE是否曾有效化。巧有放狀心為此，列控制電路丨6於半導體記憶裝置動旗：初期化成關閉狀態，而於最初寫入要求進=時= 旗幟設成開啟狀態。又，列" ：進灯之時點將 W徑制電路1 6於有寫入要求時

518598 五、發明說明（33) (準H = i/WE=”L"位準且晶片選擇信號/cs = T位單發脈衝；。葬β\•成為開啟狀態時，才使列致能信號RE產生入^兩之# ^丨ί ，列控制電路16及行控制電路17可產生寫 !號cc、感測放大器致能信號se、行致能信號CE及預充電致能信號pE。元峻i t懕：f電源18係將施加於記憶單元陣列7内之字 =線之幵壓電位供應至列解碼器8之電源。又，基板電壓所你A > 4t十4 Ϊ生加於思早兀陣列7之各記憶單元 ^ β 〆半導體基板上之基板電壓之電路。此外，參牧5 ί產5電路2〇產生記憶單元陣列7、感測放大/重設電内之感測放大器或預充電電路/等化電路所使用之來考電壓（例如，電源電位之1/2 = 1/2Vcc)。此參考電壓之用途主要有以下3種（①〜③），現在，以未設有虛設單元之③ 之使用方法為主流。 ①對構成記憶單元之電容器之對極所施加之基準電壓 (l/2Vcc) 〇 ② 於設置虛設單元時，感測放大器由從記憶單元而讀出至位元線對之一侧之位元線上之電位與從虛設單元讀出至另一侧之位元線上之電位（1 / 2 Vcc )，判定記憶單元之保持資料為π Οπ或η Γ時之參考電位。 ③ 於未設置虛設單元時，用做為位元線對之預充電/ 等化電壓之基準電壓。此時，於一側之位元線上出現來自 δ己憶單元之讀出電壓’而另一側之位元線則於感測動作開

第39頁 518598 五、發明說明（34) 始前’變成預充電電壓（1/2Vcc)。在此’對更新控制電路5、升壓電源丨8、基板電壓產生電路19及參考電壓產生電路20供應電源關閉控制信號

PowerDown此電源關閉控制信號PowerDown係為用以由半導體記憶裝置外部指定將半導體記憶裝置變成電源關閉狀態（待機狀癌、）時之模式之信號。更新控制電路5、升壓電源18、基板電壓產生電路19及參考電壓產生電路2〇如後所述，依據電源關閉控制信號p〇werD〇wn，分別控制對本之電源供應。於本實施形態中，因記憶單元本身與DRAM相同，故無法如SRAM般於待機狀態下單純地停止對半導體記憶裝置内之Ϊ路各部之電源供應。即使於待機狀態下，為了保持記憶單兀之資料，必須對更新動作所需之電路持續供應電源。亦即，本實施形態之半導體記憶裝置在待機狀^方面，無法完全具有SRAM之互換性。然而，對此方面，於本實施形態中，設置幾個待機狀態之模式，以儘可能地得到與SRAM之互換性，同時亦設有既有半導體記憶在之模式。丁个廿亦即，於本實施形態中，更新控制電路5，對應於升壓電源18、基板電壓產生電路19及參考電壓產生電路二中之其一動作，準備3種待機模式。於本說明書中，說/明方便，將此等待機模式稱為待機模式i〜3。待機模 1係為對4種電路全部皆供應電源之模式，·待機模式2於^ ^ 電路中，僅對更新控制電路5停止電源供應，而對於其他3 第40頁 M8598 五、發明說明（35) -- 種電路則供應電源之楹停止電源供應之模式式’待機模式3係為對4種電路全部以如用以將i ί Ϊ 2 2=閉控制信號p〇werD〇wn可及用以將將電源供;控制電路5之第1電源供應線，及參考電壓產生電電雷原】8、基板電壓產生電路19 對各待機模式進-步^第供應線所構成。其次，等之電說待機模式1係為與一般dram同流為= 式此= 種;=中，其所消耗電路，維持電源供廡。m f °己隱早疋更新所需之全部電記憶單元資料；了其將：導2::移至待機狀態前之成待機模式1，尸兩徘…雨式中為最短。又，設定方供應電源即可、。而、第源供應線及第2電源供應線雙雷另方面，待機模式2因對於更新所需之電路不批座電源，故於待機狀態中，盔- 不仏應 ^ #, , y. 了 ’威v ’為耗電流。亦即，jf描·+ 乂么 ::二待機狀態下保持資料之既成若式係寫入之狀離。成為可對記憶單元陣列整體進行，於以半導體記憶裝置做為緩衝、機模式3係為適更新控制電路5之電源供應。 < 應電源，並停止對另-方面’待機模式3因必須提高升壓電壓、基板電 518598 五、發明說明（36) 壓、參考電壓，故由待機狀態移至活動於具有3種待機模式中為最長，因心為之時間，之消耗電流為最小。又，於待機;因式心對於上述4種以外之電路僅對所需之電路提？令，例如，若僅進行更新，因不使用位址緩衝J 。 2、暫存益電路3(但是，位址暫存器除外）阿鎖解碼器9、命中控制電路、暫存器電路12(但路j、行存器除外）、I/G緩衝器13、R/W控制電㈣、-，貧料暫路15及行控制電路17等，故停止電源供應亦可。又^\ =機模式3，則對第！電源供應線及第2f 又

供應電源，並全部停止對更新控制電路5、升壓=白不基板電壓產生電路19、參考電墨產生電：二、藉由設定如上之待機模式，刊應半導體 J用之機器或其使用環境等，可由半導體記憶裝以J 控f!之資料保存與否、對活動狀態之復 ’、才間包，爪，肖耗®等。又，電源關閉控制信號 PowerDown因並非必要功能，故亦可將其省略。若如此，則可與一般通用之SRAM完全保持1/0引線之互換 (動作說明） ' “九其-人參考圖2之時序圖，說明依上述結構之半導體 3裝置之動作。如上所述，於半導體記憶裝置啟動後中最初寫入中，其動作為與第2次以後之寫入時不同之特 J以下，以至少進行第1次寫入為前提，以第2次以後之寫入時之動作為中心加以說明。 I) 518598

亦即’前提條件係為於較圖2所示更A i i 期中，設為有對位址” Αχ”之資料” QX ’，之寫、之屺憶週時。藉此，於該記憶週期中，位址” Ax"被取射生 3内之位址暫存器，同時資料"Qx "被取人暫存二=電路之資料暫存器。又，位址”Ax”、資料,，Qx別取2内存器電路3、12時之動作，如後所述，與位址，丄被取H Qn "分別被取入暫存器電路3、丨2時之動作完全相同貝/斗又，於圖2中，對於繼續進行對位址"A ° 。位址"An + 1 ”之讀出之情形，顯示其動作時間。又’’、， aR — ADD值於寫入前設為，,R卜1Π。又，圖2中，位址” Αη Γ· 記期所給予之位址。若於此前-個記憶遇』中進仃寫入要求，則位址n ArT =位址"Αχ"，若沒如此丄則於前一個寫入要求與對位址"Αη"之寫入要求°，少有一次之讀出要求。主為"前/條件為1更新&制信號refa、refb皆設為位準。亦即，伴隨著來自外部之讀出/寫入要設於半導體記憶裝置内部進行更新，又，於内部尚未達^ 啟動自更新之狀況。又，晶片選擇信號/cs固定為,<l"位準’設為圖1之晶片選擇狀態。 (寫入動作）首先’右變成時刻tl，則位址Address由之前之值 An:l開始變成’’ An”。此時，如由後述說明可知，閂鎖控制信號LC為” L，，位準，且控制信號LW1亦為” L”位準。因二此，位址Address以位址緩衝器1加以緩衝，通過閂鎖2而

518598 五、發明說明（38) =1部位址LC_ADD，此外，内部位址綱器電路3而成為内部位址L_ADI)。 H暫存〜如此’ ATD電路4由内部位址之變化，檢測出位址 di^ss開始改變。又，因由此時點起進入位址偏移期間开/π於圖2之時間TSkeW)，故不一定與一般通用之SRAM情 ^目同，以此時點確定位址Address值。因此，於時刻U 中，不將位址Address取入閃鎖2，而於其後經過時間

Iskew，位址Address值破定為"An 工浙ess保持於Γ補值確疋為An之時點，再使位址其，，於位址偏移期間内中，如於時刻t2，將負 =1入致：信號/WE。R/w控制電路14除了接收寫入致 :T皆，，位準。結果，1/0緩請 f:資料：值並不-定已確定…除了暫存器電上巧於：=暫存器之位址"Αχ"，做為内部位址L ADD輸出外，暫存器電路12將保持於資料暫存器至匯流排WRB上。八人若隻成時刻13，則位址Address值可確定為 ” An”。又，於同時刻t3f，因由位址Address(=内部位址 LC 一 ADD)開始▲變化之時點（時刻u)起已經過時間，故 ATD電路4於」變成其後之時刻u時，則使位址改變檢測信號 7產生正翠發脈衝°❿t新控制電路5接收位址改變檢測 UMTD已上升m ’為了寫入後所接續進行之更新動

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作，將更新位址R —ADD值僅增加”1”，將其值更新成,,R1"。而以位址改變檢測信號ATD之上升為契機，開始進行延後寫入動作。亦即，多工器6接收位址改變檢測信號ATD 上升之訊息’而選擇内部位址L一ADD侧。此時，暫存$電路3輸出位址暫存器所保持之位址"Ax"做為内部位址口 L —ADD，多工器6則將此值做為位址M—ADD而輸出至列解碼态B。又，相同地，藉由位址改變檢測信號Atj)之上升，列控制電路16使列致能信號RE產生正單發脈衝。藉此，列解碼器8將對應於” Αχπ之字元線（以下，將寫入對象之字元線稱為「寫入字元線」）加以啟動。其次’對應列致能信號R Ε之單發脈衝，列控制電路1 6 除了使感測放大致能彳s 5虎SE產生正單發脈衝外，並使控制信號CC產生正單發脈衝且將其輸出至行控制電路丨7。^ 此’行控制電路1 7使行致能信號CE產生正單發脈衝。如此，當行致能信號CE變成” Η，，位準，則行解碼器9將包含於内部位址L — ADD (=位址’’ Αχ")之列位址加以解碼，使對應於此列位址之行選擇信號產生正單發脈衝。結果，感測放大/重設電路1 〇内之感測放大器中，選擇對應於上述列位址之感測放大器，並與匯流排㈣Β相連接。以上結果’由時刻t 4起，透過感測放大/重設電路1 Q 内之感測放大器，開始進行向對應位址” Αχ”之記憶單元之資料n Qx π之寫入。其後，當變成時刻t5，則供應對位址 n An’1之寫入資料之資料"Qn ”，該資料載於匯流排1/〇，透過I/O緩衝器13而送至匯流排WRBX上。但此時因匯流排

第45頁 518598 五、發明說明（40) WRBX未連接至匯流排mb，故於此時點中，資料"Qn "與對記憶單元陣列7之寫入無關。一口其後i列控制電路1 6為了結束寫入動作，而使列致能化號RE,之單發脈衝下降。列解碼器8接收此訊息，而使對應位址Αχ之寫入子元線變成非啟動。其次，列控制電路 1 6使感測放大器致能信號邡下降，而結束透過感測放大/

重設電路10内之感測放大器之寫入動作。接著，列控制電路1 6，控制信號⑶下降，接收此下降訊息之行控制電路工7 則使灯致能信號CE下降。結果，行解碼器9使行選擇信號 “、、效^ 而分離所選擇之感測放大/重設電路1 〇内之感測放大器與匯流排抑B間之連接。其次，列控制電路1 6使預充電致靶尨號PE上升，藉此，感測放大/重設電路1 〇内之，充電電路為了下一個存取而對位元線進行預充電。接著，^，制電路1 6於經過預充電動作所需時間後，使預充電致能信號PE下降，而結束依據感測放大/重設電路1〇内之預充電電路之位元線之預充電動作。 (寫入所伴隨之更新動作）其未’若變成時刻t6而位址改變檢測信號ATD上升，

貝J進行更新動作。亦即，多工器6藉由使位址改變檢測栺#UTD成為"L”位準，而選擇更新位址R_A]) 、> σ為位址ADD。又，列控制電路1 6接收位址改變、測化戒ATD下降之訊息，使列致能信號RE產生正單發脈衝、。藉此’列解碼器8將對應位址M_ADD之值nRl”之字元線以下’將更新對象之字元線稱為「更新字元線」）加以啟

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動。 ⑽結果，於記憶單元陣列7上，連接至更新字元線之記憶單元之保持資料顯示以做為位元線上之電位。其後，告列控制電路1 6使感測放大器致能信號別產生正單發脈衝: 則感測放大/重設電路1 〇内之感測放大器被啟動，x而開始進行連接至更新字元線之各記憶單元之更新。又，更新本身與於dram所進行者完全相同為周知技術，故在此不詳細說明。

而於進行更新之當中如時刻t7時，若寫入致能信號 /WE上升，則R/W控制電路14使控制信號LW1、[评2皆下降。暫存器電路3接收此控制信號LW1下降之訊息，於時刻“，將内部位址LC一ADD之值"An"取入位址暫存器。又，電路12接收控制信號lW2下降之訊息，於同時刻t8中，將° 匯流排WRBX上之資料"Qn，•取入資料暫存器。取入此器之位址"An”及資料"Qn"，係於進行下一個寫入要求之時點之§己憶週期中，用於延後寫入動作。

其後，當變成時刻t9，則結束寫入用之記憶週期，移至讀出用之記憶週期。但於此時點中，為繼續進行附於延後寫入之更新動作之狀態。另一方面，自更新開始 (時刻t6)起，經過更新所需之時間後，則列控制電路】6 了、，，。束更新動作，而使列致能信號RE下降。藉此，列解 ΓΛ更Λ字元線變成非啟動。其次’列控制電路16使感號SE下降，使完成更新之感測放大/重韵電路ίο内之感測放大器變成非啟動。

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=，問鎖控制電路15接收感測放大器致能信號別下簞元2 2二於：入時相* ’於更新過程中，因不需將記憶 π號1^ i 4至半導體記位裝置外部，故即使讓列致能 ‘ 因此，：ί脈衝，亦無法讓行致能信號⑶產生單發脈、仃解碼器9亦使行選擇信號維持非啟動狀態。 —A # 4 2述右更新動作完成，則列控制電路1 6與寫入

使預充電致能信號PE產生單發脈衝，對位元 !:如&，至此所述之動作最慢亦進行至時刻 '、卩”、、入週期後續之讀出週期之開始時點起經過日^Tskew之時）為止。又，因以下理由，故更新動作即時 I下一個C憶週期之位址偏移期間終了為止亦無問題。亦即，於本貫施形態中，藉由於位址Addless未確定之期間，i生位i止改變檢測信號ATD之單發脈衝，以控制使至位址偏移期間結束為止不會開始進行寫入或讀出動 =。又，對應此控制，於位址偏移期間中，使用為寫入/ 屑出位址之内部位址L一add保持前一個記憶週期之值。、 >又，、於圖2中，時刻tl〜t9(實際動作為時刻ΐ3〜u〇) 為1記週期，於圖2中，週期時間係以「Tcyc」表示。又丄％刻17〜19期間相當於前述之恢復時間‘。然而，於本實施形態中，因延後寫入後之預充電動作於更新動作前完結，故不必事先確保恢復時間Twr。例如，使寫入致能信號/WE於時刻t9上升亦可，而於此時，恢復時間4變成〇。 (讀出動作）

518598 五、發明說明（43) 其次’說明由時刻t 9起開始之用為讀出之記憶週期。首先，於時刻19中，位址Address之值由n Anπ開始變化。此時，因至時刻tl〇為止亦為位址偏移期間，故直至位址 ’’An + l”確定為止前，位址Addless不會被取入至閂鎖2。又，當產生讀出要求時，於位址偏移期間，寫入致能信號 /WE不會下降，但輸出致能信號〇E則成為有效化。因此，R/W控制電路14為了進行來自記憶單元之讀出，除了使控制信號CW0成為” Ηπ位準外，並使控制信號 LWi、LW2皆保持為” L ”位準。藉此，1/〇緩衝器13可將匯流排WRBX上之:貝料送出至匯流排j /〇。但是，此時點尚為位 ^偏移期間’而命中控制信號HE亦為前—個記憶週期，故，土確定匯流排WRBX上，所讀出的是資料WRB上之資料，或者是資料暫存器之保持資料。其次，當位址偏移期間結束而變成時刻tio時，則位 ΐ t及内部位址LC—ADD之值確定為"An+l"。此時， ί ϋ乜唬LW1為’L,，位準，故將内部位址1^-add之值直接 =為内4位址L—ADD輸出。又，内部位址Lc 一ADD之值存之雷1因與保持於位址暫存器之位址n An”不-致，故暫存态電路3輸出"L”位準做為命中信號H Ιτ。生正i = ^ ATD電路4於時刻11使位址改變檢測信號ATD產路5則使Λ衝，藉此開始進行讀出動作。❿，更新控制電命中允制番址匕ADD之值由,,R1M更新為nR1 + 1，，。又， …、叩中致能信號HE。藉此，暫存器電路12使匯

第49頁 518598 五、發明說明（44) 流排WRB與匯流排WRBX相連接，而依據感測放大/重設電路 1 〇内之感測放大器之感測結果，則可透過丨/0緩衝器丨3及匯流排I / 0，輸出至半導體記憶裝置外部。其次，多工器6選擇内部位址L — ADD侧，將位址” An + 1 ” 做為位址M—ADD輸出至列解碼器8。同時，列控制電路16使列致能信號RE產生正單發脈衝，而列解碼器8則啟動對應之字元線（以下，將讀出對象之字元線稱為讀出字元線」）。結果，連接至讀出字元線之記憶單元之保持資料做為位元線上之電位被讀出。其次，列控制電路16使感測放大器致能信號“、控制信號cc分別產生正發脈衝。 _ 如此，行控制電路1 7使行致能信號CE產生正單發脈 =，而行解碼器9則啟動對應位址"An+1"中列位址之行選 f仏號，使對應此行選擇信號之感測放大器與匯流排WRB 相連接。此感測放大器感測連接至讀出字元線之各記憶單資料，將其放大至"之位準。結果，當成為時 3時，記憶於位址"An + 1 "之資料"如+1 "顯示於匯流排，其透過暫存器電路12、匯流排WRBX、1/〇緩衝器 ^，而自匯流排I/O讀出至外部。其後，為了完成讀出動作，列控制電路1 6使列致能信 :a下降。如此，與寫入時相同，使對應位址，,An+1"之讀予凡線非啟動，感測放大器致能信號“ =測放大/重設電則。内之感測放大器結束感;則二仃控制電路17藉由使行致能信號CE成為"L，，位第50頁 518598 五、發明說明（45) 準，、中而使感測放大器與匯流排WRB間相分離。 ^藉由使預充電致能信號PE產生單發脱衝考：凡線進行預充電。而對位 (伴隨讀出之更新動作）降，：二：面，於時刻t12中，位址改變檢測信號ATDt 而開始進行伴隨讀出之更新動作。此時，於下〜t 5中所進行之動作與伴隨寫入之更新相同，但'唯tl 2 ,不同點其更新位址R_ADD使用"R1 + 1"，而非使 R1 。而於更新動作中’當成為時刻tl4時，用記憶週期結束，而移至後續之新的記憶週期用為頃出之以此新的記憶週期直至位址偏移㈣結束為止為；^作則又，時刻t9〜tl4(實際動作為時刻11()〜115)亦為。期，其週期時間為「TCy C」。兩1 δ己憶週如上所述，於本實施形態中，因伴隨寫入致能信號/WE於位址偏移期間内下降，故於位之寫入點中’可確定存取為寫入或讀出。而且，於S:二時中’因進行延後寫入’故寫入位址及寫入資料皆於：悲移期間以前已確定。因此，可於確定存取要宜址偏出之時點’馬上開始進行寫入動作或讀出動？入或讀所述，於本實施形態中，不需如相關復時間TWR。爭先確保恢因此，寫人或讀出所需之時間可為最低限憶週期之長度（時刻t3〜tio或時刻tl〇〜tl 使1 5己又’因於進行寫入或讀出後實行更新，故與如第 =關技

518598 五、發明說明（46) 入之情形相讀出時其位址術或第2相關技術般於更新後進行讀出或寫比’僅以用於更新所需之時間可加速存取（存取時間為τΑΑ)。 (進行略過之情形） "於圖2中，當讀出位址非為"An + 1"而為"An"時，

址An"之寫入資料"Qnl，尚未反映至記憶單元陣列7。:位二:進行如以下說明之略過動作。在此，以下說明 $作之相異點。此時，當成為圖2之時刻u〇時，則位 ) ci=SS之值轉定為"An"’對内部位址lc_add亦輸出此值此時故暫存器成為時刻 11取入命 HE。而因準做為制存器之資其後讀出記憶資料讀出料，故不流排WRBX 出至半導，因暫存器電路3内之位址暫存器因保持"A 電路3輸出” Η，，位準做為命中信號HIT。其後，\ 111，而位址改變檢測信號ATD，則命中控: 中信號Η1τ，而輸出"H"位準做為命中致能信此情形為讀出動作，故R/w控制電路丨4輸出"^ 信號LW2。因此，暫存器電路12將保持於暫料"Qnn輸出至匯流排WRBX上。

，依讀出位址為"An+1"為準，自記憶單元陣於位址"An"之資料，當成為時刻u 3時，則將兮至匯流排WRB。然@ ’因此資料為寫入前之舊用為讀出資料而廢棄。但取而代之，將輸出至画上之貧料"Qn"透過1/0緩衝器13、匯流排I/O，^ 體記憶裝置外部。又，進行略過動作時，因

第52頁不需進行來自記憶單元陣列

518598 五、發明說明（47) —- 7之讀出，故不啟動讀出動作，可減少消耗電流。為此，對列控制電路1 6亦供應命中致能信號HE。如此，舍有读出要求而於位址改變檢測信號ATD之上升時間，命中曰致能# 號HE若為"H”位準，則列控制電路16及行控制電路丨了控^ 使不產生列致此#號RE及由此信號所系列產生之各作放Λ器致能/號^、控制信號cc、行致能信號^ 4丁 k擇號、預充電致能信號p £ )。 (不伴隨更新之寫入/讀出）圖2係顯示附隨於由外部之存取而必定進行更形。然而，1週期分之更新（指對於全部字元谁> = =)’雖二記憶單元陣列之構成或電容而有別;^ ?數^〜數十ms左右之預定時間内實施即可-上改變時不—定要更新，如可於數㈣行1 母即可亦:者於週連巧期分之更冑，則直至開始貝仃更新8γ #實施1週必進行更新。如此，若卷·週期之更新為止，不新控制信號REFA下降，〗二;：施更新之必要時’則使更行多餘之更新’可減少消耗；力更新即可。藉此，不需進圖3係顯示藉由更紅而暫時性不進行更新時：二路之更新計時器之控制此’於，情形時，因藉由先行= 以 518598 五、發明說明（48) ~ ~ ' 一 '一-- 更新而兀成1週期分之更新，故更新控制電路5於時刻t 〇使更新控制信號REF A下降。亦即，圖3係顯示由於各記憶週期連續進行以位址改變檢測信號ATD之產生做為觸發之更新動作之狀態移至不進行更新動作狀態之切換時間。此時，因更新控制信號REFB與圖2之情形相同，維持為Η位準，故於圖3不特別顯示。 _在此j時刻U〜t6中之動作與圖2之情形時完全相同2田’史成時刻t6，雖然位址改變檢測信號ATD下降，更新控制信號刪變成T位準，故列控制電路 I; 歹:致能信號RE及對應此之感測放大器致能信號雷路5内二號PE，而不會進行更新。又，更新控制 ΛΛ計數器’因更新控制信魏FA成為"L”位準 7基動作，故更新位址R-ADD之值維持為"R 1 - 1 "。來。因Γ出時（時刻tg〜tl5)亦完全相同地進行以上之情 ^推杆f鉍即使於時刻t1 2位址改變檢測信號ATD下降，亦 "反卜丨"。，而更新位址R-ADD之值仍繼續維持為期時，因-紅於其後之某一時點而開始進行下一個更新週準，’故再切ί f電路5使更新控制信號膽八回復至"H"位二始==如圖2之動作。如此，即使於更新動作再新計數器之值進mt重：，而對至此為止保持於更於更新週期(λ \新入作字元亦:’例如即使自更新動作入之更新、π:，下一個更新(可為伴隨讀出或寫自更新之任一種)動作再開始時，使留在更新

第54頁 ^^〇jy6 五、發明說明（49) 計數器之值增加 (自更新）其夂，說明因於整個預定記憶裝置外部之存取新時間尹皆無來自半導體新時之動作。如上所述.，於本;二依據更新計時器之自更外部之存取要求而位址改變形態甲，當伴隨著來自寫入或讀出後進行更新。秋而，田、進行對應該存取要求之自外部之存取要求，故僅伴隨f可能長時間皆未產生來持續保持記憶單元陣列7之資料取要求^進行更新則無法中’使用更新控制電路5内之更=於=實施形態部之存取要求之時點起，新广時，，由最後來自外啟動自更新。上述更新時間之時點，則圖4係顯示此時之動作日车依據來自外部之讀出要'/ 。同圖之時刻U〜115係為圖2所示買出及附隨於其之更新，為與變檢測信號ATD產4置旅v ^ 於時刻t11，於使位址改更新計時哭Λ县、务脈衝之時點，更新控制電路5重設 tl2起夕、^"，由最初起進行更新時間之計時。而以自時刻之产开> 士 _新做為最後’而結束1週期分之更新時，與圖3 月形相同，更新控制信號REFA於時刻t21下降。續二後，當成為開始下一個週期之更新之時間時，更新，，電路5於時刻t22使更新控制信號心以上升。因此，有來自外部之存取要求時，雖然更新遷移至可能狀態，但即使為如此之狀態，若持續為無存取要求之狀態，則更新控制電路5以上述延遲電路延遲更新控制信號REFA之信號之

Η 第55頁 518598 五、發明說明（50) ~' 上升做為觸發’啟動上述脈衝產峰新控制信號REFB產生負單發脈衝。，1時刻t23使更列致4細產生早發脈衝而進行更新。此工因更新控制信號REFB變成"l"彳i φ@ ^ L:i 為位址M-ADD。又，此時所進行之—更新動作與圖2之動作完全相同。了 7迟订（叉上升=击=^電路5*時^24使更新控制信號關上升而結束更新動作。此時，吝 REFB Λ ff- ^ ^ t ^ >n 'S is： λ, itn , 接收更新控制信號 & # f 選擇内部位址kADD侧。又，更Μ & ，路5於時刻t25將更新位址R_ADD更新為"ri+2"更=控此％，因自更新控制信號REFA於時刻U2上升後，位址改變檢測信號ATD，故會變之f鉼#+ I… 又个9栘至連續進打伴隨位址改更新控^:二^。因此，、更新控制電路5於時刻t26使於制I斩^ ^ 下降，而成為其後亦繼續以更新計時器徑f]更新動作之狀態^ 本逡ί此’若於更新計時器計時更新時間之期帛，由來自 2體記憶裝置外部之存取要求，則其動作如圖5之時間士示亦即，於時刻t31位址Address開始改變，告成為，刻t32而其值確定為"An + 2"，則於時刻U3atd電路3位址=變檢測信號ATD產生單發脈衝。如此’更新控制電奶 $曰如圖4般使更新控制信號REFB下降，而維持為"h"位準。因此，於時刻t33之後，與時刻tn〜U5相同，進行自位址An+ 2Π之讀出及關於位址"R丨+2”之更新。結果，告成為時刻t35，則將記憶於位址” An + 2，f之資料” Qn + 2"輪出

第56頁 518598 五、發明說明（51) ___ 至匯流排WRBX上。又，於圖5中，假設於接度時間之時刻t22，使更新控制信號REFA上升早=保存限其”記憶週期依序產生位址變換檢測信號ATD同以接？地進行更新，故使更新控制信號REFA維 2連續 (變形例） ^ 位準。 (1)於上述說明中，係以產生下一個寫入週期進行延後寫入。此係因有下一個要求之記憶可確實地實施延後寫入。現在，卩至下一個：,§己憶週期之期間’制空檔時間進行延後寫人。ς要求為止 :後寫入當中，即使給予讀出要*，至延後寫m行過後^開始讀出動作之情形相^較遲得經間之讀m之=為二保證未輸入僅有延後寫入所需時因此ΙίΐΓ 亦可於此期間内進行延後寫入。時點二後寫入之時機不限定於有下-個寫入要求之 2。於此期間，可視為晶片選擇信號/cs(或與一般通用 Μ之晶片致能信號相當之信號）被無效化，晶片本身選擇m狀態（或非啟動狀態）之情形。因此，於使晶片仏旒/CS或晶片致能信號先無效化之情形時，可先 ^+導體記憶裝置之規格，纟至少經延後寫人所需之時間 ’再將此等信號有效化。更然（2)於上述說明中，伴隨寫入或讀出僅進行1次更新。 ^而，於本實施形態中，則於寫入或讀出完成後，進行。因此，若將1記憶週期設定為較以上說明情形為長

第57頁 518598 五、發明說明（52) 則亦可於丨記憶週期之範圍内，不需如-般SRAM般，限制寫入脈衝次更新。藉此，期時間Tcyc之上限值。此理由於:曰WP之上限值或週 ⑺又，如上所述，若晶片說明° 來自外邻之存取耍喪則玄τ 成為非選擇狀態，且未有韻可利用此空檔時間，進行1-欠！片Ϊ:人之更新。又’如於上述變形例⑴中所述，若於t i變成非選擇狀態之時點進行延後寫入，則可與延於曰曰共同實施更新。此時，如上述變# # 寫入行複數^更新。例⑴中所述，亦可進处产^)於上述說明巾’係以於位址偏移_間内使寫入致 :½號/WE下降為條件。然而，此條件並非必要條 =，即使寫入致能信號/WE於較位址偏移期間為後才被有 :化時其後之延後寫人動作及更新動作所需時間短，則不必嚴格要求需具備上述條件。此時，使將時間之值設為大於偏移之最大值，將位址偏移期間延長至使入致能信號/WE下降之時間為止即可。 1 C5)於上述說明中，係於同時間驅動控制信號[们、 LW2，以進行延後寫入控制。因此.，亦可將此二控制信號 —本化。但若將如寫入位址取入位址暫存器係於位址偏移期間經過時點起至寫入致能信號/WE上升為止之期間内，則隨時皆可。因此，如將使控制信號LW1上升之時間設為位址偏移期間經過後，則與此上升同步，將寫入位址取入位址暫存器亦可。 (寫入脈衝時間Tw及週期時間Tcyc)

第58頁 518598 五、發明說明（53) 一般而言，不需更新之SRAM對於官X^ 週期時間Tcyc之上限值並無時間規格1之^〜時間Twp及入脈衝時間Twp係規定進行資料窝合疋。在此’寫成為"L"位準之期間，於此期：㈡字寫：致能信觸寫入記憶單元。又，週期時間Tcy c則係二並將貝料出或寫入時，應指定位址之期間。於不行資料之讀中，於時間規格λ，對於寫入脈衝時間τ而更新之^般，am Tcyc僅規定下限值，對於上限值並盤週』牯間 SRAM使用者滿意此下限值丨；讯二：疋。因此’若 Twp及週期時間Tcy c。相對於^此"V於脈衝時間 SRAM中，其係以與DRAM相同之記，产星/ /心之擬似取延後寫入之情形時，因匕保持資料’故不採時間Twp及週期時間Tcyc之上限值。'"1，必須有寫入脈衝亦即，於本實施形態中，寫入方式時，則以寫入脈衝時問τ阳、:^般擬似SRAM相同狀態之期間。而於以此寫二二、定字70線成為選擇中，因必須避免位元線上乏間TWP所限定之期間元線之選擇，更新亦被禁止。律布止，、他子無限制地變長，則不進行更新===脈衝時間^ 於記憶單元之資料消失，變長’因使得保持值。故寫入脈衝時間Twp必須設上限又’於本實施形態中，者你u + & 寫入而進行更新，作當週如:位址切換，則伴隨著讀出或為止之期間亦變長，而更新==Tcyc變長，則至位址改變 '之間隔亦變長。因此，若週期 518598 五、發明說明（54) --- 2，TCyC無限制地變長，則不進行更新之期間亦變長，因 t保持於記憶單元之資料消失，故週期時間Tcyc亦需設如义值。然而’依據本實施形態之延後寫入方式，則不需这之寫入脈衝時間Twp或週期時間Tcy c之上限值，可放寬時間規格上之限制。

以下，詳細說明不需寫入脈衝時間Twp及週期時間 Tcyc上限值之理由。 4 π J μ职^先I考圖6之時序圖，說明不需寫入脈衝時間TwP 十限值之理由。於時刻t80中，位址Address切換成、、隹An+1」二而於時刻七81中，寫入致能信號/WE變成|，L”位時ϋ 一灸寫入及更新。亦即，由時刻t82起至 :選擇子凡線WL而進行延入於取寫入週期"時性地選擇以二取=存 :。之δ己憶單元陣列上之字元線，而進行延後寫 m85其Λ’Λ隨延後寫Mwrite)，由時刻t84起至時計時器而開始計時址：：：當此更新結束時’啟動更新之經過時間’以得到應進行進行最後更新起在此’考慮將寫入脈输入致能信號/WE長期間維持、B: wp設定主為較長，並使寫時，於時刻t87中，當上沭L位準之情況。於此情況進行更新時間之值時，貝tj更新計時器之值達到給予應屋生更新控制信號REFB，則直至

第60頁 518598 五、發明說明（55) 時刻18 8進行更新。亦即，於進科起至經過預定時間後，自發性地進 '上^述寫入之更新新。於此例中，於時細前之時進刻更「1?1+2」之更新。又，更新位址 ,了25新位址之適當週期增加。 ’、一，時間整合後如此，藉由採用延後寫入Μ，使得於寫入資料時不必僅能暫時地選擇字元線’而寫入週期内之其他二;可成為不進行資料寫入之期間。因此，即使於以寫入脈間TwP所限制之期間，亦可使自發性之更新（自更衝寺地發揮功能，即使將寫入脈衝時間Twp無限制地加長，可保持記憶單元之資料。因此，不必如—般之3副般規定寫入脈衝時間Twp之上限，可放寬時間規格上之限制。其-人，參考圖7之時序圖，詳細說明不需週期時 Tcyc上限值之理由。於時刻t90中，當位址Address切換成「An+1」時，由時巧t 9 2起至時刻19 3，暫時性地選擇字元線WL而進行一般之讀出。亦即’於對存取位aAn + 1之讀出週期内中，暫時性地選擇以此存取位&Αη+丨所指定之記憶單元陣列上之字元線而進行讀出。伴隨此讀出，由時刻19 4起至時刻19 5，選擇以更新位址「R1 +丨.」所指定之字元線而進行更新。當此更新結束時’啟動更新計時器以得到應進行自更新之時間。在此’考慮將週期時間Tcyc設定為較長，而使讀出週

第61頁 —-------- 五、發明說明（56) 期長期間持續之情、、ff μ , — 述更新計時器之值達到終=況時，於時刻t97中，當上述寫入脈衝TwP時相同，° μ更新之時間之值時，則與上刻t98進行對更新位址「 ^更新控制信號REFB ,直至時伴隨於上述讀出週期=」之更新。亦即，於自進行進行記憶單元陣列之更新&經過預定時間後，自發性地於圖7之例中，翊日日、社y ^ -^^^；UVT(read^ ^ ^^ 間進行自更新。因办，月可間丁，相同地於適當之時定ϋ鄞、因此，不必如一般之SRAM般，規疋1 j時間Tcyc之上限’可放寬時間規 (第2實施形態） ^ 、—於第1實施形態中，於i記憶週期（週期時間Tcyc)中，進^延後寫入及更新或讀出及更新。另一方面，於本實施形態中，則藉由於如連續2記憶週期中，進行2次存取（延後寫入或讀出）及1次更新，使較第1實施形態更縮短週期時間以達到高速化。圖8係為依據本實施形態之半導體記憶裴置之結構之方塊圖，對於與圖1相同構成要素賦予相同符號。其與圖1 4 之相異點係設置ATD電路24以取代ATD電路4，並對此ATD電路24更輸入更新控制信號REFA、REFB。如以下所述’於本實施形態中，位址改變檢測信號ATD之產生時間與第1實施形態有些許差異。 u 亦即，於第1實施形態中，由位址Address開始改變之

第62頁 518598 五、發明說明（57) ^ 時點起經位址偏移期間後，ATD電路4使位址改變檢測作號 ATD產生正單發脈衝。相對於此，於本實施形態中，為°了〜縮短週期時間，於進行更新之記憶週期中，未完成更新。而於此記憶週期後續之記憶週期中，延遲讀出動作或延後寫入動作之開始直至以前一個記憶週期開始之更新結束1 因此，ATD電路24可基於更新控制信號REFA、REFB檢測更新之進行。而若檢測於前一個記憶週期中缉行更新' 則ATD電路24因於後續記憶週期延遲讀出或延後寫入之始，而延遲單發脈衝之產生。又，若於前一個記憶週汗未檢測出更新，貝彳ATD電路24與第1實施形態相同了妙位址偏移期間之時點起，產生單發脈衝。、、、二、圖9係為依據本實施形態之半導體記位裝置之動作之時序圖。於此圖中，因依據於第丨實施形態所參之動作時間，故對於與圖2相同之時刻，賦圖2之二實施形態中…、延後寫入、更新所需之時間 ^ 圖2。另一方面，於本實施形態中，非如圖2般於進打更新，而係於複數-個記憶週期（於圖9之例中為2 ° H僅1行1次i新。又，於本實施形態中，將週期時思間之Cycs)設為較圖2之週期時間Tcyc為短（亦即，、曰 TCycs<Tcyc)。因此，於本實施形態中，讀出及/即健寫入及更新無法容納於"己憶週期中。埼或之 mli ’時刻u〜t6中之動作與圖2動作完全相同，於位址偏移期間後進行延後寫入。其次，於較圖2之時⑽

518598 五、發明說明（58) 為先之時刻19 a，位址A d d r e s s開始改變，而於較圖2之時刻11 0為先之時刻11 〇 a，位址偏移期間結束，而位址 Address確定為"Αη + 1π。然而，於本實施形態中，因週期時間較圖2時為短，故於此時點中，尚在進行接於延後寫入後之更新。 1'

因此，ATD電路24並非如圖2般以時刻til(參考圖中之虛線）為位址改變檢測信號ATD產生單發脈衝之時間，而是將其延遲至更新結束之時點為止。藉此，可延遲下一個古賣出動作之開始，可避免更新及讀出之競合現象。其後，1 新結束而變成時刻tlla時，ATD電路24使位址改變檢測信號ATD產生正單發脈衝，而開始進行位址” An + 1 ”之讀出動作。又，於此記憶週期中，於讀出之後不繼續進行更新。其後，於較圖2之時刻tl 4為先之時刻tl 4a中，位址 Address開始改變，於較圖2之時刻ti2為後之時刻tl2a 中’單發脈衝下降。其次，於較圖2之時刻11 5為先之時刻 11 5 a中，位址偏移期間結束。於此時點，因於前一個記憶週期未進行更新，故ATD電路24於時刻tl 5a之下一個時刻

39中，使位址改變檢測信號ATD產生單發脈衝，而開始進行對位址n A η + 2 ’’之存取。如上所述，於本實施形態中，藉由於對應時刻t丨〜 11 4 a (實際動作為時刻13〜t丨5 a)之2記憶週期中，僅進行工 -人更新’而與第1實施形態相比，可縮短週期時間而達到高速化。又，以位址，，An"及位址"An + 1"比較位址存取時間 TAA ’則因延遲單發脈衝產生（時刻tli〜tUa)，而拉長位

第64頁 518598 五、發明說明（59) 址A η + 1π之位址存取時間τ + 先：而非以縮短位址存取‘間T- = : : f短週期時間為優較第1實施形態更為適合。以.、、、.B、，則本實施形態又，於上述說明中，說明遲延後寫入時亦完全相同。“出之情形，而對於延 5二於圖9中’幻4址偏移期間結束之别，元成位址”Ari + l”之讀出，作子]1：153為止此^時，只要至位址"Αη+ι 為止，使於位址" An + 2"以後之記愔调细，女 ^ Ύ ^ ^ 檢測信細之產生時間，以延遲存取(延後巧變 ”’二即靳可。因&，於此情形時，變成3記憶週期V貝上進灯1次更新。 < (第3實施形態）於上述第1實施形態或第2實施形態中，藉寫入，以期縮短記憶週期。相對於此，於本實施形熊^攸除了於第1實施形態等所需之條件外，更加上以下之1条’ 件。藉此，可不需如第1實施形態等般進行延後寫入=可於有寫入要求之記憶週期内，進行對記憶單元之原本之1寫入，而可與第1實施形態等相同’達到縮短記憶週期等效亦即’於第1實施形態等中，係考慮使寫入資科較寫入致能信號/WE之下降更為延遲，而確定為位址偏移^ ^ 後之情形。另一方面，於本實施形態中，則事先決定半0導體記憶裝置之規格，使除了寫入致能信號/WE外，寫入資 518598 五、發明說明（60) =亦移期間内。藉此，與進行延後寫入時相而不需進行延間後立刻對記憶單元供應寫入資料，地圖10係為依據本實施形態之半導體記憶裝置姓構之方 3 =與圖1相同構成要素，賦予相同符號與圖U 存器用暫存器電路3、命中控制電路η、暫 95R y_ 口此，閂鎖2之輸出供應至ATD電路4、多工二行解碼^ 9做為内部位址L j D D。又n # ^ φ β 4 控制電路14約為相同之結制：:LW1、LW2之邏輯之點上，則與心^ 緩衝考1;門：斑之相異點為感測放大/重設電路1 0與1 /0 後衝Is 1 3間係藉由匯流排WRB直接連接。體記im!u之時序圖，說明依據上述結構之半導 ρθ1 Λ Γ " 。因圖11之動作時間係以圖2之動作時 J為f本2在此’僅針對與圖2動作之相異點加以說 i明形態不限於圖2，可適用於第1實施形態所 ;tC形。於本實施形態中，應寫入位址"An"之資 :會止偏移期間内'如時刻t2a給予。在此，於於下降‘ ：r a* I亦與第1實施形態相同，寫入致能信號/WE 於下降時點（時刻t2)使控制信號CWO為” l”位準。因此，供應至匯流排I / 〇上之耷人次、 ^

經你奕” 1山π <舄入貝料nQn丨丨介著I/O 緩衝器13送出至匯流排WRB。又，於本實施形熊中，因閃鎖2之輸出直接做為内部位址1^_人1)1)供應至器6，故於時刻t3確定之位址Address之值"An"則做為位址：供應

518598 五、發明說明（61) 至列解碼器8。因此’於時刻14自位址改變檢測信號a τ D上升時起’可對位址n A η ’’根據一般之寫入動作（一般寫入，圖中為「Normal Write」）寫入資料”Qnfi。如上所述，依據本實施形態，因不需如第1實施形態般需要暫存器電路3、暫存器電路11、命中控制電路12，且不需以R/W控制電路64產生控制信號LW1、LW2，故可縮小且簡化電路結構。又，於上述說明中，自寫入致能信號 /WE下降起可確定寫入資料。然而，寫入資料於位址偏移期間内確定即可，只要寫入致能信號/WE之下降與寫入資料之確定時間係於位址偏移期間内，則可為任意值。又，於本實施形態中，因不需於寫入致能信號/WE之上升（時刻 17)取入寫入位址及寫入資料，故寫入位址"An，，及寫入資料11 Qn"能確保一般寫入所需之時間即可。 (第4實施形癌）本實施形態可實現具有一般通用之DRAM等所採用之頁模式相同之功能。圖4 2係為顯示依據本實施形態之半導體 δ己憶裝置之結構方塊圖，其中，對於與圖1所示為相同構成要素及js號’賦予相同符號。於本實施形態中，藉由將於第1實施形悲所說明之位址Address，分割成上位位元側儀| 之位址Uaddress及下位位元側之位址PageAddress，而對於使位址UAddress相同之位元，可僅改變位址page Address地連續地輸出入資料。例如’於本實施形態中，因將位址Page Address設為 2位元寬度’故藉由使位址page Address於，，00ΠΒ〜

第67頁 518598 五、發明說明（62) "1 1" B (在此，「B」代表2進位）之範圍内為可變，而可連續存取連續之4位址分之貧料。又，位址Page Address之寬度並不限於2位元，只要係為「2位元」〜「含於位址 Address之列位址之位元數」之範圍内，則可為任意之位元數。又’於本實施形態中’除了以位址Page Address可選擇4位元之資料外，並設置4組？匯流排WRBi (在此，i = 〇〜3) ’以取代圖1之匯流排WRB。因此，當位址Page Addre s s之值為" B〜"1 Γ B時，以此等位址所指定之記憶單元之各位元資料，分別透過匯流排WRBO〜WRB3而輸出入。其次，位址緩衝器141、閂鎖142、ATD電路143、行解碼器1 48、感測放大/重設電路149與圖1之位址緩衝器1、閂鎖2、A T D電路4、行解碼器9、感測放大/重設電路1 〇為相同結構。於本實施形態中，因使用位址UAddress，以取代第1實施形態之位址Addr ess，故因此等位址之位元寬度之差異’而使此等電路結構不同。但是，感測放大/重設電路149尚具有若干相異點。亦即，於本實施形態t，對於包含於内部位址ADD 之各個列位址，分別於匯流排WRB0〜WRB3上，輸出入4位元刀之寅料。因此，感測放大/重設電路1 4 9依據由行解碼器1 48所輸出之行選擇信號，同時選擇於記憶單元陣列7内相鄰接之4條位元線，而分別連接連接至此等位元線之4組感測放大器及匯流排WRBO〜WRB3。又，因對ATD電路143不輸入位址PageAddress，故於改變位址PageAddress連續進

518598 五、發明說明（63) 一'^ 行存取時，不會使位址改變檢測信號ATD產生單發脈衝。此外，暫存器電路150係為與圖1之暫存器電路12為同結構，但對應加寬匯流排WRB之匯流排寬度，以做為”匯目流排WRB0〜WRB3，使暫存器電路15〇同時處理之資料寬戶為暫存器電路1 2所處理之4倍。其次，位址緩衝器丨5丨除&了位址位元寬度不同外，與位址緩衝器丨為相同結構，用以缓衝位址Page Address。又，匯流排解碼器152將由位址緩衝器151所輸出之2位元分之頁位址加以解碼，而輸出4 條匯流排選擇信號。

其次，匯流排選擇器1 5 3介著具有與匯流排WRB丨為相同寬度之匯流排WRBAi，與暫存器電路15〇相連接，依據由匯流排解碼器1 52所輸出之匯流排選擇信號，連接匯流排 WRBA0〜WRBA3中之任一個與匯流排WRBX之間。又，匯流排選擇器1 53為了來自記憶單元陣列7之讀出，故内藏有分別對應匯流排WRBA0〜WRBA3之閃鎖電路。此閃鎖電路因盥更新動作並行，將匯流排醫“1上之資料依序輸出至外部、，故於位址改變檢測信號ATD之下降時，同時取入讀出至匯流排WRBA0〜WRBA3上之資料。

因此，ATD電路143決定位址改變檢測信號ATD之單發脈衝寬度，以使於完成讀出動作，將資料確實地讀出至匯流排WRBA0〜WRBA3後，使位址改變檢測信號ATD下降。另 ^方面，於寫入動作時，匯流排選擇器丨53以寫入致能信號/WE之上升做為觸發，對以上述匯流排選擇信號所指定之匯肌排WRBA0〜WRBA3中之任一，送出匯流排WRBX上之寫

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五、發明說明（64) =貝料，同時，對於對應匯流排wrba〇〜wrba3中之任一 ’閂鎖該寫入資料。其次，r/w控制電路154為 ⑺圖、1^ — 之等間有些命差異。亦即，於第1實施形態中， =入致能信號/WE於每次上升時，R/w控，、LW2共同下降。另一方面，於本實施形態之R/:。制電路154中，以寫入致能信號/WE之第4次上升（亦即，完成1次分之頁寫入之時間）做為觸發，於較寫入致能信號 /WE之稍延遲後，使控制信號LWi、LW2共同下降。

、其次’說明使用上述結構之半導體記憶裝置之動作。首先，參考圖1 3之時序圖，說明頁讀出動作。同圖之動作以於第1實施形態所說明之圖2之動作為基準，係為非自暫存器電路1 50内之資料暫存器，而是自記憶單元陣列7讀出資料（非命中）之情形。

以下’以與圖2之動作之相異點為主加以說明。又，本實施形態不限於圖2之情形，對於於第1實施形態所說明之其他情形亦可適用。在此，圖1 3所示之H Y1π〜π γ 4，，係為 1 0 0 π Β〜π 11" Β中之任一值，在此，為了與後述之叢發動作加以區別，將"Υ Γ〜π Υ 4"之值分別設定為"11 ” β、丨1 〇丨丨Β、丨丨0 1丨丨Β、丨丨0 0 π Β。首先，於時刻tlO中，與圖2相同，對位址Uaddress供應n A η + 1π。但是’此時位址p a g e A d d r e s s變成π Y1π。藉此，於時刻111，位址改變檢測信號ATD上升，而開始進行使以位址An + 1所指定之4個記憶單元（亦即，下位位址為

第70頁 518598 五、發明說明（65) 〜 Π00ΠΒ〜Π11ΠΒ)，分別讀出至匯流排WRBO〜WRB3上之動作。在此，因為非命中，故命中致能信號HE為n L"位準，而因係為讀出，故控制信號LW2亦為KLlf位準，暫存器電路 150通過匯流排WRBi及匯流排WRBAi間而連接。又，此時，因位址P a g e A d d r e s s之值為π 11π B，故匯流排解碼器1 5 2對透過位址緩衝器151所接收之位址PageAddressnYln之值 π 1 Γ B加以解碼。結果，匯流排選擇器1 5 3選擇匯流排 WRBA3，與匯流排WRBX連接。其後’當成為時刻11 3時，將由位址11 A η + 1π開始之4位養^ 元分資料讀出至匯流排WRB0〜WRB3，透過暫存器電路15Q 輸出至匯流排WRBA0〜WRBA3。又，對匯流排WRBX上，輸出讀出至匯流排WRBA3上之位址An+1 ( Υ1 )之值（Qn+i (γι ))，透過I / 0緩衝器1 3、匯流排I / 0，輸出至外部。若如此完成讀出’則A T D電路1 4 3於時刻14 0使位址改變檢測信號a τ D下降。藉此，匯流排選擇器153將讀出至匯流排WRBA0〜 WRBA3上之4位元分之資料，取入内部之閂鎖電路。又，此時，與圖2時相同，啟動更新動作，進行位址"pi + 1"之更新。於進行此更新動作當中，適當地改變位址 ·

PageAddress，而可依序讀出使位址+ 相同之記憶單元之資料。亦即，若於時刻14 1對位址 PageAddress供應ΠΥ2’’（ = ”10"Β )，則匯流排選擇器153選擇對應匯流排W R B A 2之内部閂鎖電路所保持之資料，而輪

518598 五、發明說明（66) 出至匯流排W R B X。藉此，當成為時刻14 2時，記憶於下位位址，，10"B之位址之資料”Qn + l(Y2)”則由匯流排1/〇輸出至外部。以後同樣地於時刻t43，對位址pageAddress供應 πΥ3π( = "〇1”β )，則將對應匯流排界⑽以之閂鎖電路所保持之資料輸出至匯流排WRBAX，並於時刻t44，將記憶於下'位位址"01”β位址之資料” Qn+1(Y3)”由匯流排1/()輸^至外部。又’若於時刻14 5對位址P a g e A d d r e s s供應 ffY4”（ = ”〇〇”B)，則將對應匯流排WRBA0之閂鎖電路所保持之^料輸出至匯流排W R B X，而於時刻14 6，將記憶於下'位位址，，00，，B之位址之資料，fQn + 1(Y4)”由匯流排丨^輸出至士以上係為非命中時之動作，此於命中而進行略過動4 時亦幾乎相同。但於此情形時，於時刻t丨丨中若位址改織檢測信號ATD上升，則命中致能信號HE變成"H，，位準。又文此時，因控制信號LW2為n L，，位準，故暫存器電路丨5 仅持於資料暫存器之資料"Qn+1(Y1〜Y4)"同時輸出至匯1 WRBA3 〜WRBAO上。其後與非命中時之動作完全相同，i達出至匯流排WRBA3〜WRBAO上之料丨丨Qn + 1(Y1〜Y4Vf π皮认

至外部。 y很序輸丨、如此，於本實施形態中，因至時刻tl3為止前，成4育料全部之讀出，故與最初之位址"γι"(時刻〜凡 141)相比，可高速地改變第2個以後之位址"γ2 刻t41〜t43、時刻t43〜t45、時刻t45〜U7)。因此，（時與

第72頁 518598 五、發明說明（67) 最初之資料之位址存取時間（時刻tl〇〜tl3)相比，短第2個以後之位址存取時間（時刻⑷〜⑷ 縮 t44、時刻 t45 〜t46)。 τ d t4d 〜而於本實施形態之頁讀出動作中，於記憶單元之資料輸出至匯流排mi上之時點，結束由記憶單元陣歹"之之貝：出動作，而移至更新㈣。因此，可於二而外部所見時，完全看不出更新期間，故可更缩新短二其次’參考圖1 4之時序圖說明頁窵勤作亦以於第1實施形態所說明動=準。=動 nr ^ H0 ^ ΙΕΪ Ο ^ « 〜写7 1戸馬卷準’故於以 "t之·^己Ρ週期Φ目、點。在此，前提條件為：於較圖14為刖之5己憶週期中，必須有對位址Uaddre 址之資料"QX(Y1〜Y4)„之寫入要求。因此，m立 3内之位址暫存器俘梏仿” Δ ,, ▼仔is %路夕-枓靳户哭持，而於暫存器電路150内之貝枓暫存器，保持資料” QX(Y1 〜γ4)，，。首，，於時刻tl〜t4與圖2之動作相同。但是，於實施形悲中’當寫入致能信號/fE於時刻t2下降時’暫器電路150將保持於資料暫存器之資料”Qx⑺〜⑷ 士分別送出至匯流排_〜刪。而當成為時刻“，而二進仃延後寫入動作日夺，對於自位址"Αχ”起之4個位址，八。別寫入資料nQX(Yl〜Υ4Γ 。 1U位址刀其後’ ^成為時刻15時，將對位灿 "An⑴）"⑴="U"B)之寫人資二 U之舄入貝科Qn(Yl )，，供應至匯流排

518598 五、發明說明（68) I/O上。於此時點，因控制信號cw〇為，，L，，位準，故1/〇缓衝器13將匯流排I/O上之資料直接輸出至匯流排wrm上。其次，於時刻t7寫入致能信號/WE上升，但於本實施形態中，於此時點，不進行對位址暫存器、資料暫存器之取入。，於時刻15 1中，匯流排選擇器丨5 3向對應來自匯流排解碼器1 52之匯流排選擇信號所指定之匯流排WRM3之内部閂鎖電路，閂鎖資料” Qn(Y1)” ，同時將此寫入資料送出至匯流排WRBA3。

其後，隨著僅適當地改變位址PageAddress，而依序供應寫入資料。亦即，於時刻t52時，位址變成"Υ2Π ( = ’| 1〇"β )，而於成為時刻t53時，對應位址 π An(Y2)"之寫入資料"Qn(Y2)”則介著匯流排1/〇送出至匯流排WRBX上。而於時刻t54，寫入致能信號/we下降。然而，此時因位址Uaddress未改變，故不會使位址改變檢測 k號ATD產生單發脈衝，亦不會進行延後寫入或更新。

於其後之時刻t55時，當寫入致能信號/WE上升時，匯流排選擇器1 53於時刻t56向對應將匯流排WRBA2之内部閂鎖電路，閂鎖資料” Qn(Y2)"，同時將此寫入資料送出°至匯流排WRBA2。以後亦同樣地，於時刻t57時，位址 /

PageAddress變成”丫^’卜^^而於時刻““寺’將對位址An( Y3 )π之寫入資料’’ Qn( γ3 )"送出至匯流排wrbx上，於時刻15 9時，寫入致能信號/ we下降。其次，於時刻t60當寫入致能信號/WE上升時，匯流排選擇器153於時刻t61時，向對應匯流排WRBA1之閂鎖電路

第74頁 518598 五、發明說明（69) 閂鎖資WnQn(Y3)H ，同時將此資料送出至匯流排WRBM。其次，於時刻16 2，位址p a g e a d d r e s s改變成π γ 4,f ( =π 〇〇 ·，β )，而於時刻16 3，將對位址” a η ( Y 4 )"之寫入資料” q n ( γ 4 ) ” 輸出至匯流排WRBX上，而於時刻164時，寫入致能信號/WE 下降。其次，於時刻t65時，寫入致能信號/WE上升，而於時刻t667時’匯流排選擇器153向對應匯流排之閂鎖電路閂鎖資料"Qn ( Y4 )"，同時將此資料送出至匯流排 WRBAO。其次，於時刻t65，接收寫入致能信號/WE上升之訊息，R/W控制電路154使控制信號LW1、lW2同時下降。結果，暫存器電路3將位址lc —ADD之值"An ”取入位址暫存，而暫存器電路150則將匯流排WRM3 〜ΜβΑ〇上之資料 ”Qn(Yl〜Y4)”取入内部之資料暫存器。藉此，則用於下一 :Ϊ ί 1求時之延後寫入之位址、資料齊備。藉由以上，可元成第1次分之頁寫入動作。 ft所述，於頁寫入時，與最初之位址（時刻t3〜 ⑴ 亦可南速地改變第2個以後之位址（時刻t52〜 ma4irt6'；t62^t65) ° ^ ^ 間C時刻12〜17 )相i：卜，楚〇 μ 155 , ,Q Ω 第2個以後之寫入時間（時刻154〜、t59 〜t60、t64 〜十 fi7、+ 寫入動作中，當個別之頁=^°而於本實施形態之頁成時，則將資料Qx⑴〜Y4')j4/料（頁位址為2位70所構之暫存器電路丨5〇内之f f )每^存於對應匯流排WRB3〜WRB0 齊芎入々柃⑽_ 土貝科暫存器，可將此等4資料全部一月两八5己憶早7L陣列7 〇

518598 五、發明說明（70) —' ~一~~~-----——_ :，因為此一齊寫入為延後寫入’故實際上，可於進二頁己憶週期中之早先時間完成寫入動作，而於盥頁項出時約相同時間移至更新動作。因此二之資料之期間，完成更新動作，== 冋，於由外。ρ所見時，完全看不見更新期間短週期時間。』另双地飾又，於上述說明中，與第2次以後之位址pageAddress (丫2〜丫4)相比，加長第1次位址1^§^(1(11^33(丫1)之保持期間，對應於此，亦將第丨次之寫入脈衝之寬度加寬。然而，於本實施形態中，進行延後寫入，於圖丨4之時間中， =址PageAddress及寫入致能信號/WE僅用於寫入資料之取得因此亦可縮乍第1次之位址P a g e A d d r e s s之保持期間及寫入脈衝，使與第2次以後之保持期間及寫入脈衝相同。此外，對於第2次以後之保持期間及寫入脈衝，亦可較圖示寬度更窄。又’於上述說明中，於進行圖13之頁讀出時，於位址改變檢測信號ATD之下降時，將匯流排WRBM上之資料取入至匯流排選擇器1 5 3内之閂鎖電路。然而，亦可把握於時刻七41，位址？3忌6八(1(^633由11"變成”丫2"之時機，取入至匯流排選擇器1 53内之閂鎖電路亦可。圖丨5係為依據此變形例之半導體記憶裝置之結構方塊圖，其中，對於與圖 1 2相同之構成要素，賦予相同符號。與圖1 2之相異點係為：為了檢測位址pageA(idress之

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五、發明說明（71) ATD電路1 55於檢測位址Pageaddress之變化時，使仇址變檢測信號/ATDP產生負單發脈衝。此時，必須於位址己 Uaddress改變後’僅於最初位址pageAddress改變之時門產生單發脈衝。曰為此，ATD電路155於檢測位址改變檢測信號ATD之上升後’僅於位址Pageaddress改變時，使位址改變撿剛作號/ATDP產生單發脈衝。其後，ATD電路155於位址改變& 測h號ATD再次上升為止’即使位址pageaddress改變，，不使位址改變檢測信號/ATDP產生單發脈衝。此外，對匯亦流排選擇器1 53不供應位址改變檢測信號ATD而供應仅址變檢測信號/ATDP。而匯流排選擇器1 53檢測於位址改變$ 測信號/ATDP所發生之負單發脈衝之下降，而將匯流排双 WRBAi上之讀出資料取入至内部之閃鎖電路。又，如上所述，於圖13或圖14中，僅進行1次更新然而，例如於圖1 3中，當自時刻14 0起之更新完成時，則於至時刻t48 (下一個記憶週期之位址偏移期間之結束時、間）為止之期間’不進行對記憶單元陣列7之存取動作。' 尸0因此，亦可利用圖1 3或圖1 之空檔時間，進行複數次之更新。 (第5實施形態）本實施形態係用為進行於第4實施形態所說明之頁模式動作更加上功能限定之叢發動作。叢發模式於改變位址 Address中之下位位址，而可高速地進行讀出或寫入之點，與頁模式相同。然而，叢發模式與頁模式在位址之供

第77頁 518598 五、發明説明（72) 應方式不同。亦即，於頁模式動作中，其規格係為由外部直接輸入全部之下位位址，故可由外部隨機指定下位位址之順序。例如，於第4實施形態中，以1 1，，B〜"〇〇 ” B之順序給予位址？8£63(1(^633，但亦可採如"1〇"8、，，〇^、，，〇〇|^、 π 11π B之順序。相對於此，於叢發模式中，由外部所給予之下位位址之資訊則僅為用於叢發動作開始時之下位位址。亦即，於叢發模式中，對應用以使叢發動作開始之觸發，於内部依序產生開始時所給予外之下位位址，而下位位址之產生順序為事先決定。及門位Γΐ之產生順序較具代表性者為線性方式及：插方式專。其中，前者係為一次增加i位法。例如，當下位位址為2位元時，斟以产士 τ 對應開始位址之值，如下依序產生下位位址。卜 (下位位址） …丨01π Β —丨1 1 Ο" Β〜〆 10"Β—" in 〆1 Γ Β —丨丨ΟΟπ Β〜 >”〇〇”Β—丨丨 on .^ 後者係適用於使半導體記憶裝置為間插動作之情形，對應開始位址之值，爾動 r叫七，、如下依序產生下位位址。〔開始位址）（下位位址） ’〇〇πΒ ： μΟΟπΒ-->,,〇ι»Β->π1〇ηβ^ιι ιΐΜβ 1 01" Β : ” 01" Β 〇〇丨，β — ” 11” β i 〇” Β (開始位址） 0 0,f Β ΟΓ!Β 10"Β 11"Β 11丨丨Β 0 0" Β Ο” Β 10 丨，Β "0 0 " Β 丨丨0 1丨丨Β "1 0 " Β π 11" Β 另一方面

第78頁 518598 五、發明說明（73) "1 Ο π B :丨丨 1 Ο π Β — ” 1 1 π Β 4" 〇〇 " Β 丨丨〇 1" Β 1 1 Β : ’丨 1 1 丨丨 Β 丨丨 1 〇丨’ Β 〇 1" Β π 〇〇 " Β 其次，圖1 6係為依據本實施形態之半導體記憶裝置之結構方塊圖，對於與圖1 2 (第4實施形態）相同之構成要素’使用相同符號。於圖丨6中，對於圖丨2之結構，追加叢發控制電路1 6 1及叢發位址產生電路1 6 2。又，因位址 Address之下位位址，指定叢發動作之開始位址，故標記為Start Address 以取代圖12 之Page address。叢發控制電路161以輸出致能信號〇E(讀出之情形時）或寫入致能信號/WE(寫入之情形時）做為觸發，自位址改變檢測信號ATD之上升起輸出4個觸發信號。又，產生此等觸發信號之時間於後述之動作說明中詳述。其次，叢發位址產生電路1 62於給予4個觸發信號中之最先之1個時，以由位址緩衝器1 5 1所輸出之位址做為開始位址，以後，於每次給於觸發信號時’依據上述之線性方式或間插方式產生下位位址。其次’說明依據上述結構之半導體記憶裝置之動作。首先’參考圖1 7說明叢發讀出動作，但因此動作係以第4 實施形態之頁讀出之動作為基本，故在此，針對與圖丨3之相異點加以說明。首先，當於位址偏移期間内之時刻t9a 中輸出致能信號0E被有效化時，叢發控制電路丨61使觸發 #號成為可輸出狀悲。其後，當變成時刻t丨〇時，供應 A η +1做為位址U a d d r e s s，同時供鹿” γ 1"做為 Start address 〇

518598 五、發明說明（74) ~~~ -〜—— ---- 為時mu時’若位址改變檢測信號㈣上升，對叢發位址產生電路162輸出觸發信 L二：ί發位址產生電路162將由位址緩衝器⑻輸出之位址Υ1取入内部，並將此輪出至匯流排解碼器152。如此，則與第4實施形態相同，開始進行對應位址"+ 1" 之4位址分之讀出，而當成為時刻⑴時， W_〜WRB3上之資料中之資料"Qn+】⑴）"輸出至^ WRBX上。外

其後，於時刻t40時，位址改變檢測信號ATD下降而移至更新動作。其次，自時刻t丨i起經過時間τ丨而成為時刻 171時’叢發控制電路1 6 1輸出第2個觸發信號，而叢發位址產生電路162將此輸出改變成"Y2"。又，時間Ti設定於來自記憶單元陣列7之讀出完成之時刻t丨3以後。又X，若、 π Υ Γ如為π 0 1π B，且採用間插方式，則"Υ2 ”則為” 〇〇 π B。而當匯流排解碼器1 5 2輸出之匯流排選擇信號改變時，則匯流排選擇器1 53於時刻t72，將資料"Qn+i (Υ2)”輸出至匯流排WRBX上。 / 在此，於本實施形態中，因下位位址係以於半導體記憶裝置内部事先決定之時間而變化，故與於頁位址由外部給予之圖13之情形（時刻t41)相異時間（此情形為較時刻 t41為早之時刻t71)，下位位址變成” Y2 ”。而其後亦相同，若叢發控制電路161於自時刻t71起經時間Ti，後之時刻17 3、及自此時刻17 3起經時間T i ’後之17 5，分別輸出第 3個及第4個觸發信號，則叢發位址產生電路1 62將本身之

第80頁 518598 五、發明說明（75) 輸出分別改變成"γ 3 ”、|，γ 4 t74、t76 將資料” Qn+1(γ3)” WRBX 上。而對應此，分別於時刻 Qn + 1 ( Y4 ) ”輸出至匯流4非次在此’於本實施形態中，亦於時刻11 3為止前，完成4 貝二料全部之讀出。因此，如圖示，若將時間τ丨，先設定為車=上述時間Ti為短（如時間71之” 1/2")，則與頁模式時相 5二與最初資料之位址存取時間（時刻t丨〇〜t丨3 )相比，可縮紐第2個以後資料之位址存取時間（時刻171〜17 2、刻 17 3 〜17 4、時刻 17 5 〜17 6 )。、〜其次，參考圖1 8說明叢發寫入之動作。此時，因亦以钃I 頁寫入動作為基本，故以與圖】4之相異點為主加以說明。又’在此’設定為採用線性方式，且位址¥1為，，丨丨” B (因此，位址Y2〜Y4分別為”u”B〜” 1〇”B)。首先，若於位址偏移期間内之時刻t2，與圖14相同，使寫入致能信號/we f效化/則叢發控制電路丨6 i使觸發信號成為可輸出狀態。其後，當成為時刻13時，供應” An”做為位址 Uaddress，同時供應” γι"做為 Startaddress。而當成為時刻t4時，若位址改變檢測信號ATD上升，則因叢發控制電路1 6丨輸出觸發信號，故叢發位址產生電. 路162取入由位址緩衝器151所輸出之位址”Y1"，並輸出至匯流排解碼器1 52。藉此，與第4實施形態相同，對於對應位址’’Αχ”之4個位址，同時將資料” Qx(Y2 〜γ4, γι)"延後寫入。其後，於時刻15，將對位址An ( Υ1 )之寫入資料）111(丫1)’’供應至匯流排1/〇上，並於時刻1：6，位址改變

第81頁 518598 五、發明說明（76) 檢測信號ATD下降而移至更新動作。其次’當自時亥m起經時間Tj而成為時刻t81時叢發控制電路ι61輸出第2個觸發信號，故叢發位址產生路162將此輸出改變成"γ2"。而當成為時刻七選擇器153於時刻t4接收寫入致能信號/WE上升之資訊流^ 對應匯流排WRBA3之内部閂鎖電路，閃鎖資料„ q (γι ° 同時將此資料送出至匯流排刪3。’

其次’當成為時刻18 3時，對應下位位址改變成 ’’Y2”，將資料|’Qn(Y2)，，供應至匯流排1/〇上。又，當成為時刻t87時，匯流排選擇器153對應於時刻t85寫入致能信號/WE上升之資訊，（此時因位址"γ2"為” 〇〇”B)向對應匯流排WRBAO之内部閂鎖電路，閂鎖資料，，Qn(Y2)” ，同時將此資料輸出至匯流排WRBAO。其後亦相同，若叢發控制電路1 6 1於自時刻18 1起經時間T j·’後之時刻t86、及自此時刻t86起經時間T j，後之 191 ’分別輸出第3個及第4個觸發信號，則叢發位址產生電路1 6 2將本身之輸出分別改變成” γ 3 ”、” γ 4，'，而對應此，分別於時刻t89、t94將資料，，Qn(Y3)n、 " Q(Y4)"輸出至匯流排WRBX上。又，匯流排選擇器1 53接收於時刻190、 W 19 5寫入致能信號/ WE上升之資訊，而分別於時刻19 3、 t96，（此時，因位址” γ3，，、 " γ4„ 分別為"01" b、，，；[ 〇” B)向對應匯流排WRBA1、WRBA2之閃鎖電路，問鎖資料 nQn(Y3)n、 "Q(Y4)"，並將其送出至匯流棑WRBA1、 WRBA2 。

第82頁 518598 五、發明說明（77) ^又’於本實施形態中，亦與頁模式時相同，亦可將第 1、次之下位位址之保持期間（時間Tj)及寫入脈衝，如第2次以後之下位位址之保持期間（τ』·，）及寫入脈衝一樣，設得更窄。此外，對於第2次以後之保持期間（ΤΓ)及寫入脈衝，亦可設成較圖18之寬度更短。如上所述’於本實施形態中，進行連續存取時，僅給予開始位址（StartAddress)做為下位位址即可，與頁模式相比，半導體記憶裝置外部之控制較簡單。又，於進行叢發動作之一般半導體記憶裝置中，係使用同步式時脈信號做為動作開始之觸發，但如上所述，若依據時脈作= 動作，則會使消耗電力增加。相對於此，於本實施ς ^ 中，使用輸出致能信號0Ε或寫入致能信號/WE做為叢發作開始之觸發，而不以時脈信號做為觸發。因此，實施形態，可減少消耗電力，適用於行動電話電力用途之機器。寸心低4耗 (第6實施形態）於上述之各實施形態中，係基於由半導體記憶部所供應之電源關閉控制信號PoWerD〇wn而切換待/置外式。相對於此，於本實施形態中，藉由對事先決、單元陣列7上之特定位士止，寫彳用為模式切換指示記憶料，而達成與上述各實施形態相同之待機模式切貝即，於本實施形態中，係以記憶單元陣列7^之"。亦 (最下位位址）做為模式切換專用之資料儲存區位址本實施形怨中’用以設定為待機模式2之眘°°:、只竹ax為為於

第83頁 518598 五、發明說明（78) 一- =h(在此，「h」係表示16進位），而用以設定為式3之資料設為為”『h。因此，於 = WRB、WRBX之匯流排寬度成為8位元。 ^ ®机排圖1 9係為依據本實施形態之半導體記位裝置之姓 =對於與m所示相同構成要素及信號，賦予相二方破。圖19與圖i之相異點如為：不存在用以輸人f j 二制信號Pc)werDown之引線；重新追加待機模式控制電ς :16、參考電壓產生電路217，分別與圖} :

、升壓電源18、基板電壓產生電… H 電路2J，靖結構上有所不同。以下，同時參電考堅產生〜圖24洋細s兒明。又，於圖2〇〜圖24中於盘圖* 為相同構成要素及信號，賦予相同符號。、，、圖1或圖19 首先，於圖19中，待機模式控制電址LC — ADD、晶片選擇信號/cs、寫入致^於内部位 WRBX上之寫入資料，產生模式設定信號肋二=:排模士設定信號MD2係為於設定成待機模式2時成為,,『:、中，之仏唬，供應至更新控制電路2 〇 4。另一 …* 準係為於設定成待機模式2或待機模式3時="= 準之化唬，供應至升壓電源215、基板為Η位參考電壓產生電路217。又，去模1 μ ^彳產生電路216、為Τ位準時，為待機模式i。田模式…細2、MD3皆圖20係為待機模式控制電路2〇1之詳细纟圖。於此圖中’資料WRB0〜WRB3、WRB4 〜wr’°b7係為電由路半導

第84頁 518598 五、發明說明（79) 體記位裝置外部供應至匯流排WRBX上之寫入資料之位元〇〜3、4〜7。而由”及n (AND)閘221 、”反或”閘222、π及 ”閘223所成之電路，僅於寫入資料為"F0”時輸出”Η”位準。同樣地，由π反或，•閘2 24、"及，，閘2 2 5、π及”閘2 2 6 所成之電路，僅於寫入資料為"〇 F" h時輸出π H,f位準。又， ”或’f閘227藉由計算”及”閘233、226輸出之邏輯和，而於輸入n F 0n h或M 0 F" h做為寫入資料時，輸出” η，，位準。其次’位址Χ〇β〜Υ7Β係為將構成内部位址LC_ADD之各位元加以反向之位址值。例如，位址X 〇 B係為將列位址之位元0加以反向之值，而位址Y7B係為將行位址之位元7加以反向之值。因此，”及”閘228僅於内部位址LC—ADD之各位元全部皆檢測出” 0 " B (亦即π 〇"位址）時，輸出” η " 4準。而"及’’閘229僅於對” 〇”位址寫入資料” F〇" h或"〇F" h時，將寫入致能信號/WE做為時脈直接輸出。又，"及，，閘23 〇僅於對ποπ位址寫入資料”0F"h時，將寫入致能信號/WE做為時脈直接輸出。其次，由反向器231〜236、，，及，，閘237所成之電路，以晶片選擇信號/CS之下降緣，使信號⑶⑽產生單發脈衡。其次，閂鎖238於·，及"閘22 9之輸出上升，對c端子輸八時脈時，將對應供應至!）端子之電源電位之"H,，位準做為模式設定信號MD2由Q端子輸出。又，問鎖238於供應至R端孑之信號CEOS產生單發脈衝時，將本身重設，對模式設定信號MD2輸出” L”位準。閂鎖23 9亦為相同結構，於"及"間 23〇之輸出上升時，對模式設定信號MD3輸出"H"位準，而

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518598 五、發明說明（80) 對模式設定信號M D 3輸出|，L ·，於信號CEOS產生單發脈衝時位準。如上所述，設定為待機模式2時，與寫入致之上升同步，於”及、229之輸出上升時閃鎖238，而模式設定信號MD2變成d準。又，於讲— 成待機模式3時，肖寫入致能信號/WE之上升同：：： ΐ!!9/ 230之輪出皆上升，並設定閃鎖238、23 9，而模式没定信號MD2及模式設定信號〇3皆成為，，Η，，位準。、工

其次’圖19之更新控制電路2〇4，使用晶片選擇信號 /CS及模式设定信號MD2以取代電源關閉控制俨號〜，而產生更新位一·、更新控^號嶋、在此，圖21係為更新控制電路2〇4之詳細結構之路圖。圖中，P通道之電晶體24〇之閘極端子、源極端子、 j端子分別連接至，，及"閘241之輸出、電源電位、 K電Λ5之1源ΐ應引線。因此，若"閑241之輸出、準，則電晶體2 4 0開啟，對更新控制電路5供廡雷同輸出為τ位準，則電晶麵關閉，停止V；原供

上及”閘241於半導體記憶裝置為非選擇狀態（晶片 = 為"Η”位準），且為待機模式2或待機模式3(模' ，定信號MD2為’’ H"位準）時，關閉電晶體240。其次，反= 產生模式設定信號〇2之反向信號’:於待機根式等，其輸出成為” H"位準。"及"閘243於待機模式工、時，將更新控制電路5所產生之更新位址R_ADD直接^出；

518598 五、發明說明（81) 而於待機模式2或待機模式3時，則將同位 " "及”間244於待機模式〗時，將更新控電^ 。之更新控制信號REFA直接輸出；而於待〗所產生式3時，將同信號固定為"L"位準。又：== = 反向器242之輸出加以反向，故於待 5為J將

位準。”間246於待機模式10夺，將更新徐路出L 生之更新控制信號REFB直接輸出，而於待機 j5所產模式3時，將同信號固定為” η，，位準。、> ’ +機產生電路216、參考電壓產生電路m之詳細圖。於升壓電源215中’p通道之電晶體25〇、"及H 分別具有與圖21之電晶體24。、"及"間24"目同之功V。1 :"V:準 1導ίΓί:…非選擇狀態(晶片選擇信號/cs " 為待機模式3(模式設定信號MD3為丨,Ηπ位 :而晶：25°關閉，停應，而此外之情形，則對升壓電源18供應電源。以上所述，於基板電壓產生電路216、參考電壓產生電路⑴亦完全/同’構成此等電路之電晶體2 52、254對應於升壓電源2内之電晶體2 50 ;而”及"閘2 5 3、如則對應於升壓電源21 5内之"及”閘251。式切據上述結構之半導體記憶裝置中之待機模

第87頁 518598 五、發明說明（82) ~一----- 欲將半導體記憶裝置設定為待機模式〗，只選擇信號/cs下降即可。如此，待機模式控㈣路片選擇信號/CS之下降緣起，產生單發脈衝，重設 238、問鎖239，使模式設定信號卵2、MD3皆為位準。藉此，於更新控制電路204中，開啟電晶體24〇對之更新控制電路5供應電源，並將更新控制電路5所產生之更新位址R—ADD、更新控制信號REFA、refb 又，於升壓電源215、基板電壓產生電路216及參%電壓生電路2丨7中，亦分別對内部之升壓電源18、基板電壓生電路19及參考電壓產生電路2〇供應電源。藉由進行以上動作，而可進行如於上述各實施形態中所說明之動作。 ②待機模式2 欲設定為待機模式2時，只要如上所述，對” 〇"位入nF(Th之資料即可。藉此，待機模式控制電路2〇1自寫二致能信號/WE之上升緣起，將模式設定信號〇2設為"h"”、位準。因於此時點或於其後未選擇半導體記憶裝置，則選擇信號/CS會變成"η”位準，故更新控制電路2〇4停止曰内部之更新控制電路5之電源供應。

▲又’因對更新控制電路5之電源供應變無，而使其輸出，變成不定，故更新控制電路2〇4將更新位址R — ADD固定為〇 ’並將更新控制信號REFA、REFB之位準分別固定為，,厂，位準、，,ΗΠ位準。又，因於此時點晶片選擇信號/CS為” η" 位準’故atd電路4即使於内部位aLCjDD之各位元改變

第88頁 518598 五、發明說明（83) ~一' - 亦不會使位址改變檢測信號直維持為"L”位準。座玍早知脈衡，而— r r H ’列控制電路1 6將列致能信號RE、感測放大琴 Γΐ Ϊ :預ί電致能信號PE及控制信號CC皆固定為L "L"位車^另’仃致能信號CE、閂鎖控制信號LC亦維持為嚴丄 *面，因將更新控制信號·β固定為"Η仇 rV姓/位址改變檢測信號atd固定為"L"位準，故多工哭可持,選擇内部位址L_ADD侧。如上所述， : 而減少消耗電流。又，因此日# M + 斷更新動作位車，斜4厭# 因此時模式堍定信號MD3維持為"l" 生ί路2 (Λ二;8、基板電壓產生電路19及參考電昼產生電路20(參考圖22〜圖24)持續供應電座 ③待機模式3 待機模式3，％如上所述對"G"位址寫入負π即可。藉此，待機模式控制電 ”議之上升緣起，將模式設定信患=

位準之叶點時，與待機模式2時相 M ，部之更新控制電路5之電源供應。路2升7 電源215、基板電壓產生電路216及夂考带懕、分別停止對内部之升壓重源18 U厂電路217 考電壓產生电路20之電源供應。藉此’與待機同’除了中斷更新控制外，亦關閉雷、流，可更減少消耗電流。電源糸控制電路之電如上所述’於本實施形態中，因不必由半導體記憶裝

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H 518598 五、發明說明（84^^ 一~~" 〜----— p置外部提供如於第1實施形態所說明之電源關閉控制信號曰 D〇Wn之“號’故因此可減少引線數。又，於上述說 ^以第1實施形悲為主加以說明，而其亦可直接適用 ^實施形態之後。此外，尚可將於上述各實施形態中所說明之待機模式之控制適用於擬似⑽―等之既有半導體記憶裝置。 (變形例） οσ於上述各實施形態中，雖然記憶單元陣列γ之各記憶早儿係由1電晶體1電容器所構成，但記憶單元之結構並不限於如此形g。確實由晶片尺寸等考量，以如此之記憶單凡為最佳，但於本發明之半導體記憶裝置中，並未排除使用1電晶體1電容器以外之記憶單元。亦即，若其為較一般通用之SRAM之記憶單元為較小構成之DRAM記憶單元，則即使非為1電晶體1電容器結構，亦可較一般通用之sram，呈有縮小晶片尺寸之效果。又，於上述各實施形態中，雖: 自於位址改變檢測信號ATD產生單發脈衝之下降緣起進行更新，但亦可使單發脈衝之邏輯反向，@自其上升緣起進行更新。此對於位址改變檢測信號ATD以外之各信號亦完全相同。又，依據上述各實施形態之半導體記憶裝置當缺係以將如圖1之電路整體安裝於單一晶片上之形態為佳，但亦可為將電路整體分割成幾個功能方塊，而將各功能方塊安裝於個別晶片之形態。後者之實例如為：將產生各種控制信號或位址信號之控制部分及記憶單元部分分別搭載於個

第90頁 518598 五、發明說明（85) 別晶片（控制晶片及記憶體晶片）之混載IC(積體電路）。亦即’由设於記憶體晶片外部之控制晶片對記憶體晶片供應各種控制信號之結構亦屬於本發明之範圍。產.業上之利用可能性本發明可提供用以達成具有以下特徵之半導體記憶裝置之技術。 “ •不會因更新而使一般之讀出/寫入存取延遲。 •即使於位址存有偏移時，亦不會產生存取延遲或記憶單元破壞等問題。 •藉由減少寫入時間，可縮短整體記憶週期。 •可以一般通用之SRAM規格動作，即使加大電容，亦可維持小晶片尺寸、低消耗電力且價袼便宜。 •具有與一般通用之SRAM所採用者為同等之待機模式或現有半導體記憶裝置所未見之獨特低消耗電力模式。〆 518598 圖式簡單說明式之簡單說明圖1 :依據本發明之第1實施形態之半導體記憶裝置之結構方塊圖。圖2 ·於第1實施形態中，分別於1記憶週期中實施寫入（延後寫入）或讀出及接於其後之更新時之動作時序圖。圖3 ·於第1實施形態中，不實施更新，而僅實施寫入（延後寫入）或讀出時之動作時序圖。圖4 :於第1實施形態中，啟動依據更新計時器之自更新時之動作時序圖。圖5 : 前，新時

於第1實施形態中，啟動依據更新計時器之自更新進行依據來自外部之讀出要求之讀出及附隨於其之更之動作時序圖。圖6 :於第1實施形態中之上限值之時序圖。圖7 ··於第1實施形態中限值之時序圖。用以說明不需寫入脈衝時間Twp 用以說明不需週期時間Tcyc之上憶裝置之結構圖8 :依據本發明之第2實施形態之半導體記方塊圖。 =9 :依據第2實施形態之半導體記憶裝圖1。：依據本發明之第3實施形態之半導動作時序圖。構方塊圖。干等體记憶裝置之結 π弟;j貫一妒·宜入、々Θ山u二 ------A 1思遇期中實施寫/ 般寫入）或頃出及接於其後之更新時之動作 •依據本發明之第4實施形態之半導體記憶裝置之圖式簡單說明 " -------- 構方塊圖。時之氣於第4實施形態中，實施頁讀出及接於其後之更新卞之動作時序圖。 =>4知於第4實施形態中，實施頁寫入及接於其後之更新時之動作時序圖。塞依據本發明之第4實施形態之半導體記憶裝置之其、$方塊圖’於進行頁讀出時，於位址PageAddress最二？复之時間取入讀出資料之情形。

依據本發明之第5實施形態之半導體記憶裝置之結攝方塊圖。 7 ·於第5實施形態中，實施叢發讀出及接於其後之更新時之動作時序圖。，1 8 ·於第5實施形態中，實施叢發寫入及接於其後之更新時之動作時序圖。圖1 9 ·依據本發明之第6實施形態之半導體記憶裝置之結構方塊圖。，2 0 ·依據本發明之第6實施形態之待機模式控制電路之洋細結構之電路圖。

圖2 1 :依據本發明之第6實施形態之更新控制電路之詳細結構之電路圖。圖22 :依據本發明之第6實施形態之升壓電源之詳細結構之電路圖。圖23 :依據本發明之第6實施形態之基板電壓產生電路之詳細結構之電路圖。’

第93頁 518598 圖式簡單說明圖24 :依據本發明之第6實施形態之參考電壓產生電路之詳細結構之電路圖。符號說明 1〜位址緩衝器 2〜閂鎖 3〜暫存器電路 4〜 ATD電路 5〜更新控制電路 6〜多工器 7〜記憶單元陣列 8〜列解碼器 9〜行解碼器 1 0〜感測放大/重設電路 1 1〜命中控制電路 1 2〜暫存器電路 13〜I/O緩衝器 14〜R/W控制電路 1 5〜閂鎖控制電路 1 6〜列控制電路 17〜行控制電路 1 8〜升壓電源 19〜基板電壓產生電路 20〜參考電壓產生電路

第94頁 518598 圖式簡單說明， 24〜ATD電路 64〜R/W控制電路 1 41〜位址緩衝器 142〜閂鎖 143〜ATD電路 148〜行解碼器 149〜感測放大/重設電路 150〜暫存器電路 1 5 1〜位址緩衝器 152〜匯流排解碼器 153〜匯流排選擇器 154〜R/W控制電路 155〜ATD電路 1 6 1〜叢發控制電路 1 6 2〜叢發位址產生電路 201〜待機模式控制電路 2 04〜更新控制電路 2 1 5〜升壓電源 216〜基板電壓產生電路 217〜參考電壓產生電路

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Claims

518598 六、申請專利範圍 - ---一 - 1 記：？半導體記憶裝置，其具備：口 ^早7〇陣列，由必須更新之記憶單元所構成； :取電路’於對該記憶單元陣列進行對存取位址之讀出 3…、入後’進行該記憶單元陣列之更新；控^電路，於較對該存取位址非同步給予之寫入要求及、、、入貝料所輸入之記憶週期為後之時點中，於該存取電路’以延後寫入進行使用於該記憶週期所給予之該存取位址及該寫入資料之寫入。 2 ·如申請專利範圍第1項之半導體記憶裝置，其中，該控制電路於給予先行之該寫入要求之下一寫入要求之記憶週期中’以延後寫入進行對應該先行之寫入要求之寫入。 3 ·如申請專利範圍第1項之半導體記憶裝置，其中，該控制電路於給予該寫入要求之記憶週期中無該寫入要求時，取入於該記憶週期所給予之該存取位址及該寫入資料，供該延後寫入之用。 i ·如申請專利範圍第1項之半導體記憶裝置，其中，該控制電路檢測晶片係於非選擇狀態或非啟動狀態，而於該非選擇狀態或該非啟動狀態中，進行該延後寫入。 5.如申請專利範圍第1項之半導體記憶裝置，其具備：位扑址改變檢測電路’檢測晶片是否由非選擇狀態轉移至選擇狀態’或檢測該存取位址是否改變；該控制電路以該檢測時點為基準’於經過設定為大於偏移最大值（包含於控制該選擇/非選擇狀態之晶片選擇信號或該存取位址中之至少之一）之偏移期間後，開始進行該讀出或該寫入。

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518598 丄——~~~~~-—_ 六、申請專利範圍種半導體記憶裝置，其具備·· 口：陣列’由以更新；必要之記憶單，電路，於對該記憶單元陣列，進行或以對該存取位址非同步給予之寫亜為主之對該存取位址之寫入德，二:入要新；％ m批心咼八後，進打該記憶能位ΐ:變檢測電·’檢測晶片由非選擇狀〜或檢測該存取位址改變；電路，以該檢測時點為基準，於經過 $ ^ ^值（包含於控制該選擇/非選擇狀態之之至少之-)之偏移期間後兮# ^ =專利範圍第5或6項中之半導體記憶偏%=路於確定該寫入要求是否輸入之時偏移4間之結束時間。 8·=種^導體記憶裝置，其具備： :!i元陣列，由以更新為必要之記憶單并挪六^路，於相同記憶週期中，於對該記新；子位址之讀出或寫入後，進行該記憶能位變檢測電路，•測晶片由非選擇狀悲、或檢測該存取位址改變；“摔值(控包制含電二:：檢測時點為基準，將具有、控制s亥選擇/非選擇狀態之晶片選第97頁元所構成；存取位址之讀求及寫入資料單元陣列之更態移至選擇狀設定為大於偏晶片選擇信號開始進行該裝置，其中，點後’設定該元所構成；憶單元陣列進單元陣列之更態移至選擇狀大於偏移最大擇信號或該存 518598 六、申請專利範圍取位址中之至少之一疋為對該存取位址之長度之偏移期門之時點以後。址非同步給予之寫入二之及=” 9.如申請專利範圍第、、’、貝科確定裝置’其中，於較有讀8項中之任-項之半導，前之記憶週期開始4=或寫入要求之現在記憶週：在兄憶週期之偏移期間結=:頃出或更新，若至該現控制電路將該現記憶週期^間為止前尚未完成時，則該寫入、讀出或更新完成為止:入或讀出之開始，延遲至該 1〇.如申請專利範圍第9項丰 =電路於複數個記憶週期中裝Λ:*該存新，該控制電路延遲進行該更新之嗔出或寫入後之更期之寫入或讀出之開始。 °隱週d之後續記憶週 11.如申請專利範圍第1、6、8項中二 Ξ置同電路對該記憶單元陣1列 I问時進们買出或延後寫X ’該控制電路與該更新同時進灯，將依該讀出所得之複數個讀出資料依序對外部輸出之動作、或為了下一個延後寫入而依序取入由外部所輸入之複數個寫入資料之動作。 ν丄 ^ ^ /JV W ^ ^ ΊΤ ^ tdL J1L T ^--- J月 & '丨儿 7U 叹變，而進行該讀出或該延後寫入時，對於該存取位址中之與該上位預定位元為相同之該複數位址，改變該存取位址中之由該上位預定位元以外之位元所成之下位位址，連續地輸出該 1 2·如申請專利範圍第11項之半導體記憶裝置，其中，該控制電路於檢測該存取位址中之上位預定位元改變，而進 *一. …&該存取位址中之與該上位

第98頁 ϋ 518598 ~~~-—_ 六、申請專利範圍 ^數u個讀&出資料或連續地取入或該複數個寫入資料。 • ^申明專利範圍第1 2項之半導體記憶裝置，其中，該 ΐ數外部所給予之該下位位址，連續地輸出該讀出身料或連續地取入或該複數個寫入資料。申請專利範圍第12項之半導體記憶裝置，其中，該 i先=ί依據與由外部所給予之該下位位址之初始值共同福數2序，於改變該下位位址同時，連續地輸出該 1數個讀出資料或連續地取入或該複數個寫入資料。 I詈，申_#\專利範圍第1、6、8項中之任一項之半導體記憶 ^能，^ 亥控制電路檢測晶片為非選擇狀態或非啟動 =了，而於該非選擇狀態或該非啟動狀態中，進行該更 1 6 ·如申請專利範圍第1 裝置，其更具備： 8項中之任一項之半導體記憶 @ fi ^控制電路，具有進行該更新控制之該存取電路及吵控制電路内之雷政，β/什取％路及Θ -^ φ _ 產生顯示成為該更新對象之記愔| 凡之更新位址，而於每次進：象之-己憶早之更新位址生成電路；以更新τ，更新該更新位址電壓產生電路，產生供庫模式切換電路，可切換内各部之電壓；生電路雙方皆供應電源二更新控制電路及該電壓產或停止對該更新控制電路ί =供應電源之第2模式、應之第3模式中之任一模式^ 、墼產生電路雙方之電源供、、，並對應該切換之模式，分別

第99頁 518598 --—一- —__ 六、申請專利範圍控制是否向該更新控制電路及該電壓產生電路進行電源供應。〆、 17.如申請專利範圍第16項之半導體記憶裝置，复哕換電路對預定之位址，於各模式檢測是否進行所事先決疋之資料寫入，而進行模式切換。 1 8· —種半導體記憶裝置，其具備： ϊ ϊ ϊ:陣列，由以更新為必要之記憶單元所構成；元新=對存取位址之寫入週期進行該記憶單 = 同時自進行附隨於該寫入週期之更新耙，、二ί制：L自發性地進行該記憶單元陣列之更新；寫入資料所輸入之記憶週期為後之予=要求及路’以延後寫入進行使用於該期：：_電址及該寫入資料之寫入。 J所給予之該存取位 1 9.如申請專利範圍第丨8 於對該存取位址之寫入週自=輯指定之記料元_上1字暫時地選擇自發性之更新。上之予π線後，進行 # ^ t ^ ^ t > ^ π:::，1定之記憶“陣列上之字；::地=

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