WO2001078079A1 - Dispositif memoire a semi-conducteur - Google Patents

Dispositif memoire a semi-conducteur Download PDF

Info

Publication number
WO2001078079A1
WO2001078079A1 PCT/JP2001/003065 JP0103065W WO0178079A1 WO 2001078079 A1 WO2001078079 A1 WO 2001078079A1 JP 0103065 W JP0103065 W JP 0103065W WO 0178079 A1 WO0178079 A1 WO 0178079A1
Authority
WO
WIPO (PCT)
Prior art keywords
address
write
refresh
time
circuit
Prior art date
Application number
PCT/JP2001/003065
Other languages
English (en)
French (fr)
Inventor
Hiroyuki Takahashi
Hideo Inaba
Atsushi Nakagawa
Original Assignee
Nec Corporation
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nec Corporation filed Critical Nec Corporation
Priority to EP01919851A priority Critical patent/EP1291880A1/en
Priority to US10/257,193 priority patent/US6834020B2/en
Publication of WO2001078079A1 publication Critical patent/WO2001078079A1/ja
Priority to US10/858,728 priority patent/US6928020B2/en

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40615—Internal triggering or timing of refresh, e.g. hidden refresh, self refresh, pseudo-SRAMs
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits

Definitions

  • a memory cell array is composed of the same memory cells as a DRAM (Dynamic Random Access Memory) and has the same specifications as a general-purpose SRAM (Static RAM) when viewed from the outside of a semiconductor memory device.
  • the present invention relates to a semiconductor memory device that operates on a computer.
  • the present invention relates to a semiconductor memory device suitable for being mounted on a portable device such as a mobile phone or a PHS (Personal Handy Phone System). Background art
  • SRAM and DRAM are the most typical semiconductor memory devices that can be accessed randomly. Compared to DRAM, SRAM is generally faster, and if only power is supplied and an address is input, changes in the address can be captured and the internal sequential circuit can operate to read and write. . As described above, since the SRAM operates only by providing a simple input signal waveform as compared with the DRAM, the configuration of a circuit that generates such an input signal waveform can be simplified.
  • SRAM does not require refreshing to keep data stored in memory cells like DRAM, so it is easy to handle and does not require refreshing. Another advantage is that the data retention current is small. For these reasons, SRAM is widely used for various purposes. However, SRAM generally requires six transistors per memory cell, so trying to increase the capacity would inevitably increase the chip size compared to DRAM, and the price itself would be reduced to D RAi ⁇ . There is a disadvantage that it must be higher than that. It must be given separately, and specifies the fetch timing of these addresses Timing control is inevitably more complicated than SRAM, such as the need for RAS (row address strobe) / CAS (column address strobe) as signals and the need to periodically refresh memory cells. In addition, an extra circuit for refresh control is required.
  • RAS row address strobe
  • CAS column address strobe
  • the DRAM has a problem that the current consumption increases because the memory cell needs to be refreshed even when there is no external access. Nevertheless, since DRAM memory cells can be configured with one capacitor and one transistor, it is relatively easy to increase the capacity without increasing the chip size. Therefore, if a semiconductor memory device having the same storage capacity is configured, .DRAM is cheaper than SRAM.
  • SRAM has been the mainstream so far as a semiconductor memory device used in portable devices such as cellular phones.
  • conventional mobile phones only had simple functions, so a large-capacity semiconductor memory device was not required, and it was easier to handle in terms of timing control and the like than DRAM.
  • the reason is that the low standby current and low power consumption make it suitable for mobile phones, etc., who want to extend the continuous talk time-continuous standby time as much as possible.
  • SRAM is preferable as a semiconductor memory device mounted on a portable device in terms of simplicity of handling and power consumption, but DRAM is preferable from the viewpoint of large capacity.
  • DRAM is preferable from the viewpoint of large capacity.
  • a semiconductor memory device incorporating the advantages of SRAM and DRAM is the most suitable for future portable devices.
  • a device called “pseudo-SRAM” that uses almost the same specifications as SRAM when viewed from the outside while using the same memory cells as those used in DRAM is used. It has already been considered.
  • the pseudo SRAM does not need to provide addresses separately in row and column addresses, and does not require timing signals such as RAS and CAS.
  • timing signals such as RAS and CAS.
  • a pseudo-SRAM just as in general-purpose SRAMs, it is only necessary to apply an address at a time.
  • a chip enable signal corresponding to the clock of a clock-synchronous semiconductor memory device is used as a trigger to fetch the address and read / write data. Is going.
  • pseudo SRAMs are not always completely compatible with general-purpose SRAMs, and many of them have refresh control pins for externally controlling the refresh of memory cells. Must be controlled outside of the pseudo SRAM.
  • many of the pseudo SRAMs have a disadvantage that they are not easy to handle as compared with the SRAM, and that an extra circuit for refresh control is required. For this reason, as described below, pseudo-SRAMs that do not require refresh control outside the pseudo-SRAMs and are operated with exactly the same specifications as general-purpose SRAMs have been considered.
  • this kind of pseudo SRAM has various disadvantages as described below.
  • the pseudo SRAM does not have a refresh timer itself, and a dummy timer is provided outside the pseudo SRAM.
  • the pseudo SR An OE (output enable) signal is generated outside the AM, and refreshing is performed according to this ⁇ E signal before reading or writing corresponding to the access request is performed.
  • the configuration of the first related technology consumes too much power and cannot be applied to low power consumption products such as mobile phones that are assumed to be used for a long time on battery power.
  • the pseudo SRAM operates by latching an externally input address when the chip enable signal becomes valid.
  • the chip enable signal consumed on the mounting board is consumed by the charge / discharge current of the bus line of the chip enable signal. The power increases.
  • the address access time (hereinafter referred to as “TAA”), which means the time from when the address is determined to when the read data is output, increases. This problem can occur in writing as well. That is, even if the write enable signal and the write data are given at an early timing in the memory cycle, the write operation cannot be started until after the refresh is completed.
  • the address change detection signal is generated in response to the output enable signal becoming valid, and the refresh is performed according to the refresh address generated inside the pseudo SRAM. Again when the signal becomes invalid An address change detection signal is generated, and the external address given from outside the pseudo SRAM is also refreshed. However, if the output enable signal is generated periodically at every refresh interval, the latter refresh for the external address is not originally necessary, and the power is wasted as much as the refresh is performed for the external address. Has been consumed.
  • an address change detection signal is generated by capturing a change in an external address, and the refresh address is refreshed in the pseudo SRAM in response to the address change detection signal. After the time elapses, an address change detection signal is generated again to perform normal read / write for the external address. However, if reading or writing is performed after refreshing, the same problem as pointed out for the first related technique occurs.
  • DRAM memory cells are generally destructive read, when a certain word line is activated and read by a sense amplifier, the data originally stored in all the memory cells connected to this word line is lost. It is necessary to write back to these memory cells from the relevant sense amplifier.
  • a plurality of read lines are activated simultaneously. Then, the data of the memory cells connected to these word lines are read out simultaneously on the same bit line, and the potential on the bit line corresponding to the data of the memory cell to be refreshed becomes incorrect. . Therefore, the potential on this bit line is amplified and written back to the memory cell (rewrite). (Fresh) will destroy the data in the memory cells.
  • the former semiconductor memory device internally has a refresh timer for measuring a refresh interval, generates a refresh start request when a time corresponding to the refresh interval has elapsed, and amplifies a bit line pair in a read operation. After the completion of the operation, the word line corresponding to the refresh address is activated to perform refresh. By doing so, it is not necessary to control the refresh of the memory cell from outside the semiconductor memory device.
  • the latter semiconductor memory device specifically discloses a detailed configuration of an operation timing control circuit for realizing the former semiconductor memory device, and is basically similar to the former semiconductor memory device. Things.
  • the third related technology as in the first related technology and the second related technology, it is also disclosed that reading or writing is performed after refreshing.
  • a fourth related technique similar to the third related technique there is a semiconductor memory device disclosed in Japanese Patent Application Laid-Open No. 6-36557. This semiconductor memory device also has a refresh timer therein, and generates a refresh start request when a predetermined refresh time has elapsed, so that refresh is performed after reading is completed.
  • the write enable signal and the write data are given asynchronously to the address change. Will be obtained. Therefore, even if the write address is determined, the write operation to the memory cell cannot be actually started until both the write enable signal and the write data are determined. In other words, there is an idle time in which no operation is performed until the write enable signal and the write data are determined. Write and refresh are sequentially performed only after these are determined. For this reason, when compared with a configuration in which writing is performed after refreshing as in the first related art and the second related art, there is a disadvantage that the memory cycle is lengthened by the free time.
  • the write operation is generally performed as follows. That is, during the writing period, the word line is activated and the selection of the memory cell is continued, and the writing operation to the memory cell is started from the time when the writing enable signal is asynchronously enabled, and the writing data is determined. the predetermined time from the timing (hereinafter, time and T DW) is written to the actual memory cell Isseki this write de during at elapses until. After that, the write enable signal is invalidated, and the bit line is precharged for the subsequent access until a predetermined time (hereinafter, the recovery time TWR) elapses. Like that.
  • the general-purpose SRAM does not actually require the recovery time TWR as described above, but the pseudo SRAM uses DRAM memory cells, so the bit line must be precharged in the same way as DRAM. Therefore, the recovery time T cannot be set to zero.
  • the pseudo SRAM must secure the recovery time T WR , and has a disadvantage that the operation start timing for the next address is later than that of the general-purpose SRAM. Therefore, while it is desired to reduce the above-mentioned idle time and the recovery time TWR, it is difficult to realize such a configuration with the first related technology to the fourth related technology.
  • the existing pseudo SRAM has the following problems.
  • general-purpose SRAMs and the like often have a standby mode in which power supply to internal circuits is stopped to minimize power consumption.
  • pseudo SRAMs are stored in memory cells because the memory cells themselves are the same as DRAM. You need a refresh all the time to keep you going. For this reason, the conventional pseudo SRAM does not have a standby mode as used in general-purpose SRAM, although it operates in the same manner as SRAM.
  • the present invention has been made in view of the above points, and has as its object the advantage that refresh does not slow down normal read / write access, and is effective even when skew exists in an address. It does not cause problems such as access delay or memory cell destruction, and can reduce the entire memory cycle by reducing the write time.
  • An object of the present invention is to provide a semiconductor memory device which is small in size, consumes low power, and is inexpensive.
  • Another object of the present invention is to provide a semiconductor memory device having a standby mode equivalent to that employed in general-purpose SRAMs and a unique low power consumption mode not found in existing semiconductor memory devices. .
  • a semiconductor memory device is a semiconductor memory device comprising: a memory cell array including memory cells requiring refreshing; and reading or writing an access address from / to the memory cell array.
  • this semiconductor memory device employs a late write in which writing is performed at a time later than a memory cycle to which a writing request is given.
  • the control circuit performs late write for a write corresponding to the preceding write request in a memory cycle to which a write request next to the preceding write request is given. It may be performed. Further, the control circuit may detect that the chip is in a non-selected state or a deactivated state, and perform the late write in the non-selected state or the deactivated state. By doing so, a read request or a new write request will not be given during late write. Therefore, there is no inconvenience that a read request or a new write request is made during the late write, and the start of the operation corresponding to these requests is delayed until the completion of the late write.
  • the semiconductor memory device in the semiconductor memory device according to the first aspect, detects that a chip has transitioned from a non-selected state to a selected state, or that the access address has changed. And a control circuit, based on the time of the detection, that is higher than a maximum value of a skew included in at least one of the chip selection signal for controlling the selected / non-selected state or the access address. After the set skew period has elapsed, the reading or the writing is started.
  • a memory cell array composed of memory cells that require refreshing is read from an access address or is given asynchronously to the access address.
  • the write to the access address based on the write request and the write An access circuit for refreshing the memory cell array after going to a re-cell array; and an address change detection circuit for detecting that a chip has shifted from a non-selected state to a selected state, or that the access address has changed.
  • reading or writing can be started after a skew period has elapsed from the time when the chip select signal or the access address has changed. Accordingly, the operation for reading or writing can be started immediately when the access address is determined, and the speed of reading or writing access can be increased.
  • the control circuit sets an end timing of the skew period after a point in time when it is determined whether or not the write request is input.
  • whether or not a write request is given may be determined within a skew period.
  • a memory cell array composed of memory cells requiring refresh is read or written to an access address to the memory cell array in the same memory cycle.
  • An access circuit that refreshes the memory cell array an address change detection circuit that detects that a chip has transitioned from a non-selected state to a selected state, or that the access address has changed,
  • the end timing of a skew period having a length equal to or longer than a maximum value of a skew included in at least one of the chip select signal for controlling the selected / non-selected state or the access address with respect to a time point is asynchronous with respect to the access address.
  • the memory cell is accessed after a skew period has elapsed after the access address has changed. This eliminates the need to change the chip enable signal each time an address is fetched, unlike the existing pseudo SRAM, thus reducing power consumption.
  • the control circuit performs a write, read, or refresh started in a memory cycle earlier than a current memory cycle to which a read request or a write request was issued. If the writing, reading or refreshing is not completed by the end timing of the skew period in the above, the start of writing or reading in the current memory cycle may be delayed until the writing, reading or refreshing is completed. In other words, if the write, read, or refresh started by the preceding memory cycle has not been completed by the end of the skew period of the current memory cycle, the start of the write or read of the current memory cycle is delayed until these operations are completed. Is also good. As a result, even if the writing or reading and the subsequent refreshing are not completed in one memory cycle, there is no conflict between writing, reading and refreshing. Therefore, the cycle time can be reduced, and high-speed operation of the semiconductor memory device can be achieved.
  • the access circuit simultaneously reads or late-writes a plurality of addresses on the memory cell array, and the control circuit reads a plurality of addresses obtained by the reading. Operation to sequentially output read data to the outside, or input from outside for the next late write The operation of sequentially taking in a plurality of write data to be input may be performed in parallel with the refresh. As a result, the refresh period cannot be seen from the outside of the semiconductor memory device, so that the cycle time can be reduced.
  • the control circuit detects a change in a higher-order predetermined bit of the access address, and performs the read or the late-write when the upper-order predetermined bit in the access address is the same.
  • a lower address composed of bits other than the upper predetermined pits in the access address is changed to continuously output the plurality of read data or to continuously output the plurality of write data. May be taken in.
  • the control circuit may continuously output the plurality of read data or fetch the plurality of write data continuously according to the lower address given from the outside. As a result, data can be input / output while randomly changing the lower address as in the page mode.
  • control circuit continuously outputs the plurality of read data while changing the lower address according to a predetermined order based on an initial value of the lower address given from outside, or Alternatively, the plurality of write data may be fetched continuously.
  • the control circuit continuously outputs the plurality of read data while changing the lower address according to a predetermined order based on an initial value of the lower address given from outside, or Alternatively, the plurality of write data may be fetched continuously.
  • the access circuit for controlling the refresh and a circuit in the control circuit; and a refresh address indicating a memory cell to be refreshed; Refresh control circuit having a refresh address generation circuit for updating the refresh address every time the refresh is performed; a voltage generation circuit for generating a voltage to be supplied to each unit in the device; and both the refresh control circuit and the voltage generation circuit.
  • 3rd mode to stop power supply to And a mode switching circuit for controlling whether to supply power to the refresh control circuit and the voltage generation circuit in accordance with the switched mode. .
  • the semiconductor memory device can be used immediately as in the first mode.
  • the mode switching circuit may switch the mode by detecting that data predetermined for each mode has been written to a predetermined address. As a result, there is no need to provide a dedicated signal from outside the semiconductor memory device for switching the standby mode, and it is not necessary to provide a pin for such a dedicated signal in the semiconductor memory device.
  • a semiconductor memory device including: a memory cell array configured by memory cells requiring refresh; and refreshing of the memory cell array accompanying a write cycle for an access address.
  • An access circuit that spontaneously refreshes the memory cell array after a predetermined time has elapsed after a refresh associated with a write cycle has been performed, and a write request asynchronously given to the access address and
  • a control circuit for causing the access circuit to perform writing using the access address and the write data given in the memory cycle by late write at a time point after a memory cycle in which write data is input. I have.
  • the cell area can be greatly reduced as compared with a general-purpose SRAM that requires six transistors per memory cell.
  • the cost can be reduced by reducing the chip size while increasing the capacity.
  • FIG. 1 is a block diagram showing the configuration of the semiconductor memory device according to the first embodiment of the present invention.
  • FIG. 2 is a timing chart showing an operation in the case where a write (late write) or a read and a refresh following each of them are performed in one memory cycle in the same embodiment.
  • FIG. 3 is a timing chart showing an operation in the embodiment when no refreshing is performed and only writing (ray tracing) or reading is performed.
  • FIG. 4 is a timing chart showing an operation when self-refresh by a refresh timer is started in the embodiment.
  • FIG. 5 is a timing chart showing an operation when reading is performed by an external read request immediately before self-refreshing by a refresh timer is started and a refresh associated therewith is performed in the embodiment. .
  • FIG. 6 shows that the upper limit of the write pulse time T WP is unnecessary in the embodiment. It is a timing chart for explaining.
  • FIG. 7 is a timing chart for explaining that the upper limit of the cycle time Tcyc is unnecessary in the embodiment.
  • FIG. 8 is a block diagram showing the configuration of the semiconductor memory device according to the second embodiment of the present invention.
  • FIG. 9 is a timing chart showing the operation of the semiconductor memory device according to the same embodiment.
  • FIG. 10 is a block diagram showing the configuration of the semiconductor memory device according to the third embodiment of the present invention.
  • FIG. 11 is a timing chart showing an operation in the case where write (normal write) or read and refresh following each of these are performed in one memory cycle in the same embodiment.
  • FIG. 12 is a block diagram showing the configuration of the semiconductor memory device according to the fourth embodiment of the present invention.
  • FIG. 13 is a timing chart showing an operation when page reading and subsequent refreshing are performed in the same embodiment.
  • FIG. 14 is a timing chart showing an operation in the case where page writing and subsequent refreshing are performed in the same embodiment.
  • FIG. 15 is a block diagram showing another configuration example of the semiconductor memory device according to the fourth embodiment of the present invention.
  • read data is fetched at the timing when the address PageAddress changes first. Is the case.
  • FIG. 16 is a block diagram showing the configuration of the semiconductor memory device according to the fifth embodiment of the present invention.
  • FIG. 17 is a timing chart showing the operation when the burst read and the subsequent refresh are performed in the same embodiment.
  • FIG. 18 is a timing chart showing the operation when burst write and subsequent refresh are performed in the same embodiment.
  • FIG. 19 is a block diagram showing the configuration of the semiconductor memory device according to the sixth embodiment of the present invention.
  • FIG. 20 is a circuit diagram showing a detailed configuration of the standby mode control circuit according to the same embodiment.
  • FIG. 21 is a circuit diagram showing a detailed configuration of the refresh control circuit according to the same embodiment.
  • FIG. 22 is a circuit diagram showing a detailed configuration of the boost power supply according to the embodiment.
  • FIG. 23 is a circuit diagram showing a detailed configuration of the substrate voltage generation circuit according to the same embodiment.
  • FIG. 24 is a circuit diagram showing a detailed configuration of the reference voltage generation circuit according to the same embodiment. BEST MODE FOR CARRYING OUT THE INVENTION
  • the operation is merely to take in the given write address and write data into the semiconductor memory device, and the write address and write data are sent next to the write request. Keep inside until time.
  • the actual write operation to the memory cell is not performed in the memory cycle, but is performed in the next memory cycle to which the write request is input. In other words, the write operation to the memory cell Late write delays until a certain memory cycle is requested.
  • the operation of taking in the write address and write data related to the write request, the write operation to the memory cell corresponding to the immediately preceding write request, and the subsequent refresh operation are performed. It is done in parallel.
  • the write data that accompanies the write request is used at the time of the next write request, if the write data is determined and taken in by the end of the refresh operation. good. Therefore, the write time does not depend on when the write data is determined as in the related art, and the write time can be kept constant.
  • the “address skew period” means that any pit of the access address (the same applies to the case where the chip select signal is changed from the invalid state to the valid state, and the same applies in the following description). It refers to the time from the time when the time corresponding to the skew of the address elapses to the time when the time has changed. In other words, the address skew period is equal to the period from when the access address starts to change until the value is determined at all addresses.
  • the CPU Central Processing Unit
  • the CPU that accesses the semiconductor storage device
  • the output timing of the access address at the output pin of the CPU is slightly different for each bit.
  • the length and routing of the wiring patterns on the system bus from the CPU to the semiconductor memory device differ for each bit of the address, and it is virtually impossible to make them completely uniform. . For this reason, the time at which each bit of the address reaches the input pin of the semiconductor memory device varies from bit to bit, and this becomes skew.
  • the above conditions are imposed for the following reasons.
  • a write enable signal and write data are given asynchronously with respect to an address change, and an external access becomes a write request only when the write enable signal becomes valid. It turns out that there is. However, it is not possible to predict when the write enable signal or write data will be determined.
  • the read operation in order to obtain read data as soon as possible, the read operation must be performed immediately after the address skew period has elapsed and the address has been determined. It can be said that it is desirable to start. Therefore, from the address change to the time when the write enable signal or write data becomes valid, it is necessary to perform the operation assuming that the external access is a read request.
  • the configuration using DRAM memory cells as in the present embodiment does not allow the read operation that has already begun (in this case, a dummy read operation). This cannot be interrupted until is completed. This is because, as described above, DRAM memory cells sense data by destructive reading, so if the read operation is interrupted without re-writing and the operation shifts to the writing operation, reading is performed. This is because all the data of the memory cells connected to the intermediate word line are destroyed.
  • the reading operation since writing is not performed on all the memory cells from which reading has been performed, the reading operation may not be interrupted.
  • the dummy read address that is, the write address given in the memory cycle
  • the late write Normally, the address of the write (ie, the write address given in the memory cycle of the immediately preceding write request) does not match, and the read operation cannot be interrupted from this point. .
  • the write enable signal is not input during the address skew period, the start of the write operation will be delayed until the dummy read operation is completed.
  • the dummy read and the subsequent write and refresh fit within a predetermined memory cycle, there may be no problem.
  • the write enable signal is activated asynchronously, these conditions are not always satisfied, and the read and refresh of the dummy will collide with each other, delaying the write and refresh. The possibility cannot be completely eliminated.
  • FIG. 1 is a block diagram showing the configuration of the semiconductor memory device according to the present embodiment.
  • an address Address is an access address supplied from outside the semiconductor memory device.
  • the address includes a row address and a column address corresponding to the memory cell array described later being arranged in a matrix.
  • 7 Dress buffer 1 buffers this address and outputs it.
  • Latch 2 retains the address supplied from address buffer 1 as long as latch control signal LC is at the "L" level (that is, from when the latch control signal LC falls to when it rises next). Output as internal address LC_ADD. Latch 2 fetches the address supplied from address buffer 1 at the rising edge of latch control signal LC and holds it while latch control signal LC is at "H” level. Address LC ADD Output as
  • control signal L W1 supplied to the register circuit 3 and a control signal L W2 described later are both signals for controlling the late write operation. All of these control signals are set to "H" level when performing late rate, otherwise they are set to "L” level.
  • the register circuit 3 has a built-in register (hereinafter referred to as “address register”) for holding an access address equal to the pit width of the address “Address”.
  • the register circuit 3 If the control signal LW1 is at the "L” level, the register circuit 3 outputs the input internal address LC-ADD directly as the internal address L-ADD. On the other hand, when the control signal LW1 is at the "H” level, the register circuit 3 outputs the address held in the address register as the internal address L-ADD instead of the internal address LC-ADD. At the falling edge of the control signal LW1, the register circuit 3 loads the internal address LC-ADD into the internal register for the next rate. Further, the register circuit 3 includes a comparator for comparing the input internal address LC-ADD with the address held by the address register for each pit. Outputs the "H" level to the hit signal HI, and outputs the "L” level if any one bit does not match.
  • the hit signal HIT is used for a bypass operation for maintaining data coherency as viewed from outside the semiconductor memory device.
  • writing to a memory cell is actually performed in a memory cycle after a memory cycle in which a write request is made.
  • the write address and the write data are once taken into the address register of the register circuit 3 and the data register of the register circuit 12 (described later).
  • the memory cell array 7 (described later) is written on the basis of the address and data taken in by memo recycling to which the write request has been input.
  • the internal address LC-ADD is compared with the address register in the register circuit 3 and an external read request is issued for an address that has not yet been written to the memory cell array 7. Is detected as input. Note that although the register circuit 3 generates the hit signal HIT without distinction between read and write, there is no particular problem since the bypass operation is performed only when a read request is made as described later.
  • an ATD (Address Transition Detector; address change detection) circuit 4 detects whether or not the internal address LC-ADD has changed when the chip select signal ZCS is valid ("L" level). If a change is found in any one bit of the internal address LC-ADD, the ATD circuit 4 outputs an address change detection signal AT after a time corresponding to the address skew period has elapsed from the time when this change was detected. Generate a positive one-shot pulse on D.
  • the ATD circuit 4 operates when the chip select signal / CS is activated.
  • the address change detection signal ATD becomes positive one.
  • the chip select signal / CS is a selection signal that is enabled when the semiconductor memory device shown in FIG. 1 is accessed.
  • the symbol "/" at the beginning of the signal name means that it is a negative logic signal.
  • the chip select signal ZC S is a signal for determining selection / non-selection of the semiconductor memory device (chip). This signal is used to select a desired semiconductor memory device in the configured system.
  • a chip select signal is used as an activation signal for determining chip selection and Z non-selection.
  • the activation signal usable in the present invention is not limited to the chip select signal. Any signal may be used as long as it has a function equivalent to this. For this reason, a chip enable signal may be used instead of the chip select signal, for example.
  • chip enable signals have an address latching / imaging control function in addition to the chip activation function, such as a chip enable signal in an existing pseudo SRAM.
  • a chip enable signal is input every cycle like a clock signal to control the address fetch timing, which causes an increase in power consumption.
  • the semiconductor memory device of the present invention is characterized in that the semiconductor memory device can operate without inputting a signal serving as a trigger for internal operation every cycle like a clock signal. For this reason, when the chip enable signal is used as the activation signal in the present invention, a signal having a chip activation function and not having an address latch timing control function must be supplied to the semiconductor memory device.
  • a pulse is generated when each bit of the address changes or when the chip select signal ZCS becomes valid, and a one-shot pulse is generated by synthesizing these pulses. Therefore, even if there is a skew in the address, there is no possibility that a plurality of address change detection signals are generated unlike the related art. Therefore, writing to a plurality of memory cells or reading from a plurality of memory cells at the same time does not destroy the data in the memory cells.
  • the access time is a value based on the time when the address is determined. Therefore, it is sufficient that the access time from the last changed bit among the bits of the address Address is guaranteed, and even if the access is started after a lapse of one address skew period, no operation delay occurs.
  • the reading or writing to the address Address is started from the time when the one-shot pulse of the address change detection signal ATD rises.
  • the refresh starts when the one-shot pulse falls after the writing starts. For this reason, the pulse width of the one-shot pulse is set to be equal to or longer than the time required to complete reading or writing.
  • the length of the address skew period should be equal to the maximum value of the skew existing between each bit of the address Address and the chip select signal ZCS, or should be slightly smaller than the maximum value of the skew in consideration of a margin. It is better to set it to a large value.
  • the maximum value of the skew can be calculated in advance based on the characteristics of the entire system to which the semiconductor memory device is applied.
  • the address skew period is set according to the system to which the semiconductor memory device is applied. It is possible. Alternatively, the address skew period may be set to a certain fixed value as a specification of the semiconductor memory device. In this case, it is necessary to design a system on which the semiconductor memory device is mounted so that the maximum value of the skew at the input pin of the semiconductor memory device falls within the fixed value.
  • the refresh control circuit 5 includes an address counter (refresh counter) and a refresh timer.
  • the refresh control circuit 5 controls the refresh inside the semiconductor memory device using these signals, the address change detection signal ATD, and the write enable signal / WE, so that the refresh address and the refresh timing are automatically controlled inside the semiconductor memory device. And realizes refresh similar to self-refresh in general-purpose DRAM.
  • the 7-dress counter sequentially generates a refresh address R-ADD for refreshing the DRAM memory cell.
  • the refresh address R-ADD has the same bit width as the row address included in the address Address.
  • the refresh timer measures the elapsed time since the last access request from the outside of the semiconductor memory device, and activates a self-refresh inside the semiconductor memory device when the time exceeds a predetermined refresh time. . Therefore, the refresh timer is reset each time the address change detection signal ATD becomes valid. It is configured to restart timing.
  • the refresh control circuit 5 generates refresh control signals REFA and REFB for controlling the refresh timing.
  • the function and timing of these refresh control signals will be clarified in the operation description.
  • Multiplexer 6 (“MUX” in the figure) determines whether address change detection signal ATD is at “H” level and refresh control signal REFB is at “H” level according to the level of address change detection signal ATD and refresh control signal REFB. For example, select the row address contained in the internal address L-ADD and output this as the address M_ADD. On the other hand, if the address change detection signal ATD is at the "L" level or the refresh control signal REFB is at the "L” level, the refresh address R-ADD is selected and output as the address M-ADD.
  • the memory cell array 7 is a memory cell array similar to a general-purpose DRAM, in which word lines and bit lines (or bit line pairs; the same applies hereinafter) run in the row direction and the column direction, respectively.
  • Memory cells each consisting of one capacity are arranged in a matrix at the intersection of a pad line and a bit line.
  • the row decoder 8 decodes the address M_ADD when the row enable signal RE is at "H” level, and activates the read line specified by the address M-ADD. When the low enable signal RE is at "L" level, the row decoder 8 does not activate any word line.
  • the column decoder 9 decodes the column address contained in the internal address L-ADD when the column enable signal CE is at the "H" level, and selects the bit line specified by the internal address L-ADD. To generate a column selection signal for When the column enable signal CE is at "L" level, the column decoder 9 does not generate a column selection signal corresponding to any bit line.
  • the sense amplifier's reset circuit 10 includes a sense amplifier, a column switch, and a precharge circuit (not shown).
  • the column switch connects between the sense amplifier designated by the column selection signal output from the column decoder 9 and the bus W RB.
  • the sense amplifier enable signal SE is at “H” level
  • the sense amplifier connects to the connected pin of the memory cell specified by the address “Address”.
  • Sense potential is amplified and output to the bus WRB, or write data supplied to the bus WRB is written to the memory cell via the bit line.
  • the precharge circuit precharges the bit line potential to a predetermined potential (for example, 1Z2 of the power supply potential) when the precharge enable signal PE is at "H" level.
  • the hit control circuit 11 and the register circuit 12 together with the register circuit 3 realize a late write operation.
  • the hit control circuit 11 fetches the hit signal HIT at the rising edge of the address change detection signal ATD and sends it to the register circuit 12 as a hit enable / signal HE. Since the value of the address Address is not determined during the address skew period, the hit control circuit 11 takes in the hit signal HIT when the address Address is determined. Note that the hit enable signal HE is used only in the read operation, but the control is performed by the register circuit 12, and the hit control circuit 11 performs the hit enable regardless of whether the access request is write or read. Signal HE is being generated.
  • the register circuit 12 has a built-in register having the same bit width as data transmitted and received on the bus WRB (hereinafter, referred to as “data register”). Then, the register circuit 12 fetches write data externally supplied to the bus WRBX through the bus IZO and the IZO buffer 13 (described later) into the data register, using the falling edge of the control signal LW2 as a trigger. In other words, when there is a write request, the write data given in the relevant memory cycle is temporarily fetched in the data register, and the write data fetched in the next memory cycle in which the write request was made is written to the memory cell array 7. Will be.
  • the register circuit 12 When the control signal LW2 is at "H” level, the register circuit 12 outputs the write data given at the time of the immediately preceding write request from the data register to the bus WRB. On the other hand, when the control signal LW2 is at the “L” level, the register circuit 12 performs different operations according to the level of the hit enable signal HE. That is, when the hit enable signal HE is at the “L” level indicating a mishit, the register circuit 12 outputs the read data on the bus WRB to the bus WRBX as it is. On the other hand, if the hit enable signal HE is at the “H” level indicating a hit, the register circuit 12 writes the write data that has not yet been written to the memory cell array 7. W
  • the data is sent out on the bus WRBX from the evening.
  • the data of the memory cell array 7 read onto the bus WRB through the sense amplifier-reset circuit 10 is not used.
  • the I / O (input / output) buffer 13 buffers the read data on the bus WRBX in the output buffer according to the level of the control signal CWO if the signal is at the “H” level, and transfers the data from the bus IZO to the outside of the semiconductor memory device. Output to If the signal is at the "L” level, the I buffer 13 puts the output buffer into a floating state and buffers the write buffer supplied from the outside of the semiconductor memory device to the bus I / 0 with the input buffer. And send it out on bus WRBX. In other words, when the control signal CWO is at the "H” level, reading is performed, and when the control signal CWO is at the "L” level, writing is performed.
  • the RZW (Read / Write) control circuit 14 generates the control signal CWO and the control signals LW1 and LW2 based on the chip select signal ZC S, the write enable signal / WE and the output enable signal 0E.
  • the switching timing of these control signals will be clarified in the operation description.
  • a late write is performed inside the semiconductor memory device.
  • the write operation is performed at the falling edge of the write enable signal / WE. (Capture) starts, data is determined at the rising edge of the write enable signal ZWE, and write (capture) ends.
  • the latch control circuit 15 Based on the address change detection signal ATD and the sense amplifier enable signal SE, the latch control circuit 15 generates the above-described latch control signal LC that determines the latch timing of the address Address. That is, the latch control signal LC changes from the rising edge of the address change detection signal ATD to the rise of the sense enable signal SE generated during the refresh operation (that is, when the address change detection signal ATD is at the “L” level). It goes to "H" level during the period until the falling edge. Therefore, even if the address changes after the rise of the address change detection signal ATD, the latch 2 keeps holding the value of the internal address LC-ADD until the latch control signal LC falls.
  • the row control circuit 16 is based on the refresh control signal REFA, the refresh control signal REFB, the address change detection signal ATD, and the write enable signal / WE. And generates a low enable signal RE, a sense amplifier enable signal SE, a precharge enable signal PE, and a control signal CC. Further, the column control circuit 17 generates a power ram enable signal CE based on the control signal CC.
  • the row control circuit 16 At the time of reading or writing, the row control circuit 16 generates a positive one-shot pulse in the mouth enable signal RE, triggered by the rise of the one-shot pulse of the address change detection signal ATD.
  • the row control circuit 16 uses the falling edge of the one-shot pulse of the address change detection signal ATD as a trigger to generate a positive signal required for the refresh operation. Generate a shot pulse in the row enable signal RE. Further, the row control circuit 16 outputs a positive one-shot pulse obtained by inverting the negative one-shot pulse supplied to the refresh control signal REFB as a mouth enable signal RE.
  • the row control circuit 16 delays the low enable signal RE to generate a positive one-shot pulse in the sense amplifier enable signal SE, and uses the falling edge of the one-shot pulse generated in the low enable signal RE as a trigger. Generates a positive one-shot pulse on the precharge enable signal PE.
  • the sense amplifier enable signal S E and the precharge enable signal P E are generated regardless of a normal write / read operation and a refresh operation.
  • the row control circuit 16 outputs the control signal CC by delaying the low enable signal RE.
  • the column enable signal CE generated from the control signal C C is also generated only in normal writing and reading, and is not generated in refreshing.
  • the column control circuit 17 further delays the control signal CC and outputs it as a column enable signal CE. Note that the width of the one-shot pulse of the low enable signal RE determines the time during which each of the ray light, the read, and the refresh is performed, so that a pulse width necessary and sufficient for these operations is set.
  • the refresh control signal REFA is a signal for controlling whether or not to perform refreshing in response to an access request from outside the semiconductor memory device. That is, If this signal is at the “H” level, a one-shot pulse is generated in the low enable signal RE at the falling edge of the address change detection signal ATD generated by the access request to activate refresh. On the other hand, if the signal is at the “L” level, the one-shot pulse is not generated in the row enable signal RE even if the one-shot pulse is generated in the address change detection signal ATD.
  • the state returns to the state of continuously refreshing in successive memory cycles.
  • the cause of the fall of the refresh control signal REFA is when one cycle of refresh is completed by the refresh in response to an external access request, but there is still time to activate the refresh of the next cycle, or In this case, the self-refresh has been activated, so that it is no longer necessary to perform a refresh in response to an external access request until this is completed.
  • a latch circuit for holding the refresh control signal REFA is provided inside the refresh control circuit 5, and the latch circuit is provided by the output signal of the refresh timer and the address change detection signal ATD.
  • a configuration for controlling the setting and resetting of the device can be considered. Specifically, a refresh operation is needed to generate a timing just before the refresh operation (of the cell hold limit), and the set signal of the latch circuit is generated inside the refresh control circuit 5 based on the output signal. Is generated, the latch circuit is set, and "H" level is output to the refresh control signal REFA. In addition, the timing for generating the set signal is determined based on the maximum value of the cycle time.
  • the row control circuit 16 After that, the row control circuit 16 generates the address change detection signal ATD or the refresh control signal R With the refresh control signal REFB generated based on the EFA as a trigger, the refresh operation of the memory cell is performed in the unit of the lead line. Then, when the refresh operation of all memory cells is performed, the latch control circuit generates a reset signal for the latch circuit inside the refresh control circuit 5, resets the latch circuit, and outputs the "L" level to the refresh control signal REFA. I do.
  • the reset of the latch circuit may be performed in a refresh cycle for refreshing the last line, in accordance with the time when the refresh operation ends.
  • the row control circuit 16 generates a refresh operation completion signal when the refresh operation is completed, and the refresh control circuit 5 receives the refresh operation completion signal in the refresh cycle for the last word line.
  • the latch circuit may be reset.
  • the address change detection signal ATD is generated from when the refresh control signal REFA rises to when the first refresh performed after the rise ends. (See Figure 5) or if the write enable signal ZWE is not input, reset the latch circuit after this first refresh is completed.
  • the refresh control signal REFB is a signal for self refresh.
  • a negative one-shot pulse By applying a negative one-shot pulse to the refresh control signal REFB, a one-shot pulse can be forcibly generated to the low enable signal RE to start the refresh.
  • a delay circuit for delaying the refresh control signal REFA and a pulse generating circuit for generating a negative one-shot pulse are provided inside the refresh control circuit 5, and the pulse generating circuit A configuration is conceivable in which the timing of generating a negative one-shot pulse is controlled by a refresh control signal REFA delayed by a delay circuit and an address change detection signal ATD.
  • the refresh control signal REFB is at "H” level. If the refresh control signal REFA rises to "H” level in this state, the rise of the refresh control signal REFA is delayed by a predetermined time by a delay circuit. If the address change detection signal ATD is not generated during this delay, the pulse generation circuit is activated at the rising edge of the delayed refresh control signal REFA, and the refresh control signal REFB outputs a negative one-shot pulse. .
  • the above-described delay of the predetermined time is for measuring a time until a time required for refreshing the memory cell reaches a limit time because a trigger for generating the address change detection signal ATD is not given from the outside.
  • the present invention is not limited to the above-described embodiment of the refresh operation.
  • the embodiment may be such that a memory cell is refreshed at a constant period for each word line.
  • the circuit configuration for generating the refresh control signal REFB may be the same as that described above, but the circuit configuration for generating the refresh control signal REFA is, for example, as follows.
  • the refresh timer generates a trigger signal for activating the refresh at regular intervals.
  • a latch circuit is provided inside the refresh control circuit 5, and based on a trigger signal output from the refresh timer, a set signal generated at a timing slightly before the refresh operation is required. Sets the latch circuit and sets the refresh control signal REFA to "H" level. Also in this case, the timing for setting the latch circuit is determined based on the maximum value of the cycle time.
  • the refresh control circuit 5 uses the reset signal generated by the refresh control circuit 5 to coincide with the timing at which the row control circuit 16 receiving the address change detection signal ATD or the refresh control signal REFB completes the refresh operation for the memory cell. And reset the refresh control signal REFA to "L" level.
  • the reset of the latch circuit in this case may be performed at a timing delayed by a certain time from when the latch circuit is set.
  • a refresh operation completion signal is generated when the row control circuit 16 completes the refresh operation, and the latch circuit is reset when the refresh control circuit 5 receives the refresh operation completion signal. May be.
  • the boost power supply 18 is a power supply for supplying a boosted potential applied to a word line in the memory cell array 7 to the row decoder 8.
  • the substrate voltage generation circuit 19 is a circuit for generating a substrate voltage applied to a well or a semiconductor substrate on which each memory cell of the memory cell array 7 is formed.
  • a power-down control signal PowerDown is supplied to the refresh control circuit 5, the boost power supply 18, the substrate voltage generation circuit 19, and the reference voltage generation circuit 20.
  • the power-down control signal PowerDown is a signal for designating a mode for bringing the semiconductor memory device into a power-down state (standby state) from outside the semiconductor memory device.
  • the refresh control circuit 5, the boost power supply 18, the substrate voltage generation circuit 19, and the reference voltage generation circuit 20 control the power supply to themselves according to a power-down control signal PowerDown, as described later. .
  • the memory cell itself is similar to DRAM, it is not possible to simply stop power supply to each circuit in the semiconductor memory device in the standby state like SRAM. Even in the standby state, it is necessary to keep supplying power to the circuits required for the refresh operation in order to retain the data of the memory cells. In other words, the semiconductor memory device of the present embodiment cannot completely maintain compatibility with the SRAM in the standby state. However, in the present embodiment, several modes in the standby state are provided to achieve compatibility with the SRAM as much as possible, and a mode that does not exist in the existing semiconductor memory device is also provided.
  • standby mode 1 is a mode in which power is supplied to all four circuits.
  • Standby mode 2 is a mode in which only the refresh control circuit 5 of the four circuits is turned off and the other three
  • the mode in which power is supplied to the circuit, standby mode 3 is the mode in which power supply to all four types of circuits is stopped.
  • the first down control signal PowerDown includes, for example, a first power supply line for supplying power to the refresh control circuit 5, a power supply to the boost power supply 18, a substrate voltage generation circuit 19, and a reference voltage generation circuit 20. What is necessary is just to comprise the 2nd power supply line for supplying.
  • Standby mode 1 is a power supply mode equivalent to ordinary DRAM, and consumes the largest current among the three types of standby modes. However, in this case, power is still supplied to all the circuits necessary for refreshing the memory cell. For this reason, the data of the memory cell immediately before the transition to the standby state is retained, and the time required for the semiconductor memory device to transition from the standby state to the active state is the shortest of the three standby modes. short. In order to set the standby mode 1, power should be supplied to both the first power supply line and the second power supply line. On the other hand, in standby mode 2, since power is not supplied to the circuits required for refreshing, the data in the memory cells cannot be retained in the standby state. The current can be reduced.
  • the standby mode 2 and the standby mode 3 described below are modes suitable for a case where the semiconductor memory device is used as a buffer. In order to set to the standby mode 2, power is not supplied to the first power supply line, and power supply to the refresh control circuit 5 is stopped.
  • the standby mode 3 requires the boost voltage, the substrate voltage, and the reference voltage to rise, so the time required to transition from the standby state to the active state is the longest of the three types of standby mode. The current consumption in the standby mode can be minimized.
  • the circuits other than the above four types Power needs to be supplied only to the circuit.
  • the address buffer 1, latch 2, register circuit 3 (excluding the address register), ATD circuit 4, column decoder 9, hit control circuit 11, register circuit 12 (excluding data).
  • the power supply may be stopped because the I / O buffer 13, R / W control circuit 14, latch control circuit 15, and column control circuit 17 are not used.
  • the refresh control circuit 5 the boost power supply 18, the substrate voltage generation circuit 19, Stop all power supply to the reference voltage generation circuit 20.
  • the standby mode As described above, depending on the equipment to which the semiconductor memory device is applied and the usage environment, the necessity of data retention in the stamped state, the return time to the active state, the current consumption, etc. Fine control can be performed from outside the semiconductor memory device. Since the power-down control signal PowerDown is not an essential function, it may be omitted, and by doing so, it is possible to completely maintain compatibility between the general-purpose SRAM and the 1/0 pin .
  • the operation of the semiconductor memory device having the above configuration will be described with reference to the timing chart shown in FIG.
  • the first write after the start-up of the semiconductor memory device has an exceptional operation different from that of the second or subsequent write. Therefore, the following description focuses on the operations in the second and subsequent writes, assuming that at least the first write has been performed.
  • the refresh control signals REFA and REFB are both at the “H” level.
  • the chip select signal ZCS is fixed at "L" level, and the chip shown in Fig. 1 is assumed to be selected.
  • the address Address starts to change from the previous value "A n-1" to "A n".
  • the latch control signal LC is also at the “L” level and the control signal LW1 is also at the “L” level, as will be apparent from the description below.
  • the address Address is buffered in the address buffer 1 and passes through the latch 2 with the through to the internal address LC—ADD, and the internal address LC—ADD passes through the register circuit 3 through the internal address and passes through the internal address. L—ADD.
  • the ATD circuit 4 detects that the address starts to change from the change of the internal address LC-ADD. Since the address skew period (corresponding to the time T SKEW shown in Fig. 2) starts from this point, the value of the address Address is not necessarily determined at this point as in the case of general-purpose SRAM. Therefore, the address Address is not taken into the latch 2 at the time t1, and after the time T SKEW elapses and the value of the address Address is determined to be "An", the address Address is held in the latch 2. Like that. Thereafter, within the address skew period, a negative pulse is input to the write enable signal / WE at time t2, for example.
  • the RZW control circuit 14 sets the control signal CWO to "L" level in response to the fall of the write enable signal / WE, and sets both control signals LW1 and LW2 to "H” level.
  • the IZ ⁇ buffer 13 sends out the write data on the bus IZO on the bus WRBX.
  • the value of the write data is not necessarily determined.
  • the register circuit 3 outputs the address "Ax" held in the address register as the internal address L-ADD, and the register circuit 12 outputs the data "Qx" held in the data register. Output to path WRB.
  • the value of the address Address is determined to be "An".
  • the time T SKEW has elapsed from the time when the address ( ⁇ internal address LC—ADD) starts to change (time t 1), so that the ATD circuit 4 sets the time t When it becomes 4, a positive one-shot pulse is generated in the address change detection signal ATD.
  • the refresh control circuit 5 increases the value of the refresh address R-ADD by "1" for the refresh operation to be performed subsequently after writing. To update the value to "R 1".
  • the late write operation is started with the rise of the address change detection signal ATD. That is, the multiplexer 6 receives the rising edge of the address change detection signal ATD and selects the internal address L-ADD. At this time, the register circuit 3 outputs the address “Ax” held in the address register as the internal address L_ADD, and the multiplexer 6 outputs this value to the row decoder 8 as the address M-ADD. Similarly, the rise of the address change detection signal ATD causes the row control circuit 16 to generate a positive one-shot pulse in the low enable signal RE. As a result, the row decoder 8 activates the word line corresponding to the address “Ax” (hereinafter, the word line of the write pair may be referred to as “write word line”).
  • the row control circuit responds to the one-shot pulse of the low enable signal RE.
  • the path 16 generates a positive one-shot pulse for the sense amplifier enable signal SE, generates a positive one-shot pulse for the control signal CC, and outputs this to the column control circuit 17.
  • the column control circuit 17 generates a positive one-shot pulse in the column enable signal CE.
  • the column decoder 9 decodes the column address included in the internal address L—ADD address “Ax”) and outputs a column select signal corresponding to this column address. Generate a positive one-shot pulse.
  • the row control circuit 16 causes the one-shot pulse of the low-level signal RE to fall in order to end the write operation.
  • the row decoder 8 deactivates the write word line corresponding to the address "Ax".
  • the row control circuit 16 lowers the sense amplifier enable signal SE to terminate the write operation through the sense amplifier in the sense amplifier / reset circuit 10.
  • the row control circuit 16 causes the control signal CC to fall, and the column control circuit 17 receiving this fall causes the column enable signal CE to fall.
  • the column decoder 9 invalidates the column selection signal and disconnects the selected sense amplifier in the sense amplifier / reset circuit 10 from the bus WRB.
  • the row control circuit 16 raises the precharge enable signal PE, whereby the precharge circuit in the sense amplifier 'reset circuit 10 precharges the bit line in preparation for the next access.
  • the row control circuit 16 causes the precharge enable signal PE to fall after the time required for the precharge operation has elapsed. As a result, the precharge operation of the bit line by the precharge circuit in the sense amplifier 'reset circuit 10 is completed.
  • the refresh operation is started. That is, the multiplexer 6 selects the refresh address R-ADD side when the address change detection signal ATD becomes "L" level, and outputs "R1" as the address M-ADD.
  • the row control circuit 16 In response to the fall of the address change detection signal ATD, the row control circuit 16 generates a positive one-shot pulse in the low enable signal RE. As a result, the row decoder 8 activates the code line corresponding to the value “R 1” of the address M-ADD (hereinafter, the word line to be refreshed may be referred to as “refresh word line”).
  • the data held in the memory cell connected to the refresh word line appears as a potential on the bit line.
  • the row control circuit 16 generates a positive one-shot pulse in the sense amplifier enable signal SE
  • the sense amplifier in the sense amplifier / reset circuit 10 is activated and connected to the refresh line.
  • the refresh of each memory cell thus started starts. Note that the refresh itself is exactly the same as that performed in the DRAM and is a well-known technical matter, and will not be described in detail here.
  • the RZW control circuit 14 falls down both the control signals LWl and LW2.
  • the register circuit 3 loads the value "A n" of the internal address LC-ADD into the address register at time t8.
  • the register circuit 12 receives the falling edge of the control signal LW2 and captures the data "Qn” on the bus WRBX at the same time t8 in the data registration register. The address “A n” and the data “Q n” captured in these registers are used for the late write operation in the memory cycle at the time when the next write request is made.
  • the memory cycle for writing ends, and the process shifts to a memory cycle for reading.
  • This is a state in which the accompanying refresh operation is continuously performed.
  • the row control circuit 16 lowers the low enable signal RE to end the refresh operation.
  • the row decoder 8 deactivates the refresh word line.
  • the row control circuit 16 makes the sense amplifier enable signal SE fall, and deactivates the sense amplifier in the reset circuit 10 which has been refreshed.
  • the latch control circuit 15 falls the latch control signal LC in response to the fall of the sense amplifier enable signal SE.
  • the data of the memory cell does not need to be output to the outside of the semiconductor memory device during the refresh process. Even if a shot pulse is generated, no one-shot pulse is generated for the column enable signal CE. Therefore, the column decoder 9 also keeps the column selection signal inactive.
  • the row control circuit 16 When the refresh operation is completed as described above, the row control circuit 16 generates a one-shot pulse in the precharge enable signal PE and precharges the bit line as in the case where the writing is completed.
  • the operation described above is performed at the latest at time t10 (that is, when the time TSKEW has elapsed from the start of the read cycle following the write cycle). It is noted that there is no problem if the refresh operation is extended until the end of the address skew period of the next memory cycle for the following reason.
  • the one-shot pulse of the address change detection signal ATD is not generated while the address Address is undetermined, so that the writing or reading operation is controlled not to start until the address skew period ends. Also, in response to this control, during the address skew period, the internal address L-ADD used for the write / read address holds the value of the immediately preceding memory cycle.
  • the RZW control circuit 14 sets the control signal CWO to the “H” level in preparation for reading from the memory cell, and also keeps the control signals LW1 and LW2 at the “L” level.
  • the I / O buffer 13 sends the data on the bus WRBX to the bus 1 0.
  • the address skew period is still in progress, and the hit control signal HE is still in the previous memory cycle. Whether the data on the data WRB is read out on the bus WRBX or whether the data Is not determined.
  • the values of the 7-address Address and the internal address LC-ADD are determined to "An + 1".
  • the value of the internal address LC-ADD is output as it is as the internal address L_ADD.
  • the register circuit 3 outputs the “L” level as the hit signal HIT.
  • the ATD circuit 4 generates a positive one-shot pulse in the address change detection signal ATD at time t11, whereby the read operation is started.
  • the refresh control circuit 5 changes the value of the refresh address R ADD from "R1" to "R
  • the hit control circuit 11 fetches the hit signal HIT and outputs the "L” level as the hit enable signal HE.
  • the bus WRBX, and the sense result by the sense amplifier in the sense amplifier / reset circuit 10 can be output to the outside of the semiconductor memory device through the I0 buffer 13 and the bus IZO.
  • the address L—ADD is selected and the address “An + 1” is output as the address M—ADD to the row decoder 8.
  • the row control circuit 16 generates a positive one-shot pulse on the low enable signal RE, and outputs the row decoder. 8 activates the word line corresponding to the address “ ⁇ +” (hereinafter, the word line to be read may be referred to as “read word line”). As a result, the data held in the memory cell connected to the read word line is read as the potential on the bit line.
  • the row control circuit 16 generates a positive one-shot pulse for each of the sense amplifier enable signal SE and the control signal CC.
  • the column control circuit 17 generates a positive one-shot pulse in the column enable signal CE, and the column decoder 9 activates a column selection signal corresponding to the column address in the address " ⁇ + ', and this column selection signal is generated.
  • the sense amplifier corresponding to the signal to the bus WRB, which senses the data of each memory cell connected to the read word line and amplifies it to "0" / "1" level.
  • the data “Q n + 1” stored in the address “An + 1” appears on the bus WRB, and the bus I / O buffer 13 through the register circuit 12, the bus WRBX, and the I / O buffer 13. Read out from O.
  • the row control circuit 16 lowers the row enable signal RE in order to end the read operation. Then, as in the case of writing, the read word line corresponding to the address "A ⁇ + 'is deactivated, the sense amplifier enable signal SE goes to" L "level, and the sense amplifier enable signal SE The sense amplifier ends the sensing operation, and the column control circuit 17 sets the column enable signal CE to the “L” level, thereby disconnecting the sense amplifier from the pass WRB. Generates a one-shot pulse on the precharge enable signal ⁇ , thereby precharging the bit line. (Refresh operation with reading)
  • the address transition detection signal ATD falls, and the refresh operation accompanying the read operation starts.
  • the operation performed at the time 1; 12 to 1:15 is the same as the refresh accompanying the write, and the refresh address R—ADD is not “R 1” but “R 1 + 1”.
  • the refresh address R—ADD is not “R 1” but “R 1 + 1”.
  • the only difference is that "is used.
  • the memory cycle for reading ends and a new memory cycle follows, and the refresh operation continues until the address skew period ends in this new memory cycle. To be completed. Time t9 to t14 (actual operation is time t10 to t15) is still one memory cycle, and the cycle time is "Tcyc".
  • the write enable signal / WE accompanying the write request falls during the address skew period, when the address is determined, it is determined whether the access is write or read. ing.
  • both the write address and the write data are already determined before the address skew period. For this reason, the write operation or the read operation can be started immediately after it is determined whether the access request is a write or read operation.
  • the refresh is performed after writing or reading
  • the refreshing is performed compared to the case where reading or writing is performed after refreshing as in the first related technology or the second related technology. It is possible to speed up access (address access time TAA in the case of reading) only for the necessary time.
  • the register circuit 3 outputs the "H” level as the hit signal HIT.
  • the hit control circuit 11 captures the hit signal HIT and outputs the "H” level as the hit enable signal HE. Since the read operation is performed in this case, the RZW control circuit 14 outputs an “L” level as the control signal LW2. Therefore, the register circuit 12 outputs the data "Qn" held in the data register onto the bus WRBX.
  • the data stored at the address “An” is read from the memory cell array 7 according to the read address “An + 1”, and at time t13, the data is read onto the bus WRB. Will be. However, since this data is old data before writing, it is discarded without being used as read data. Instead, the data "Qii" output on the bus WRBX is output to the outside of the semiconductor memory device through the 1 / O buffer 13 and the bus IZO.
  • the hit enable signal HE is also supplied to the row control circuit 16. If the hit enable signal HE is at the “H” level at the rising edge of the address change detection signal ATD when the read request is issued, the row control circuit 16 and the column control circuit 17 transmit the low enable signal RE and this signal. The control is performed so as not to generate the signals (sense amplifier enable signal SE, control signal CC, column enable signal CE, column select signal, precharge enable signal PE) generated in time series from the above.
  • refresh is always performed in response to external access.
  • one cycle of refresh (one cycle for all word lines)
  • the “fresh” may be performed within a predetermined time of about several ms to several tens of ms depending on the configuration and capacity of the memory cell array. For this purpose, it is not necessary to perform refresh every time the address changes, and for example, refresh may be performed once every several seconds.
  • the refresh may be performed intermittently only once every predetermined memory cycle. Alternatively, even if refreshing is performed continuously as shown in Fig. 2, if refreshing for one cycle is performed, there is no need to refresh until refreshing for the next cycle starts. As described above, when it becomes unnecessary to perform the refresh for the time being, the refresh control signal REFA may be dropped to temporarily stop the refresh. By doing so, unnecessary refreshing is not performed and power consumption can be reduced.
  • FIG. 3 shows an operation timing chart in the case where refresh is temporarily not performed by the control of the refresh timer in the refresh control circuit 5.
  • the refresh control signal REFA is kept at the “H” level.
  • the refresh control circuit 5 since the refresh for one cycle is completed by the refresh performed during the preceding memory cycle, the refresh control circuit 5 lowers the refresh control signal REFA at time t0. I have.
  • FIG. 3 shows the timing of switching from a state in which the refresh operation triggered by the generation of the address change detection signal ATD is performed continuously in each memory cycle to a state in which such a refresh operation is not performed. Note that, at this time, the refresh control signal REFB remains at the “H” level as in the case of FIG. 2, and therefore is not particularly shown in FIG.
  • the operation at times tl to t6 is exactly the same as in the case of FIG.
  • the address change detection signal ATD falls, but at this time, since the refresh control signal REFA is at the "L" level, the row control circuit 16 detects the low enable signal RE and the corresponding sense signal. No refresh is performed without generating the enable signal SE and the precharge enable signal PE.
  • the address counting in the refresh control circuit 5 stops the count operation when the refresh control signal REFA becomes "L” level. Therefore, the value of the refresh address R— ADD remains at “R l—1”.
  • the above operation is performed in the same manner in the case of reading (time t9 to t15). Therefore, even if the address change detection signal ATD falls at time t12, refresh is not performed, and the value of the refresh address R-ADD continues to be "Rl-1".
  • the refresh control circuit 5 returns the refresh control signal REFA to the “H” level, so that the operation shown in FIG. 2 is performed again. It will be.
  • the refresh operation is restarted in this way, the refresh count is not reset, and the increment operation is performed on the value held so far.
  • the refresh count is not reset, and the next refresh (refresh after reading or writing) is performed. , Or self-refresh.)
  • the value remaining in the refresh counter is incremented.
  • the self-refresh is started when the refresh time has elapsed since the last access request from the outside by using the refresh time in the refresh control circuit 5. .
  • FIG. 4 shows the operation timing at this time.
  • the times t9 to t15 in the figure are read by an external read request and refresh associated with it.
  • the operation is exactly the same as that shown in FIG.
  • the refresh control circuit 5 resets the refresh time so that the refresh time is counted from the beginning. Then, assuming that the refresh for one cycle is completed at the end of the refresh from time t12, the refresh control signal REFA falls at time t21 as in the case of FIG.
  • the refresh control circuit 5 raises the refresh control signal REFA at time t22. Therefore, when there is an external access request, the state transits to a state in which refresh is possible. If the state without an access request continues despite such a state, the refresh control circuit 5 delays the refresh control signal REFA by the above-mentioned delay.
  • the pulse generation circuit is activated with the rising edge of the signal delayed by the circuit as a trigger, and a negative one-shot pulse is generated in the refresh control signal REFB at time t23. As a result, the row control circuit 16 generates a one-shot pulse in the low enable signal RE to perform refresh.
  • the multiplexer 6 selects the refresh address R-ADD side because the refresh control signal REFB has become "L” level, and outputs "R1 + 1" as the address M-ADD.
  • the refresh operation performed at this time is exactly the same as the operation shown in FIG.
  • the refresh control circuit 5 raises the refresh control signal REFB at time t24 to end the refresh operation.
  • the multiplexer 6 receives the rising edge of the refresh band control signal REFB and selects the internal address L-ADD side.
  • the refresh control circuit 5 updates the refresh address R-ADD to "R1 + 2" at time t25.
  • the refresh control circuit 5 causes the refresh control signal REFA to fall at the time t26, so that the refresh operation is continuously controlled by the refresh timer thereafter.
  • the operation is as shown in the timing chart of FIG. That is, time! : 3
  • the address starts to change at 1 and at time t32 the value is determined to be "An + 2".
  • the ATD circuit 4 outputs a one-shot to the address change detection signal ATD. Generate a pulse.
  • the refresh control circuit 5 maintains the "H” level without causing the refresh control signal REFB to fall as in the case of FIG. Therefore, after time t33, reading from address "An + 2" and refreshing of address "R1 + 2" are performed in the same manner as at times t1l to t15. .
  • the refresh control signal REFA rises at time t22 as the cell hold limit approaches the evening, and thereafter, the address conversion detection signal ATD is sequentially output in successive memory cycles.
  • the refresh control signal REFA is maintained at "H” level because it is generated and the refresh is performed continuously.
  • the late write is performed in the memory cycle where the next write request is made.
  • the reason for this is that late write can be performed reliably because of the memory cycle for which the next write request was made.
  • late write is performed using the idle time until the next write request. In this case, even if a read request is given during a late write, the start of the read operation must be delayed until the late write is completed. Therefore, compared to the case where the read operation is started immediately after the elapse of the address skew period, the time at which read data is obtained is delayed.
  • the timing for performing a late write is not necessarily limited to the time when the next write request is issued.
  • the chip select signal / C It is conceivable that S (or a signal corresponding to the chip enable signal of general-purpose SRAM) is invalidated, and the chip itself is in a non-selected state (or deactivated state). To this end, if the chip select signal / CS or chip enable signal is disabled once, the specifications of the semiconductor memory device should be set so that these signals are enabled at least after the time required for late rate. Just make an agreement.
  • refresh is performed only once upon writing or reading. However, in this embodiment, refresh is performed after writing or reading. Therefore, if one memory cycle is set longer than the case described above, refresh may be performed a plurality of times within a range that can be accommodated in one memory cycle. This eliminates the need to specify the upper limit of the write pulse time T WP and the upper limit of the cycle time Tcyc as in general SRAM. The reason will be described later in detail.
  • one or more refreshes may be performed using the idle time.
  • the refresh may be performed together with the late write. At this time, a plurality of refreshes may be performed as described in the modification (2).
  • the control signals LW 1 and LW 2 are driven at the same timing in the late write control. Therefore, these two control signals are unified You may do it.
  • the write address may be fetched into the address register at any time during the period from when the address skew period has elapsed to when the write enable signal / WE rises. Therefore, for example, the timing at which the control signal LW1 rises may be after the elapse of the address skew period, and the write address may be taken into the address register in synchronization with this rise.
  • the write pulse time T WP defines a period during which the write enable signal WE is at the “L” level when writing data. During this period, the word line is selected and data is transferred to the memory cell. Is written.
  • the cycle time Tcyc specifies the period during which an address should be specified when performing a data read or write. In a normal SRAM that does not require refreshing, due to its timing specifications, only the lower limit is specified for the light pulse time T WP and the cycle time Tcyc, and the upper limit is not specified.
  • the user of the SRAM can arbitrarily set the write pulse time T WP and the cycle time Tcyc as long as the lower limit is satisfied.
  • the upper limit of the write pulse time T WP and the cycle time Tcyc due to refresh restrictions. A value is required.
  • the period in which the word line is in the selected state is defined by the write pulse time T WP .
  • the period defined by the write pulse time T WP selection of other word lines is prohibited at all, and refresh is also prohibited in order to avoid data competition on the bit lines. Therefore, if the write pulse time T WP becomes unlimited, the period during which refresh is not performed becomes longer, and the data held in the memory cell is lost, so an upper limit is required for the write pulse time Twp.
  • the address is switched, refresh is performed along with reading or writing. However, when the cycle time Tcyc becomes longer, the address is changed.
  • the address is switched to "A n + l"
  • the write enable signal E changes to "L" level
  • late write and refresh are sequentially performed. That is, the word line WL is selected from the time t82 to the time t83, and the late write is performed. That is, in the write cycle for the access address An + 1, the pad line on the memory cell array designated by the access address An + 1 is temporarily selected and the late write is performed.
  • the word line specified by the refresh address “R1 + 1J” is temporarily selected from time t84 to time t85, and the refresh for this refresh address is performed.
  • the refresh timer is started and the timer is started to determine the time elapsed since the last refresh and to obtain the timing for self-refresh. Done in
  • the write pulse time T WP is set long, and the write enable signal / WE is maintained at the “L” level for a long time.
  • a refresh control signal REFB is generated, and the refresh is performed until time t88. That is, the refresh of the memory cell array is spontaneously performed after a predetermined time has elapsed since the refresh accompanying the above-described writing is performed.
  • the refresh address R—ADD has been switched to “R 1 +2”
  • the refresh for the refresh address “R.l + 2” is performed at time t87.
  • the refresh address is incremented at an appropriate cycle in accordance with the self-refresh timing.
  • the word line WL is temporarily selected from time t92 to time t93, and normal reading is performed. That is, in the read cycle for the access address An + 1, the word line on the memory cell array specified by the access address An + 1 is temporarily selected and read is performed. Along with this read, the word line specified by the refresh address "R1 + 1" is selected and refreshed from time t94 to time t95. When this refresh is completed, a refresh timer is started to obtain the timing for self-refresh.
  • the cycle time Tcyc is set long and the read cycle continues for a long period of time.
  • a refresh control signal REFB is generated as in the case of the above-described write pulse T WP .
  • the refresh for the refresh address “Rl + 2” is performed until time t98. That is, after a predetermined time has elapsed since the refresh associated with the above-described read cycle is performed, the refresh of the memory cell array is spontaneously performed. Done.
  • late write and refresh or read and refresh are performed in one memory cycle (cycle time Tcyc).
  • cycle time Tcyc for example, by performing two accesses (late write or read) and one refresh in two consecutive memory cycles, the cycle time is shortened and the speed is increased as compared with the first embodiment. ing.
  • FIG. 8 is a block diagram showing the configuration of the semiconductor memory device according to the present embodiment, and the same reference numerals are given to the same components as those in FIG.
  • the difference from FIG. 1 lies in that an ATD circuit 24 is provided instead of the ATD circuit 4, and the ATD circuit 24 helicopter control signals REFA and REFB are further input.
  • the generation timing of the address change detection signal ATD in this embodiment is slightly different from that in the first embodiment.
  • the ATD circuit 4 generates a positive one-shot pulse in the address change detection signal ATD when the address skew period has elapsed from the time when the address starts to change.
  • the cycle time is shortened, the refresh is not completed in the memory cycle in which the refresh is performed. Therefore, in the memory cycle following this memory cycle, the start of the read operation or the late write operation is delayed until the refresh started in the immediately preceding memory cycle ends.
  • the ATD circuit 24 can detect that refresh has been performed based on the refresh control signals REFA and REFB. If it is detected that refresh has been performed in the last memory cycle, the ATD circuit 24 Delays the generation of the one-shot pulse by an amount corresponding to delaying the start of reading or late rate in the subsequent memory cycle. If no refresh is detected in the immediately preceding memory cycle, the ATD circuit 24 generates a one-shot pulse after the elapse of the address skew period, as in the first embodiment.
  • FIG. 9 is a timing chart showing the operation of the semiconductor memory device according to the present embodiment. Since the figure is based on the operation timing of FIG. 2 referred to in the first embodiment, the same reference numerals are given to the same times as in FIG. In this embodiment, the times required for reading, late writing, and refreshing are all matched with those in FIG. On the other hand, in the present embodiment, the refresh is not performed every cycle as shown in FIG. 2, but is performed only once in a plurality of memory cycles (two memory cycles in the example shown in FIG. 9). Further, in this embodiment, the cycle time (Tcycs in FIG. 9) is set shorter than the cycle time Tcyc shown in FIG. 2 (that is, Tcycs less Tcyc). For this reason, in the present embodiment, reading and refreshing or ray tracing and refreshing cannot be performed in one memory cycle.
  • the operation at time .t1 to t6 is exactly the same as the operation in FIG. 2, and a late write is performed after an address skew period.
  • the address starts changing at time t9a, which is earlier than time t9 in FIG. 2, and the address skew period ends at time t10a, which is earlier than time t10 in FIG.
  • Address is determined to be "A n + 1".
  • the cycle time is shorter than that in the case of FIG. 2, at this point, the refresh following the late light is still being performed.
  • the ATD circuit 24 delays the timing of generating the one-shot pulse in the address change detection signal ATD to the time at which the refresh ends, not to the time t 11 (see the broken line in the figure) as shown in FIG. ing. As a result, the start of the next read operation is delayed, so that contention between refresh and read can be avoided.
  • the ATD circuit 24 generates a positive one-shot pulse in the address change detection signal ATD to perform the read operation of the address "An + 1". Let it start. Note that in this memory cycle, no refresh is performed following the read. Thereafter, the address Address' starts changing at time t14a earlier than time t14 in FIG.
  • the Hatcho 0 circuit 24 generates a one-shot pulse in the address change detection signal ATD at the time t39 immediately after the time point 15a, and outputs the address "An + Start access to 2 ".
  • the refresh is performed only once in two memory cycles corresponding to times t1 to t14a (actual operation is performed at times t3 to t15a). Compared with this, it is possible to shorten the cycle time and achieve higher speed.
  • the address access time ⁇ is compared between the address “An” and the address “ ⁇ + ⁇ ′”, the address “ ⁇ ⁇ + ′” is delayed by the one-shot pulse generation time (time t 1 1 to!; 11a).
  • the present embodiment is more suitable than the first embodiment when the reduction of the cycle time is prioritized over the reduction of the address access time ⁇ .
  • the reading of the address “ ⁇ +” has been completed by the time t15a at which the address skew period ends, but it is also conceivable that this reading operation will be performed after the time t15a.
  • access is performed by delaying the generation timing of the address change detection signal ATD even in the memory cycles after the address "An + 2" until the read operation of the address "An + 1" is completed (late write or read). Therefore, in this case, the refresh is performed once every three memory cycles or more.
  • late writing is performed to shorten memo recycling.
  • the following conditions are further imposed in addition to the conditions imposed in the first embodiment and the like.
  • a write request is issued without performing late write. The effect is obtained that the memory cycle can be shortened as in the first embodiment while the original writing to the memory cell is performed within the recycling.
  • the first embodiment and the like have considered the case where the write data is determined after the address skew period later than the fall of the write enable signal / WE.
  • the specifications of the semiconductor memory device are determined so that not only the write enable signal / WE but also the write data is determined within the address skew period. By doing so, it becomes possible to supply write data to the memory cells immediately after the address skew period as in the case of performing late write, and it is not necessary to perform late write.
  • FIG. 10 is a block diagram showing the configuration of the semiconductor memory device according to the present embodiment, and the same components as those shown in FIG. 1 are denoted by the same reference numerals.
  • the difference from Fig. 1 is that register circuit 3, hit control circuit 11, and register circuit 12 are not required. Therefore, the output of the latch 2 is supplied to the ATD circuit 4, the multiplexer 6, and the column decoder 9 as the internal address L-ADD.
  • the RZW control circuit 64 has almost the same configuration as the RZW control circuit 14 shown in FIG. 1, and is different from the R / W control circuit in that the logic for generating the control signals LW1 and LW2 is not included. It is different from control circuit 14.
  • the write data “Q n” supplied on the bus 1 0 is sent out to the bus WRB via the I / O buffer 13.
  • the output of the latch 2 is supplied to the multiplexer 6 as the internal address L ADD as it is,
  • the value “A n” of the address Address determined at the time t 3 is supplied to the address decoder 8 as an address M—ADD. Therefore, from the time when the address change detection signal ATD rises at the time t4, the data "Q n" is written to the address "A n" according to a normal write operation (normal write; "Noraial Writej" in the figure). Becomes possible.
  • the register circuit 3, the register circuit 11 and the hit control circuit 12 are unnecessary as in the first embodiment, and the control signal is controlled by the R / W control circuit 64. Since there is no need to generate LW1 and LW2, the circuit configuration can be reduced in scale and simplified.
  • the write data is determined after the write enable signal No WE falls. However, the write data may be determined within the address skew period, and the timing of the fall of the write enable signal ZWE and the determination of the write data may be arbitrary as long as it is within the address skew period.
  • the write address “A n” and the write data “Q n” are normally written. It only needs to be guaranteed for the time necessary for the bird.
  • FIG. 12 is a block diagram showing the configuration of the semiconductor memory device according to the present embodiment, and the same components and signal names as those shown in FIG. 1 are denoted by the same reference numerals.
  • the address Address described in the first embodiment into an upper bit address UAddress and a lower bit address PageAddress, only the address PageAddress is changed for bits having the same address UAddress. Data can be input and output continuously.
  • the address PageAddress since the address PageAddress has a 2-bit width, the address PageAddress must be variable within a range from "0" B to "1 1" B (where "B” means a binary number). In this way, data for four consecutive addresses can be accessed continuously.
  • the width of the address PageAddress is limited to 2 bits However, any number of bits may be used as long as it is within the range of “2 bits” to “the number of bits of the column address included in the address Address”.
  • the address buffer 141, the latch 142, the Hatcho 0 circuit 143, the column decoder 148, the sense amplifier 'reset circuit 149 is the address buffer 1, the latch 2, the ATD circuit 4, the column decoder 9, and the sense amplifier' shown in FIG.
  • the configuration is the same as that of the reset circuit 10.
  • an address UAddress is used in place of the address Address in the first embodiment, so that the configurations of these circuits are different by the difference in the bit width of these addresses.
  • the sense amplifier / reset circuit 149 has some further differences.
  • the sense amplifier / reset circuit 149 simultaneously selects four adjacent bit lines in the memory cell array 7 according to the column selection signal output from the column decoder 148, and connects the four bit lines connected to these bit lines. A pair of sense amplifiers and paths WRB0 to WRB3 are connected. Since the address PageAddress is not input to the Hatcho 0 circuit 143, a one-shot pulse is not generated in the address change detection signal ATD when the address PageAddress is changed and continuous access is performed.
  • the register circuit 150 has the same configuration as the register circuit 12 shown in FIG. 1, but the bus width of the bus WRB is increased to correspond to the buses WRB0 to WRB3. The data width handled at the same time is four times that of the register circuit 12.
  • the address buffer 151 has the same configuration as the address buffer 1 except that the bit width of the address is different, and buffers the address PageAddress.
  • the pass decoder 152 has an address buffer. It decodes the 2-bit page address output from the key 151 and outputs four bus selection signals.
  • the bus selector 153 is connected to the register circuit 150 via a bus WRB A i having the same width as the bus WRB i, and the bus selector 153 selects one of the buses WR BA0 to WRBA3 according to a bus selection signal output from the bus decoder 152. Between any one of the above and the path W RBX. Further, the bus selector 153 has a built-in latch circuit corresponding to each of buses 880 to 1883 for reading from the memory cell array 7. This latch circuit reads out data on the paths WR BAO to WR BA3 at the falling edge of the address change detection signal ATD in order to sequentially output data on the bus WRB Ai to the outside in parallel with the refresh operation. The acquired data is imported at the same time.
  • the ATD circuit 143 controls the one-shot pulse width of the address change detection signal ATD so that the address change detection signal ATD falls after the read operation is completed and the data is surely read onto the buses WRBA0 to WRBA3. Is determined.
  • the bus selector 153 uses the rising edge of the write enable signal / WE as a trigger to transfer the write data on the bus WR BX to any of the buses WR BA0 to WR BA3 specified by the bus selection signal.
  • the write data is latched to an internal latch circuit corresponding to one of the buses WR BAO to WR BA3.
  • the R / W control circuit 154 has substantially the same configuration as that of the RZW control circuit 14 shown in FIG. 1, except that the timing for generating the control signals LW1 and LW2 is slightly different. That is, in the first embodiment, each time the write enable signal ZWE rises, the RZW control circuit 14 lowers both the control signals LW1 and LW2. On the other hand, in the RZW control circuit 154 of the present embodiment, the write enable signal / WE is triggered by the fourth rising edge of the write enable signal WE (that is, the timing for ending one write operation). The control signals LW1 and LW2 both fall slightly later than the rise of WE.
  • the bus decoder 152 decodes the value “11” B of the address PageAddress “Y 1” received through the address buffer 151.
  • the bus selector 153 selects the bus WRB A3 and connects it to the bus WRBX.
  • the second and subsequent addresses are compared with the first address "Y1" (time t'l 0 to t41).
  • "Y2" to "Y4" time t4 l-t43, time t43 ⁇ !; 45, hour
  • the time t 45 to t 47 can be changed at high speed. Therefore, the second and subsequent address access times (time t41 to t42, time t43 to t44, time t45 to t) are compared with the address access time of the first data (time t10 to t13). 46) can also be shortened.
  • the read operation from the memory cell array 7 is terminated when the data of the memory cell starts to be output on the bus WRBi, and the operation shifts to the refresh operation. I have. Therefore, refreshing of the memory cell array 7 can be completed while page reading is being performed on the outside of the semiconductor memory device. Therefore, when viewed from the outside, the refresh period becomes completely invisible and the cycle time can be reduced accordingly.
  • FIG. 2 The operation in FIG. 2 is also similar to the operation in FIG. 2 described in the first embodiment, and therefore, the differences from FIG. 2 will be described below.
  • a write request for data "Qx (Y1 to Y4)" was issued to four addresses whose address UAddress is "Ax". And for this reason, it is assumed that the address “Ax” is held in the address register in the register circuit 3 and the data register “Qx (Yl to ⁇ 4)” is held in the data register in the register circuit 150. .
  • the operation is the same as in FIG. 2 from time t1 to t4.
  • the register circuit 150 transmits the data "Qx (Y1 to Y4)" held in the data register to the bus W RB 3 To WRB 0 simultaneously.
  • "Qx (Y1 to Y4)" is written to each of the four addresses starting from the address "AX”.
  • the bus selector 153 latches the data "Qn (Y1)" to the internal latch circuit corresponding to the bus WRB A3 specified by the bus selection signal from the bus decoder 152, and Sends write data to bus WR BA 3.
  • the write data is supplied sequentially as only the address PageAddress is changed as appropriate. That is, at time t52, the address PageAddress changes to "Y2" "10" B), and at time t53, the write data "Qn (Y2)" for the address "An (Y2)” passes the path I / O. Out on path WRBX through Then, at time t54, the write enable signal ZWE falls. However, in this case, since the address Uaddress has not changed, no one-shot pulse is generated in the address change detection signal ATD, and neither late write nor refresh is performed.
  • the bus selector 153 latches the data "Qn (Y2)" to the internal latch circuit corresponding to the path WRB A2 at time t56.
  • the write data is sent out to the bus WRB A 2.
  • the address PageAddress is "Y3".
  • the bus selector 153 sends the signal "Qn" to the latch circuit corresponding to the bus WRB A1 at time t61.
  • the write enable signal / WE rises, and at time t66, the bus selector 153 sends the data "Qn (Y) to the latch circuit corresponding to the bus WRBA0. 4) Latch and send this data to bus WRBA0.
  • the R / W control circuit 154 causes both the control signals LW1 and LW2 to fall.
  • the register circuit 3 fetches the address LC—ADD value “An” into the address register, and the register circuit 150 outputs the data on the path length 83 to 180 ”(211 ( ⁇ 1 to ⁇ 4) "is taken into the internal data register. This ensures that the address and data used for late write when the next write request is issued.
  • One page write operation is completed. I do.
  • the second and subsequent addresses are compared with the first address (time t3 to t52).
  • t 65 can be changed at high speed.
  • the second and subsequent write times are compared with the write time of the first data (time t2 to t7). ) Is also shorter.
  • the data Qx (Y1 to Y4) is transferred to the buses WRB3 to WRB0.
  • this batch write is a late write
  • the write operation is completed at an early timing in the memory cycle for actually performing the page write, and the operation can be shifted to the refresh operation at almost the same timing as in the page read.
  • the refresh operation can be completed while data for page write is supplied from the outside, and the refresh period becomes completely invisible when viewed from the outside as in the case of the read operation. It is effective for shortening.
  • the retention period of the first address PageAddress (Y1) is set longer than that of the second and subsequent addresses PageAddress (Y2 to Y4), and the width of the write pulse is also corresponding to this.
  • the first address PageAddress may be narrower as in the case of the second and subsequent hold periods and write pulses. Further, the holding period and the writing pulse for the second and subsequent times may be further shorter than the illustrated width.
  • FIG. 14 is a block diagram showing a configuration of a semiconductor memory device according to a modification, in which the same components as those in FIG. 12 are denoted by the same reference numerals.
  • a dedicated ATD circuit 155 is provided separately from the ATD circuit 143 in order to detect a change in the address PageAddress.
  • the ATD circuit 155 When detecting the change of the address Pageaddress, the ATD circuit 155 generates a negative one-shot pulse in the address change detection signal ZATDP. At that time, it is necessary to generate a one-shot pulse only at the timing when the address Pageaddress changes after the address Uaddress changes.
  • the ATD circuit 155 generates a one-shot pulse in the address change detection signal ZATDP only when the address Pageaddress changes after detecting the rise of the address change detection signal ATD. Then, the ATD circuit 155 does not generate a one-shot pulse in the address change detection signal ZATDP until the address change detection signal ATD rises again even if the address Pageaddress changes.
  • an address change detection signal ZATDP is supplied to the bus selector 153 instead of the address change detection signal ATD. Then, the path selector 153 detects the falling edge of the negative one-shot pulse generated in the address change detection signal / ATDP, and takes in the read data on the bus WRB Ai into the internal latch circuit.
  • the refresh is performed only once.
  • the refresh starting at time t40 is completed, at time t48 (the end of the address skew period of the next memory cycle). Until the end timing), the memory cell array 7 is not accessed. Therefore, a plurality of refreshes may be performed using the idle time existing in FIG. 13 or FIG.
  • the present embodiment is for performing a burst operation in which functions are added to the page mode operation described in the fourth embodiment.
  • the burst mode is the same as the basic mode in that high-speed reading or writing is performed by changing the lower address of the address Address.
  • the way of addressing is different between burst mode and page mode. That is, since all lower addresses are directly input from the outside in the page mode operation, the order of the lower addresses can be randomly specified from the outside.
  • the address Pageaddress is given in the order of “11” B to “00” B, but this is given, for example, as “10” B, “01” B, “00” B, “11”. "B or any other order.
  • the information of the lower address given from the outside is only the lower address used at the start of the burst operation.
  • lower addresses other than those given at the start are sequentially generated internally in response to a trigger for starting the burst operation, and the order of generation of the lower addresses is predetermined. .
  • the generation order of the lower addresses is typically a linear method or an interleaved method.
  • the former method is to increase the address by "1".
  • the lower address is sequentially generated according to the value of the starting address, for example, as follows.
  • FIG. 16 is a block diagram showing the configuration of the semiconductor memory device according to the present embodiment, and the same components as those in FIG. 12 (fourth embodiment) are denoted by the same reference numerals.
  • a burst control circuit 161 and a burst address generation circuit 162 are added to the configuration of FIG.
  • the lower address of the address specifies the start address of the burst operation, it is described as StartAddress instead of Pageaddress shown in FIG.
  • the burst control circuit 161 outputs four trigger signals from the rising edge of the address change detection signal ATD, using the output enable signal OE (for reading) or the write enable signal ZWE (for writing) as a trigger.
  • the timing at which these trigger signals are generated will be described in detail later in the description of the operation.
  • the burst address generation circuit 162 regards the address output from the address buffer 151 when the first of the four trigger signals is given as the start address, and thereafter, the trigger signal is Whenever given, the lower address is generated in accordance with the above-mentioned linear system or interleave system.
  • the burst read operation will be described with reference to FIG. 17. Since this operation is based on the page read operation of the fourth embodiment, differences from FIG. 13 will be described here.
  • the burst control circuit 161 is ready to output a trigger signal. Thereafter, at time t10, "An + 1" is supplied as the address Uaddress, and "Y1" is supplied as the address StartAddress.
  • the burst control circuit 161 When the address change detection signal ATD rises at time t 11, the burst control circuit 161 outputs a trigger signal to the burst address generation circuit 162. As a result, the burst address generation circuit 162 takes in the address "Y1" output from the address buffer 151 and outputs it to the bus decoder 152. Then, as in the fourth embodiment, reading of four addresses corresponding to the address " ⁇ + ⁇ '" is started, and at time t13, data of the data appearing on the buses WRB0 to WRB3 is restored. Qn + 1 (YD) is output on bus WRB X.
  • the address change detection signal ATD falls and the operation shifts to the refresh operation.
  • the burst control circuit 161 outputs a second trigger signal, and the burst address generation circuit 162 changes its output to “Y2” Let it.
  • the time Ti is set after the time t13 when the reading from the memory cell array '7 is completed. If “Y1” is, for example, “01” B and the interleave method is adopted, “Y2” becomes “00” B. Then, when the bus selection signal output from the bus decoder 152 changes, the bus selector 153 outputs ⁇ Q- "Qn + 1 (Y2)" on the bus WRBX at time t72.
  • the burst control circuit 161 since the lower address changes at a predetermined timing inside the semiconductor memory device, a timing (in this case, different from the case of FIG. The lower address changes to "Y2" at time t71) earlier than time t41.
  • the burst control circuit 161 generates the third and fourth trigger signals at time t 73 after time T i 'from time t 71, and at time T i' from time t 73.
  • the burst address generation circuit 162 After each output at t 75, the burst address generation circuit 162 changes its own output to “Y3” and “Y4” respectively, and correspondingly, the times t 74 and 1; At 76, "011 + 1 (Y3)” and “Qn + 1 (Y4)" are output.
  • time Ti is set to be shorter than the above-mentioned time Ti (for example, "1/2" of the time Ti), as in the case of the page mode, the address access for the first time is performed.
  • the address access time of the second and subsequent data time t71 to t72, time t73 to t74, time t) 75 to t76 can also be shortened.
  • the burst control circuit 161 outputs a trigger signal, so that the burst address generation circuit 162 fetches the address "Y1" output from the address buffer 151. Output to the bus decoder 152.
  • data "Qx (Y2 to Y4, Yl)" is simultaneously written to four addresses corresponding to the address "Ax" as in the fourth embodiment.
  • the write data "Qn (Y1)” for the address An (YD) is supplied onto the bus IZO, and at time t6, the address transition detection signal ATD falls and the operation shifts to the refresh operation. I do.
  • the burst control circuit 161 outputs the second trigger signal, and the burst address generation circuit 162 outputs its output to “Y2”.
  • the bus select 153 receives the rise of the write enable signal ZWE at time t7, and latches the data "Qn (Yl)" to the internal latch circuit corresponding to the bus WRB A3. At the same time, this data is transmitted to the bus WRB A3.
  • the burst control circuit 161 generates the third and fourth trigger signals at time t 86 after time T j 1 from time t 81 and at time T j 'after time t 86
  • the burst address generation circuit 162 changes its own output to "Y3" and "Y4", respectively, and correspondingly outputs the data on the bus WR BX at times t89 and 94, respectively.
  • " ⁇ 311 (Y3)” and “Qn (Y4)" are output.
  • the bus selector 153 outputs the signals at times t93 and t96, respectively.
  • the first lower address holding period (time Tj) and the write pulse are applied to the second and subsequent lower address holding periods (Tj ′) and the write pulse. It may be narrower as shown. Furthermore, the holding period (T j ′) and the write pulse for the second and subsequent times may be further shorter than the width shown in FIG.
  • the present embodiment when performing continuous access, only the start address (StartAddress) needs to be given as the lower address, and control outside the semiconductor memory device is simplified as compared with the page mode. Further, in a general semiconductor memory device that performs a burst operation, a synchronous clock signal is used as a trigger for starting the operation. However, when the operation is performed according to the clock signal as described above, power consumption increases. On the other hand, in the present embodiment, the output enable signal OE or the write enable signal ZWE is used as a trigger for starting the burst operation, and the clock signal is not used as a trigger. For this reason, according to the present embodiment, power consumption can be reduced, and the present embodiment is suitable for low power consumption devices such as mobile phones.
  • the standby mode is switched based on the power down control signal PowerDown supplied from outside the semiconductor memory device.
  • the same standby mode as in each of the above-described embodiments is achieved. Switching is realized. That is, in the present embodiment, the address “0” (the lowest address) on the memory cell array 7 is a data storage area dedicated to mode switching.
  • the data for setting the standby mode 2 is “F 0” h (where “h” means hexadecimal), and the data for setting the standby mode 3 is “F 0” h. Evening is "0F" h. Therefore, in this embodiment, the bus width of the paths WR B and WR BX is 8 bits.
  • FIG. 19 is a block diagram showing the configuration of the semiconductor memory device according to the present embodiment, and the same reference numerals are given to the same components and signal names as those shown in FIG. Fig. 19 differs from Fig. 1 in that there is no pin for inputting the power-down control signal PowerDown, the standby mode control circuit 201 is newly added, and the refresh control is performed.
  • the circuit 204, the boost power supply 2 15, the substrate voltage generation circuit 2 16 and the reference voltage generation circuit 2 17 respectively correspond to the refresh control circuit 5, the boost power supply 18 and the substrate voltage generation circuit 19 shown in FIG. Part of the configuration is different from that of the reference voltage generation circuit 20. Therefore, the details of these units will be described below with reference to FIGS.
  • FIGS. 20 to 24 the same reference numerals are given to the same components and signal names as those shown in FIG. 1 or FIG.
  • the standby mode control circuit 201 sets the mode setting signals MD 2 and MD based on the internal address LC—ADD, the chip select signal / CS, the write enable signal / WE, and the write data on the bus WRBX. Generates 3.
  • the mode setting signal MD 2 is a signal which goes to “H” level when setting the stamp mode 2 and is supplied to the refresh control circuit 204.
  • the mode setting signal MD 3 is a signal which becomes “H” level when setting to the standby mode 2 or the stamp mode 3, and includes the boost power supply 2 15, the substrate voltage generation circuit 2 16, and the reference. It is supplied to the voltage generation circuit 217.
  • Standby mode 1 is when the mode setting signals MD2 and MD3 are both at "L" level.
  • FIG. 20 is a circuit diagram showing a detailed configuration of the standby mode control circuit 201.
  • data WRB0 to WRB3 and WRB4 to WRB7 are bits 0 to 3 and 4 to 7 of the write data supplied to the bus WRBX from outside the semiconductor storage device.
  • the circuit consisting of AND (AND) gate 221, Noage Ichito 222 and the AND gate 2 2 3 outputs only the "H” level when the write data is "FO” h.
  • the circuit including the NOR gate 224, the AND gate 225, and the AND gate 226 outputs the “H” level only when the write data is “OF” h.
  • the OR gate 227 outputs the "H” level when either "F0" h or "OF” h is input as the write data by ORing the outputs of the AND gates 233 and 226. .
  • addresses X0B to Y7B are address values obtained by inverting each bit constituting the internal address LC-ADD.
  • address X0 B is the inverted value of bit 0 of the row address
  • address Y 7 B is the inverted value of bit 7 of the column address. Therefore, AND gate 228 outputs an "H” level only when all bits of internal address LC-ADD detect "0" B (that is, address "0").
  • the AND gate 229 outputs the write enable signal WE as a clock only when writing "FO” h or "OF” h to the address "0".
  • the AND gate 230 outputs the write enable signal / WE as a clock as it is only when writing data "OF" h to the address "0".
  • a circuit including the inverters 231 to 236 and the AND gate 237 captures the falling edge of the chip select signal ZCS and generates a one-shot pulse in the signal CEOS.
  • the latch 238 sets the "H" level corresponding to the power supply potential supplied to the D terminal as the mode setting signal MD2. Output from Q terminal.
  • the latch 238 resets itself and outputs an "L" level to the mode setting signal MD2.
  • the latch 239 has the same configuration, and outputs an “H” level to the mode setting signal MD3 when the output of the AND gate 230 rises, and outputs a low level to the signal CEOS. Outputs "L” level to mode setting signal MD3 when a one-shot pulse is generated.
  • the output of the AND gate 229 rises in synchronization with the rise of the write enable signal ZWE, and the latch 2 380 of the D drive is set. MD 2 becomes “H” level.
  • the outputs of the AND gates 229 and 230 rise in synchronization with the rise of the write enable signal / WE and the latches 238 and 2 39 are both set, and both the mode setting signal MD2 and the mode setting signal MD3 become "H" level.
  • FIG. 21 is a circuit diagram showing a detailed configuration of the refresh control circuit 204.
  • the P-channel transistor 240 has its gate terminal, source terminal, and drain terminal connected to the output of the AND gate 241, the power supply potential, and the power supply pin of the refresh control circuit 5, respectively. Therefore, if the output of the AND gate 241 is at the "L" level, the transistor 240 is turned on to supply power to the refresh control circuit 5, and if the output is at the "H" level, the transistor 24 is turned on. 0 cuts off and stops power supply.
  • AND gate 241 ⁇ is set when the semiconductor memory device is not selected (chip select signal / CS is at “H” level) and in standby mode 2 or standby mode 3 (mode setting signal MD 2 is at “H” level) Then, the transistor 240 is cut off. Next, the inverter 242 generates an inverted signal of the mode setting signal MD2, and its output becomes “H” level in the standby mode 1.
  • the AND gate 243 outputs the refresh address R-ADD generated by the refresh control circuit 5 in the standby mode 1 as it is, while fixing the same address to “0” in the stampy mode 2 or 3.
  • the AND gate 244 outputs the refresh control signal REFA generated by the refresh control circuit 5 as it is, while the In mode 2 or standby mode 3, this signal is fixed at "L" level.
  • Inverter 245 outputs the "L” level in standby mode 1 to invert the output of inverter 242.
  • the OR gate 246 outputs the refresh control signal REFB generated by the refresh control circuit 5 in the standby mode 1 as it is, while fixing the signal to the “H” level in the standby mode 2 or the standby mode 3.
  • FIGS. 22 to 24 are circuit diagrams showing detailed configurations of the boost power supply 2 15, the substrate voltage generation circuit 2 16, and the reference voltage generation circuit 2 17, respectively.
  • the P-channel transistor 250 and the AND gate 251 have the same functions as the transistor 240 and the AND gate 241 shown in FIG. 21, respectively. That is, the transistor 250 is cut off when the semiconductor memory device is in the non-selected state (the chip select signal ZCS is at the “H” level) and in the stampy mode 3 (mode setting signal MD 3 is at the “H” level). Then, the power supply to the boost power supply 18 is stopped, and otherwise, the power is supplied to the boost power supply 18.
  • the operation at the time of switching the standby mode in the semiconductor memory device having the above configuration is as follows.
  • the chip select signal / CS may be dropped.
  • the standby mode control circuit 201 generates a one-shot pulse from the falling edge of the chip select signal ZCS, resets the latches 238 and 239, and sets the mode setting signals MD2 and MD3. Are set to "L" level.
  • the transistor 240 is turned on to supply power to the internal refresh control circuit 5, and the refresh address R ADD and the refresh control signal RE generated by the refresh control circuit 5 are generated. FA and REFB will be output as they are.
  • the boost power supply 215, the substrate voltage generation circuit 216, and the reference voltage generation circuit 217 also supply power to the internal boost power supply 18, substrate voltage generation circuit 19, and reference voltage generation circuit 20, respectively.
  • the standby mode control circuit 201 sets the mode setting signal MD 2 to the “H” level from the rising edge of the write enable signal ZWE. At this time, if the semiconductor memory device is not selected or is no longer selected, the chip select signal / CS becomes "H" level, so that the refresh control circuit 204 supplies power to the internal refresh control circuit 5. Stop supply.
  • the refresh control circuit 204 fixes the refresh address R-- ADD to "0" and sets the refresh control signals REFA, RE FB Level is fixed to "L” level and "H” level, respectively.
  • the chip select signal ZCS is at the “H” level, the ATD circuit 4 outputs “L” without generating a one-shot pulse in the address change detection signal ATD even if each bit of the internal address LC—ADD changes. "Leave the level.
  • the row control circuit 16 fixes the low enable signal RE, the sense amplifier enable signal SE, the precharge enable signal PE, and the control signal CC to the "L” level. Therefore, the column enable signal CE and the latch control signal LC also remain at “L” level.
  • the refresh control signal REFB is fixed at the “H” level and the address change detection signal ATD is fixed at the “L” level
  • the multiplexer 6 continues to select the internal address L-ADD. Become. As described above, the refresh operation is interrupted, and the current consumption is reduced.
  • the mode setting signal MD3 remains at "L” level, the boost power supply 18, the substrate voltage generation circuit 19, and the reference voltage generation circuit 20 (see FIG. 22 to Fig. 24) is continuously supplied with power.
  • the standby mode control circuit 201 sets both the mode setting signal MD2 and the mode setting signal MD3 to "H" level from the rising edge of the write enable signal ZWE. Therefore, when the chip select signal ZCS becomes “H” level, the refresh control circuit 204 stops power supply to the internal refresh control circuit 5 as in the standby mode 2.
  • the boost power supply 2 15, the substrate voltage generation circuit 2 16, and the reference voltage generation circuit 2 17 correspond to the internal boost power supply 18, substrate voltage generation circuit 19, and reference voltage generation circuit 20, respectively. Stop the power supply.
  • the refresh control is interrupted in the same manner as in the stampy mode 2, and the current of the power supply control circuit is also cut to further reduce the current consumption.
  • the present embodiment it is not necessary to provide a signal such as the power-down control signal PowerDown described in the first embodiment from outside the semiconductor memory device, and therefore the number of pins can be reduced accordingly.
  • a signal such as the power-down control signal PowerDown described in the first embodiment
  • the same may be applied to the second and subsequent embodiments as they are.
  • the control of the standby mode described in each of the above embodiments may be applied to an existing semiconductor memory device such as a pseudo SRAM.
  • each memory cell of the memory cell array 7 is configured by one transistor and one capacity.
  • the configuration of the memory cell is not limited to such a form. Certainly, such a memory cell is most preferable in terms of chip size and the like, but the use of memory cells other than one transistor and one capacity is not denied in the semiconductor memory device of the present invention.
  • a DRAM memory cell having a configuration smaller than that of a general-purpose SRAM cell has the effect of reducing the chip size compared to a general-purpose SRAM, even if it does not have a one-transistor one-capacity configuration.
  • refresh is performed from the falling edge of the one-shot pulse generated in the address change detection signal ATD.
  • the logic of the one-shot pulse may be inverted and refreshing may be performed from the rising edge. This is exactly the same for each signal other than the address change detection signal ATD.
  • the semiconductor memory device may be, for example, in a form in which the entire circuit illustrated in FIG. 1 is mounted on a single chip.
  • the whole circuit may be divided into several function blocks, and each function block may be mounted on a separate chip.
  • a hybrid IC integrated circuit
  • a control section for generating various control signal address signals and a memory cell section are mounted on separate chips (control chip and memory chip). That is, a configuration in which various control signals are supplied to the memory chip from a control chip provided outside the memory chip also belongs to the category of the present invention.
  • the present invention provides a technique for realizing a semiconductor memory device having the following features. • Refresh does not slow down normal read / write access.
  • the overall memory cycle can be reduced by reducing the write time. • Operates according to the general-purpose SRAM specification and has a small chip size, low power consumption and low cost even if the capacity is increased.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • Static Random-Access Memory (AREA)

Description

明 細 書
技術分野
本発明は、 メモリセルアレイが DRAM (ダイナミックノランダム 'アクセス · メモリ） と同じメモリセルで構成されており、 かつ、 半導体記憶装置の外部から 見たときに汎用の SRAM (スタティック RAM) と同様の仕様で動作する半導 体記憶装置に関する。 なかでも本発明は、 携帯電話や PHS (パーソナル ·ハン ディフォン ·システム） 等に代表される携帯機器へ搭載するのに適した半導体記 憶装置に関するものである。 背景技術
ランダムアクセスの可能な半導体記憶装置としては S R A Mおよび D R A Mが 最も代表的である。 DRAMと比べた場合、 SRAMは一般に高速である上に、 電源を供給してアドレスを入力しさえすればそのアドレスの変化を捉えて内部の 順序回路が動作して読み出し ·書き込みを行うことができる。 このように、 SR AMは DRAMに比べて単純な入力信号波形を与えるだけで動作するため、 こう した入力信号波形を生成する回路の構成も簡単化することが可能である。
また、 SRAMは DRAMのようにメモリセルに記憶されたデータを保持し続 けるだめのリフレッシュが不要であることから、 その取り扱いが容易であるとと もに、 リフレッシュを必要としないのでスタンバイ状態におけるデータ保持電流 が小さいという長所もある。 こうしたこともあって SRAMは様々な用途に広く 用いられている。 もっとも、 SRAMは一般に 1メモリセル当たり 6個のトラン ジス夕を必要とするため、 大容量化を図ろうとすると DRAMに比べてどうして もチップサイズが大きくなつてしまうほか、 価格自体も D RAi^に比べて高くな らざるを得ないという短所もある。 別々に与えねばならないこと， これらアドレスの取り込みタイミングを規定する 信号として R A S (行アドレスストローブ） /C A S (列アドレスストローブ） を必要とすること， 定期的にメモリセルをリフレツシュすることが必要であるこ となど、 S R AMに比べてどうしてもタイミング制御が複雑となってしまうほか、 リフレツシュ制御のための回路などが余分に必要となってしまう。
また、 D R AMは外部からのアクセスが無いときにもメモリセルのリフレツシ ュが必要となることから消費電流が大きくなつてしまうという問題もある。 とは 言え、 D R AMのメモリセルはキャパシ夕 1個とトランジスタ 1個で構成可能で あるため、 チップサイズを大きくすることなく大容量化を図ることは比較的容易 である。 したがって、 同じ記憶容量の半導体記憶装置を構成するのであれば S R AMよりも. D R AMの方が安価になる。
ところで、 携帯電話などに代表される携帯機器が採用している半導体記憶装置 としてはこれまでのところ S R AMが主流である。 これは、 これまでの携帯電話 には簡単な機能しか搭載されていなかったためそれほど大容量の半導体記憶装置 が必要とされなかったこと， D R AMに比べてタイミング制御などの点で扱いが 容易であること， スタンバイ電流が小さく低消費電力であるため連続通話時間- 連続待ち受け時間をできる限り伸ばしたい携帯電話などに向いていることなどが その理由である。
しかるに、 ここのところ、 非常に豊富な機能を搭載した携帯電話が登場してき ており、 電子メールの送受信機能や、 各種のサイトにアクセスして近隣にあるレ ストランなどのタウン情報を取得するといつた機能も実現されている。 のみなら ず、 ごく最近の携帯電話ではインタ一ネット上の WE Bサーバにアクセスしてホ —ムページの内容を簡略化して表示するような機能も搭載されてきており、 将来 的には現在のデスクトップ型パーソナルコンピュータと同様にインタ一ネット上 のホームページ等へ自由にアクセスできるようになることも想定される。
こうした機能を実現するためには、 従来の携帯電話のように単純なテキスト表 示を行っているだけでは駄目であって、 多様なマルチメディア情報をユーザへ提 供するためのグラフィック表示が不可欠となる。 それには、 公衆網などから受信 した大量のデータを携帯電話内の半導体記憶装置上に一時的に蓄えておく必要が 生じてくる。 つまり、 これからの携帯機器に搭載される半導体記憶装置としては DRAMのように大容量であることが必須条件であると考えられる。 しかも、 携 帯機器は小型かつ軽量であることが絶対条件であるため、 半導体記憶装置を大容 量化しても機器そのものが大型化 ·重量化することは避けねばならない。
以上のように、 携帯機器に搭載される半導体記憶装置としては扱いの簡便さや 消費電力を考えると S RAMが好ましいが、 大容量化の観点からすれば D RAM が好ましいことになる。 つまり、 これからの携帯機器には SRAMおよび DR A Mの長所をそれぞれ取り入れた半導体記憶装置が最適であると言える。 この種の 半導体記憶装置としては、 DRAMに採用されているものと同じメモリセルを使 用しながら、 外部から見たときに SRAMとほぼ同様の仕様を持った 「疑似 SR AM」 と呼ばれるものが既に考えられてはいる。
疑似 S R AMは D R AMのようにアドレスを行ァドレス， 列ァドレスに分けて 別々に与える必要がなく、 またそのために RAS， CASのようなタイミング信 号も必要としない。 疑似 SRAMでは汎用の SRAMと同様にァドレスを一度に 与えるだけで良く、 クロック同期型の半導体記憶装置のクロックに相当するチッ ブイネーブル信号をトリガにしてァドレスを内部に取り込んで読み出し/書き込 みを行っている。
もっとも、 疑似 S R A Mが汎用の S R A Mと完全な互換性を有しているとは限 らず、 その多くはメモリセルのリフレッシュを外部から制御するためのリフレツ シュ制御用端子を具備しており、 リフレッシュを疑似 S R A Mの外部で制御して やらねばならない。 このように、 疑似 SRAMの多くは SRAMと比べたときに 扱いが容易でなく、 リフレツシュ制御のための余分な回路が必要となってくると いった欠点がある。 こうしたことから、 以下に紹介するように、 疑似 SRAMの 外部でリフレッシュを制御しなくて済むようにして、 汎用 S R AMと全く同じ仕 様で動作させるようにした疑似 SRAMも考えられてきている。 しかしこの種の 疑似 S R A Mにあっても以下に述べるように様々な欠点がある。
まず、 第 1の関連技術として特開平 4一 243087号公報に開示された半導 体記憶装置が挙げられる。 この関連技術では疑似 S R AM自身がリフレッシュ夕 イマを持たず、 疑似 SRAMの外部に夕イマを設けるようにしている。 そして、
'ュ時間が経過した後に最初のアクセス要求があった時点で、 疑似 S R AMの外部にて O E (出カイネーブル） 信号を作り出し、 この〇E信号に従って リフレッシュを行ってから当該アクセス要求に対応する読み出し又は書き込みを 行うようにしている。
しかしながら、 この第 1の関連技術のような構成では消費電力が大きくなり過 ぎてしまって、 バッテリ駆動による長時間使用を前提とした携帯電話などの低消 費電力製品には適用することができないという問題がある。 というのも、 第 1の 関連技術では、 チップィネーブル信号が有効になった時点で疑似 S R AMが外部 から入力されたアドレスをラッチして動作するようになっている。 つまり、 第 1 の関連技術では疑似 S R AMへアクセスする度にチップィネーブル信号を変化さ せる必要があるため、 実装基板上に配線されたチッブイネーブル信号のバス線の 充放電電流によつて消費電力が大きくなつてしまう。
また、 第 1の関連技術では、 疑似 S R AM外部から読み出し要求があった場合 には、 まず初めにリフレッシュを実施してから当該読み出し要求に対応したメモ リセルの読み出しを行っている。 したがって、 読み出し動作の開始タイミングが リフレッシュ動作に必要となる時間だけ遅れてしまうという問題がある。つまり、 アドレスが確定した時点から読み出しデータが出力される時点までを意味するァ. ドレスアクセス時間 （以下 「TAA」 と言う） が大きくなつてしまうことになる。 この問題は書き込みの場合も同様に生じうる。 すなわち、 たとえ書き込みイネ一 ブル信号や書き込みデータがメモリサイクル内の早いタイミングで与えられてい たとしても、 リフレツシュが完了した後でなければ書き込み動作を開始させるこ とができない点が問題である。
次に、 第 2の関連技術として特許第 2 5 2 9 6 8 0号公報 （特開昭 6 3 - 2 0 6 9 9 4号公報） に開示されている半導体記憶装置が挙げられる。 この闋連技術 では、 外部からリフレッシュを制御するようにした旧来の疑似 S R AMと同様の 構成が開示されているほか、 この疑似 S R AMの構成を流用しながらさらに改良 を加えた構成が示されている。
前者の構成では、 出力イネ一ブル信号が有効になったことを受けてァドレス変 化検出信号を生成し、 疑似 S R AM内部で生成されたリフレッシュアドレスに従 つてリフレッシュを行ったのち、 出カイネーブル信号が無効になった時点で再び ァドレス変化検出信号を生成して、 疑似 S R AM外部から与えられた外部ァドレ スに対してもリフレッシュを行っている。 しかしながら、 出カイネーブル信号が リフレッシュ間隔毎に定期的に発生するのであれば外部アドレスを対象とした後 者のリフレッシュは本来必要ではなく、 外部アドレスに対してリフレツシュを行 つている分だけ無駄に電力を消費してしまっている。
一方、 後者の構成では、 外部アドレスの変化を捉えてアドレス変化検出信号を 発生させ、 このアドレス変化検出信号を契機として疑似 S RAM内部で生成され たリフレッシュァドレスに対してリフレツシュを行い、 それから一定時間が経過 した後に再びァドレス変化検出信号を発生させて外部ァドレスを対象とした通常 の読み出し ·書き込みを行うようにしている。 しかし、 リフレッシュを行ったの ちに読み出し又は書き込みを行うようにすると、 第 1の関連技術について指摘し たのと同様の問題が生じてしまう。
また、 こうした構成では外部アドレスにスキューが入ったときに問題を生じる ことになる。 すなわち、 外部アドレスにスキューがあるとそれによつて複数のァ ドレス変化検出信号が生成される。 このため、 最初のアドレス変化検出信号でリ フレッシュが起動されるのは良いとしても、 2番目以降のアドレス変化検出信号 によって本来はリフレッシュの完了後に行われるべき外部アドレスに対する通常 のアクセスが起動されてしまう。 つまりこの場合、 リフレッシュ中であるにも拘 わらず外部アドレスに対するアクセス要求が為されてしまい、 以下に述べるよう な問題が発生してしまう。
D R AMのメモリセルは一般に破壊読み出しであるため、 あるワード線を活性 化させてセンスアンプで読み出しを行ったときには、 このワード線に接続されて いる全てのメモリセルに元々記憶されていたデータを当該センスアンプからこれ らメモリセルへ書き戻してやる必要がある。 ところが、 上述したようにリフレツ シュ中に通常の読み出し又は書き込みが起動された場合、 複数のヮード線が同時 に活性化されてしまう。 そうすると、 これらワード線に接続されたメモリセルの データが同一のビット線上に同時に読み出されることになり、 リフレッシュすべ きメモリセルのデータに対応して生じたビット線上の電位が正しいもので無くな る。したがって、このビット線上の電位を増幅して当該メモリセルへ書き戻し（リ フレッシュ） を行ってしまうとメモリセルのデータが破壊されてしまう。
次に、 第 3の関連技術として特開昭 6 1 - 5 4 9 5号公報および特開昭 6 2— 1 8 8 0 9 6号公報に開示された半導体記憶装置が挙げられる。 前者の半導体記 憶装置はリフレッシュ間隔を計時するためのリフレッシュタイマを内部に有して おり、 リフレツシュ間隔に相当する時間が経過した時点でリフレッシュスタート 要求を発生させ、 読み出し動作におけるビット線対の増幅が完了した後に、 リフ レッシュアドレスに対応するワード線を活性化させてリフレッシュを行っている。 こうすることで、 半導体記憶装置の外部からメモリセルのリフレッシュを制御し なくとも済むようにしている。
また、 後者の半導体記憶装置は前者の半導体記憶装置を実現するための動作夕 イミング制御回路についてその詳細構成を具体的に開示したものであって、 基本 的には前者の半導体記憶装置と同様のものである。 なお、 第 3の関連技術では第 1の関連技術や第 2の関連技術と同じく、 リフレッシュを行ってから読み出し又 は書き込みを行うことも開示している。 このほか、 第 3の関連技術に類する第 4 の関連技術として、 特開平 6— 3 6 5 5 7号公報に開示された半導体記憶装置が 挙げられる。この半導体記憶装置も内部にリフレッシュ用の夕イマを備えており、 所定のリフレッシュ時間が経過した時点でリフレッシュスタート要求を発生させ て、 読み出しが完了した後にリフレッシュを行うようにしている。
しかし、 第 3の関連技術に開示されているように、 リフレッシュを行ってから 読み出し又は書き込みを行うようにすると先に指摘したような問題が生じる。 も つとも、 この第 3の関連技術や第 4の関連技術では、 読み出し又は書き込みを行 つてからリフレッシュを行うことも開示している。 こうした構成にすれば第 1の 関連技術や第 2の関連技術のようにァドレスアクセス時間 TAAが大きくなると いった問題が生じることはない。 しかしながら、 第 3の関連技術や第 4の関連技 術では書き込みタイミングを決定する書き込みイネ一ブル信号が如何なる夕イミ ングで与えられるのかが全く考慮されておらず、 次のような問題を生じる可能性 がある。
すなわち、疑似 S R AMを汎用 S R AMと同じ仕様で動作させようとした場合、 書き込みイネ一ブル信号や書き込みデータはアドレスの変化に対して非同期に与 えられることになる。 このため、 書き込みアドレスが確定していても書き込みィ ネーブル信号及び書き込みデ一夕がともに確定するまでは、 実際にメモリセルへ の書き込み動作を開始させることはできない。 つまり、 書き込みィネーブル信号 と書き込みデータが確定するまでは何の動作も行われない空き時間となってしま レ これらが確定して初めて書き込みおよびリフレッシュが順次行われることに なる。 このため、 第 1の関連技術や第 2の関連技術のようにリフレッシュしてか ら書き込みを行う構成と比べた場合、 空き時間の分だけメモリサイクルが長くな つてしまうという欠点がある。
ここで、 第 1の関連技術〜第 4の関連技術のような疑似 S R AMでは一般に次 のようにして書き込み動作を行っている。 すなわち、 書き込み期間中はワード線 を活性化してメモリセルの選択を継続しつつ、 書き込みィネーブル信号が非同期 的に有効とされた時点からメモリセルへの書き込み動作を開始させ、 書き込みデ —夕が確定したタイミングから所定時間 （以下、 時間 TDWとする） が経過するま での間にこの書き込みデ一夕を実際にメモリセルへ書き込んでいる。 その後、 書 き込みイネ一ブル信号を無効とし、 それからさらに所定時間 （以下、 リカバリ時 間 TWRとする）が経過するまでの間に後続のアクセスのためにビット線のプリチ ャ一ジを実施するようにしている。
汎用 S R AMでは上記のようなリカパリ時間 TWRは実際には不要であるが、疑 似 S R A Mでは D R AMメモリセルを採用している関係上、 D R AMと同様にビ ット線をプリチャージする必要があるためリカパリ時間 T をゼロにはできな い。このように、疑似 S R AMではリカパリ時間 TWRを確保しておかねばならず、 汎用 S R AMと比べた場合に次のアドレスに対する動作の開始タイミングが遅い という欠点がある。 したがって、 上述した空き時間やリカパリ時間 TWRの短縮が 望まれているところであるが、 第 1の関連技術〜第 4の関連技術のような構成と していたのではその実現が困難である。
以上のほかにも既存の疑似 S R AMには次のような問題がある。 すなわち、 汎 用 S R AMなどでは内部の回路に対する電源供給を停止して消費電力を極めて小 さくするスタンバイモードが設けられている場合が多い。 ところが、 疑似 S R A Mはメモリセルそのものが D R AMと同じであることからメモリセルに記憶され ているデ一夕を保持するためには常にリフレッシュを必要とする。 このため、 S R AMと同様に動作するとは言いながら、 従来の疑似 S RAMでは汎用 S R AM に採用されているようなスタンバイモードが特に設けられていない。
しかしながら、 S R AMと同様の仕様で動作させる以上は、 使い勝手の面から しても汎用 S R AMのスタンバイモードと同等の低消費電力モードを用意してお くことが望ましい。 また、 今後は疑似 S R AMが様々な用途に適用されることが 予想されるため、 既存の S R AMなどには無い疑似 S R AM独自のスタンバイモ —ドを設けておくことも極めて有用であると考えられる。 発明の開示
本発明は上記の点に鑑みてなされたものであり、 その目的は、 リフレッシュに よって通常の読み出し ·書き込みアクセスが遅くなるといつた影響がなく、 ァド レスにスキューが存在するような場合にもアクセス遅延が生じたりメモリセルが 破壊されたりといった不具合を生じることがなく、 書き込み時間の削減によって メモリサイクル全体を短縮することが可能であつて、 汎用 S R AM仕様で動作し 大容量化してもチップサイズが小さく低消費電力であってなお且つ安価な半導体 記憶装置を提供することにある。 また、 本発明の目的は汎用 S R AMで採用され ているのと同等のスタンバイモードや既存の半導体記憶装置には見られない独特 の低消費電力モードを持った半導体記憶装置を提供することにある。
本発明の第 1の態様による半導体記憶装置は、 リフレッシュを必要とするメモ リセルで構成されたメモリセルアレイと、 アクセスアドレスに対する読み出し又 は書き込みを前記メモリセルァレイへ行つた後に、 前記メモリセルァレイのリフ レッシュを行うアクセス回路と、 前記アクセスアドレスに対して非同期的に与え られる書き込み要求および書き込みデータが入力されるメモリサイクルよりも後 の時点において、 該メモリサイクルで与えられた前記アクセスァドレス及び前記 書き込みデータを用いた書き込みをレイトライ卜で前記アクセス回路に行わせる 制御回路とを具備している。 すなわち、 この半導体記憶装置では、 書き込みにあ たって、 書き込み要求が与えられたメモリサイクルよりも後の時点で書き込みが 行われるレイトライトを採用している。 このため、 レイトライトを行う時点でァ クセスアドレス及び書き込みデータが何れも確定しており、 これらを用いてすぐ にメモリセルアレイへの書き込みを開始できる。 したがって、 関連技術のように 書き込みデータが確定していないためにメモリサイクルに空き時間が生じること はなくなり、 メモリサイクルを短縮することができる。 また、 書き込み及びリフ レッシュの動作とアクセスアドレス及び書き込みデ一夕の取り込み動作とを並行 して行うことが可能である。 したがって、 関連技術のようにメモリセルアレイへ の書き込み後にリカバリ時間を確保しておく必要がなくなり、 メモリサイクルを 短縮できる。
上記第 1の II様による半導体記憶装置において、 前記制御回路は、 先行する前 記書き込み要求の次の書き込み要求が与えられたメモリサイクルにおいて、 該先 行する書き込み要求に対応した書き込みをレイトライトで行わせるようにしても 良い。 また、 前記制御回路は、 チップが非選択状態又は非活性化状態にあること を検出し、 該非選択状態又は該非活性化状態において前記レイトライトを行わせ るようにしても良い。 このようにすることで、 レイトライトを行っている最中に 読み出し要求や新たな書き込み要求が与えられことがなくなる。 それゆえ、 レイ 卜ライ卜を行っている最中に読み出し要求や新たな書き込み要求が為され、 レイ トライ卜の完了までこれら要求に対応した動作の開始が遅れてしまうといった不 具合を生じない。
本発明の第 2の態様による半導体記憶装置は、 上記第 1の態様による半導体記 憶装置において、 チップが非選択状態から選択状態に移行したか、 又は、 前記ァ クセスアドレスが変化したことを検出するァドレス変化検出回路を備え、 前記制 御回路は、 該検出の時点を基準として、 前記選択 ·非選択状態を制御するチップ 選択信号又は前記アクセスアドレスの少なくとも一方に含まれるスキューの最大 値以上に設定したスキュー期間が経過した後に、 前記読み出し又は前記書き込み を開始させるようにしたものである。
また、 本発明の第 3の態様による半導体記憶装置は、 リフレッシュを必要とす るメモリセルで構成されたメモリセルアレイと、 アクセスアドレスに対する読み 出し、 又は、 前記アクセスアドレスに対して非同期的に与えられる書き込み要求 及び書き込みデ一夕をもとにした前記アクセスアドレスへの書き込みを前記メモ リセルァレイへ行つた後に、 前記メモリセルァレイのリフレッシュを行うァクセ ス回路と、 チップが非選択状態から選択状態に移行したか、 又は、 前記アクセス ァドレスが変化したことを検出するァドレス変化検出回路と、 該検出の時点を基 準として、 前記選択 ·非選択状態を制御するチップ選択信号又は前記アクセスァ ドレスの少なくとも一方に含まれるスキューの最大値以上に設定したスキュー期 間が経過した後に、 前記読み出し又は前記書き込みを開始させる制御回路とを具 備している。
上記第 2又は第 3の態様による半導体記憶装置により、 チップセレクト信号又 はアクセスアドレスが変化した時点よりスキュー期間が経過した後に読み出し又 は書き込みを開始できる。 したがって、 アクセスアドレスが確定した時点ですぐ に読み出し又は書き込みのための動作を開始させることができ、 読み出し又は書 き込みのアクセスを高速化することができる。
上記第 2又は第 3の態様による半導体記憶装置において、 前記制御回路は、 前 記書き込み要求が入力されるか否かが確定している時点以降に前記スキュー期間 の終了タイミングを設定するようにして、 書き込み要求が与えられるか否かをス キュー期間内で確定させるようにしても良い。 これにより、 関連技術のように、 書き込み動作の開始が遅れてダミーの読み出し動作が開始されたことに起因して、 ダミーの読み出しが書き込み動作で中断されてしまってメモリセルが破壊された り、 ダミーの読み出しの完了まで書き込み動作の開始が遅れてメモリサイクルが 長くなつたりといった不具合が生じなくなる。
本発明の第 4の態様による半導体記憶装置は、 リフレッシュを必要とするメモ リセルで構成されたメモリセルアレイと、 同一のメモリサイクルにおいて、 ァク セスアドレスに対する読み出し又は書き込みを前記メモリセルァレイへ行つた後 に、 前記メモリセルアレイのリフレッシュを行うアクセス回路と、 チップが非選 択状態から選択状態に移行したか、 又は、 前記アクセスアドレスが変化したこと を検出するアドレス変化検出回路と、 該検出の時点を基準として、 前記選択-非 選択状態を制御するチップ選択信号又は前記アクセスァドレスの少なくとも一方 に含まれるスキューの最大値以上の長さを有するスキュー期間の終了タイミング を前記アクセスアドレスに対して非同期的に与えられる書き込み要求及び書き込 みデ一夕が確定している時点以降に設定する制御回路とを具備している。 このよ うに、 書き込みを行うにあたって書き込み要求及び書き込みデータの双方をスキ ュ一期間内で確定させることで、 書き込み要求があった同一のメモリサイクル内 で書き込み又は読み出しおよびリフレッシュが行われる。 したがって、 第 1の態 様による半導体記憶装置のようにレイトライトを行う必要がなくなって、 レイト ライト制御に必要となる構成を設けない分だけ回路構成を小規模かつ簡単化する ことができる。
そして、 上記第 2ないし第 4の態様による半導体記憶装置では、 アクセスアド レスが変化してからスキュー期間の経過後にメモリセルへアクセスするようにし ている。 このため、 既存の疑似 S R AMのように、 アドレスの取り込みの度にチ ップイネ一ブル信号を変化させるなどの必要がなくなるためそれだけ消費電力を 削減することができる。
上記第 2ないし第 4の態様による半導体記憶装置において、 前記制御回路は、 読み出し要求又は書き込み要求があつた現メモリサイクルよりも前のメモリサイ クルで開始された書き込み， 読み出し又はリフレツシュが前記現メモリサイクル におけるスキュ一期間の終了タイミングまでに完了していない場合、 前記書き込 み， 読み出し又はリフレッシュが完了するまで前記現メモリサイクルにおける書 き込み又は読み出しの開始を遅らせるようにしても良い。 つまり、 先行するメモ リサイクルで開始された書き込み， 読み出し又はリフレッシュが現メモリサイク ルのスキュー期間終了までに完了していない場合、 これら動作が完了するまで現 メモリサイクルの書き込み又は読み出しの開始を遅らせても良い。 これにより、 書き込み又は読み出しとこれらに続くリフレッシュが 1メモリサイクルで完了し なくとも、 書き込み， 読み出し， リフレッシュが競合してしまうことはない。 し たがって、 サイクルタイムを短縮して半導体記憶装置の高速ィ匕を図ることが可能 となる。
上記第 1ないし第 4の態様による半導体記憶装置において、 前記アクセス回路 は前記メモリセルアレイ上の複数のアドレスに対して同時に読み出し又はレイト ライトを行い、 前記制御回路は、 前記読み出しによって得られた複数の読み出し データを順次外部へ出力する動作， 又は， 次のレイトライトのために外部から入 力される複数の書き込みデータを順次取り込む動作を前記リフレッシュと並行し て行わせるようにしても良い。 これにより、 半導体記憶装置外部から見たときに リフレツシュ期間が見えなくなるため、 サイクルタイムを短縮することが可能と なる。 この場合、 前記制御回路は、 前記アクセスアドレスのうちの上位所定ビッ 卜の変化を検出し、 前記読み出し又は前記レイトライトを行う際に、 前記ァクセ スアドレスのうち前記上位所定ビットが同一である前記複数のァドレスに対して、 前記アクセスアドレスのうち前記上位所定ピット以外のビットからなる下位ァド レスを変化させて、 前記複数の読み出しデータを連続的に出力し又は前記複数の 書き込みデータを連続的に取り込むようにしても良い。 これにより、 汎用の D R AMなどで採用されているページモードやバーストモ一ドと同様の機能を実現す ることが可能となる。 またこの場合、 前記制御回路は、 外部から与えられる前記 下位アドレスに従って、 前記複数の読み出しデ一夕を連続的に出力し， または， 前記複数の書き込みデータを連続的に取り込むようにしても良い。 これにより、 ページモードのように下位ァドレスをランダムに変化させながらデータを入出力 することができる。 さらにこの場合、 前記制御回路は、 外部から与えられる前記 下位ァドレスの初期値をもとに予め決められた順番に従って前記下位ァドレスを 変化させながら、 前記複数の読み出しデータを連続的に出力し， 又は， 前記複数 の書き込みデータを連続的に取り込むようにしても良い。 これにより、 バースト 動作の開始ァドレスだけを半導体記憶装置へ与えれば良くなり、 半導体記憶装置 外部に設けるコントローラ等の構成を簡略化することができる。
上記第 1ないし第 4の態様による半導体記憶装置において、 前記リフレッシュ の制御を行う前記アクセス回路及び前記制御回路内の回路と、 前記リフレッシュ の対象となるメモリセルを示すリフレッシュァドレスを生成し、 前記リフレツシ ュを行う度に該リフレッシュァドレスを更新するリフレッシュアドレス生成回路 とを有するリフレッシュ制御回路と、 装置内の各部に供給する電圧を発生させる 電圧発生回路と、 前記リフレツシュ制御回路及び前記電圧発生回路の双方に電源 を供給する第 1のモ一ド， 前記リフレツシュ制御回路に対する電源の供給を停止 するとともに前記電圧発生回路に電源を供給する第 2のモード， 前記リフレツシ ュ制御回路及び前記電圧発生回路の双方に対する電源の供給を停止する第 3のモ 一ドの何れかに切り換え、 該切り換えられたモードに応じて前記リフレツシュ制 御回路及び前記電圧発生回路へ電源供給を行うか否かをそれぞれ制御するモード 切り換え回路とをさらに備えるようにしても良い。 これにより、 適用される機器 やその使用環境などに応じて、 スタンバイ状態におけるデータ保持の要否， ァク ティブ状態への復帰時間， 電流消費量などを外部からきめ細かく制御することが できる。 すなわち、 第 1のモードではリフレッシュに必要な回路へ電源が供給さ れているためメモリセルのデータを保持できるとともに、 スタンバイ状態からァ クティブ状態へ移行させるまでの時間を 3種類のモードの中で最も短くすること ができる。 また第 2のモードでは、 リフレッシュ制御回路に供給すべき分だけ第 1のモードよりも消費電流を低減させることができるほか、 スタンバイ状態から アクティブ状態に移行した場合にはメモリセルのデータを初期化するだけで第 1 のモ一ドと同様に直ちに半導体記憶装置を使用することができる。 さらに第 3の モードでは 3種類のモードの中では消費電流を最も小さくすることができる。 こ の場合、 前記モード切り換え回路は、 所定のアドレスに対してモード毎に予め決 められたデータの書き込みが行われたことを検出してモードの切り換えを行うよ うにしても良い。 これにより、 スタンバイモードの切り換えのために半導体記憶 装置外部から専用の信号を与える必要がなく、 また、 こうした専用の信号のため のピンを半導体記憶装置に設ける必要がない。
本発明の第 5の態様による半導体記憶装置は、 リフレッシュを必要とするメモ リセルで構成されたメモリセルアレイと、 アクセスアドレスに対する書き込みサ ィクルに付随して前記メモリセルァレイのリフレツシュを行うと共に、 前記書き 込みサイクルに付随するリフレツシュが行われてから所定の啤間が経過した後に 前記メモリセルアレイのリフレッシュを自発的に行うアクセス回路と、 前記ァク セスアドレスに対して非同期的に与えられる書き込み要求および書き込みデータ が入力されるメモリサイクルよりも後の時点において、 該メモリサイクルで与え られた前記アクセスアドレス及び前記書き込みデータを用いた書き込みをレイト ライトで前記アクセス回路に行わせる制御回路とを具備している。
そして、 本発明の各態様による半導体記憶装置では、 読み出し又は書き込みを 行つた後にリフレツシュを行つているため、 リフレツシュを行つてから読み出し 又は書き込みを行う場合に比べてアクセスの高速化を図ることができる。 このほ か、 本発明では、 汎用の D RAMのように R A S ZC A Sのタイミング信号に従 つてァドレスを 2回に分けて取り込む必要がなく、 アクセスアドレスを一度に与 えれば良いため、 半導体記憶装置に入力すべき信号?皮形を生成するための回路構 成を簡単化することができる。 また、 半導体記憶装置外部からのアクセスに付随 して 1メモリサイクル中でリフレッシュが行われるため、 全てのメモリセルをリ フレッシュするのに必要なだけのアクセス要求が存在すれば、 半導体記憶装置外 部からリフレツシュ制御を行うことなくメモリセルのデータを保持し続けること ができ、 汎用 S R AMと同様に取り扱いが容易である。 また、 メモリセルとして D R AMのような 1トランジスタ 1キャパシ夕のものを用いれば、 汎用 S R AM がメモリセル当たり 6トランジスタを要するのと比較してセル面積を大幅に減少 させることができるため、 大容量化を図りつつチップサイズを縮小化してコスト ダウンを図ることができる。 図面の簡単な説明
図 1は、 本発明の第 1実施形態による半導体記憶装置の構成を示すプロック図 である。
図 2は、 同実施形態において、 書き込み （レイトライト） 又は読み出しとこれ らの各々に続くリフレッシュがそれぞれ 1メモリサイクルで実施される場合の動 作を示したタイミングチヤ一トである。
図 3は、 同実施形態において、 リフレッシュが行われず、 書き込み （レイトラ ィト） 又は読み出しだけが実施される場合の動作を示したタイミングチャートで ある。
図 4は、 同実施形態において、 リフレッシュタイマによるセルフリフレッシュ が起動された場合の動作を示したタイミングチヤ一トである。
図 5は、 同実施形態において、 リフレッシュタイマによるセルフリフレッシュ が起動される直前に外部からの読み出し要求による読み出しとこれに付随するリ フレツシュが行われたときの動作を示したタイミングチヤ一トである。
図 6は、 同実施形態において、 ライトパルス時間 TWPの上限値が不要なことを 説明するためのタイミングチャートである。
図 7は、 同実施形態において、 サイクルタイム Tcyc の上限値が不要なことを 説明するためのタイミングチヤ一トである。
図 8は、 本発明の第 2実施形態による半導体記憶装置の構成を示すプロック図 である。
図 9は、 同実施形態による半導体記憶装置の動作を示すタイミングチヤ一卜で ある。
図 1 0は、 本発明の第 3実施形態による半導体記憶装置の構成を示すブロック 図である。
図 1 1は、 同実施形態において、 書き込み （ノーマルライト） 又は読み出しと これらの各々に続くリフレッシュがそれぞれ 1メモリサイクルで実施される場合 の動作を示したタイミングチヤ一トである。
図 1 2は、 本発明の第 4実施形態による半導体記憶装置の構成を示すブロック 図である。
図 1 3は、 同実施形態において、 ページ読み出しとこれに続くリフレッシュが 実施される場合の動作を示したタイミングチャートである。
図 1 4は、 同実施形態において、 ページ書き込みとこれに続くリフレッシュが 実施される場合の動作を示したタイミングチヤ一トである。
図 1 5は、 本発明の第 4実施形態による半導体記憶装置の他の構成例を示すブ ロック図であって、 ページ読み出しを行う場合に、 アドレス PageAddressが最初 に変化したタイミングで読み出しデータを取り込む場合のものである。
図 1 6は、 本発明の第 5実施形態による半導体記憶装置の構成を示すブロック 図である。
図 1 7は、 同実施形態において、 バースト読み出しとこれに続くリフレッシュ が実施される場合の動作を示したタイミングチヤ一トである。
図 1 8は、 同実施形態において、 バース卜書き込みとこれに続くリフレッシュ が実施される場合の動作を示したタイミングチヤ一トである。
図 1 9は、 本発明の第 6実施形態による半導体記憶装置の構成を示すブロック 図である。 図 2 0は、 同実施形態によるスタンバイモード制御回路の詳細構成を示した回 路図である。
図 2 1は、 同実施形態によるリフレッシュ制御回路の詳細構成を示した回路図 である。
図 2 2は、 同実施形態によるブースト電源の詳細構成を示した回路図である。 図 2 3は、 同実施形態による基板電圧発生回路の詳細構成を示した回路図であ る。
図 2 4は、 同実施形態によるリファレンス電圧発生回路の詳細構成を示した回 路図である。 発明を実施するための最良の形態
以下、 図面を参照して本発明の実施形態について説明する。
〔第 1実施形態〕
〈概要〉
まず初めに本実施形態の概要を説明しておくことにする。 上述した第 1の関連 技術〜第 3の関連技術のように、 リフレッシュを行ってから外部のアクセス要求 に対応した読み出し，書き込みを行うとアドレスアクセス時間 TAAが大きくなつ てしまう。 こうしたこ iから本実施形態では、 外部からアクセス要求があった場 合、 このアクセス要求に対応した読み出し又は書き込みを行ったのちにリフレツ シュを行うようにしている。 ただ、 それだけでは第 3の関連技術や第 4の関連技 術について指摘したような不都合が生じてしまう。 そこで本実施形態ではメモリ セルへの書き込みのためにレイトライト （Late Write) を行って、 書き込み時間お よびメモリサイクルの短縮化を図っている。
すなわち、 外部から書き込み要求が与えられたメモリサイクルでは、 与えられ た書き込みアドレスおよび書き込みデータを半導体記憶装置内部に取り込むだけ の動作にとどめ、 これら書き込みアドレスおよび書き込みデ一夕は次に書き込み 要求があるときまで内部に保持しておく。 メモリセルへの実際の書き込み動作は 当該メモリサイクルでは行わずに、 次に書き込み要求が入力されたメモリサイク ルで行うようにする。 つまり、 メモリセルに対する書き込み動作を次の書き込み 要求があるメモリサイクルまで遅延させるのがレイトライトである。
レイトライトでは直前の書き込み要求時に与えられた書き込みアドレス及び書 き込みデ一夕を取り込んであるため、 次の書き込み要求が為されてメモリセルに 実際に書き込む時点では書き込みアドレスおよび書き込みデータの双方の値が確 定している。 このため、 書き込みイネ一ブル信号を有効化しさえすれば、 直前の 書き込み要求に対応したメモリセルへの書き込み動作を開始させることができ、 上述した関連技術のように書き込みィネーブル信号や書き込みデ一夕が確定しな いために、 メモリサイクルに空き時間が生じてしまうことはなくなる。
言い換えると、 外部から書き込み要求があった場合には、 当該書き込み要求に 関する書き込みァドレス及び書き込みデータの取り込み動作と、 直前の書き込み 要求に対応したメモリセルへの書き込み動作およびこれに続くリフレッシュ動作 とが並行して行われる。 本実施形態では、 関連技術のように書き込みデータの取 り込み， メモリセルへの書き込み， ピット線のプリチャージを逐次的に行わずに 済み、 並行動作させている時間分だけメモリサイクルを短縮することが可能であ る。 また、 書き込み要求に付随して与えられる書き込みデ一夕は次の書き込み要 求時に使用されるため、 リフレッシュ動作が終わるまでに書き込みデ一夕が確定 して内部に取り込まれるようになつていれば良い。 したがって、 関連技術のよう に書き込みデータがいつ確定するかによって書き込み時間が左右されることはな く、 書き込み時間を一定とすることができる。
ここで、 本実施形態では半導体記憶装置外部から見たときの仕様として、 書き 込み要求が行われる場合には、 ァドレススキュー期間内に書き込みイネ一ブル信 号を有効化させるという条件を課している。 ここで言う「アドレススキュ一期間」 とは、 アクセスアドレス （チップセレクト信号が無効状態から有効状態になった 塲合も同じ扱いであって、 以下の説明において同様） の何れかのピットが最初に 変化した時点を基準として、 この時点からアドレスの持つスキューに相当する時 間が経過した時点までを指している。 換言すると、 アドレススキュー期間は、 ァ クセスアドレスが、変化し始めてから全てのアドレスにおいてその値が確定するま での期間に等しい。
通常、 半導体記憶装置にアクセスする C P U (中央処理装置） などは、 システ ムバスに対してアクセスアドレスの各ビットをほぼ同タイミングで送出するよう に設計されている。 しかし実際には、 C P Uの出力ピンにおけるアクセスァドレ スの出力タイミングはビット毎に微妙に異なっている。 これに加えて、 C P Uか ら半導体記憶装置に至るシステムバス上の配線パターンの長さや引き回し方はァ ドレスのビッ卜毎に異なっており、 これらを全く均一にすることは事実上不可能 である。 こうしたことから、 アドレスの各ビットが半導体記憶装置の入力ピンに 到達する時刻はビット毎にばらつくよう'になってこれがスキューとなる。
本実施形態において上記のような条件を課しているのは次のような理由による ものである。 すなわち、 汎用 S R AMの仕様では、 書き込みィネーブル信号や書 き込みデータがァドレス変化に対して非同期的に与えられ、 書き込みイネ一ブル 信号が有効になった時点で初めて外部からのアクセスが書き込み要求であること が判明する。 しかし、 書き込みィネーブル信号や書き込みデ一夕がいつ確定する かは予測できず、 一方で、 読み出しデータをできる限り早く得るには、 アドレス スキュー期間が経過してアドレスが確定した時点からすぐに読み出し動作を開始 させるのが望ましいと言える。 したがって、 アドレス変化があってから書き込み ィネーブル信号や書き込みデ一夕が有効になるまでの間は、 外部からのアクセス が読み出し要求であることを想定した動作を行う必要がある。
ところが、 外部からのアクセス要求が実際には読み出しではなく書き込みであ つたとしても、 本実施形態のように D R AMメモリセルを用いた構成では、 既に 始まっている読み出し動作 （この場合はダミーの読み出しとなる） が完了するま でこれを中断することはできない。 というのも、 上述したように D R AMメモリ セルは破壊読み出しによってデータをセンスするため、 再書き込みを行うことな く読み出し動作を中断して書き込み動作に移行させてしまうと、 読み出しを行つ ている途中のワード線に接続されたメモリセルのデータが全て破壊されてしまう からである。
ここで、 読み出しを行っていた全てのメモリセルに対して書き込みを行うわけ ではないので、 読み出し動作を中断しても良いことにはならない。 のみならず、 本実施形態のようにレイトライ卜を行う場合には、 ダミーの読み出しのアドレス (すなわち、 当該メモリサイクルで与えられた書き込みアドレス） とレイトライ トのアドレス （すなわち、 直前の書き込み要求のメモリサイクルで与えられた書 き込みアドレス） は一致していないのが普通であって、 この点からしても読み出 し動作を中断することはできない。
以上のように、 ァドレススキュー期間内に書き込みィネーブル信号を入力する ようにしないと、 ダミーの読み出し動作が完了するまで書き込み動作の開始が遅 れてしまうことになる。 確かに、 ダミーの読み出しとそれに続く書き込みおよび リフレッシュが、 予め決めておいた 1メモリサイクルの期間内に収まるようであ れば、 特に問題はないとも考えうる。 しかし、 書き込みイネ一ブル信号が非同期 的に有効化される以上、 こうした条件が常に満たされるとは限らず、 ダミーの読 み出しと外部からの書き込み要求が衝突して書き込み及びリフレッシュが遅れて しまう可能性を完全になくすことはできない。
またそれ以上に問題なのは、 ダミーの読み出し動作が生じると、 1メモリサイ クルが 「ダミーの読み出し時間 +書き込み時間 +リフレッシュ時間」 に延びてし まうことが挙げられる。 以上のように、 書き込みイネ一ブル信号がアドレススキ ユー期間よりも後のタイミングで有効化されるとメモリサイクルが長くなつてし まう。 したがって、 書き込みィネーブル信号をアドレススキュ一期間内に有効化 させる仕様とするのが望ましいと言える。
〈構成の説明〉
図 1は本実施形態による半導体記憶装置の構成を示すブロック図である。 同図 において、 アドレス Address は半導体記憶装置外部から供給されるアクセスアド レスである。 後述するメモリセルアレイが行列状に配列されていることに対応し て、 ァドレス Address は行ァドレスおよび列ァドレスを含んでいる。 7ドレスバ ッファ 1はこのァドレス Address をバッファリングして出力する。
ラッチ 2は、 ラッチ制御信号 L Cが " L" レベルである間 （つまり、 ラッチ制 御信号 L Cが立ち下がつたときから次に立ち上がるまでの間） はァドレスバッフ ァ 1から供給されているァドレスをそのまま内部ァドレス LC_ADDとして出力 する。 また、 ラッチ 2はアドレスバッファ 1から供給されているアドレスをラッ チ制御信号 L Cの立ち上がりで取り込んでラッチ制御信号 L Cが "H" レベルで ある間これを保持するとともに、保持しているアドレスを内部アドレス LC ADD として出力する。
次に、 レジス夕回路 3に供給される制御信号 L W 1および後述する制御信号 L W 2は何れもレイトライト動作を制御するための信号である。 これら制御信号は 何れもレイトライ卜を行う場合に "H" レベルに設定され、 そうでない場合には " L " レベルに設定される。 レジス夕回路 3はアドレス Address のピット幅に等 しいアクセスアドレスを保持するためのレジスタ （以下 「アドレスレジス夕」 と いう） を内蔵している。
そして制御信号 LW 1が " L" レベルであれば、 レジス夕回路 3は入力された 内部ァドレス LC一 ADDをそのまま内部ァドレス L— ADD として出力する。 一方、 制御信号 L W 1が" H"レベルであれば、レジス夕回路 3は内部ァドレス LC— ADD ではなくァドレスレジス夕に保持されているァドレスを内部ァドレス L一 ADD と して出力する。 また、 レジスタ回路 3は制御信号 LW 1の立ち下がりエッジにお いて、次のレイトライ卜のために内部アドレス LC一 ADDを内部のレジス夕に取り 込む。さらに、 レジスタ回路 3は入力された内部アドレス LC— ADDとアドレスレ ジス夕が保持するアドレスをピット毎に比較するコンパレータを備えており、 コ ンパレ一夕は両者の全ビヅ卜が一致した場合にはヒット信号 H I丁に "H" レべ ルを出力し、 何れか 1ビットでも不一致であれば " L " レベルを出力する。
以下に述べるように、 このヒット信号 H I Tは半導体記憶装置外部から見たデ —夕コヒーレンシ (Coherency) を保っためのバイパス動作に用いられる。 本実施 形態で採用しているレイトライトでは、 書き込み要求があったメモリサイクルよ りも後のメモリサイクルで実際にメモリセルへの書き込みが行われる。 つまり、 書き込み要求のあったメモリサイクルでは、 書き込みアドレス及び書き込みデー 夕を一旦レジスタ回路 3のアドレスレジスタ及びレジスタ回路 1 2 (後述） のデ 一夕レジスタに取り込んでおく。 そして、 次に書き込みの要求が入力されたメモ リサイクルで取り込んでおいたァドレス及びデータをもとにメモリセルアレイ 7 (後述） へ書き込みを行っている。
したがって、 現実にメモリセルアレイ 7へ書き込みが行われるまでの間に、 書 き込み要求のあったァドレスに対して読み出し要求があった場合、 この時点では デ一夕が未だメモリセルアレイ 7には書かれておらずレジス夕回路 1 2にのみ存 在する。 このため、 メモリセルアレイ 7から読み出しを行ってしまうと、 書き込 み前の古いデータを半導体記憶装置外部へ出力してしまうことになる。 そこでこ のような場合には、 メモリセルアレイ 7をバイパスしてレジスタ回路 1 2からデ 一夕の出力を行うように構成している。
以上のような状況を検出するために、内部ァドレス LC一 ADDとレジス夕回路 3 内のァドレスレジスタを照合して、 未だメモリセルァレイ 7に書き込まれていな いアドレスに対して外部から読み出し要求が入力されたことを検出するようにし ている。 なお、 レジス夕回路 3は読み出し ·書き込みの区別なくヒット信号 H I Tを生成しているが、 後述するようにバイパス動作は読み出し要求があった場合 にのみ作動するため、 特に問題は生じない。
次に、 A T D (Address Transition Detector ；ァドレス変化検出） 回路 4はチッ プセレクト信号 Z C Sが有効 （"L" レベル） な場合に、 内部アドレス LC— ADD が変化しているかどうかを検出する。そして内部ァドレス LC— ADDの何れか 1ビ ッ卜にでも変化が認められる場合、 ATD回路 4はこの変化を検出した時点から アドレススキュー期間に相当する時間が経過したのちに、 アドレス変化検出信号 AT Dに正のワンショットパルスを発生させる。
これに加えて、 AT D回路 4はチップセレクト信号/ C Sが有効化された場合
("H" レベル→ "L " レベルの遷移） にも、 チップセレクト信号 ZC Sが変化し てからアドレススキュー期間に相当する時間が経過したのちに、 アドレス変化検 出信号 AT Dに正のワンショットパルスを発生させる。 なお、 チップセレクト信 号/ C Sは図 1に示した半導体記憶装置をアクセスする場合に有効化される選択 信号である。 また、 信号名の先頭に付与した記号 "/" はそれが負論理の信号で あることを意味している。
ここで、 チップセレクト信号 ZC Sについてさらに詳述すると、 チップセレク ト信号 ZC Sは半導体記憶装置 （チップ） の選択/非選択を決定するための信号 であって、 特に、 複数の半導体記憶装置から構成されるシステムにおいて、 所望 の半導体記憶装置を選択するために用いられる信号である。 以下の説明では、 チ ップの選択 Z非選択を決める活性化信号としてチップセレクト信号を用いるが、 本発明で使用可能な活性化信号はチップセレクト信号に限られるものではなく、 これと同等の機能を持った信号であればどのような信号であっても良い。 このた め、 チップセレク卜信号に代えて例えばチップィネーブル信号を用いることが考 えられる。 ただし、 いわゆるチップィネーブル信号の中には、 既存の疑似 S R A Mにおけるチッブイネーブル信号のように、 チップの活性化機能に加えてァドレ スラッチ夕イミング制御機能を有するものがある。 上述したように、 既存の疑似 S R AMでは、 ァドレス取り込みのタイミングを制御するためにチップイネ一ブ ル信号をクロック信号のように毎サイクル入力しており、 それによつて消費電力 の増加が問題となる。 これに対し、 本発明の半導体記憶装置は、 内部動作のトリ ガとなる信号をクロック信号のように毎サイクル入力しなくとも動作可能である ことを一つの特徴としている。 こうしたことから、 本発明においてチップイネ一 ブル信号を活'性化信号とする場合には、 チップの活性化機能を持ち、 なおかつ、 アドレスラッチ夕イミング制御機能を持たない信号を半導体記憶装置へ与えるこ とになる。
なお、 A T D回路 4内部では、 アドレスの各ビットが変化するかあるいはチッ プセレクト信号 Z C Sが有効となった場合にそれぞれパルスを発生させ、 これら パルスを合成することでワンショットパルスを生成している。 このため、 ァドレ ス Address にスキュ一があっても関連技術のように複数個のァドレス変化検出信 号が生成されてしまう恐れはない。 それゆえ、 複数のメモリセルに対して書き込 みが行われ， あるいは， 複数のメモリセルからの読み出しが同時に行われてしま つてメモリセルのデータが破壊されてしまうといったことはなくなる。
また、 スキューが大きい場合にはアドレススキュー期間も長くなつて、 それだ けアドレス変化検出信号 ATDにワンショットパルスが発生するのが遅れ、 ァク セスタイムが大きくなることが懸念される。 しかし、 汎用 S R AMの仕様上、 ァ クセスタイムはアドレス Addressが確定した時点を基準とした値になっている。 このため、 アドレス Addressの各ビットのうち最後に変化したビットからのァク セスタイムが保証されていれば良く、 アドレススキュ一期間経過後にアクセスを 開始するようにしても動作遅れとはならない。
また、 動作説明の際に後述する通り、 アドレス変化検出信号 ATDのワンショ ットパルスが立ち上がった時点からアドレス Address に対する読み出しまたは書 き込みが開始され、 その後にワンショットパルスが立ち下がった時点からリフレ ッシュが開始される。 このため、 ワンショットパルスのパルス幅は読み出し又は 書き込みを完了させるのに必要な時間以上に設定しておく。
さらに、 アドレススキュー期間の長さは、 アドレス Address の各ビットおよび チップセレクト信号 Z C Sの間に存在するスキューの最大値と一致させるか、 あ るいは、 余裕を見込んでこのスキューの最大値よりも若干大きな値に設定してお くようにすれば良い。 ここで、 スキューは上述したような理由から生じるため、 スキューの最大値は半導体記憶装置が適用されるシステム全体の特性に基づいて 予め試算しておくことが可能である。
したがって、 アドレススキュー期間を可変に構成するか、 あるいは幾つかの値 の中からァドレススキュー期間を選択できるように構成することで、 半導体記憶 装置が適用されるシステムに応じたアドレススキュー期間を設定することが可能 である。 あるいは、 半導体記憶装置の仕様としてアドレススキュー期間を或る固 定値に決めておくようにしても良い。 この場合には、 半導体記憶装置の入力ピン におけるスキューの最大値が上記固定値に収まるように、 半導体記憶装置が搭載 されるシステムの設計を行っておく必要がある。
次に、 リフレッシュ制御回路 5はアドレスカウンタ （リフレッシュカウンタ） 及びリフレッシュ夕イマを内蔵している。 リフレッシュ制御回路 5はこれらとァ ドレス変化検出信号 A TD, 書き込みィネーブル信号/ WEを利用して半導体記 憶装置内部のリフレッシュを制御することによって、 リフレッシュアドレス及び リフレッシュタイミングを半導体記憶装置内部で自動的に発生させ、 汎用 D RA Mにおけるセルフリフレッシュと同様のリフレッシュを実現している。 ここで、 7ドレスカウンタは D R AMメモリセルをリフレッシュするためのリフレッシュ ァドレス R— ADD を順次生成する。 なお、 リフレツシュアドレス R— ADD はァド レス Address に含まれる行アドレスと同じビット幅を持っている。
また、 リフレッシュ夕イマは半導体記憶装置の外部から最後にアクセス要求が あってからの経過時間を計時しており、 それが所定のリフレツシュ時間を越えた 場合に半導体記憶装置内部でセルフリフレッシュを起動させる。 そのために、 リ フレッシュ夕イマはアドレス変化検出信号 A TDが有効となる度にリセッ卜され て計時を再開するように構成される。
このほか、 リフレッシュ制御回路 5はリフレッシュタイミングを制御するため のリフレッシュ制御信号 REFA， RE FBを生成する。 なお、 これらリフレツ シュ制御信号の機能およびタイミングについては動作説明で明らかにする。
マルチプレクサ 6 (図中「MUX」） はアドレス変化検出信号 ATD及びリフレ ッシュ制御信号 R E F Bのレベルに応じて、ァドレス変化検出信号 AT Dが "H" レベルかつリフレツシュ制御信号 R E F Bが "H" レベルであれば内部ァドレス L— ADD に含まれる行アドレスを選択してこれをアドレス M_ADD として出力す る。 一方、 アドレス変化検出信号 ATDが " L" レベルであるかまたはリフレツ シュ制御信号 REFBが " L" レベルであればリフレッシュアドレス R— ADD を 選択してアドレス M— ADD として出力する。
次に、メモリセルアレイ 7は汎用 DRAMと同様のメモリセルアレイであって、 行方向， 列方向にそれぞれワード線， ビット線 （またはビット線対；以下同じ） が走っており、 DRAMと同様の 1トランジスタ 1キャパシ夕から成るメモリセ ルがヮ一ド線及びビット線の交点の位置に行列状に配置されて構成されている。 ロウデコーダ 8はロウイネ一ブル信号 REが "H" レベルのときにアドレス M_ADD をデコードし、このァドレス M— ADDで指定されたヮード線を活性化さ せる。 なお、 ロウィネーブル信号 REが "L" レベルであるとき、 ロウデコーダ 8は何れのワード線も活性化させない。 カラムデコーダ 9はカラムィネーブル信 号 CEが " H" レベルとなっているときに内部アドレス L— ADD に含まれる列ァ ドレスをデコードし、 この内部アドレス L一 ADDで指定されたビット線を選択す るためのカラム選択信号を生成する。 なお、 カラムィネーブル信号 CEが " L" レベルであるとき、 カラムデコーダ 9はどのビット線に対応するカラム選択信号 も生成することはない。
センスアンプ' リセット回路 10は図示を省略したセンスアンプ， カラムスィ ツチおよびプリチャージ回路から構成されている。 このうち、 カラムスィッチは カラムデコーダ 9の出力するカラム選択信号で指定されたセンスアンプとバス W RBの間を接続する。 センスアンプはセンスアンプィネーブル信号 SEが "H" レベルであるとき、 アドレス Addressで特定されるメモリセルの接続されたピッ ト線電位をセンス '増幅してバス WRBに出力し、 あるいは、 バス WRBに供給 された書き込みデータをビット線経由でメモリセルに書き込む。 プリチャージ回 路はプリチャージィネーブル信号 PEが " H" レベルのときに、 ビット線の電位 を所定電位 （例えば電源電位の 1Z2) にプリチャージする。
次に、 ヒット制御回路 11及びレジス夕回路 12は上述したレジス夕回路 3と ともにレイトライト動作を実現している。 このうち、 ヒット制御回路 11はアド レス変化検出信号 ATDの立ち上がりでヒット信号 H I Tを取り込み、 これをヒ ットイネーブ^/信号 HEとしてレジスタ回路 12に送出する。 アドレススキュー 期間内ではァドレス Addressの値が確定していないため、 ヒット制御回路 11は ァドレス Addressが確定した時点でヒット信号 H I Tを取り込むようにしている。 なお、 ヒットィネーブル信号 HEは読み出し動作の場合にのみ用いられるが、 そ の制御はレジス夕回路 12が行っており、 ヒット制御回路 11はアクセス要求が 書き込み '読み出しであるかを問わずヒットイネーブル信号 HEを生成している。 次に、 レジスタ回路 12はバス WRB上で授受されるデータと同じビット幅の レジスタ （先に触れたように以下 「データレジス夕」 という） を内蔵している。 そしてレジスタ回路 12は、制御信号 L W 2の立ち下がりエッジをトリガとして、 バス IZO, IZOバッファ 13 (後述） を通じて外部からバス WRBX上に供 給される書き込みデータをデータレジスタに取り込む。 つまり、 書き込み要求が あった場合に、 当該メモリサイクルで与えられる書き込みデータを一旦データレ ジス夕に取り込んでおき、 次の書き込み要求のあったメモリサイクルで取り込ん でおいた書き込みデータをメモリセルアレイ 7へ書き込むことになる。
また、 制御信号 LW2が " H" レベルである場合、 レジスタ回路 12は直前の 書き込み要求の際に与えられた書き込みデータをデータレジス夕からバス WR B 上に出力する。 一方、 制御信号 LW2が " L" レベルである場合、 レジス夕回路 12はヒットイネーブル信号 HEのレベルに応じて異なる動作を行う。すなわち、 ヒットイネ一ブル信号 HEがミスヒットを示す " L" レベルであれば、 レジスタ 回路 12はバス WRB上の読み出しデータをそのままバス WRBX上に出力する。 これに対し、 ヒットィネーブル信号 HEがヒットを示す "H" レベルであれば、 レジスタ回路 12は未だメモリセルアレイ 7に書き込まれていない書き込みデー W
26
タをデ一夕レジス夕からバス WRBX上に送出する。 この場合、 センスアンプ- リセット回路 10を通じてバス WRB上に読み出されてくるメモリセルアレイ 7 のデータは使用されない。
I/O (入出力） バッファ 13は、 制御信号 CWOのレベルに応じて同信号が "H" レベルであればバス WRBX上の読み出しデータを出力バッファでバッフ ァリングしてバス IZOから半導体記憶装置外部に出力する。 また、 Iノ〇バッ ファ 13は同信号が " L" レベルであれば、 出力バッファをフローティング状態 として半導体記憶装置外部からバス I /0に供給される書き込みデ一夕を入カバ ッファでバッファリングしてバス WRBX上に送出する。 つまり制御信号 CWO が "H" レベルであれば読み出し， "L" レベルであれば書き込みである。
次に、 RZW (Read/Write) 制御回路 14はチップセレクト信号 ZC S， 書き 込みィネーブル信号/ WEおよび出カイネーブル信号 0 Eに基づいて制御信号 C WO及び制御信号 LW1, LW2を生成する。 なお、 これら制御信号の切換タイ ミングは動作説明で明らかにする。 ちなみに、 本実施形態において半導体記憶装 置の内部ではレイトライ卜が行われるが、 半導体記憶装置の外部から見たときの 仕様では、 書き込みィネーブル信号/ WEの立ち下がりエッジでデ一夕の書き込 み （取り込み） が開始し、 書き込みィネーブル信号 ZWEの立ち上がりエッジで データが確定し、 書き込み （取り込み）.が終了する。
次に、 ラッチ制御回路 15はアドレス変化検出信号 ATD及びセンスアンプィ ネーブル信号 S Eに基づいて、 アドレス Address のラッチタイミングを決める上 述したラッチ制御信号 LCを生成する。 すなわち、 ラッチ制御信号 LCは、 アド レス変化検出信号 ATDの立ち上がりエッジから、 リフレッシュ動作中 （すなわ ち、 アドレス変化検出信号 ATDが " L" レベルのとき） に生成されるセンスァ ンプィネーブル信号 SEの立ち下がりエッジまでの期間中に" H"レベルとなる。 このため、 アドレス変化検出信号 ATDが立ち上がった後にアドレス Addressが 変化しても、 ラッチ制御信号 LCが立ち下がるまでの間、 ラッチ 2は内部アドレ ス LC—ADDの値を保持し続けるようになる。
ロウ制御回路 16はリフレッシュ制御信号 R EFA, リフレッシュ制御信号 R EFB， ァドレス変化検出信号 ATD及び書き込みィネーブル信号/ WEに基づ いて、 ロウィネーブル信号 R E， センスアンプイネ一ブル信号 S E , プリチヤ一 ジィネーブル信号 P Eおよび制御信号 C Cを生成する。 また、 カラム制御回路 1 7はこの制御信号 C Cに基づいて力ラムイネ一ブル信号 C Eを生成する。
さらに詳述すると、 読み出し又は書き込み時において、 ロウ制御回路 1 6はァ ドレス変化検出信号 AT Dのワンショットパルスの立ち上がりをトリガとして口 ウイネーブル信号 R Eに正のワンショットパルスを発生させる。 またロウ制御回 路 1 6は、 リフレッシュ制御信号 R E F Aが " H" レベルの場合に、 アドレス変 化検出信号 A T Dのワンショットパルスの立ち下がりエッジをトリガとして、 リ フレッシュ動作に必要となる正のワンショットパルスをロウイネ一ブル信号 R E に発生させる。 さらにロウ制御回路 1 6は、 リフレツシュ制御信号 R E F Bに供 給される負のワンショッ卜パルスを反転させて得た正のワンショットパルスを口 ウイネーブル信号 R Eとして出力する。
また、 ロウ制御回路 1 6はロウィネーブル信号 R Eを遅延させてセンスアンプ イネ一ブル信号 S Eに正のワンショットパルスを生成するとともに、 ロウィネー ブル信号 R Eに生じたワンショッ卜パルスの立ち下がりを卜リガとしてプリチヤ ージィネーブル信号 P Eに正のワンショットパルスを発生させる。 なお、 これら センスアンプイネ一ブル信号 S E及びプリチャージイネ一ブル信号 P Eは通常の 書き込み '読み出しの場合， リフレッシュの場合を問わず生成される。このほか、 ロウ制御回路 1 6はロウィネーブル信号 R Eを遅延させて制御信号 C Cを出力す る。
この制御信号 C Cはリフレッシュの場合には生成されないため、 制御信号 C C から生成されるカラムィネーブル信号 C Eも通常の書き込み ·読み出しの場合に だけ生成され、 リフレッシュの場合には生成されない。 次に、 カラム制御回路 1 7は制御信号 C Cをさらに遅延させて、 これをカラムィネーブル信号 C Eとして 出力する。 なお、 ロウィネーブル信号 R Eのワンショットパルスの幅はレイトラ イト， 読み出し， リフレッシュがそれぞれ行われる時間を決定するものであるた め、 これらの動作のために必要十分なパルス幅が設定される。
なお、 リフレッシュ制御信号 R E F Aは半導体記憶装置外部からのアクセス要 求に付随してリフレッシュを行うか否かを制御するための信号である。すなわち、 同信号が " H" レベルであれば、 当該アクセス要求により生じるアドレス変化検 出信号 AT Dの立ち下がりでロウィネーブル信号 R Eにワンショットパルスを発 生させてリフレッシュを起動する。これに対して同信号が" L "レベルであれば、 アドレス変化検出信号 AT Dにワンショットパルスが発生していても、 ロウイネ 一ブル信号 R Eにワンショットパルスを発生させることはない。
ここで、 本実施形態では、 アドレス変化検出信号 A T Dの発生をトリガとする リフレッシュ動作として以下の実現形態を前提に説明を行う。 すなわち本実施形 態では、 読み出し又は書き込みに伴うリフレッシュ動作が連続する場合、 これら 各メモリサイクルでリフレッシュを連続的に行ってゆくことで、 メモリセル全体 をリフレッシュする。 そして、 全てのメモリセルをリフレッシュした時点で、 い つたんリフレッシュを発生させない状態とする。 その後、 メモリセルのデータを 保持できる限界の状態 （セルホールドリミット） に近づいたときにこれを検出し
、 連続するメモリサイクルで継続的にリフレツシュを行つてゆく状態に再び移行 する。
リフレッシュ制御信号 R E F Aを立ち下げる要因としては、 外部からのァグセ ス要求に伴うリフレッシュによって 1サイクル分のリフレツシュが完了したもの の、次のサイクルのリフレッシュを起動するにはまだ時間がある場合、あるいは、 セルフリフレッシュを起動させたためにこれが完了するまでは外部からのァクセ ス要求に伴うリフレッシュを行う必要がなくなつた場合である。
ここで、 リフレッシュ制御信号 R E F Aを生成するには、 リフレッシュ制御回 路 5内部にリフレツシュ制御信号 R E F Aを保持するラッチ回路を設けて、 リフ レッシュタイマの出力信号及びアドレス変化検出信号 AT Dによってこのラッチ 回路のセット ·リセットを制御する構成などが考えられる。 具体的には、 リフレ ッシュ動作が必要になる （セルホールドリミットの） 少し前のタイミングをリフ レッシュ夕イマで生成し、 その出力信号に基づいてリフレツシュ制御回路 5の内 部でラッチ回路のセット信号を生成してラッチ回路をセットし、 リフレッシュ制 御信号 R E F Aに "H" レベルを出力する。 なお、 セット信号を生成する夕イミ ングはサイクルタイムの最大値を目安にして決めるようにずる。 その後、 ロウ制 御回路 1 6が、 アドレス変化検出信号 ATD、 または、 リフレッシュ制御信号 R E F Aに基づいて発生するリフレツシュ制御信号 R E F Bをトリガとして、 ヮ一 ド線単位でメモリセルのリフレッシュ動作を行ってゆく。 そして、 全てのメモリ セルのリフレツシュ動作が行われたときに、 リフレッシュ制御回路 5内部でラッ チ回路のリセット信号を生成してラッチ回路をリセットし、 リフレッシュ制御信 号 REFAに "L" レベルを出力する。
なお、 ラッチ回路のリセットは、 最後のヮード線をリフレツシュするリフレツ シュサイクルで、 リフレッシュ動作の終わる時間に合わせて行えば良い。 あるい は、 リフレッシュ動作を完了させたときにロウ制御回路 16がリフレッシュ動作 完了信号を生成するようにし、 リフレッシュ制御回路 5がこのリフレッシュ動作 完了信号を最後のワード線に対するリフレッシュサイクルで受け取ったときにラ ツチ回路をリセットするようにしても良い。
ただし、 後述する図 4の場合を考慮して、 リフレッシュ制御信号 REFAを立 ち上げたときから、 この立ち上がりののちに最初に行われるリフレッシュが終了 するときまでの間に、 アドレス変化検出信号 AT Dが発生する （図 5を参照） か 書き込みイネ一ブル信号 ZWEが入力されるかしていなければ、 この最初のリフ レッシュが終了した後にラッチ回路をリセットする。
一方、 リフレッシュ制御信号 REFBはセルフリフレッシュのための信号であ る。 リフレッシュ制御信号 REFBに負のワンショットパルスを与えることで、 ロウィネーブル信号 REへ強制的にワンショットパルスを発生させてリフレツシ ュを起動することができる。
ここで、 リフレツシュ制御信号 R EFBを生成するには、 リフレツシュ制御信 号 REFAを遅延させる遅延回路と負のワンショットパルスを発生させるパルス 発生回路とをリフレッシュ制御回路 5内部に設けて、 パルス発生回路から負のヮ ンショットパルスを発生させるタイミングを遅延回路で遅延させたリフレツシュ 制御信号 R E F Aとアドレス変化検出信号 AT Dとで制御する構成などが考えら れる。
通常、 リフレッシュ制御信号 REFBは " H" レベルとなっている。 この状態 でリフレッシュ制御信号 REFAが立ち上げられて "H" レベルとなった場合に 、 このリフレツシュ制御信号 R E F Aの立ち上がりを遅延回路で所定時間遅延さ せ、 この遅延の間にアドレス変化検出信号 ATDが発生しなかったときには、 遅 延されたリフレッシュ制御信号 R E F Aの立ち上がりでパルス発生回路を起動し 、 リフレッシュ制御信号 R E F Bに負のワンショットパルスを出力させる。 上記 所定時間の遅延は、 ァドレス変化検出信号 A TDを発生させるトリガが外部から 与えられないためにメモリセルのリフレツシュに要求されるリミットの時間にな つてしまうまでを計測するためのものである。
なお、 本発明は上述したリフレッシュ動作の実現形態に限定されるものではな く、 例えば、 メモリセルをワード線毎に一定周期でリフレッシュするような形態 としても良い。 この場合、 リフレッシュ制御信号 R E F Bを発生させる回路構成 は上述したものと同じで良いが、 リフレッシュ制御信号 R E F Aを発生させるた めの回路構成は例えば次のようになる。
まず、 リフレツシユタイマはリフレツシュを起動するためのトリガ信号を一定 周期で発生させる。 次に、 上記の場合と同様にして、 リフレッシュ制御回路 5内 部にラッチ回路を設け、 リフレッシュタイマの出力するトリガ信号に基づいて、 リフレツシュ動作が必要になる少し前のタイミングで発生させたセット信号によ りラッチ回路をセットしてリフレッシュ制御信号 R E F Aを "H" レベルにする 。 なお、 この場合も、 ラッチ回路をセットするタイミングはサイクルタイムの最 大値を目安にして決定する。
その後、 ァドレス変化検出信号 AT Dまたはリフレツシュ制御信号 R E F Bを 受けたロウ制御回路 1 6がメモリセルに対するリフレッシュ動作を完了させる夕 ィミングに合わせて、 リフレツシュ制御回路 5は発生させたリセット信号でラッ チ回路をリセットし、 リフレッシュ制御信号 R E F Aを "L" レベルとする。 な お、 この場合のラッチ回路のリセットは、 ラッチ回路をセットしたときから一定 時間遅れたタイミングで行えば良い。 あるいは、 ロウ制御回路 1 6がリフレツシ ュ動作を完了させたときにリフレッシュ動作完了信号を生成するようにして、 リ フレツシュ制御回路 5がこのリフレツシュ動作完了信号を受け取つたときにラッ チ回路をリセットしても良い。
ちなみにこの形態では、 ァドレス変化検出信号 AT Dをトリガとするリフレツ シュ動作が終了すると、 各メモリサイクルでリフレツシュ制御信号 R E F Aが立 ち下がるようになる。
なお、 半導体記憶装置を立ち上げてから初めて書き込み要求が与えられた場合 には、 直前の書き込みが存在しない。 したがって、 当該書き込み要求のあったメ モリサイクルでは、 書き込みアドレス及び書き込みデータの取り込みを行うだけ' であって、 メモリセルアレイ 7へのレイトライ卜は行わない。 これを実現するた めには、 ロウ制御回路 16の内部にフラグを設けて、 チップセレクト信号 ZCS が有効な状態で書き込みィネーブル信号 ZWEがー度でも有効化されたかどうか をこのフラグで示すようにする。
そのために、 ロウ制御回路 16は半導体記憶装置の立ち上げ時にフラグをオフ に初期化しておき、 最初の書き込み要求が行われた時点でフラグをオンとする。 また、 ロウ制御回路 16は書き込み要求があった場合 （書き込みィネーブル信号 /WE= "L" レベルかつチップセレクト信号 /CS= "L" レベル） には、 フ ラグがオンになっている場合にだけロウィネーブル信号 REにワンショットパル スを発生させる。 これによつて、 ロウ制辦回路 16及びカラム制御回路 17は、 書き込みに必要となる制御信号 CC, センスアンプィネーブル信号 SE, カラム ィネーブル信号 CE， プリチャージィネーブル信号 PEを発生させる。
次に、 ブースト電源 18はメモリセルアレイ 7内のワード線に印加される昇圧 電位をロウデコーダ 8に供給する電源である。 また、 基板電圧発生回路 19はメ モリセルアレイ 7の各メモリセルが形成されたゥエルまたは半導体基板に印加さ れる基板電圧を発生させる回路である。 さらに、 リファレンス電圧発生回路 20 はメモリセルアレイ 7, センスアンプ · リセット回路 10内のセンスアンプゃプ リチャージ回路 ·ィコライズ回路が使用するリフアレンス電圧 （例えば電源電位 の l/2==l/2Vc c) を発生させる。 このリファレンス電圧の用途は主に次 の 3種類 （①〜③） あるが、 現在ではダミーセルを設けない③の使い方が主流で ある。
① メモリセルを構成しているキャパシ夕の対極に印加される基準電圧 （1 2 Vc c)。
② ダミーセルを設ける場合に、 メモリセルからビット線対の一方のビット線上 に読み出された電位とダミーセルから他方のビット線上に読み出された電位 （1 / 2 V c c ) からメモリセルの保持データが " 0 " Z " 1 " 何れであるかをセン スアンプが判定する際の参照電位。
③ ダミーセルを設けない場合に、 ビット線対のプリチャージ ·ィコライズ電圧 として使用される基準電圧。 この場合、 一方のビット線にはメモリセルからの読 み出し電圧が現れ、他方のビット線はセンス動作開始直前にプリチャージ電圧（1 / 2 V c c ) となっている。
ここで、 リフレッシュ制御回路 5， ブースト電源 1 8， 基板電圧発生回路 1 9 およびリファレンス電圧発生回路 2 0にはパワーダウン制御信号 PowerDownが 供給されている。 このパワーダウン制御信号 PowerDownは半導体記憶装置をパ ヮーダウン状態 （スタンバイ状態） にするときのモードを半導体記憶装置外部か ら指定するための信号である。 リフレッシュ制御回路 5， ブースト電源 1 8 , 基 板電圧発生回路 1 9およびリファレンス電圧発生回路 2 0は、 後述するように、 パワーダウン制御信号 PowerDown に従ってそれぞれ自身に対する電源供給を制 御するようにしている。
本実施形態ではメモリセル自体が D R AMと同様のものであるため、 S RAM のようにスタンバイ状態で単純に半導体記憶装置内の回路各部への電源供給を止 めてしまうことはできない。 スタンバイ状態であってもメモリセルのデータを保 持するためにはリフレッシュ動作に必要となる回路へ電源を供給し続ける必要が ある。 つまり、 本実施形態の半導体記憶装置はスタンバイ状態に関しては S R A Mとの互換性を完全にとることはできない。 しかしながら、 その分本実施形態で は、 スタンバイ状態におけるモードを幾つか設けて S R AMとの互換性をできる 限りとるとともに、 既存の半導体記憶装置には存在しないようなモードも設けて いる。
すなわち、 本実施形態ではリフレッシュ制御回路 5 , ブ一スト電源 1 8， 基板 電圧発生回路 1 9， リファレンス電圧発生回路 2 0のうちの何れを動作させるか に応じて 3種類のスタンバイモードを用意してある。 本明細書ではこれらのスタ ンバイモードを便宜上スタンバイモード 1〜3と呼ぶことにする。 スタンバイモ ―ド 1は 4種類の回路全てに電源を供給するモ一ド、 スタンバイモード 2は 4個 の回路のうちリフレツシュ制御回路 5だけ電源供給を止めてこれ以外の 3種類の 回路に電源を供給するモード、 スタンバイモ一ド 3は 4種類の回路全てに対する 電源供給を止めるモードである。
なお以上のようなことから 、。ヮ一ダウン制御信号 PowerDownとしては例えば、 リフレツシュ制御回路 5に電源を供給するための第 1の電源供給線と、 ブースト 電源 1 8， 基板電圧発生回路 1 9， リファレンス電圧発生回路 2 0に電源を供給 するための第 2の電源供給線で構成すれば良い。
次に、 各スタンバイモードについてさらに詳述すると、 スタンバイモード 1は 通常の D R AMと同等の電源供給モードであって、 3種類あるスタンバイモード の中では最も消費電流が大きい。 しかし、 この場合にはメモリセルのリフレツシ ュに必要な全ての回路へ電源が供給されたままになっている。 このため、 スタン パイ状態に移行する直前におけるメモリセルのデータが保持されているほか、 半 導体記憶装置をス夕ンパイ状態からァクティブ状態へ移行させるまでの時間が 3 種類のスタンバイモードの中では最も短い。 なお、 スタンバイモード 1に設定す るには第 1の電源供給'線及び第 2の電源供給線の双方へ電源を供給すれば良い。 一方、 ス夕ンバイモード 2はリフレツシュに必要とされる回路に対して電源が 供給されないため、 スタンバイ状態においてメモリセルのデータを保持しておく ことはできないが、 その分スタンパイモード 1に比べて消費電流を低減させるこ とができる。 つまりこのモードは、 スタンバイ状態でデータを保持しておくとい う既成概念から発想の転換を図ったものであって、 スタンバイ状態からァクティ ブ状態に移行すれば、 メモリセルァレイ全体に対して書き込みを行える状態にな る。 したがって、 スタンバイモード 2と次に述べるスタンバイモード 3は半導体 記憶装置をバッファとして使用する場合などに適したモードである。 なお、 ス夕 ンバイモード 2に設定するには、 第 1の電源供給線に電源を供給しないようにし てリフレツシュ制御回路 5への電源供給を停止させるようにする。
他方、 スタンバイモード 3はブースト電圧， 基板電圧， リファレンス電圧を立 ち上げる必要があるため、 スタンバイ状態からアクティブ状態に移行するまでの 時間が 3種類あるスタンバイモードの中で最も長くなるが、 その分、 スタンバイ モードにおける消費電流を最も小さくすることができる。 なお、 スタンバイモー ド 1〜3の何れの場合においても、 上述した 4種類以外の回路については必要な 回路だけに電源を供給すれば良い。
例えば、 リフレッシュを行うだけであれば、 アドレスバッファ 1， ラッチ 2, レジスタ回路 3 (ただし、 アドレスレジスタを除く）， ATD回路 4， カラムデコ ーダ 9, ヒット制御回路 11， レジスタ回路 12 (ただし、 データレジスタを除 く）， I/Oバッファ 13， R/W制御回路 14， ラッチ制御回路 15， カラム制 御回路 17等は使われないので電源供給を停止しても構わない。 なお、 スタンバ ィモード 3に設定するには、 第 1の電源供給線及び第 2の電源供給線の何れにも 電源を供給しないようにして、 リフレッシュ制御回路 5， ブースト電源 18, 基 板電圧発生回路 19， リファレンス電圧発生回路 20への電源供給をすベて停止 させるようにする。
以上のようなス夕ンバイモードを設けることで、 半導体記憶装置が適用される 機器やその使用環境などに応じて、 スタンパイ状態におけるデータ保持の要否， ァクティブ状態への復帰時間， 電流消費量などを半導体記憶装置外部からきめ細 かく制御できるようになる。 なお、 パワーダウン制御信号 PowerDown は必須の 機能というわけではないことからこれを省略してしまっても良く、 そうすること で汎用 SRAMと 1ノ0ピンの互換性を完全に保つことが可能となる。
〈動作の説明〉
次に、 図 2に示すタイミングチャートを参照しながら上記構成による半導体記 憶装置の動作を説明する。 上述したように、 半導体記憶装置の立ち上げ後におけ る最初の書き込みでは、 その動作が 2回目以降の書き込みのときとは異なる例外 的なものになる。 そこで以下では、 少なくとも 1回目の書き込.みが行われている ことを前提として、 2回目以降の書き込みの場合の動作を中心に説明する。
すなわち、前提条件として図 2に示したよりも以前のメモリサイクルにおいて、 アドレス "Ax" に対するデータ "Qx" の書き込み要求があったものとする。 これにより、 当該メモリサイクルではアドレス "Ax"がレジスタ回路 3内のァ ドレスレジスタに取り込まれるとともに、 データ "Qx"がレジス夕回路 12内 のデータレジスタに取り込まれる。 なお、 アドレス "Ax", データ "Qx"がそ れぞれレジスタ回路 3， 12に取り込まれるときの動作は、 後述するように、 ァ ドレス "An", データ "Qn"がそれぞれレジス夕回路 3, 12に取り込まれる ときの動作と全く同じである。
そして図 2では、 アドレス "An" に対する書き込みおよびアドレス "An + 1 "からの読み出しを続けて行う場合についてその動作タイミングを示してある。 なお、 リフレツシュァドレス R_ADD の値は書き込み前において "R 1— 1" に なつているものとする。 また、 図 2においてアドレス "An— 1" は直前のメモ リサイクルで与えられたアドレスである。 仮にこの直前のメモリサイクルで書き 込み要求が行われたのであればアドレス "An" =アドレス "Ax" であり、 さ もなくば直前の書き込み要求とアドレス "An" に対する書き込み要求との間に 少なくとも読み出し要求が 1回はあったことになる。
このほかの前提条件として、 リフレッシュ制御信号 REFA， REFBが何れ も "H" レベルになっているとする。 つまり、 外部からの読み出し '書き込み要 求に付随して半導体記憶装置内部でリフレッシュが行われるものとし、 また、 内 部でセルフリフレッシュが起動される状況には至らないものとする。 また、 チッ プセレクト信号 ZCSは " L" レベルに固定されており、 図 1に示すチップが選 択された状態にあるものとする。
(書き込み動作）
まず時刻 t 1になると、アドレス Addressがそれまでの値 "A n— 1 "から "A n" に変化し始める。 このとき、 後述する説明から明らかなようにラッチ制御信 号 LCは " L" レベル， かつ， 制御信号 LW1も "L"レベルである。 このため、 ァドレス Address はァドレスバッファ 1でパッファリングされ、 ラツチ 2をスル —で通過して内部ァドレス LC— ADDとなり、 さらに内部ァドレス LC— ADDはレ ジス夕回路 3をスルーで通過して内部ァドレス L—ADD となる。
そして、 ATD回路 4は内部ァドレス LC— ADDの変化からアドレス Addressが 変化し始めたことを検知するようになる。 なお、 この時点からアドレススキュー 期間 （図 2に示す時間 TSKEWに相当） に入るため、 汎用 SRAMの場合と同じく この時点でァドレス Address の値が確定しているとは限らない。 このため、 時刻 t 1ではアドレス Address をラッチ 2に取り込むことはせず、 この後に時間 T SKEWが経過してアドレス Address の値が "An" に確定した時点でラッチ 2にァ ドレス Address を保持させるようにしている。 この後、 ァドレススキュー期間内において書き込みイネ一ブル信号/ WEに負 のパルスが例えば時刻 t 2で入力される。 RZW制御回路 14は書き込みイネ一 ブル信号/ WEが立ち下がったことを受けて制御信号 CWOを "L" レベルにす るほか、 制御信号 LW1, LW2をともに "H" レベルにする。 その結果、 IZ 〇バッファ 13はバス IZO上の書き込みデータをバス WRBX上に送出するよ うになる。 もっともこの時点ではまだ書き込みデータの値が確定しているとは限 らない。 また、 レジスタ回路 3はアドレスレジスタに保持しているアドレス "A x" を内部アドレス L一 ADD として出力するようになるほかレジス夕回路 12は デ一タレジス夕に保持しているデータ "Qx" をパス WRB上に出力するように なる。
次に、 時刻 t 3になるとアドレス Address の値が "An" に確定する。 また、 同時刻 t 3では、 ァドレス Address (-内部ァドレス LC— ADD) が変化し始めた 時点 （時刻 t 1) 力 ら時間 TSKEWが経過しているため、 ATD回路 4はこの後の 時刻 t 4になるとアドレス変化検出信号 ATDに正のワンショットパルスを発生 させる。 そして、 アドレス変化検出信号 ATDが立ち上がつたことを受けて、 リ フレツシュ制御回路 5は書き込み後に引き続いて行われるリフレツシュ動作のた めに、 リフレッシュアドレス R— ADD の値を "1" だけ増加させてその値を "R 1" に更新する。
そして、 アドレス変化検出信号 ATDの立ち上がりを契機としてレイトライト 動作が開始される。 すなわち、 マルチプレクサ 6はアドレス変化検出信号 ATD の立ち上がりを受けて内部アドレス L— ADD側を選択するようになる。このとき、 レジスタ回路 3は内部ァドレス L_ADD としてアドレスレジス夕の保持するァド レス "Ax" を出力しており、 マルチプレクサ 6はこの値をアドレス M一 ADD と してロウデコーダ 8に出力する。 また、 同じくアドレス変化検出信号 ATDが立 ち上がったことで、 ロウ制御回路 16はロウィネーブル信号 REに正のワンショ ットパルスを発生させる。 これによつてロウデコーダ 8はアドレス "Ax" に対 応するワード線 （以下、 書き込み対 のワード線を 「書き込みワード線」 と呼ぶ ことがある） を活性化させる。
次に、 ロウィネーブル信号 REのワンショットパルスに対応して、 ロウ制御回 路 16はセンスアンプィネーブル信号 SEに正のワンショッ卜パルスを発生させ るほか、 制御信号 CCに正のワンショットパルスを発生させてこれをカラム制御 回路 17に出力する。 これにより、 カラム制御回路 17はカラムイネ一ブル信号 CEに正のワンショットパルスを発生させる。 こうしてカラムイネ一ブル信号 C Eが " H" レベルとなると、 カラムデコーダ 9は内部アドレス L— ADD アド レス "Ax")に含まれた列アドレスをデコードし、 この列アドレスに対応する力 ラム選択信号に正のワンショットパルスを発生させる。
この結果、 センスアンプ · リセット回路 10内のセンスアンプのうち、 上記列 アドレスに対応するセンスアンプが選択されてバス WRBと接続される。 以上の の結果、 時刻 t 4からはセンスアンプ · リセット回路 10内のセンスアンプを通 じてアドレス "Ax" に対応したメモリセルへデータ "Qx"の書き込みが始ま る。 この後に時刻 t 5となると、 アドレス "An" に対する書き込みデ一夕であ るデータ "Qn"が供給されるようになり、 当該データがバス I/Oに載せられ て I /Oバッファ 13を通じてバス WRBX上に送出される。 もっともこのとき バス WR B Xはパス WR Bに接続されていないため、この時点においてデータ" Q n"はメモリセルアレイ 7への書き込みには関係していない。
この後、 ロウ制御回路 16は書き込み動作を終了させるために、 ロウイネ一ブ ル信号 REのワンショットパルスを立ち下げる。 これを受けて、 ロウデコーダ 8 アドレス "Ax" に対応した書き込みワード線を非活性化させる。 次に、 ロウ 制御回路 16はセンスアンプイネ一ブル信号 SEを立ち下げてセンスアンプ · リ セット回路 10内のセンスアンプを通じた書き込み動作を終了させる。 次いで、 ロウ制御回路 16は制御信号 CCを立ち下げ、 この立ち下がりを受けたカラム制 御回路 17はカラムィネーブル信号 CEを立ち下げる。
その結果、 カラムデコーダ 9はカラム選択信号を無効化して、 選択されていた センスアンプ · リセット回路 10内のセンスアンプとバス WRBとの間を切り離 す。 次に、 ロウ制御回路 16はプリチヤ一ジィネーブル信号 PEを立ち上げ、 こ れによってセンスアンプ'リセット回路 10内のプリチャージ回路は次のァクセ スに備えてビット線をプリチャージする。 次いで、 ロウ制御回路 16はプリチヤ ージ動作に必要な時間が経過してからプリチャージィネーブル信号 PEを立ち下 げて、 センスアンプ' リセット回路 1 0内のプリチャージ回路によるビット線の プリチヤ一ジ動作を終了させる。
(書き込みに伴うリフレッシュ動作）
次に、 時刻 t 6になってアドレス変化検出信号 AT Dが立ち下がると、 リフレ ッシュ動作が開始される。 すなわち、 マルチプレクサ 6はアドレス変化検出信号 ATDが "L " レベルになったことでリフレッシュアドレス R—ADD側を選択す るようになり、 アドレス M— ADD として "R 1 " を出力する。 また、 アドレス変 化検出信号 AT Dの立ち下がりを受けて、 ロウ制御回路 1 6はロウィネーブル信 号 R Eに正のワンショットパルスを発生させる。 これによつてロウデコーダ 8は ァドレス M— ADD の値 "R 1 "に対応するヮード線 （以下、 リフレツシュ対象の ワード線を 「リフレッシュワード線」 と呼ぶことがある） を活性化させる。
その結果、 メモリセルアレイ 7ではリフレッシュワード線に接続されたメモリ セルの保持データがビット線上の電位として現れるようになる。 この後、 ロウ制 御回路 1 6がセンスアンプィネーブル信号 S Eに正のワンショットパルスを生成 すると、 センスアンプ · リセット回路 1 0内のセンスアンプが活性化されて、 リ フレッシュヮード線に接続された各メモリセルのリフレツシュが始まる。 なお、 リフレッシュ自体は D RAMで行われているものと全く同じであって周知の技術 事項であるため、 ここでは詳しく説明することはしない。
こうしてリフレッシュが行われている最中の例えば時刻 t 7において、 書き込 みィネーブル信号 ZWEが立ち上げられると、 RZW制御回路 1 4は制御信号 L W l , LW 2をともに立ち下げる。 この制御信号 LW 1の立ち下がりを受けて、 レジス夕回路 3は時刻 t 8で内部ァドレス LC— ADDの値 " A n "をァドレスレジ スタに取り込む。 また、 レジスタ回路 1 2は制御信号 LW 2の立ち下がりを受け て、同時刻 t 8でバス WR B X上のデ一夕" Q n"をデ一夕レジス夕に取り込む。 これらレジス夕に取り込まれたアドレス "A n "及びデータ "Q n" は、 次の書 き込み要求が行われた時点のメモリサイクルでレイトライト動作に使用されるこ とになる。
この後、 時刻 t 9になると書き込みめためのメモリサイクルが終了して読み出 しのためのメモリサイクルに移行する。 もっとも、 この時点ではレイトライトに 付随したリフレッシュ動作が引き続いて行われている状態である。 一方、 リフレ ッシュを開始 （時刻 t 6 ) させてからリフレッシュに必要となる時間が経過する と、 ロウ制御回路 1 6はリフレッシュ動作を終了させるためにロウィネーブル信 号 R Eを立ち下げる。 これによつて、 ロウデコーダ 8はリフレッシュワード線を 非活性化させる。 次に、 ロウ制御回路 1 6はセンスアンプイネ一ブル信号 S Eを 立ち下げて、 リフレッシュを終えたセンスアンプ.' リセット回路 1 0内のセンス アンプを非活性化させる。
このとき、 ラッチ制御回路 1 5はセンスアンプイネ一ブル信号 S Eが立ち下が つたことを受けてラッチ制御信号 L Cを立ち下げる。 なお、 以上説明したことか ら分かるように、 先に説明した書き込みの場合とは異なり、 リフレッシュの過程 ではメモリセルのデータを半導体記憶装置外部へ出力する必要がないことから、 ロウィネーブル信号 R Eにワンショットパルスが生成されてもカラムイネ一ブル 信号 C Eにはワンショットパルスを発生させない。 したがって、 カラムデコーダ 9もカラム選択信号を非活性状態のままとしている。
以上のようにしてリフレッシュ動作が完了したならば、 ロウ制御回路 1 6は書 き込みが終わつたときと同様にプリチャージィネーブル信号 P Eにワンショット パルスを発生させてビット線をプリチャージする。 そして、 これまで述べた動作 が遅くとも時刻 t 1 0 (すなわち、 書き込みサイクルに続く読み出しサイクルの 開始時点から時間 TSKEWが経過したとき） までに行われる。 なお、 リフレッシュ 動作が次のメモリサイクルのアドレススキュ一期間終了まで延びても問題ないの は次のような理由からである。
すなわち、 本実施形態ではアドレス Addressが未確定の間はアドレス変化検出 信号 AT Dのワンショットパルスを発生させないことで、 アドレススキュー期間 が終わるまで書き込み又は読み出し動作が始まらないように制御している。また、 この制御に対応させて、 ァドレススキュー期間中は書き込み ·読み出しァドレス に使用される内部ァドレス L—ADDが直前のメモリサイクルの値を保持するよう にしている。
なお、 図 2において時刻 t 1〜！； 9 (実際の動作は時刻 t 3〜！： 1 0 ) が 1メ モリサイクルであって、 図 2ではサイクルタイムを 「Tcyc」 で示してある。 ま た、 時刻 t 7〜 t 9の期間が先述したリカバリ時間 TWRに相当している。 しかし 本実施形態ではレイトライト後のプリチャージ動作がリフレッシュ動作前に完結 しているため、 リカバリ時間 TWRを確保しておく必要はない。 例えば、 書き込み ィネーブル信号/ WEが時刻 t 9で立ち上がるようにしても良く、 そうした場合 にはリカバリ時間 TWRはゼロとなる。
(読み出し動作）
次に、時刻 t 9から始まる読み出しのためのメモリサイクルについて説明する。 まず時刻 t 9ではアドレス Address の値が "An" から変化し始める。 この場合 も時刻 t 10まではアドレススキュー期間であることから、 アドレスが "An + 1" に確定するまではアドレス Address はラッチ 2に取り込まれない。 また、 読 み出し要求が為される場合はアドレススキュー期間で書き込みィネーブル信号/ WEが立ち下げられることはなく、 その代わりに出カイネーブル信号 O Eが有効 化される。
このため、 RZW制御回路 14はメモリセルからの読み出しに備えて制御信号 CWOを "H" レベルとするほか、 制御信号 LW1， LW2を何れも "L" レべ ルのままとする。 これによつて I /Oバッファ 13はバス WRBX上のデータを バス 1ノ0へ送出するようになる。 もっともこの時点ではまだアドレススキュー 期間であって、ヒット制御信号 H Eも直前のメモリサイクルのままになっており、 バス WRBX上にデータ WRB上のデータが読み出されるのか、 データレジス夕 の保持デ一夕が読み出されるのかは確定していない。
次に、ァドレススキュー期間が終わって時刻 t 10になると、 7ドレス Address および内部ァドレス LC—ADDの値が "An + 1 "に確定する。 このとき、 制御信 号 LW 1は "L" レベルであるため、 内部ァドレス LC一 ADDの値がそのまま内部 アドレス L_ADD として出力される。 また、 内部アドレス LC— ADDの値" An + 1" はアドレスレジス夕に保持されているアドレス "An" と一致しないため、 レジスタ回路 3はヒット信号 HITとして "L" レベルを出力する。
次に、 ATD回路 4は時刻 t 11でアドレス変化検出信号 ATDに正のワンシ ヨットパルスを発生させ、 これによつて読み出し動作が開始される。 そして、 リ フレッシュ制御回路 5はリフレッシュアドレス R ADD の値を "R1 "から "R 1 + 1" に更新する。 また、 ヒット制御回路 11は同時刻 t 11でヒット信号 H I Tを取り込んでヒットィネーブル信号 HEとして "L" レベルを出力する。 こ れにより、レジスタ回路 12はバス WRBとバス WRBXを接続するようになり、 センスアンプ · リセット回路 10内のセンスアンプによるセンス結果が I 0バ ッファ 13およびバス IZOを通じて半導体記憶装置外部に出力可能となる。 次に、 マルチプレクサ 6は内部アドレス L— ADD側を選択してアドレス "An +1"をアドレス M— ADD としてロウデコーダ 8に出力する。 同時に、 ロウ制御 回路 16はロウィネーブル信号 REに正のワンショットパルスを発生させ、 ロウ デコーダ 8はアドレス "Αη+ ' に対応したワード線 （以下、 読み出し対象の ワード線を「読み出しワード線」と呼ぶことがある）を活性化させる。 この結果、 読み出しワード線に接続されたメモリセルの保持デ一夕がビット線上の電位とし て読み出される。 次に、 ロウ制御回路 16はセンスアンプィネーブル信号 SE, 制御信号 CCにそれぞれ正のワンショットパルスを発生させる。
すると、 カラム制御回路 17はカラムィネーブル信号 CEに正のワンショット パルスを発生させ、 カラムデコーダ 9はアドレス "Αη+ ' 中の列アドレスに 対応したカラム選択信号を活性化させて、 このカラム選択信号に対応したセンス アンプをバス WRBと接続する。 このセンスアンプは読み出しワード線に接続さ れた各メモリセルのデータをセンスして "0" / "1" のレベルまで増幅する。 その結果、時刻 t 13になるとァドレス "An+ 1"に記憶されているデ一夕 "Q n+ 1"がバス WRB上に現れるようになり、レジス夕回路 12,バス WRBX, I/Oバッファ 13を通じてバス I/Oから外部に読み出される。
この後、 読み出し動作を終了させるために、 ロウ制御回路 16はロウイネ一ブ ル信号 REを立ち下げる。 すると、 書き込みの場合と同様にして、 アドレス "A η+ ' に対応した読み出しワード線が非活性化され、 センスアンプィネーブル 信号 SEが "L" レベルになってセンスアンプ'リセット回路 10内のセンスァ ンプがセンス動作を終了させる。 また、 カラム制御回路 17がカラムィネーブル 信号 CEを "L" レベルにすることで、 センスアンプとパス WRBとの間が切り 離される。 次いで、 ロウ制御回路 16がプリチャージィネーブル信号 ΡΕにワン ショットパルスを生成することでビット線がプリチャージされる。 (読み出しに伴うリフレツシュ動作）
一方、 時刻 t 1 2ではアドレス変化検出信号 A T Dが立ち下がって、.読み出し に付随したリフレッシュ動作が開始される。 この場合、 時刻1; 1 2〜 1: 1 5にぉ いて為される動作は書き込みに付随するリフレッシュと同じであって、 リフレツ シュアドレス R— ADD として "R 1 " ではなく "R 1 + 1 " が使用される点だけ が異なっている。 そしてリフレッシュ動作中に時刻 t 1 4となると、 読み出しの ためのメモリサイクルが終了してこれに続く新たなメモリサイクルに移行し、 リ フレッシュ動作はこの新たなメモリサイクルでアドレススキュー期間が終了する までに完了する。 なお、 時刻 t 9〜 t 1 4 (実際の動作は時刻 t 1 0〜 t 1 5 ) はやはり 1メモリサイクルであって、 サイクルタイムは 「Tcyc」 である。
以上のように本実施形態では、 書き込み要求に伴う書き込みィネーブル信号/ WEをアドレススキュー期間内で立ち下げているため、 アド.レスが確定した時点 においてアクセスが書き込みノ読み出し何れであるかが確定している。 しかも本 実施形態ではレイトライトを行っているため、 書き込みアドレスおよび書き込み デー は何れもァドレススキュー期間以前において既に確定している。 こうした ことから、 アクセス要求が書き込みノ読み出しの何れであるかが確定した時点よ りすぐに書き込み動作又は読み出し動作を開始できる。 また、 上述したように本 実施形態では、 関連技術のようにリカバリ時間 TWRを確保しておく必要がない。 したがって、 書き込み又は読み出しに要する時間が最小限となって、 1メモリ サイクルの長さ （時刻 t 3〜 t 1 0あるいは時刻 t 1 0〜 t 1 5 ) を最短にする ことができる。 また、 書き込み又は読み出しを行ってからリフレッシュを実施し ているため、 第 1の関連技術や第 2の関連技術のようにリフレツシュ後に読み出 し又は書き込みを行う場合に比べて、 リフレッシュを行うのに必要となる時間だ けアクセス （読み出しの場合においてはアドレスアクセス時間 TAA) を高速化す ることが可能である。
〈バイパスが行われる場合〉
図 2において、読み出しァドレスが "A n + i "ではなく "A n"である場合、 アドレス "A n " に対する書き込みデータ "Q n " が未だメモリセルアレイ 7に 反映されていない。 このため、 以下に説明するようなバイパス動作が行われる。 そこで以下では上述した動作との相違点について説明する。 この場合、 図 2に示 す時刻 t 10になるとアドレス Address の値が "An" に確定して、 内部アドレ ス LC_ADDにもこの値 "An" が出力される。
このとき、 レジスタ回路 3内のアドレスレジスタは " An" を保持しているた め、 レジス夕回路 3はヒット信号 H I Tとして "H" レベルを出力するようにな る。 この後、 時刻 t 11になってアドレス変化検出信号 ATDが立ち上がると、 ヒット制御回路 1 1はヒット信号 H I Tを取り込み、 ヒットィネーブル信号 HE として "H" レベルを出力する。 そしてこの場合は読み出し動作であるため、 R ZW制御回路 14は制御信号 LW2として "L" レベルを出力している。 したが つて、 レジスタ回路 12はデ一タレジスタに保持しているデータ "Qn" をバス WRBX上に出力するようになる。
この後は、 読み出しアドレスが " An+ 1" のときに準じて、 メモリセルァレ ィ 7からアドレス "An" に記憶されているデータが読み出され、 時刻 t 13に なると当該データがバス WRB上に読み出されてくる。 しかし、 このデータは書 き込み前の古いデータであることから、 読み出しデータとして使用されずに廃棄 される。 その代わりに、 バス WRBX上に出力されているデータ "Qii" が 1/ Oバッファ 13， バス IZOを通じて半導体記憶装置外部に出力される。
なお、 バイパス動作を行う場合にはメモリセルアレイ 7からの読み出しは必要 ないことから、 読み出し動作を起動せずに消費電流を低減させることが考えられ る。そのためには、ヒットイネ一ブル信号 HEをロウ制御回路 16にも供給する。 そして、 読み出し要求であってアドレス変化検出信号 ATDの立ち上がり夕イミ ングでヒットィネーブル信号 HEが " H" レベルであれば、 ロウ制御回路 16お よびカラム制御回路 17は、 ロウィネーブル信号 REとこの信号から時系列的に 生成される各信号 （センスアンプィネーブル信号 SE， 制御信号 CC, カラムィ ネーブル信号 CE， カラム選択信号， プリチヤ一ジィネーブル信号 PE) を発生 させないように制御する。
〈リフレッシュを伴わない書き込み ·読み出し〉
図 2では外部からのァクセスに付随して必ずリフレッシュを行うものとしてい た。 しかし、 1サイクル分のリフレッシュ （全てのワード線について 1回ずっリ フレッシュすることを指す） は、 メモリセルアレイの構成や容量にも依るが数 m s〜数十 m s程度の所定時間内に実施すれば良い。それには、ァドレス Addressが 変化する度に必ずリフレツシュする必要はなく、 例えば数^ sに 1回リフレツシ ュを行えば良い。
つまり、 所定のメモリサイクル毎に 1回だけ間欠的にリフレッシュを行うよう にすれば良い。 あるいは、 図 2のように連続的にリフレッシュを行う場合であつ ても、 1サイクル分のリフレッシュを実施したのであれば、 次のサイクルのリフ レッシュを開始するまではリフレッシュする必要がない。 このように、 リフレツ シュを実施する必要が当面なくなった場合は、 リフレツシュ制御信号 R E F Aを 立ち下げてリフレッシュを一時的に停止させれば良い。 こうすることで、 余分な リフレツシュが行われなくなって消費電力を削減できる。
図 3はリフレツシュ制御回路 5内のリフレツシュタイマの制御によつてリフレ ッシュを一時的に行わないようにした場合の動作タイミングチャートを示してい る。 上述したように、 図 2の場合にはリフレッシュ制御信号 R E F Aを "H" レ ベルのままにしていた。 これに対して、 図 3の場合には先行するメモリサイクル 中に実施されたリフレッシュによって 1サイクル分のリフレツシュが完了したた め、 リフレツシュ制御回路 5が時刻 t 0でリフレツシュ制御信号 R E F Aを立ち 下げている。 つまり図 3では、 アドレス変化検出信号 AT Dの発生をトリガとし たリフレッシュ動作を各メモリサイクルで連続的に行う状態から、 こうしたリフ レッシュ動作を行わない状態へ移行する切り替わりのタイミングを示してある。 なおこのときリフレッシュ制御信号 R E F Bは図 2の場合と同様に "H" レベル のままであるため、 図 3では特に図示していない。
ここで、 時刻 t l〜t 6における動作は図 2の場合と全く同じである。 そして 時刻 t 6になるとアドレス変化検出信号 AT Dが立ち下がるが、 このときにはリ フレッシュ制御信号 R E F Aが " L" レベルとなっているため、 ロウ制御回路 1 6はロウィネーブル信号 R Eおよびこれに対応したセンスアンプィネーブル信号 S E及びプリチャージィネーブル信号 P Eを発生させず、 リフレッシュは行われ なくなる。 また、 リフレッシュ制御回路 5内のアドレスカウン夕は、 リフレツシ ュ制御信号 R E F Aが "L" レベルとなったことでカウント動作を停止させるた め、 リフレッシュアドレス R— ADD の値は "R l— 1 " のままになる。
そして、 以上のことが読み出しの場合 （時刻 t 9〜t 1 5 ) にも全く同様に行 われる。 したがって、 時刻 t 1 2でアドレス変化検出信号 A T Dが立ち下がって もリフレッシュは行われなくなり、 リフレッシュアドレス R— ADD の値も引き続 いて " R l— 1 " のままとなる。 なお、 この後のある時点で次のリフレッシュサ イクルを開始させる場合には、 リフレッシュ制御回路 5がリフレッシュ制御信号 R E F Aを "H" レベルに戻すため、 図 2に示したような動作が再び行われるよ うになる。 こうしてリフレッシュ動作が再開されたときにもリフレッシュカウン 夕はリセッ卜されず、 それまでリフレッシュカウン夕に保持されている値に対し てインクリメント動作が行われる。 つまり、 例えばセルフリフレッシュ動作がリ フレッシュサイクル （すなわち、 全ワード線をリフレッシュするサイクル） 途中 で中断してもリフレッシュカウン夕がリセッ卜されることはなく、 次のリフレツ シュ （読み出し又は書き込みに伴うリフレッシュ， セルフリフレッシュのいずれ であっても良い。）動作が再開されたときに、 リフレッシュカウン夕に残っている 値がインクリメントされる。
〈セルフリフレッシュ〉
次に、 半導体記憶装置外部からのアクセス要求が所定のリフレツシュ時間にわ たって無いために、 リフレッシュタイマによるセルフリフレッシュが行われると きの動作について説明する。 上述したように、 本実施形態では外部からのァクセ ス要求に伴ってアドレス変化があつたときに当該アクセス要求に対応する書き込 み又は読み出しを行った後にリフレッシュを行うようにしている。
しかし、 外部からのアクセス要求が長時間発生しないことも考えられるため、 アクセス要求に付随してリフレッシュするだけではメモリセルアレイ 7のデータ を保持し続けることができない。 そこで本実施形態では、 リフレッシュ制御回路 5内のリフレッシュ夕イマを用いて、 外部からのアクセス要求が最後にあった時 点から上記リフレツシュ時間が経過した時点でセルフリフレッシュを起動するよ うにしている。
図 4はこのときの動作タイミングを示したものである。 同図の時刻 t 9〜t 1 5は、 外部からの読み出し要求による読み出しとこれに付随するリフレツシュで あって、 図 2に示したのと全く同じ動作である。 なお、 時刻 t 1 1でアドレス変 化検出信号 ATDにワンショットパルスが生成された時点で、 リフレッシュ制御 回路 5はリフレッシュ夕イマをリセットしてリフレツシュ時間の計時を最初から 行うようにする。 そして、 時刻 t 12からのリフレッシュを最後に 1サイクル分 のリフレツシュが終了するものとした場合、 図 3のときと同様にしてリフレツシ ュ制御信号 REFAが時刻 t 21で立ち下げられる。
この後、 次のサイクルのリフレッシュを開始させるタイミングになると、 リフ レッシュ制御回路 5は時刻 t 22でリフレッシュ制御信号 REFAを立ち上げる。 このため、 外部からのアクセス要求があつたときにリフレッシュが可能な状態に 遷移するが、 こうした状態にも拘わらずアクセス要求の無い状態が継続すると、 リフレッシュ制御回路 5はリフレツシュ制御信号 R E F Aを上記遅延回路で遅延 させた信号の立ち上がりをトリガとして上記パルス発生回路を起動させ、 時刻 t 23でリフレッシュ制御信号 REFBに負のワンショットパルスを発生させる。 これにより、 ロウ制御回路 16はロウィネーブル信号 REにワンショットパルス を発生させてリフレッシュを行わせる。 このとき、 マルチプレクサ 6はリフレツ シュ制御信号 REFBが "L" レベルとなったことからリフレッシュアドレス R— ADD側を選択するようになり、 アドレス M— ADD として " R 1 + 1" を出力 する。 なお、 このときに行われるリフレッシュ動作は図 2に示した動作と全く同 様である。
この後、 リフレツシュ制御回路 5は時刻 t 24でリフレツシュ制御信号 R E F Bを立ち上げてリフレッシュ動作を終了させる。 このとき、 マルチプレクサ 6は リフレツシュ帯 Ιί御信号 R EFBの立ち上がりを受けて内部ァドレス L一 ADD側を 選択するようになる。 またリフレッシュ制御回路 5は、 時刻 t 25でリフレツシ ユアドレス R— ADD を "R 1 + 2" に更新する。 なお、 この場合はリフレッシュ 制御信号 REFAが時刻 t 22で立ち上げられてからアドレス変化検出信号 AT Dが発生していないため、 アドレス変化に伴うリフレッシュ動作を連続して行う 状態には移行しない。 したがって、 リフレッシュ制御回路 5は時刻 t 26でリフ レッシュ制御信号 REFAを立ち下げて、 これ以後も引き続いてリフレッシュ夕 イマでリフレッシュ動作をコントロールする状態にする。 ここで、 リフレッシュタイマがリフレッシュ時間を計時している間に半導体記 憶装置外部からアクセス要求があると、 その動作は図 5に示したタイミングチヤ ートのようになる。 すなわち、 時刻！： 3 1でアドレス Addressが変化し始め、 時 刻 t 3 2になってその値が "A n + 2 " に確定すると、 時刻 t 3 3で A T D回路 4はアドレス変化検出信号 A TDにワンショットパルスを発生させる。 すると、 リフレツシュ制御回路 5は図 4のときのようにリフレツシュ制御信号 R E F Bを 立ち下げることなく "H" レベルのまま維持する。 このため、 時刻 t 3 3以降に おいては、 時刻 t 1 l〜 t 1 5と同様にして、 アドレス "A n + 2 " からの読み 出しとアドレス "R 1 + 2 " に関するリフレッシュが行われる。 その結果、 時刻 t 3 5になるとバス WR B X上にアドレス "A n + 2 " に記憶されているデ一タ "Q n + 2 " が出力されるようになる。 なお、 図 5ではセルホールドリミットの 夕イミングに近づいて時刻 t 2 2でリフレツシュ制御信号 R E F Aが立ち上げら れたことを想定しており、 この後に連続するメモリサイクルでァドレス変換検出 信号 ATDが順次生成されて、 リフレッシュを連続的に行ってゆくことになるこ とから、 リフレッシュ制御信号 R E F Aを "H" レベルのまま維持している。
〈変形例〉
( 1 ) 上述した説明では、 レイトライトを次の書き込み要求が為されるメモリサ ィクルで行うようにしていた。 このようにしている理由は、 レイトライトを確実 に実施できるのは次に書き込み要求があったメモリサイクルだからである。いま、 次の書き込み要求までの間に空き時間を利用してレイトライトを行うものとする。 この場合において、 レイトライトを行っている最中に読み出し要求が与えられて も、 レイトライトが完了するまでは読み出し動作の開始を遅らせねばならない。 したがって、 アドレススキュー期間の経過後にすぐ読み出し動作を開始させた場 合に比べて、 読み出しデータの得られるのが遅くなつてしまう。
とは言え、 レイトライトに必要な時間だけ読み出し要求が入力されないことを 保証できる期間があれば、 そうした期間内でレイトライトを実施しても良い。 し たがって、 レイトライトを行うタイミングは必ずしも次の書き込み要求があった 時点に限定されるわけではない。 こうした期間として、 チップセレクト信号/ C S (或いは、 汎用 S R AMのチップイネ一ブル信号に相当する信号） が無効化さ れており、 チップそのものが非選択状態 （或いは、 非活性化状態） となっている 場合が考えられる。 そのためには、 チップセレクト信号/ C S又はチップイネ一 ブル信号をいつたん無効化した場合は、 少なくともレイトライ卜に必要な時間を おいてからこれらの信号を有効化するように、 半導体記憶装置の仕様を取り決め ておけば良い。
( 2 ) 上述した説明では、 書き込み又は読み出しに伴ってリフレッシュを 1回だ け行うようにしている。 しかし、 本実施形態では書き込み又は読み出しを行った のちにリフレッシュを行っている。 このため、 1メモリサイクルがこれまでに説 明した場合に比べて長く設定されているのであれば、 1メモリサイクルに収まる 範囲内で複数回のリフレッシュを行うようにしても良い。 これにより、 一般の S R AMのように、 ライトパルス時間 TWPの上限値やサイクルタイム Tcycの上限 値を規定する必要がなくなる。 この理由については後に詳しく説明する。
( 3 ) また、 上述したようにチップが非選択状態になっていて外部からアクセス 要求が無いのであれば、 その空き時間を利用して 1回ないし複数回のリフレツシ ュを行うようにしても良い。 また、 上記変形例 （1 ) で述べたように、 チップが 非選択状態になった時点でレイトライ卜を行うのであれば、 レイトライトととも にリフレッシュを実施すれば良い。 その際、 上記変形例 （2 ) で述べたように複 数回のリフレッシュを行うようにしても良い。
( 4 ) 上述した説明では、 書き込みィネーブル信号 ZWEをアドレススキュー期 間内に立ち下げるという条件を課していた。 しかしこうした条件は必須というわ けではない。 例えば、 書き込みイネ一ブル信号/ WEがアドレススキュー期間よ りも後で有効化された場合であっても、 その後のレイトライ卜動作およびリフレ ッシュ動作に要する時間が短いのであれば、 上述した条件を厳格に課する必要性 はない。 こうした場合には、 時間 TSKEWの値をスキューの最大値よりも大きく設 定するようにして、 書き込みィネーブル信号/ WEを立ち下げるタイミングまで アドレススキュー期間を延ばすようにすれば良い。
( 5 ) 上述した説明では、 レイトライト制御にあたって制御信号 LW 1 , LW 2 を同じタイミングで駆動していた。 したがって、 これら両制御信号を一本化して しまっても良い。 ただ、 例えば書き込みアドレスをアドレスレジス夕に取り込む のは、 アドレススキュー期間が経過した時点から書き込みィネーブル信号/ WE が立ち上がるまでの期間内であればいつでも良い。 したがって、 例えば制御信号 LW 1を立ち上げるタイミングをアドレススキュー期間経過後とし、 この立ち上 がりに同期して書き込みアドレスをアドレスレジス夕に取り込んでも良い。
〈ライトパルス時間 TWP及びサイクルタイム Tcycについて〉
一般に、 リフレッシュを必要としない S R AMの場合、 ライトパルス時間 TWP 及びサイクルタイム Tcyc の上限値についてタイミング仕様上の規定がない。 こ こで、 ライトパルス時間 TWPは、 データの書き込みを行う際に書き込みイネーブ ル信号ノ WEが " L " レベルとなる期間を規定し、 この期間にワード線が選択さ れてメモリセルにデータが書き込まれる。 また、 サイクルタイム Tcyc は、 デ一 夕の読み出し又は書き込みを行う際にアドレスが指定されるべき期間を規定する。 リフレッシュを必要としない通常の S R AMでは、 そのタイミング仕様上、 ラ ィトパルス時間 TWPおよびサイクルタイム Tcyc については下限値のみが規定さ れており、 その上限値については特に規定されていない。 従って、 S R AMのュ —ザは、 その下限値さえ満足すれば、 ライトパルス時間 TWPおよびサイクル夕ィ ム Tcyc を任意に設定することができる。 これに対し、 D R AMと同様のメモリ セルでデータを保持する本実施の形態に係る疑似 S R AMでは、 レイトライトに よらない場合、 リフレッシュ上の制約からライトパルス時間 TWPおよびサイクル タイム Tcyc の上限値が必要となる。
即ち、 本実施の形態において、 一般の疑似 S R AMと同様のライト方式を採用 した場合、 ワード線が選択状態とされる期間がライトパルス時間 TWPで規定され ることとなる。そして、このライトパルス時間 TWPで規定される期間においては、 ビット線上でのデータの競合を避ける必要上、 他のワード線の選択が一切禁止さ れ、 リフレッシュも禁止される。 従って、 ライトパルス時間 TWPが無制限になが くなると、 リフレッシュが行われない期間も長くなり、 メモリセルに保持された データが消失してしまうため、 ライトパルス時間 Twpに上限値が必要となる。 また、 本実施の形態では、 アドレスが切り替わると、 読み出し又は書き込みに 付随してリフレッシュが行われるが、 サイクルタイム Tcycが長くなると、 アド レスが切り替わるまでの期間も長くなり、 リフレッシュの間隔も長くなる。 従つ て、 サイクルタイム Tcycが無制限に長くなると、 リフレッシュが行われない期 間も長くなり、 メモリセルに保持されたデータが消失してしまうため、 サイクル タイム Tcyc にも上限値が必要となる。 しかしながら、 本実施の形態に係るレイ トライト方式によれば、上述のようなライトパルス時間 TWPやサイクルタイム T eyeの上限値が不要となり、 タイミング仕様上の制約を緩和することができる。 以下、 ライトパルス時間 TWPおよびサイクルタイム Tcyc の上限値が不要とな ることの理由を詳細に説明する。
先ず、 図 6に示すタイミングチャートを参照して、 ライトパルス時間 TWPの上 限値が不要となることの理由を説明する。 時刻 t 8 0においてアドレス Address が 「A n + l」 に切り替わり、 時刻 t 8 1において書き込みィネーブル信号 Eが " L " レベルに変化すると、 レイトライトとリフレッシュが順次行われる。 即ち、 時刻 t 8 2から時刻 t 8 3にかけてワード線 WLが選択され、 レイトライ トが行われる。 即ち、 アクセスアドレス A n + 1に対する書き込みサイクル内に おいて、 このアクセスァドレス A n + 1で指定されるメモリセルアレイ上のヮ一 ド線が一時的に選択されてレイトライ卜が行われる。
そして、 このレイトライト （書き込み） に付随して、 時刻 t 8 4から時刻 t 8 5にかけてリフレッシュアドレス 「R 1 + 1 J で指定されるワード線が一時的に 選択され、 このリフレッシュアドレスに対するリフレッシュが行われる。 このリ フレツシュが終了すると、 リフレツシュタイマーが起動して計時が開始される。 この計時は、 最後のリフレッシュが行われてからの経過時間を把握し、 セルフリ フレツシュすべきタイミングを得るために行われる。
ここで、 ライトパルス時間 TWPが長く設定され、 書き込みィネーブル信号/ W Eが長期間にわたって "L " レベルに維持された場合を考える。 この場合、 時刻 t 8 7において、 上述のリフレッシュタイマーの値が、 リフレッシュすべきタイ ミングを与える値に達すると、 リフレッシュ制御信号 R E F Bが生成され、 時刻 t 8 8にかけてリフレッシュが行われる。 即ち、 上述の書き込みに付随するリフ レツシュが行われてから所定の時間が経過した後に、 メモリセルァレイのリフレ ッシュが自発的に行われる。この例では、時刻 t 8 7以前の時刻 t 8 6において、 リフレッシュアドレス R— ADDが 「R 1 + 2」 に切り替わっているので、 時刻 t 8 7ではリフレッシュアドレス 「R. l + 2」 に対するリフレッシュが行われる。 なお、 リフレッシュアドレスは、 セルフリフレッシュのタイミングと整合がとら れて適切な周期でィンクリメントされる。
このように、 レイトライト方式を採用したことにより、 データを書き込むため には、 ワード線が一時的にしか選択されず、 書き込みサイクル内の他の期間は、 データの書き込みが行われない期間となる。 従って、 ライトパルス時間 TWPで規 定される期間であっても、 自発的なリフレッシュ （セルフリフレッシュ） を有効 に機能させることができ、 ライトパルス時間 TWPを無制限に長くしても、 メモリ セルのデータを保持することが可能となる。 よって、 通常の S R AMのように、 ライトパルス時間 TWPの上限を規定する必要がなくなり、 タイミング仕様上の制 約を緩和することができる。
次に、 図 7に示すタイミングチャートを参照して、 サイクルタイム Tcyc の上 限値が不要となることの理由を詳細に説明する。
時刻 t 9 0においてアドレス Addressが 「A n + l」 に切り替わると、 時刻 t 9 2から時刻 t 9 3にかけてワード線 WLが一時的に選択され、 通常のリードが 行われる。 即ち、 アクセスアドレス A n + 1に対する読み出しサイクル内におい て、 このアクセスアドレス A n + 1で指定されるメモリセルアレイ上のワード線 が一時的に選択されてリードが行われる。 このリードに付随して、 時刻 t 9 4か ら時刻 t 9 5にかけてリフレッシュアドレス 「R 1 + 1」 で指定されるワード線 が選択されてリフレッシュが行われる。 このリフレッシュが終了すると、 セルフ リフレッシュすべきタイミングを得るために、リフレッシュタイマーが起動する。 ここで、 サイクルタイム Tcycが長く設定され、 リードサイクルが長期間にわ たって継続した場合を考える。 この場合、 時刻 t 9 7において、 上述のリフレツ シュタイマーの値が、 リフレッシュすべきタイミングを与える値に達すると、 上 述のライトパルス TWPの場合と同様にリフレッシュ制御信号 R E F Bが生成さ れ、 時刻 t 9 8にかけてリフレッシュアドレス 「R l + 2」 に対するリフレツシ ュが行われる。 即ち、 上述の読み出しサイクルに付随するリフレッシュが行われ てから所定の時間が経過した後に、 メモリセルアレイのリフレッシュが自発的に 行われる。
図 7に示す例では、 読み出し （リード） を行う場合を説明したが、 レイトライ トを行う場合のサイクルタイム Tcyc を長くしたとしても、 同様に適切な夕イミ ングでセルフリフレッシュが行われる。 従って、 サイクルタイム Tcyc を無制限 に長くしても、 メモリセルのデ一タを保持することが可能となり、 よって、 通常 の S R AMのように、 サイクルタイム Tcyc の上限を規定する必要がなく、 タイ ミング仕様上の制約を緩和することができる。
〔第 2実施形態〕
第 1実施形態では、 1メモリサイクル （サイクルタイム Tcyc ) の中でレイト ライト及びリフレッシュ又は読み出し及びリフレッシュを行っていた。 一方、 本 実施形態では、 例えば連続する 2メモリサイクルにおいて 2回のアクセス （レイ トライト又は読出） および 1回のリフレッシュを行うことで、 第 1実施形態より もサイクルタイムを短縮して高速化を図っている。
図 8は本実施形態による半導体記憶装置の構成を示すブロック図であって、 図 1と同じ構成要素については同一の符号を付してある。 図 1との相違点は、 AT D回路 4の代わりに ATD回路 2 4を設けて、 この ATD回路 2 4ヘリフレツシ ュ制御信号 R E F A， R E F Bをさらに入力していることにある。 以下に述べる ように、 本実施形態ではァドレス変化検出信号 ATDの生成タイミングが第 1実 施形態と若干異なっている。
すなわち、 第 1実施形態ではアドレス Addressが変化し初めた時点からァドレ ススキュー期間が経過したときに、 A T D回路 4がアドレス変化検出信号 AT D に正のワンショットパルスを発生させていた。 これに対し、 本実施形態ではサイ クルタイムを短くしているために、 リフレツシュが行われるメモリサイクルの中 ではリフレッシュが完了しない。 そこでこのメモリサイクルに続くメモリサイク ルでは、 直前のメモリサイクルで開始されたリフレッシュが終了するまで読み出 し動作又はレイトライト動作の開始を遅らせている。
そのために、 AT D回路 2 4はリフレッシュ制御信号 R E F A, R E F Bに基 づいてリフレッシュが行われたことを検出できるようにしている。 そして直前の メモリサイクルでリフレツシュが行われたことを検出した場合、 A T D回路 2 4 は後続のメモリサイクルで読み出し又はレイトライ卜の開始を遅延させる分だけ ワンショットパルスの発生を遅らせている。 なお、 直前のメモリサイクルでリフ レッシュが検出されなかつた場合、 A T D回路 2 4は第 1実施形態と同様にアド レススキュ一期間が経過した時点からワンショットパルスを発生させる。
図 9は本実施形態による半導体記憶装置の動作を示したタイミングチヤ一卜で ある。 同図は第 1実施形態で参照した図 2の動作タイミングに準じているため、 図 2と同じ時刻については同一の符号を付してある。 本実施形態では読み出し， レイトライト，リフレッシュに要する時間をいずれも図 2に合わせてある。一方、 本実施形態では図 2のようにリフレツシュを毎サイクル行うのではなく、 複数の メモリサイクル （図 9に示した例では 2メモリサイクル） に 1回だけリフレツシ ュを行うようにしている。また、本実施形態ではサイクルタイム（図 9中の Tcycs) を図 2に示したサイクルタイム Tcycよりも短く設定している（すなわち、 Tcycs く Tcyc )。 このため、 本実施形態では、 読み出し及びリフレッシュ又はレイトラ ィト及びリフレッシュが 1メモリサイクルに収まらなくなつている。
まず、 時刻. t l〜t 6における動作は図 2の動作と全く同様であって、 ァドレ ススキュー期間後にレイトライトが行われる。 次に、 図 2の時刻 t 9よりも早い 時刻 t 9 aでアドレス Addressが変化を開始し、 図 2の時刻 t 1 0よりも早い時 刻 t 1 0 aでアドレススキュー期間が終了してァドレス Addressが " A n + 1 " に確定する。 しかし、 本実施形態では図 2の場合よりもサイクルタイムが短くな つているため、 この時点ではレイトライ卜に続くリフレッシュがまだ行われてい る最中である。
このため A T D回路 2 4は、 アドレス変化検出信号 ATDにワンショットパル スを発生させるタイミングを図 2のように時刻 t 1 1 (図中の破線を参照） では なく、 リフレッシュが終了する時点まで遅らせている。 これにより、 次の読み出 し動作の開始が遅延されて、 リフレツシュと読み出しとの競合を回避することが できる。 この後にリフレッシュが終了して時刻 t 1 1 aになると、 AT D回路 2 4はアドレス変化検出信号 A TDに正のワンショットパルスを発生させて、 アド レス "A n + 1 " の読み出し動作を開始させる。 なお、 このメモリサイクルでは 読み出しに引き続いてリフレッシュは行われない。 この後、 図 2の時刻 t 14よりも早い時刻 t 14 aでアドレス Address'が変化 を開始し、 図 2の時刻 t 12よりも遅い時刻 t 12 aでワンショットパルスが立 ち下がる。 次に、 図 2の時刻 t 15よりも早い時刻 t 15 aでァドレススキュー 期間が終了する。 この時点では直前のメモリサイクルでリフレツシュが行われて いないため、 八丁0回路24は時刻セ 15 aの直後の時刻 t 39でアドレス変化 検出信号 ATDにワンショットパルスを発生させて、 アドレス "An + 2" に対 するアクセスを開始させる。
以上のように本実施形態では、 時刻 t 1〜 t 14 a (実際の動作は時刻 t 3〜 t 15 a) に対応する 2メモリサイクルでリフレッシュを 1回だけ行うことで、 第 1実施形態に比べてサイクルタイムを短縮して高速化を図ることが可能となる。 なお、 アドレス "An" とアドレス "Αη+ Γ' とでアドレスアクセス時間 ΤΑΑ を比較すると、 ワンショットパルスの発生を遅らせた分（時刻 t 1 1〜！； 11 a) だけアドレス "Αη+ ' のアドレスアクセス時間 ΤΑΑが大きくなるが、 ァドレ スアクセス時間 ΤΑΑを短縮するよりもサイクルタイムの短縮を優先させたい場 合には、 第 1実施形態よりも本実施形態の方が適している。
なお、 上述した説明では読み出しを遅らせる場合について説明したが、 読み出 しではなくレイトライ卜であっても全く同様である。
また、 図 9ではアドレススキュ一期間の終了する時刻 t 15 aまでにアドレス "Αη+ ' の読み出しが完了していたが、 この読み出し動作が時刻 t 15 a以 降になる場合も考えられる。 そうした場合には、 アドレス "An + 1" の読み出 し動作が終了するまで、 アドレス "An + 2" 以降のメモリサイクルでもァドレ ス変化検出信号 ATDの発生タイミングを遅らせてアクセス （レイトライト又は 読み出し） の開始を遅延させれば良い。 したがってこの場合には、 3メモリサイ クル以上に 1回リフレツシュを行うことになる。
〔第 3実施形態〕
上述した第 1実施形態や第 2実施形態ではレイトライトを行うことによってメ モリサイクルの短縮化を図っていた。 これに対して本実施形態では、 第 1実施形 態等で課した条件に加えてさらに次のような条件を課している。 それによつて、 第 1実施形態等のようにレイトライトを行うことなく、 書き込み要求のあったメ モリサイクル内でメモリセルに対する本来の書き込みを行いながら、 第 1実施形 態等と同様にメモリサイクルを短縮できるなどの効果が得られる。
すなわち、 第 1実施形態等では書き込みデータが書き込みィネーブル信号/ W Eの立ち下がりよりも遅れてァドレススキュー期間後に確定する場合を考慮して いた。 一方、 本実施形態では書き込みィネーブル信号/ WEのみならず書き込み データもアドレススキュー期間内で確定するように、 半導体記憶装置の仕様を取 り決めてある。 こうすることで、 レイトライトを行った場合と同様にアドレスス キュー期間後すぐに書き込みデータをメモリセルへ供給することが可能となり、 敢えてレイトライトを行う必要がなくなる。
図 1 0は本実施形態による半導体記憶装置の構成を示したブロック図であって、 図 1に示したものと同じ構成要素については同一の符号を付してある。 図 1との 相違点はレジスタ回路 3 , ヒット制御回路 1 1， レジスタ回路 1 2が不要となる ことである。 このため、 ラッチ 2の出力が内部アドレス L— ADD として ATD回 路 4， マルチプレクサ 6 , カラムデコーダ 9に供給されている。 また、 RZW制 御回路 6 4は図 1に示した RZW制御回路 1 4とほぼ同様の構成であって、 制御 信号 LW 1， LW 2を生成するための論理が入っていない点において R/W制御 回路 1 4と相違している。 このほか.の相違点として、 センスアンプ，リセット回 路 1 0と I Z〇バッファ 1 3の間がバス WR Bによって直接接続されている。 次に、 図 1 1のタイミングチャートを参照して上記構成による半導体記憶装置 の動作を説明する。 図 1 1に例示した動作タイミングは図 2に示した動作夕イミ ングを基本としていることから、 ここでは図 2の動作との相違点についてのみ説 明する。 なお、 本実施形態は図 2に限らず第 1実施形態で説明した全ての場合に ついて適用可能である。 さて、 本実施形態ではアドレス "A n " に書き込むべき データ "Q n " がアドレススキュー期間内の例えば時刻 t 2 aで与えられる。 こ こで本実施形態でも、 第 1実施形態と同 Hに書き込みィネーブル信号/ WEが立 ち下がった時点 （時刻 t 2 ) で制御信号 CWOを "L" レベルにしている。
このため、 バス 1ノ0上に供給された書き込みデータ "Q n " は、 I /Oバッ ファ 1 3を介してバス WR Bに送出される。 また、 本実施形態ではラッチ 2の出 力がそのまま内部アドレス L ADD としてマルチプレクサ 6に供給されるため、 時刻 t 3で確定したァドレス Address の値 "A n "がァドレス M— ADD として口 ゥデコーダ 8に供給される。 したがって、 時刻 t 4でアドレス変化検出信号 AT Dが立ち上がったときから、 アドレス "A n " に対してデータ "Q n " を通常の 書き込み動作 （ノーマルライト；図中、 「Noraial Writej ) に従って書き込むこと が可能となる。
以上のように本実施形態によれば、 第 1実施形態のようにレジスタ回路 3， レ ジス夕回路 1 1， ヒット制御回路 1 2が不要であるとともに、 R/W制御回路 6 4で制御信号 LW 1， LW 2を生成する必要がないため、 回路構成を小規模かつ 簡単化することが可能である。 なお、 上述した説明では書き込みィネーブル信号 ノ WEを立ち下げてから書き込みデータが確定するものとした。 しかし、 書き込 みデータはアドレススキュー期間内に確定すれば良く、 書き込みイネ一ブル信号 ZWEの立ち下がりと書き込みデータの確定のタイミングはァドレススキュー期 間内であれば任意であって良い。 また、 本実施形態では書き込みィネーブル信号 ZWEの立ち上がり （時刻 t 7 ) で書き込みアドレス及び書き込みデ一夕を取り 込む必要はないことから、 書き込みアドレス "A n " および書き込みデータ "Q n " はノーマルライ卜に必要な時間だけ保証されていれば良い。
〔第 4実施形態〕
本実施形態は汎用の D R AMなどで採用されているページモードと同様の機能 を実現するものである。 図 1 2は本実施形態による半導体記憶装置の構成を示し たブロック図であって、 図 1に示したものと同じ構成要素および信号名について は同一の符号を付してある。 本実施形態では、 第 1実施形態で説明したアドレス Address を上位ビッ ト側のアドレス UAddress と下位ビッ ト側のアドレス PageAddress に分割することによって、 アドレス UAddressを同じくするビットに ついてはァドレス PageAddress を変えるだけで連続してデータを入出力可能とし ている。
例えば、 本実施形態ではアドレス PageAddress を 2ビット幅としているため、 アドレス PageAddress を " 0 0 " B〜 " 1 1 " B (ここで 「B」 は 2進数を意味 する） の範囲内で可変させることで、 連続する 4アドレス分のデ一夕を連続的に アクセス可能である。 なお、 アドレス PageAddress の幅は 2ビットに限定される ものではなく、 「2ビット」 〜 「アドレス Address に含まれる列アドレスのビッ ト数」 の範囲内であれば任意のビット数であって良い。 また本実施形態では、 ァ ドレス PageAddressで 4ビッ卜のデータを選択可能としたことに伴って、 図 1に 示したバス WRBの代わりに 4組のバス WRB i (ここでは i = 0〜3) を設け てある。 このため、 アドレス PageAddress の値が "00" B〜 "11" Bである ときに、 これらアドレスで指定されるメモリセルの各ビットデータはそれぞれバ ス WRB 0〜WRB 3を通じて入出力されることになる。
次に、 アドレスバッファ 141， ラッチ 142， 八丁0回路143， カラムデ コーダ 148, センスアンプ' リセット回路 149は図 1に示したアドレスバッ ファ 1， ラッチ 2， ATD回路 4， カラムデコーダ 9, センスアンプ'リセット 回路 10と同様の構成である。 本実施形態では、 第 1実施形態におけるアドレス Address の代わりにァドレス UAddressを用いているため、 これらアドレスのビッ ト幅に違いがある分だけこれら回路の構成が異なっている。 ただし、 センスアン プ · リセット回路 149はさらに若干の相違点がある。
すなわち、 本実施形態では内部ァドレス L_ADD に含まれる個々の列ァドレス について 4ビット分のデータをそれぞれバス WRB 0〜WRB 3上で入出力する ことになる。 このため、 センスアンプ ·リセット回路 149はカラムデコーダ 1 48から出力されるカラム選択信号に従って、 メモリセルアレイ 7内で隣接して いる 4本のビット線を同時に選択し、 これらビット線に接続された 4組のセンス ァンプとパスWRB 0〜WRB3をそれぞれ接続する。 なお、 八丁0回路143 にはアドレス PageAddressが入力されないため、 アドレス PageAddress を変えて 連続的にアクセスを行う場合にはアドレス変化検出信号 ATDにワンショットパ ルスが生成されてしまうことはない。
このほか、 レジスタ回路 150は図 1に示したレジスタ回路 12と同様の構成 であるが、 バス WRBのバス幅を広げてバス WRB 0〜WRB 3としたことに対 応して、 レジスタ回路 150が同時に取り扱うデータ幅をレジス夕回路 12のそ れの 4倍にしてある。 次に、 アドレスバッファ 151はアドレスのビット幅が異 なる点を除くとアドレスバッファ 1と同様の構成であって、ァドレス PageAddress をバッファリングするものである。 また、 パスデコーダ 152はアドレスバッフ ァ 151から出力される 2ビット分のページアドレスをデコードして 4本のバス 選択信号を出力する。
次に、 バスセレクタ 153はバス WRB iと同じ幅を持つバス WRB A iを介 してレジスタ回路 150と接続されており、 バスデコーダ 152から出力される バス選択信号に従ってバス WR BA0〜WRBA3のうちの何れか一つとパス W RBXとの間を接続する。 また、 バスセレクタ 153はメモリセルアレイ 7から の読み出しのために、 バス^¥尺；8八0〜 1 8八3にそれぞれ対応したラッチ回 路を内蔵している。 このラッチ回路は、 リフレッシュ動作と並行してバス WRB A i上のデ一夕を順次外部へ出力してゆくために、 アドレス変化検出信号 ATD の立ち下がりでパス WR BAO〜WR BA3上に読み出されたデータを同時に取 り込むようにしている。
そのため ATD回路 143は、 読み出し動作が完了してバス WRBA0〜WR B A 3上にデータが確実に読み出されてからアドレス変化検出信号 ATDが立ち 下げるように、 ァドレス変化検出信号 ATDのワンショットパルス幅を決定して いる。 一方、 書き込み動作の場合、 バスセレクタ 153は書き込みィネーブル信 号/ WEの立ち上がりをトリガとして、 上記バス選択信号で指定されたバス WR BA0〜WRBA3のうちの何れかへバス WR B X上の書き込みデ一夕を送出す るとともに、 バス WR BAO〜WR B A 3のうちの何れかに対応した内部のラッ チ回路へ当該書き込みデ一夕をラッチする。
次に、 R/W制御回路 154は図 1に示した RZW制御回路 14とほぼ同様の 構成であるが、 制御信号 LW1， LW2を発生させるタイミングが若干異なって いる。 すなわち、 第 1実施形態では書き込みィネーブル信号 ZWEが立ち上がる 度に RZW制御回路 14が制御信号 LW1， LW2をともに立ち下げていた。 一 方、 本実施形態の RZW制御回路 154では、 書き込みイネ一ブル信号ノ WEの 4回目の立ち上がり （すなわち、 1回分の ージ書き込みを終了させるタイミン グ） をトリガとして、 書き込みイネ一ブル信号/ WEの立ち上がりよりも若干遅 れて制御信号 LW1， LW2をともに立ち下げている。
次に、 上記構成を採用した半導体記憶装置の動作を説明する。 まず初めに、 図 13のタイミングチヤ一トを参照しながらページ読み出し動作について説明する。 同図の動作は第 1実施形態で説明した図 2の動作に準じており、 レジス夕回路 1 50内のデータレジス夕ではなくメモリセルァレイ 7からデータが読み出される (ミスヒットの） 場合である。
下では図 2の動作との相違点を中心に説明する。 なお、 本実施形態は図 2の 場合に限らず第 1実施形態で説明したその他の場合についても同様に適用可能で ある。 ここで、 図 13に示した "Y 1 "〜 "Y4" は "00" B〜 "1 ， Bの うちの何れかの値であって、 ここでは後述するバース卜動作と区別するために、 "Y 1 "〜 "Y4"の値がそれぞれ "11" B， "10" B, "01" B, "00" Bであることを想定する。
まず時刻 t 10では図 2と同様にァドレス UAddressに "An + 1 " を与える。 ただしこのときにはアドレス PageAddressが " Y 1" となっている。 これによつ て、 時刻 t 11でアドレス変化検出信号 ATDが立ち上がって、 アドレス An + 1で指定された 4個のメモリセル （すなわち、 下位アドレスが "00" B〜 "1 1" B) をそれぞれバス WR B 0〜WR B 3上に読み出すための動作が始まる。 ここではミスヒットであるためヒットィネーブル信号 HEは "L" レベルであ り、 読み出しであるため制御信号 LW2も "L" レベルであって、 レジスタ回路 150はパス WRB iとバス WBA iとの間をスル一で接続する。 またこのとき アドレス PageAddressの値は "11" Bであることから、 バスデコーダ 152は ァドレスバッファ 151を通じて受け取ったァドレス PageAddress "Y 1 " の値 "11" Bをデコードする。 この結果、 バスセレクタ 153はバス WRB A3を 選択してバス WR B Xと接続する。
この後に時刻 t 13になると、 アドレス "Αη+ 'から始まる 4ビット分の データがパス WRB 0〜WRB 3上に読み出され、 レジスタ回路 150を通じて バス WRBA0〜WRBA3に出力される。 また、 バス WR B X上にはパス WR B A 3上に読み出されたアドレス A n+ 1 (Y1) の値〔Qn+l (Yl)〕 が出 力され、 ΙΖΟバッファ 13， バス 1ノ0を通じて外部へ出力される。 こうして 読み出しが完了すると、 ATD回路 143は時刻 t 40でアドレス変化検出信号 ATDを立ち下げる。 これにより、 バスセレクタ 153はバス WRBA0〜WR B A 3上に読み出されている 4ビット分のデータを内部のラッチ回路に取り込む。 また、 このとき図 2の場合と同様にリフレッシュ動作が起動されてアドレス "R 1 + 1" のリフレツシュが行われる。
こうしたリフレツシュ動作が行われている最中にァドレス PageAddress を適宜 変更してゆくことで、 アドレス UAddress (= "An+1") を同じくするメモリ セルのデ一夕を順次読み出すことができる。 すなわち、 時刻 t 41でアドレス PageAddress に "Y2" (= "10" B) を与えると、 パスセレクタ 153はバス WRBA2に対応する内部のラッチ回路が保持するデータを選択してバス WR B Xに出力する。 これにより、 時刻 t 42になると下位アドレス "10" Bのアド レスに記憶されているデータ "Qn+ 1 (Y2)"がバス IZOから外部へ出力さ れる。
以後同様にして時刻 t 43でアドレス PageAddress に "Y3" (= "01" B) を与えると、 ノ ス WRB A 1に対応したラッチ回路の保持するデ一夕がバス WR BAXに出力され、 時刻 t 44で下位アドレス "01" Bのアドレスに記憶され ているデ一夕 "Qn+ 1 (Y 3)"がバス I 〇から外部に出力される。 また、 時 刻 t 45でアドレス PageAddress に "Y4" (= "00" B) を与えると、 バス W RB AOに対応したラッチ回路の保持するデータがバス WRBXに出力され、 時 刻 t 46で下位アドレス "00" Bのアドレスに記億されているデータ "Qn + 1 (Y4)" がパス 1 〇から外部に出力される。
以上はミスヒットした場合の動作であつたが、 ヒットしてパイパス動作が行わ れる場合もほとんど同じである。 ただこの場合には、 時刻！： 11でアドレス変化 検出信号 ATDが立ち上がると、 ヒットィネーブル信号 HEが " H" レベルとな る。 また、 このときには制御信号 LW2が "L" レベルであるため、 レジスタ回 路 150はデ一夕レジスタに保持しているデ一タ "Qn+ 1 (Y 1〜Y4)"を同 時にバス WRBA3〜WRBA0上へ出力する。 そしてこれ以後はミスヒッ卜の 場合と全く同じ動作となり、 バス 118八3〜\¥1 8八0上に出カされてぃるデ —夕 " Qn+1 (Y1〜Y4)"が順次外部へ出力されてゆく。 .
このように、 本実施形態では時刻 t 13までに 4データ全ての読み出しが完了 しているため、 最初のアドレス "Y1" (時刻 t'l 0〜t 41) に比べて 2番目以 降のアドレス "Y2"〜 "Y4" (時刻 t 4 l- t 43, 時刻 t 43〜！； 45， 時 刻 t 45〜t 47) を高速に変化させることができる。 このため、 最初のデ一夕 のアドレスアクセス時間 （時刻 t 10〜t 13) に比べて 2番目以降のアドレス アクセス時間（時刻 t 41〜 t 42， 時刻 t 43〜 t 44,時刻 t 45〜 t 46) も短くできる。
そして、 本実施形態のページ読み出し動作では、 バス WRB i上にメモリセル のデータが出力されるようになった時点でメモリセルァレイ 7からの読み出し動 作を終了させてリフレッシュ動作に移行している。 このため、 半導体記憶装置外 部に対してぺ一ジ読み出しを行つている最中にメモリセルァレイ 7に対するリフ レッシュを完了させることができる。 したがって、 外部から見たときにリフレツ シュ期間が完全に見えなくなってサイクルタイムをそれだけ短縮することが可能 となる。
次に、 図 14のタイミングチャートを参照しながらページ書き込み動作につい て説明する。同図の動作も第 1実施形態で説明した図 2の動作に準じているため、 以下では図 2との相違点について説明する。 ここで、 前提条件として図 14に示 したよりも以前のメモリサイクルにおいて、 ァドレス UAddressが "Ax"である 4つのアドレスに対してデータ "Qx (Y 1〜Y4)"の書き込み要求があったも のとする。 このため、 レジスタ回路 3内のアドレスレジスタにはアドレス "Ax" が保持され、 レジス夕回路 150内のデータレジス夕にはデ一夕 "Qx (Yl〜 Υ4)"が保持されているものとする。
まず時刻 t l〜t 4までは図 2と同じ動作となる。 ただし本実施形態では、 書 き込みイネ一ブル信号 ZWEが時刻 t 2で立ち下がると、 レジスタ回路 150は データレジス夕に保持されているデータ "Qx (Y1〜Y4)"をそれぞれバス W RB 3〜WRB 0へ同時に送出する。 そして、 時刻 t 4になってレイトライト動 作が開始されると、 アドレス "AX"から始まる 4つのアドレスに対してそれぞ れデ一夕 "Qx (Y1~Y4)"が書き込まれる。
この後に時刻！： 5となると、 アドレス "An (Yl)" (Yl= "11" Β) に 対する書き込みデータ "Qn (Yl)"がバス I/O上に供給される。 この時点で 制御信号 CWOは "L" レベルであるため、 Iノ 0バッファ 13はパス 1 0上 のデ一夕をそのままバス WRBX上に出力する。 次に時刻 t 7で書き込みイネ一 ブル信号 ZWEが立ち上がるが、 本実施形態ではこの時点でァドレスレジス夕， デ一夕レジス夕への取り込みは行わない。 そして時刻 t 51でバスセレクタ 15 3は、 バスデコーダ 152からのバス選択信号で指定されるバス WRB A 3に対 応した内部のラッチ回路へデータ "Qn (Y 1) をラッチするとともに、 この書 き込みデータをバス WR B A 3に送出する。
この後、 ァドレス PageAddress だけを適宜変更してゆくのに伴って書き込みデ —夕が順次供給される。すなわち、時刻 t 52でアドレス PageAddressが "Y 2" "10" B) に変化し、 時刻 t 53になるとアドレス "An (Y2)"に対す る書き込みデータ "Qn (Y2)"がパス I/Oを通じてパス WRBX上に送出さ れる。 そして、 時刻 t 54で書き込みィネーブル信号 ZWEが立ち下げられる。 しかしこの場合はァドレス Uaddressが変化していないため、 ァドレス変化検出信 号 ATDにワンショットパルスは生成されておらず、 レイトライトもリフレツシ ュも行われない。
この後の時刻 t 55で書き込みィネーブル信号/ WEが立ち上がると、 バスセ レクタ 153は時刻 t 56でパス WRB A 2に対応した内部のラッチ回路へデ一 夕 "Qn (Y2) をラッチするとともに、 この書き込みデータをバス WRB A 2 に送出する。以後も同様であって、時刻 t 57でァドレス PageAddressが "Y 3 "
(= "01" B) に変ィ匕し、 時刻 t 58でアドレス "An (Y3)"に対する書き 込みデ一夕 "Qn (Y3)"がバス WRBX上に送出され、 時刻 t 59で書き込み ィネーブル信号 ZW Eが立ち下げられる。
次に、 時刻 t 60で書き込みィネーブル信号/ WEが立ち上がると、 バスセレ クタ 153は時刻 t 61でバス WRB A 1に対応したラッチ回路へデ一夕 "Qn
(Y3)をラッチするとともに、このデータをバス WRBA1に送出する。次に、 時刻 t 62でアドレス PageAddressが " Y 4" (= "00" B) に変化し、 時刻 t 63でアドレス "An (Y4)" に対する書き込みデ一夕 "Qn (Y4)"がバス WRBX上に出力され、 時刻 t 64で書き込みィネーブル信号 ZWEが立ち下げ られる。
次に、 時刻 t 65で書き込みイネ一ブル信号/ WEが立ち上がり、 時刻 t 66 でバスセレクタ 153はバス WRBA0に対応したラッチ回路へデータ" Qn(Y 4) をラッチするとともに、 このデータをバス WRBA0に送出する。 次に、 時 刻 t 65で書き込みイネ一ブル信号 ZWEが立ち上がつたことを受けて、 R/W 制御回路 154は制御信号 LW1， LW2をともに立ち下げる。 この結果、 レジ ス夕回路 3はァドレス LC— ADDの値 "An"をアドレスレジス夕に取り込み、 レ ジス夕回路 1 50はパス 尺8 3〜 1 8八0上のデ一夕"(211(¥1〜¥4)" を内部のデータレジス夕に取り込む。 これにより、 次に書き込み要求があつたと きのレイトライトに使用されるアドレス， データが揃う。 以上によって 1回分の ページ書き込み動作が完了する。
以上のように、 ページ書き込みの場合にも、 最初のアドレス （時刻 t 3〜t 5 2) に比べて 2番目以降のアドレス （時刻 t 52〜t 57,. t 57〜t 62, t 62〜t 65) を高速に変化させることができる。 また、 最初のデ一夕の書き込 み時間 （時刻 t 2~t 7) に比べて 2番目以降の書き込み時間 （時刻！： 54〜t 55， t 59〜 t 60， t 64〜！： 67) も短くなる。 そして、 本実施形態のぺ ージ書き込み動作では、 個々のべ一ジが 4データ （ページアドレスが 2ビット） で構成されている場合、 データ Qx (Y1〜Y4) をバス WRB 3〜WRB 0に 対応したレジスタ回路 150内のデータレジス夕に格納しておいて、 これら 4デ —夕の全てをメモリセルァレイ 7へ一括して書き込むことができる。
またこの一括書き込みはレイトライトであることから、 実際にページ書き込み を行うメモリサイクル中の早いタイミングで書き込み動作が完了し、 ページ読み 出しの場合とほぼ同様のタイミングでリフレッシュ動作に移行できる。このため、 外部からページ書き込みのためのデータを供給している間にリフレッシュ動作を 完結することができ、 読み出しの場合と同様に外部から見たときにリフレッシュ 期間が完全に見えなくなり、 サイクルタイムの短縮に効果的である。
なお、 上述した説明では、 2回目以降のアドレス PageAddress (Y2〜Y4) に比べて 1回目のアドレス PageAddress (Y1) の保持期間を長くとっており、 これに対応して書き込みパルスの幅も 1回目のものを広くとっている。 しかし、 本実施形態ではレイトライトを行っており、 図 14に示したタイミングにおいて ァドレス PageAddressおよび書き込みィネーブル信号/ WEは書き込みデ一夕の 取り込みのためにだけ使用される。したがって、 1回目のアドレス PageAddress の 保持期間及び書き込みパルスを 2回目以降の保持期間及び書き込みパルスと同じ ようにもっと狭くしても良い。 さらには、 2回目以降の保持期間及び書き込みパ ルスについても図示した幅よりさらに短くしても良い。
また、 上述した説明では、 図 13に示したページ読み出しを行うにあたって、 ァドレス変化検出信号 ATDの立ち下がりでバス WRBA i上のデ一夕をバスセ レクタ 153内のラッチ回路に取り込んでいた。 しかしその代わりに、 時刻 t 4 1でァドレス PageAddressが Y 1" から "Y 2" に変化したタイミングを捉え て、 バスセレクタ 153内のラッ,チ回路へ取り込むようにしても良い。 図 15は こうした変形例による半導体記憶装置の構成を示したブロック図であって、 図 1 2と同じ構成要素については同一の符号を付してある。
図 12と相違する点は、 アドレス PageAddressの変化を検出するために、 AT D回路 143とは別に専用の ATD回路 155を設けていることである。 この A TD回路 155はアドレス Pageaddressの変化を検出した場合に、 アドレス変化 検出信号 ZATDPに負のワンショットパルスを発生させる。 その際、 アドレス Uaddressが変化したのち、 最初にアドレス Pageaddressが変化したタイミングで だけワンショットパルスを発生させる必要がある。
そのために、 ATD回路 155はアドレス変化検出信号 ATDの立ち上がりを 検出した後にアドレス Pageaddressが変化したときにだけアドレス変化検出信号 ZATDPにワンショットパルスを発生させる。 そして以後 ATD回路 155は 再びァドレス変化検出信号 AT Dが立ち上がるまでは、 たとえアドレス Pageaddress が変化してもアドレス変化検出信号 ZATD Pにワンショットパル スを発生させないようにする。 このほか、 バスセレクタ 153にはアドレス変化 検出信号 ATDの代わりにアドレス変化検出信号 ZATD Pを供給する。そして、 パスセレクタ 153はアドレス変化検出信号/ ATDPに発生する負のワンショ ットパルスの立ち下がりを検出して、 バス WRB A i上の読み出しデータを内部 のラッチ回路へ取り込むようにする。
また、 上述したように図 13又は図 14ではリフレッシュを 1回だけ行うよう にしていた。 しかし例えば図 13において、 時刻 t 40から始まったリフレツシ ュが完了すると、 時刻 t 48 (次のメモリサイクルのアドレススキュー期間の終 了タイミング） までの間はメモリセルアレイ 7に対するアクセスは為されない。 したがって、 図 1 3又は図 14に存在する空き時間を利用して複数回のリフレツ シュを行うようにしても良い。
〔第 5実施形態〕
本実施形態は、 第 4実施形態で説明したページモード動作に機能限定を加えた バースト動作を行うためのものである。 バーストモードは、 アドレス Address の うちの下位アドレスを変化させて高速に読み出し又は書き込みを行う点ではべ一 ジモードと同じである。 しかしながら、 バーストモードとページモードではアド レスの与え方が異なっている。 すなわち、 ページモード動作では全ての下位アド レスを外部から直接入力する仕様であるため、 下位ァドレスの順序を外部からラ ンダムに指定することが可能である。
例えば第 4実施形態ではアドレス Pageaddress を " 1 1" B〜 "00" Bの順 に与えていたが、 これを例えば " 1 0" B, "0 1" B， "00" B， " 1 1" Bな どの順番としても良い。 これに対してバ一ストモ一ドでは、 外部から与える下位 ァドレスの情報はバ一スト動作の開始時に使用される下位ァドレスだけである。 つまりバーストモードでは、バース卜動作を開始させるためのトリガに対応して、 開始時に与えられる以外の下位ァドレスを内部で順次生成しており、 下位ァドレ スの発生順序は予め決められたものとなる。
ここで、 下位アドレスの発生順序にはリニア方式， インターリーブ方式などが 代表的である。このうち前者はアドレスを " 1 "ずつ増加させてゆく手法である。 例えば下位ァドレスが 2ビットである場合、 開始ァドレスの値に応じて例えば以 下のように下位ァドレスを順次生成してゆく。
(開!!台アドレス) (下位アドレス）
"0 0" B "00" → "0 1" B→ "1 0" B→ "1 1" B
"0 1" B "0 1" B→ "1 0" B→ "1 1" B→ "0 0" B
"1 0" B "1 0" B→ "1 1" B→ "00" B→ "0 1" B
" 1 1 " B "1 1" B→ "00" B- "0 1" B→ "1 0" B 一方、 後者は半導体記憶装置をインターリーブ動作させる場合に適したもので あって、 開始アドレスの値に応じて例えば以下のように下位アドレスを順次生成 してゆく。
(開始アドレス) (下位アドレス）
"00" B "00" B→ "01" B→ "10" B→ "1 1" B
"01" B "01" B→ "00" B→ "1 1" B→ "10" B
"10" B "10" B→ "1 1" B-→ "00" B→ "0 1" B
"1 1" B "1 1" B→ "10" B→ "01" B→ "00" B
次に、 図 16は本実施形態による半導体記憶装置の構成を示したブロック図で あって、 図 12 (第 4実施形態） と同じ構成要素については同一の符号を付して ある。 図 16では図 12の構成に対してバースト制御回路 161及びバーストア ドレス発生回路 162を追加している。 また、 ァドレス Address の下位ァドレス はバースト動作の開始アドレスを指定するため、 図 12に示した Pageaddress の 代わりに StartAddressと表記してある。
バースト制御回路 161は、 出カイネーブル信号 OE (読み出しの場合） 又は 書き込みィネーブル信号 ZWE (書き込みの場合） をトリガとして、 アドレス変 化検出信号 ATDの立ち上がりから 4個のトリガ信号を出力する。 なお、 これら トリガ信号が発生するタイミングは後述する動作説明のところで詳述する。次に、 バーストアドレス発生回路 162は、 4つのトリガ信号のうちの最初のものが与 えられたときにアドレスバッファ 1 51から出力されているアドレスを開始アド レスと見なして、 以後はトリガ信号が与えられる度に、 上述したリニア方式又は インターリーブ方式に従つて下位アドレスを発生させてゆく。
次に、 上記構成による半導体記憶装置の動作を説明する。 最初に図 17を参照 してバースト読み出し動作を説明するが、 この動作は第 4実施形態のページ読み 出しの動作を基本としているため、ここでは図 13との相違点について説明する。 まず、 アドレススキュー期間内の時刻 t 9 aで出カイネーブル信号〇Eが有効化 されると、 バース卜制御回路 161はトリガ信号を出力可能な状態となる。 この 後、 時刻 t 10になるとァドレス Uaddressとして " A n + 1 "が供給されるとと もに、 ァドレス StartAddressとして "Y 1 " が供給される。
そして時刻 t 1 1になってアドレス変化検出信号 ATDが立ち上がると、 バー スト制御回路 1 61はバーストアドレス発生回路 162へトリガ信号を出力する。 これにより、 バ一ストアドレス発生回路 162はアドレスバッファ 151から出 力されているアドレス "Y1" を内部に取り込むとともに、 これをバスデコーダ 152に出力する。 すると、 第 4実施形態と同じくアドレス "Αη+Γ' に対応 した 4アドレス分の読み出しが開始され、 時刻 t 13になるとバス WRB 0〜W RB 3上に現われたデータのうちのデ一夕 "Qn+ 1 (YD"がバス WRB X上 に出力される。
この後、 時刻 t 40でァドレス変化検出信号 A TDが立ち下がつてリフレツシ ュ動作に移行する。 次に、 時刻 t 11から時間 T iが経過して時刻 t 71になる と、 バースト制御回路 161は 2個目のトリガ信号を出力し、 バーストアドレス 発生回路 162はその出力を "Y2" に変化させる。 なお、 時間 Tiはメモリセ ルアレイ' 7からの読み出しが完了する時刻 t 13以降に設定される。 また、 "Y 1"が例えば "01" Bであって且つインタ一リーブ方式を採用するのであれば "Y2"は "00" Bとなる。 そして、 バスデコーダ 152の出力するバス選択 信号が変化すると、バスセレクタ 153は時刻 t 72で^ ^—夕" Qn + 1 (Y2)" をバス WR B X上に出力するようになる。
ここで、 本実施形態では下位ァドレスが半導体記憶装置内部で予め決められた タイミングで変化してゆくため、 ページアドレスが外部から与えられる図 13の 場合 （時刻 t 41) とは異なるタイミング （この場合は時刻 t 41よりも早い時 刻 t 71) で下位アドレスが "Y2" に変化する。 そしてこれ以後も同様であつ て、 バースト制御回路 161が 3個目， 4個目のトリガ信号を時刻' t 71から時 間 T i ' 後の時刻 t 73 , この時刻 t 73から時間 T i ' 後の t 75でそれぞれ 出力すると、 バーストアドレス発生回路 162は自身の出力をそれぞれ "Y3", "Y4" と変化させてゆき、 これに対応してバス WRBX上にはそれぞれ時刻 t 74, 1; 76でデー夕 "011+1 (Y3)"， "Qn+1 (Y 4)"が出力される。 ここで、 本実施形態でも時刻 t 13までに 4データ全ての読み出しが完了して いる。 このため、 図示したように時間 Ti， を上記時間 T iよりも短く （例えば 時間 Tiの " 1/2")設定しておけば、 ページモードの場合と同じく、 最初のデ 一夕のアドレスアクセス時間 （時刻 t 10〜t 13) に比べて 2番目以降のデ一 夕のアドレスアクセス時間 （時刻 t 71〜 t 72, 時刻 t 73〜 t 74， 時刻 t 75〜t 76) も短くすることができる。
さて、 次に図 18を参照してバースト書き込みの動作について説明する。 'この 場合もページ書き込み動作を基本としているため図 14との相違点を中心に説明 する。 なお、 ここではリニア方式を採用することを想定し、 アドレス Y1が " 1 1" B (したがってアドレス Y2〜Y4はそれぞれ "00" Β〜 "10" Β) で あるとする。 まず、 アドレススキュ一期間内の時刻 t 2で図 14と同様に書き込 みィネーブル信号 ZWEが有効化されると、 バースト制御回路 161はトリガ信 号を出力可能な状態となる。 この後、 時刻 t 3になるとアドレス Uaddressとして "An"が供給されるとともに、 アドレス StartAddressとして " Yl"が供給さ れる。
そして時刻 t 4になってアドレス変化検出信号 ATDが立ち上がると、 バース ト制御回路 161はトリガ信号を出力するので、 バーストアドレス発生回路 16 2はアドレスバッファ 151から出力されるアドレス "Y1" を取り込んでバス デコーダ 152に出力する。 これにより、第 4実施形態と同じくアドレス "Ax" に対応した 4つのアドレスに対してデータ "Qx (Y2〜Y4， Yl)"が同時に レイトライトされる。 この後、 時刻 t 5でアドレス An (YD に対する書き込 みデータ "Qn (Y 1)"がバス IZO上に供給され、 時刻 t 6でアドレス変化検 出信号 A T Dが立ち下がつてリフレツシュ動作に移行する。
次に、 時刻 t 4から時間 T jが経過して時刻 t 81になると、 バースト制御回 路 161は 2個目のトリガ信号を出力するので、 パーストアドレス発生回路 16 2はその出力を "Y2" に変化させる。 そして時刻！： 82になると、 バスセレク 夕 153は、 時刻 t 7で書き込みィネーブル信号 ZWEが立ち上がつたことを受 け、 バス WRB A 3に対応した内部のラッチ回路へデータ "Qn (Yl) をラッ チするとともに、 このデータをバス WRB A 3に送出する。
次に時刻 t 83になると、 下位アドレスが " Y2" に変化したことに対応して データ "Qn (Y2)"がバス I/O上に供給されるようになる。 また時刻 t 87 になると、 バスセレクタ 1.53は時刻 t 85で書き込みィネーブル信号/ WEが 立ち上がったことに対応して、 （この場合はアドレス "Y2"が " 00" Bである ため） バス WRB AOに対応した内部のラッチ回路へデ一夕 "Qn (Y2) をラ ッチするとともに、 このデ一夕をバス WR BA0に送出する。
これ以後も同様であって、 バースト制御回路 161が 3個目， 4個目のトリガ 信号を時刻 t 8 1から時間 T j '後の時刻 t 86, この時刻 t 86から時間 T j ' 後の時刻 t 91でそれぞれ出力すると、 パーストアドレス発生回路 162は自身 の出力をそれぞれ " Y3"， "Y4" と変化させ、 これに対応するようにバス WR BX上にはそれぞれ時刻 t 89， 94でデ一タ "<311 (Y3)"， "Qn (Y4)" が出力される。 また、 時刻 t 90， t 95で書き込みィネーブル信号/ WEが立 ち上がることを受けて、 バスセレクタ 153はそれぞれ時刻 t 93， t 96で、
(この場合はアドレス "Y3"， "Υ4"がそれぞれ" 0 ' Β， "10" Βである ため）バス WR BA 1.WRBA2に対応したラッチ回路へデータ" Q n ( Y 3 ) "，
"Qn (Y4)" をラッチするとともに、 これらをバス WRBAl, WRBA2に 送出する。
なお、 本実施形態においてもページモードのときと同様に、 1回目の下位アド レスの保持期間 （時間 Tj ) 及び書き込みパルスを 2回目以降の下位アドレスの 保持期間（T j ')及び書き込みパルスのようにもっと狭くしても良い。さらには、 2回目以降の保持期間（T j ')及び書き込みパルスについても図 18に示した幅 よりさらに短くしても良い。
以上のように、 本実施形態では連続アクセスを行う場合に下位アドレスとして 開始アドレス （StartAddress) だけを与えれば良く、 ページモードに比べて半導体 記憶装置外部における制御が簡単になる。 また、 バースト動作を行う一般的な半 導体記憶装置では動作開始のトリガとして同期式のクロック信号を用いているが、 上述したようにクロック信号に従って動作させると消費電力が増大してしまう。 これに対し本実施形態では、 バースト動作開始のトリガとして出カイネーブル信 号 O E又は書き込みィネーブル信号 ZWEを使用しており、 クロック信号をトリ ガとはしていない。 このため、 本実施形態によれば消費電力を低減することがで き、 携帯電話などの低消費電力用途の機器に適している。
〔第 6実施形態〕
上述した各実施形態では、 半導体記憶装置外部から供給されるパワーダウン制 御信号 PowerDown に基づいてスタンバイモードを切り換えるようにしていた。 これに対し、 本実施形態では予め決めておいたメモリセルアレイ 7上の特定のァ ドレスに対してモード切り換え指示のためのデ一夕を書き込むことによって、 上 述した各実施形態と同様のスタンバイモード切り換えを実現している。すなわち、 本実施形態ではメモリセルアレイ 7上の " 0 "番地 （最下位番地） をモード切り 換え専用のデータ格納領域としている。 また、 本実施形態では、 スタンバイモー ド 2に設定するためのデータが " F 0 " h (ここで 「h」 は 1 6進数を意味する） であり、 スタンバイモード 3に設定するためのデ一夕が " 0 F " hであるものと している。 したがって本実施形態ではパス WR B， WR B Xのバス幅が 8ビット になっている。
図 1 9は本実施形態による半導体記憶装置の構成を示したブロック図であって、 図 1に示したものと同じ構成要素および信号名については同一の符号を付してあ る。 図 1 9が図 1と相違している点としては、 パワーダウン制御信号 PowerDown を入力するためのピンが存在しないこと、 スタンバイモード制御回路 2 0 1が新 たに追加されていること、 リフレッシュ制御回路 2 0 4， ブースト電源 2 1 5， 基板電圧発生回路 2 1 6 , リファレンス電圧発生回路 2 1 7がそれぞれ図 1に示 したリフレッシュ制御回路 5， ブースト電源 1 8 , 基板電圧発生回路 1 9 , リフ アレンス電圧発生回路 2 0と一部の構成が異なっていることが挙げられる。 そこ で以下、図 2 0〜図 2 4も参照しながらこれら各部の詳細について説明してゆく。 なお、 これら図 2 0〜図 2 4では図 1又は図 1 9に示したものと同じ構成要素お よび信号名については同一の符号を付けている。
まず図 1 9において、 スタンバイモード制御回路 2 0 1は内部ァドレス LC— ADD, チップセレクト信号/ C S , 書き込みイネ一ブル信号/ WE , バス W R B X上の書き込みデータに基づいてモード設定信号 MD 2， MD 3を発生させ る。このうち、モード設定信号 MD 2はスタンパイモード 2に設定するときに" H" レベルとなる信号であって、 リフレッシュ制御回路 2 0 4に供給される。 一方、 モード設定信号 MD 3はスタンバイモ一ド 2又はスタンパイモード 3に設定する ときに "H" レベルとなる信号であって、 ブースト電源 2 1 5 , 基板電圧発生回 路 2 1 6， リファレンス電圧発生回路 2 1 7に供給される。 なお、 モード設定信 号 MD 2， MD 3が何れも" L "レベルであるときがスタンバイモード 1である。 ここで、 図 20はスタンバイモード制御回路 201の詳細構成を示した回路図 である。 同図において、 データ WRB 0〜WRB 3， WRB4〜WRB 7は半導 体記憶装置外部からバス WR B X上に供給される書き込みデ一夕のビット 0〜 3 , 4〜7である。 そして、 アンド （AND) ゲート 221， ノアゲ一ト 222及び アンドゲート 2 2 3から成る回路は、 書き込みデータが " FO" hであるときに だけ " H" レベルを出力する。 同様にして、 ノアゲート 224， アンドゲート 2 25及びアンドゲート 226から成る回路は、 書き込みデータが " OF" hであ るときにだけ " H" レベルを出力する。 また、 オアゲート 227はアンドゲート 233, 226の出力を論理和することにより、 書き込みデ一夕として " F 0" h又は "OF" hの何れかが入力されたときに "H" レベルを出力する。
次に、アドレス X 0 B〜Y 7 Bは内部ァドレス LC一 ADDを構成する各ビットを 反転させたアドレス値である。 例えば、 アドレス X0 Bはロウアドレスのビット 0を反転した値であり、 アドレス Y 7 Bはカラムアドレスのビット 7を反転した 値である。 したがって、アンドゲ一ト 228は内部ァドレス LC— ADDの各ビット が全て "0" B (つまり "0"番地） を検出したときにのみ "H" レベルを出力 する。 そして、 アンドゲート 229は " 0"番地に対してデ一夕 "FO" h又は "OF" hを書き込む場合にのみ、 書き込みィネーブル信号ノ WEをクロックと してそのまま出力する。 また、 アンドゲート 230は "0"番地へデータ "OF" hを書き込む場合にのみ書き込みィネ一ブル信号/ WEをそのままクロックとし て出力する。
次に、 インバー夕 231〜236及びアンドゲート 237から成る回路は、 チ ップセレクト信号 ZCSの立ち下がりエッジを捕らえて信号 CEOSにワンショ ットパルスを発生させる。 次に、 ラッチ 238はアンドゲ一卜 229の出力が立 ち上がって C端子にクロックが入力されたときに、 D端子に供給された電源電位 に対応する "H" レベルをモード設定信号 MD 2として Q端子から出力する。 ま た、 ラッチ 238は R端子に供給される信号 CEOSにワンショットパルスが発 生したときに、 自身をリセットしてモード設定信号 MD 2に "L" レベルを出力 する。 ラッチ 239も同様の構成であって、 アンドゲート 230の出力が立ち上 がったときにモード設定信号 MD 3へ " H" レベルを出力し、 信号 CEOSにヮ ンショットパルスが発生したときにモード設定信号 MD 3へ " L " レベルを出力 する。
以上のように、 スタンバイモード 2に設定する場合は、 書き込みィネーブル信 号 ZWEの立ち上がりに同期してアンドゲート 2 2 9の出力が立ち上がって D夕 イブのラッチ 2 3 8がセットされ、モード設定信号 MD 2が" H"レベルとなる。 また、 スタンバイモード 3に設定する場合には、 書き込みイネ一ブル信号/ WE の立ち上がりに同期してアンドゲート 2 2 9 , 2 3 0の出力が何れも立ち上がつ てラッチ 2 3 8 , 2 3 9がともにセットされ、 モード設定信号 MD 2及びモード 設定信号 MD 3がともに "H" レベルとなる。
次に、 図 1 9に示したリフレツシュ制御回路 2 0 4は、 パワーダウン制御信号 PowerDown の代わりにチップセレクト信号 ZC S及びモード設定信号 MD 2を 用いて、 リフレッシュアドレス R— ADD， リフレッシュ制御信号 R E F A, R E F Bを発生させる。 ここで、 図 2 1はリフレッシュ制御回路 2 0 4の詳細構成を 示した回路図である。 図中、 Pチャネルのトランジスタ 2 4 0はゲート端子， ソ —ス端子， ドレイン端子がそれぞれアンドゲート 2 4 1の出力， 電源電位， リフ レッシュ制御回路 5の電源供給ピンに接続されている。 このため、 アンドゲート 2 4 1の出力が "L " レベルであればトランジスタ 2 4 0がオンしてリフレツシ ュ制御回路 5に電源を供給し、 同出力が " H" レベルであればトランジスタ 2 4 0がカツトオフして電源供給を停止させる。
アンドゲート 2 4 1·は半導体記憶装置が非選択状態 （チップセレクト信号/ C Sが " H" レベル）， かつ， スタンバイモード 2又はスタンバイモード 3 (モード 設定信号 MD 2が " H" レベル） のときに、 トランジスタ 2 4 0をカットオフさ せる。 次に、 インバー夕 2 4 2はモード設定信号 MD 2の反転信号を生成するも のであって、 スタンバイモード 1のときにその出力が " H" レベルとなる。 アン ドゲート 2 4 3は、 スタンバイモード 1ではリフレツシュ制御回路 5が発生させ るリフレッシュアドレス R一 ADD をそのまま出力する一方、 スタンパイモード 2 又はスタンパイモード 3では同アドレスを " 0 " に固定させる。
アンドゲート 2 4 4はスタンバイモード 1ではリフレッシュ制御回路 5が発生 させるリフレッシュ制御信号 R E F Aをそのまま出力する一方、 スタンバイモー ド 2又はスタンバイモード 3では同信号を " L " レベルに固定する。 また、 イン バー夕 2 4 5はインバー夕 2 4 2の出力を反転するため、 スタンバイモード 1の ときに " L " レベルを出力する。 オアゲート 2 4 6はスタンバイモード 1ではリ フレツシュ制御回路 5が発生させるリフレツシュ制御信号 R E F Bをそのまま出 力する一方、 スタンバイモード 2又はスタンバイモード 3では同信号を "H" レ ベルに固定する。
次に、 図 2 2〜図 2 4はそれぞれブースト電源 2 1 5， 基板電圧発生回路 2 1 6， リファレンス電圧発生回路 2 1 7の詳細構成を示した回路図である。 ブース ト電源 2 1 5において、 Pチャネルのトランジスタ 2 5 0， アンドゲート 2 5 1 はそれぞれ図 2 1に示したトランジスタ 2 4 0 , アンドゲート 2 4 1と同一の機 能を有している。 すなわち、 半導体記憶装置が非選択状態 （チップセレクト信号 Z C Sが" H"レベル），かつ，スタンパイモード 3 (モード設定信号 MD 3が" H" レベル） のときに、 トランジスタ 2 5 0をカットオフしてブ一スト電源 1 8に対 する電源供給を停止させ、 これ以外の場合にはブースト電源 1 8に電源を供給す る。 以上のことは基板電圧発生回路 2 1 6， リファレンス電圧発生回路 2 1 7に ついても全く同じであって、 これらの回路を構成するトランジスタ 2 5 2， 2 5 4はブースト電源 2 1 5内のトランジスタ 2 5 0に対応し、アンドゲート 2 5 3 , 2 5 5はブースト電源 2 1 5内のアンドゲート 2 5 1に対応している。
上記構成による半導体記憶装置におけるスタンバイモード切り換え時の動作は 次のようになる。
①スタンパイモード 1
半導体記憶装置をスタンバイモード 1に設定するにはチップセレクト信号/ C Sを立ち下げれば良い。 そうすることで、 スタンバイモード制御回路 2 0 1はチ ップセレクト信号 Z C Sの立ち下がりエッジからワンショットパルスを発生させ てラッチ 2 3 8， ラッチ 2 3 9をリセットし、 モード設定信号 MD 2， MD 3を 何れも "L " レベルとする。
これにより、 リフレッシュ制御回路 2 0 4ではトランジスタ 2 4 0がオンして 内部のリフレツシュ制御回路 5へ電源が供給されるとともに、 リフレツシュ制御 回路 5が生成させるリフレッシュアドレス R ADD , リフレッシュ制御信号 R E FA, REFBがそのまま出力されるようになる。 また、 ブースト電源 215， 基板電圧発生回路 216, リファレンス電圧発生回路 217でもそれぞれ内部の ブース卜電源 18， 基板電圧発生回路 19， リファレンス電圧発生回路 20に電 源が供給されるようになる。 以上の動作が行われることで、 上述した各実施形態 で説明したような動作が可能となる。
②スタンパイモード 2
スタンバイモード 2へ設定するには上述したように "0" 番地へ "F 0" hの データを書き込めば良い。 これにより、 スタンバイモード制御回路 201は書き 込みイネ一ブル信号 ZWEの立ち上がりエッジからモード設定信号 MD 2を" H" レベルにする。 この時点で半導体記憶装置が選択されていないか、 あるいは、 そ の後に選択されなくなるとチップセレクト信号/ CSが" H' 'レベルとなるため、 リフレツシュ制御回路 204は内部のリフレツシュ制御回路 5に対する電源供給 を停止させる。
また、 リフレツシュ制御回路 5に対する電源供給がなくなつたことでその出力 が不定となることから、 リフレツシュ制御回路 204はリフレッシュアドレス R— ADD を "0" に固定させるとともに、 リフレッシュ制御信号 REFA, RE FBのレベルをそれぞれ" L" レベル， "H" レベルに固定させる。 またこの時点 ではチップセレクト信号 ZCSが " H" レベルであるため、 ATD回路 4は内部 アドレス LC— ADD の各ビットが変化してもアドレス変化検出信号 ATDにワン ショットパルスを発生させずに "L" レベルのままとする。
このため、 ロウ制御回路 16はロウィネーブル信号 RE， センスアンプイネ一 ブル信号 SE， プリチヤ一ジィネーブル信号 PE, 制御信号 CCを何れも " L" レベルに固定させる。 したがって、 カラムイネ一ブル信号 CE, ラッチ制御信号 LCも "L" レベルのままとなる。 一方、 リフレッシュ制御信号 REFBが " H" レベルに固定され， なおかつ， アドレス変化検出信号 ATDが " L" レベルに固 定されることから、 マルチプレクサ 6は内部アドレス L— ADD側を選択し続ける ようになる。 以上のようにして、 リフレッシュ動作が中断されて消費電流が削減 される。なお、 このときモード設定信号 MD 3は" L"レベルのままであるため、 ブースト電源 18, 基板電圧発生回路 19， リファレンス電圧発生回路 20 (図 2 2〜図 2 4参照） には電源が供給され続ける。
③スタンパイモード 3
スタンバイモード 3へ設定するには上述したように " 0 "番地へ " O F " hの データを書き込めば良い。 これにより、 スタンバイモード制御回路 2 0 1は書き 込みィネーブル信号 ZWEの立ち上がりエツジからモード設定信号 MD 2及びモ —ド設定信号 MD 3をともに "H" レベルとする。 このため、 チップセレクト信 号 ZC Sが " H" レベルになった時点で， スタンバイモード 2のときと同様にリ フレツシュ制御回路 2 0 4は内部のリフレツシュ制御回路 5に対する電源供給を 停止させる。 これと同時に、 ブースト電源 2 1 5 , 基板電圧発生回路 2 1 6 , リ ファレンス電圧発生回路 2 1 7はそれぞれ内部のブースト電源 1 8 , 基板電圧発 生回路 1 9， リファレンス電圧発生回路 2 0に対する電源供給を停止させる。 こ れによって、 スタンパイモード 2と同様にリフレッシュ制御が中断されるのに加 えて、 電源系制御回路の電流もカツトされてさらに消費電流が低減する。
以上のように、 本実施形態では第 1実施形態で説明したパワーダウン制御信号 PowerDown のような信号を半導体記憶装置外部から与える必要がないため、その 分だけピン数を削減することができる。 なお、 上述した説明では第 1実施形態を もとに説明したが、 同様のことをそのまま第 2実施形態以降に適用しても良い。 のみならず、 上述した各実施形態で説明したスタンバイモードの制御を疑似 S R AMなどの既存の半導体記憶装置に適用しても良い。
〔変形例〕
上述した各実施形態ではメモリセルァレイ 7の各メモリセルが 1トランジスタ 1キャパシ夕で構成されているものとしたが、 メモリセルの構成がこうした形態 に限定されるものではない。 確かに、 チップサイズ等の点からはこうしたメモリ セルが最も好ましいが、 本発明の半導体記憶装置では 1トランジスタ 1キャパシ 夕以外のメモリセルの使用を否定するものではない。 すなわち、 汎用 S RAMの メモリセルよりも構成の小さな D R AMメモリセルであれば、 1トランジスタ 1 キャパシ夕構成でなくとも汎用 S R AMに比べてチップサイズを削減できる効果 がある。 また、 上述した各実施形態では例えばアドレス変化検出信号 ATDに発 生するワンショットパルスの立ち下がりエツジからリフレッシュを行うようにし ていたが、 ワンショットパルスの論理を反転させてその立ち上がりエッジからリ フレッシュを行うようにしても良い。 これは、 アドレス変化検出信号 AT D以外 の各信号についても全く同様である。
また、 上述した各実施形態による半導体記憶装置は、 例えば図 1に示した回路 全体が単一のチップ上に実装されている形態であって良いのはもちろんであるが
、 回路全体が幾つかの機能プロックに分割されていて各機能プロックが別々のチ ップに実装されているような形態であっても良い。 後者の例としては、 各種の制 御信号ゃァドレス信号を発生させる制御部分とメモリセル部分とが別々のチップ (コントロールチップとメモリチップ） に搭載された混載 I C (集積回路） が考 えられる。 つまり、 メモリチップの外部に設けたコントロールチップから各種の 制御信号をメモリチップへ供給するような構成も本発明の範疇に属する。
産業上の利用の可能性
本発明は以下の特徴を有する半導体記憶装置を実現するための技術を提供する。 • リフレッシュによって通常の読み出し ·書き込みアクセスが遅くなるといった ことがない。
•アドレスにスキューが存在するような場合にもアクセス遅延が生じたりメモリ セルが破壊されたりといった不具合を生じることがない。
•書き込み時間の削減によってメモリサイクル全体を短縮することができる。 •汎用 S R AM仕様で動作し大容量化してもチップサイズが小さく低消費電力で あってなお且つ安価である。
•汎用 S R AMで採用されているのと同等のスタンバイモードや既存の半導体記 憶装置には見られない独特の低消費電力モードを持つ。

Claims

請求の範囲
1 . リフレッシュを必要とするメモリセルで構成されたメモリセルアレイと、 アクセスァドレスに対する読み出し又は書き込みを前記メモリセルアレイへ行 つた後に、 前記メモリセルァレイのリフレッシュを行うアクセス回路と、
前記アクセスアドレスに対して非同期的に与えられる書き込み要求および書き 込みデータが入力されるメモリサイクルよりも後の時点において、 該メモリサイ クルで与えられた前記アクセスアドレス及び前記書き込みデータを用いた書き込 みをレイトライ卜で前記アクセス回路に行わせる制御回路と
を具備する半導体記憶装置。
2 . 前記制御回路は、 先行する前記書き込み要求の次の書き込み要求が与えら れたメモリサイクルにおいて、 該先行する書き込み要求に対応した書き込みをレ イトライトで行わせる請求項 1記載の半導体記憶装置。
3 . 前記制御回路は、 前記書き込み要求の与えられたメモリサイクルで前記書 き込み要求が無くなつたときに、 該メモリサイクルで与えられた前記ァクセスァ ドレス及び前記書き込みデータを取り込んで前記レイトライ卜に用いる請求項 1 記載の半導体記憶装置。
4. 前記制御回路は、 チップが非選択状態又は非活性化状態にあることを検出 し、 該非選択状態又は該非活性化状態において前記レイトライトを行わせる請求 項 1記載の半導体記憶装置。
5 . チップが非選択状態から選択状態に移行したか、 又は、 前記アクセスアド レスが変化したことを検出するアドレス変化検出回路を備え、
前記制御回路は、 該検出の時点を基準として、 前記選択，非選択状態を制御す るチップ選択信号又は前記アクセスアドレスの少なくとも一方に含まれるスキュ 一の最大値以上に設定したスキュー期間が経過した後に、 前記読み出し又は前記 書き込みを開始させる請求項 1記載の半導体記憶装置。
6 . リフレッシュを必要とするメモリセルで構成されたメモリセルアレイと、 アクセスアドレスに対する読み出し、 又は、 前記アクセスアドレスに対して非 同期的に与えられる書き込み要求及び書き込みデータをもとにした前記アクセス ァドレスへの書き込みを前記メモリセルァレイへ行つた後に、 前記メモリセルァ レイのリフレッシュを行うアクセス回路と、
チップが非選択状態から選択状態に移行したか、 又は、 前記アクセスアドレス が変化したことを検出するァドレス変化検出回路と、
該検出の時点を基準として、 前記選択 ·非選択状態を制御するチップ選択信号 又は前記アクセスアドレスの少なくとも一方に含まれるスキューの最大値以上に 設定したスキュー期間が経過した後に、 前記読み出し又は前記書き込みを開始さ せる制御回路と
を具備する半導体記憶装置。
7 . 前記制御回路は、 前記書き込み要求が与えられるか否かが確定している時 点以降に前記スキュー期間の終了タイミングを設定した請求項 5又は 6記載の半 導体記憶装置。
8 . リフレッシュを必要とするメモリセルで構成されたメモリセルアレイと、 同一のメモリサイクルにおいて、 アクセスアドレスに対する読み出し又は書き 込みを前記メモリセルァレイへ行つた後に、 前記メモリセルァレイのリフレツシ ュを行うアクセス回路と、
チップが非選択状態から選択状態に移行したか、 又は、 前記アクセスアドレス が変化したことを検出するアドレス変化検出回路と、
該検出の時点を基準として、 前記選択 ·非選択状態を制御するチップ選択信号 又は前記アクセスアドレスの少なくとも一方に含まれるスキューの最大値以上の 長さを有するスキュー期間の終了タイミングを、 前記アクセスアドレスに対して 非同期的に与えられる書き込み要求及び書き込みデータが確定している時点以降 に設定する制御回路と
を具備する半導体記憶装置。
9 . 前記制御回路は、 読み出し要求又は書き込み要求があった現メモリサイク ルよりも前のメモリサイクルで開始された書き込み， 読み出し又はリフレッシュ が前記現メモリサイクルにおけるスキュー期間の終了タイミングまでに完了して いない場合、 前記書き込み， 読み出し又はリフレッシュが完了するまで前記現メ モリサイクルにおける書き込み又は読み出しの開始を遅らせる請求項 5， 6 , 8 の何れかの項記載の半導体記憶装置。
1 0 . 前記アクセス回路は、 読み出し又は書き込み後のリフレッシュを複数の メモリサイクルに 1回だけ行い、
前記制御回路は、 該リフレツシュが行われたメモリサイクルの後続のメモリサ ィクルの書き込み又は読み出しの開始を遅らせる請求項 9記載の半導体記憶装置。
1 1 . 前記アクセス回路は前記メモリセルアレイ上の複数のアドレスに対して 同時に読み出し又はレイトライトを行い、
前記制御回路は、 前記読み出しによって得られた複数の読み出しデータを順次 外部へ出力する動作， 又は， 次のレイトライトのために外部から入力される複数 の書き込みデータを順次取り込む動作を前記リフレッシュと並行して行わせる請 求項 1 , 6， 8の何れかの項記載の半導体記憶装置。
1 2 . 前記制御回路は、 前記アクセスアドレスのうちの上位所定ビットの変化 を検出し、 前記読み出し又は前記レイトライトを行う際に、 前記アクセスァドレ スのうち前記上位所定ビットが同一である前記複数のアドレスに対して、 前記ァ クセスアドレスのうち前記上位所定ビット以外のビットからなる下位ァドレスを 変化させて、 前記複数の読み出しデータを連続的に出力し又は前記複数の書き込 みデータを連続的に取り込む請求項 1 1記載の半導体記憶装置。
1 3 . 前記制御回路は、 外部から与えられる前記下位アドレスに従って、 前記 複数の読み出しデータを連続的に出力し， または， 前記複数の書き込みデータを 連続的に取り込む請求項 1 2記載の半導体記憶装置。
1 4. 前記制御回路は、 外部から与えられる前記下位アドレスの初期値をもと に予め決められた順番に従って前記下位アドレスを変化させながら、 前記複数の 読み出しデータを連続的に出力し， 又は， 前記複数の書き込みデータを連続的に 取り込む請求項 1 2記載の半導体記憶装置。
1 5 . 前記制御回路は、 チップが非選択状態又は非活性化状態にあることを検 出し、 該非選択状態又は該非活性化状態において前記リフレツシュを行わせる請 求項 1 , 6， 8の何れかの項に記載の半導体記憶装置。
1 6 . 前記リフレッシュの制御を行う前記アクセス回路及び前記制御回路内の 回路と、 前記リフレッシュの対象となるメモリセルを示すリフレッシュアドレス を生成し、 前記リフレッシュを行う度に該リフレッシュアドレスを更新するリフ レッシュアドレス生成回路とを有するリフ.レッシュ制御回路と、
装置内の各部に供給する電圧を発生させる電圧発生回路と、
前記リフレツシュ制御回路及び前記電圧発生回路の双方に電源を供給する第 1 のモード， 前記リフレッシュ制御回路に対する電源の供給を停止するとともに前 記電圧発生回路に電源を供給する第 2のモード， 前記リフレツシュ制御回路及び 前記電圧発生回路の双方に対する電源の供給を停止する第 3のモードの何れかに 切り換え、 該切り換えられたモードに応じて前記リフレツシュ制御回路及び前記 電圧発生回路へ電源供給を行うか否かをそれぞれ制御するモード切り換え回路と をさらに備えた請求項 1， 6， 8の何れかの項記載の半導体記憶装置。
1 7 . 前記モード切り換え回路は、 所定のアドレスに対してモード毎に予め決 められたデータの書き込みが行われたことを検出してモードの切り換えを行う請 求項 1 6記載の半導体記憶装置。
1 8 . リフレッシュを必要とするメモリセルで構成されたメモリセルアレイと、 アクセスアドレスに対する書き込みサイクルに付随して前記メモリセルアレイ のリフレッシュを行うと共に、 前記書き込みサイクルに付随するリフレツシュが 行われてから所定の時間が経過した後に前記メモリセルァレイのリフレッシュを 自発的に行うアクセス回路と、
前記アクセスアドレスに対して非同期的に与えられる書き込み要求および書き 込みデータが入力されるメモリサイクルょりも後の時点において、 該メモリサイ クルで与えられた前記アクセスアドレス及び前記書き込みデータを用いた書き込 みをレイトライ卜で前記アクセス回路に行わせる制御回路と
を具備する半導体記憶装置。
1 9 . 前記アクセス回路は、 前記アクセスアドレスに対する書き込みサイクル 内において、 前記アクセスアドレスで指定されるメモリセルアレイ上のワード線 を一時的に選択した後に、 自発的なリフレッシュを行う請求項 1 8記載の半導体
2 0 . 前記アクセス回路は、 前記アクセスアドレスに対する読み出しサイクル 内において、 前記アクセスアドレスで指定されるメモリセルアレイ上のワード線 を一時的に選択した後に、 自発的なリフレッシュを行う請求項 1 8項記載の半導 体記憶装置。
PCT/JP2001/003065 2000-04-11 2001-04-10 Dispositif memoire a semi-conducteur WO2001078079A1 (fr)

Priority Applications (3)

Application Number Priority Date Filing Date Title
EP01919851A EP1291880A1 (en) 2000-04-11 2001-04-10 Semiconductor storage device
US10/257,193 US6834020B2 (en) 2000-04-11 2001-04-10 Semiconductor storage device
US10/858,728 US6928020B2 (en) 2000-04-11 2004-06-02 Semiconductor memory device

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2000109689 2000-04-11
JP2000-109689 2000-04-11
JP2001105837A JP3957469B2 (ja) 2000-04-11 2001-04-04 半導体記憶装置
JP2001-105837 2001-04-04

Related Child Applications (3)

Application Number Title Priority Date Filing Date
US10/257,193 A-371-Of-International US6834020B2 (en) 2000-04-11 2001-04-10 Semiconductor storage device
US10257193 A-371-Of-International 2001-04-10
US10/858,728 Division US6928020B2 (en) 2000-04-11 2004-06-02 Semiconductor memory device

Publications (1)

Publication Number Publication Date
WO2001078079A1 true WO2001078079A1 (fr) 2001-10-18

Family

ID=26589872

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2001/003065 WO2001078079A1 (fr) 2000-04-11 2001-04-10 Dispositif memoire a semi-conducteur

Country Status (7)

Country Link
US (2) US6834020B2 (ja)
EP (1) EP1291880A1 (ja)
JP (1) JP3957469B2 (ja)
KR (1) KR20030014386A (ja)
CN (1) CN1286117C (ja)
TW (1) TW518598B (ja)
WO (1) WO2001078079A1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002352576A (ja) * 2001-05-24 2002-12-06 Nec Corp 半導体記憶装置
US7006401B2 (en) 2001-12-27 2006-02-28 Nec Electronics Corp. Semiconductor storage device and refresh control method thereof

Families Citing this family (81)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6804760B2 (en) * 1994-12-23 2004-10-12 Micron Technology, Inc. Method for determining a type of memory present in a system
US6525971B2 (en) * 1995-06-30 2003-02-25 Micron Technology, Inc. Distributed write data drivers for burst access memories
US5526320A (en) 1994-12-23 1996-06-11 Micron Technology Inc. Burst EDO memory device
JP2003228978A (ja) * 2002-01-31 2003-08-15 Fujitsu Ltd 半導体記憶装置
JP2003233989A (ja) * 2002-02-07 2003-08-22 Fujitsu Ltd 半導体記憶装置及びプリチャージ方法
JP3959341B2 (ja) 2002-02-18 2007-08-15 株式会社東芝 半導体集積回路装置
US7068559B2 (en) * 2002-07-12 2006-06-27 Samsung Electronics Co. Ltd. Word line enable timing determination circuit of a memory device and methods of determining word line enable timing in the memory device
US6981187B1 (en) * 2002-11-06 2005-12-27 Nanoamp Solutions, Inc. Test mode for a self-refreshed SRAM with DRAM memory cells
US6920524B2 (en) * 2003-02-03 2005-07-19 Micron Technology, Inc. Detection circuit for mixed asynchronous and synchronous memory operation
JP3765306B2 (ja) 2003-05-15 2006-04-12 セイコーエプソン株式会社 半導体メモリ装置および電子機器
JP3747920B2 (ja) * 2003-05-15 2006-02-22 セイコーエプソン株式会社 半導体メモリ装置および電子機器
JP3765307B2 (ja) 2003-05-15 2006-04-12 セイコーエプソン株式会社 半導体メモリ装置および電子機器
US20050114588A1 (en) * 2003-11-26 2005-05-26 Lucker Jonathan C. Method and apparatus to improve memory performance
KR100591759B1 (ko) * 2003-12-03 2006-06-22 삼성전자주식회사 반도체 메모리의 전원 공급장치
JP2005310197A (ja) * 2004-04-16 2005-11-04 Toshiba Corp 半導体集積回路装置及びそのデータ書き込み方法
CN100357905C (zh) * 2004-07-20 2007-12-26 华为技术有限公司 一种地址总线的故障检测方法
JP2006092640A (ja) * 2004-09-24 2006-04-06 Sanyo Electric Co Ltd メモリ
KR100598114B1 (ko) 2005-01-25 2006-07-10 삼성전자주식회사 페이지 모드 동작을 수행하는 반도체 메모리 장치
US7281096B1 (en) * 2005-02-09 2007-10-09 Sun Microsystems, Inc. System and method for block write to memory
JP4609813B2 (ja) * 2005-05-18 2011-01-12 エルピーダメモリ株式会社 半導体装置
JP2007066463A (ja) * 2005-09-01 2007-03-15 Renesas Technology Corp 半導体装置
US7385858B2 (en) * 2005-11-30 2008-06-10 Mosaid Technologies Incorporated Semiconductor integrated circuit having low power consumption with self-refresh
US7728574B2 (en) * 2006-02-17 2010-06-01 Micron Technology, Inc. Reference circuit with start-up control, generator, device, system and method including same
JP5527918B2 (ja) 2006-03-28 2014-06-25 ピーエスフォー ルクスコ エスエイアールエル 半導体集積回路装置及びその試験方法
JP4407972B2 (ja) 2006-06-28 2010-02-03 インターナショナル・ビジネス・マシーンズ・コーポレーション 非同期式半導体記憶装置
US7589555B1 (en) * 2007-01-08 2009-09-15 Altera Corporation Variable sized soft memory macros in structured cell arrays, and related methods
KR20100134375A (ko) * 2009-06-15 2010-12-23 삼성전자주식회사 리프레쉬 동작을 수행하는 메모리 시스템
US8767450B2 (en) * 2007-08-21 2014-07-01 Samsung Electronics Co., Ltd. Memory controllers to refresh memory sectors in response to writing signals and memory systems including the same
JP2010152957A (ja) * 2008-12-24 2010-07-08 Fujitsu Semiconductor Ltd インターフェース回路およびインターフェース方法
JP4998495B2 (ja) * 2009-03-12 2012-08-15 株式会社日立製作所 半導体装置
TWI440043B (zh) * 2009-09-08 2014-06-01 Toshiba Kk Semiconductor memory device
TWI508099B (zh) * 2013-01-28 2015-11-11 Phison Electronics Corp 工作時脈切換方法、記憶體控制器與記憶體儲存裝置
US9324398B2 (en) 2013-02-04 2016-04-26 Micron Technology, Inc. Apparatuses and methods for targeted refreshing of memory
US9620235B2 (en) 2013-03-15 2017-04-11 Silicon Storage Technology, Inc. Self-timer for sense amplifier in memory device
US9047978B2 (en) 2013-08-26 2015-06-02 Micron Technology, Inc. Apparatuses and methods for selective row refreshes
WO2015148488A1 (en) * 2014-03-26 2015-10-01 Rambus Inc. Memory controller with dynamic core-transfer latency
JP2015219938A (ja) 2014-05-21 2015-12-07 マイクロン テクノロジー， インク． 半導体装置
KR20160099983A (ko) * 2015-02-13 2016-08-23 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 동작 방법
KR102394726B1 (ko) * 2015-10-26 2022-05-09 에스케이하이닉스 주식회사 내부전압생성회로
US10128847B2 (en) * 2016-02-26 2018-11-13 Micron Technology, Inc. Apparatuses and methods for level shifting
JP2017182854A (ja) 2016-03-31 2017-10-05 マイクロン テクノロジー， インク． 半導体装置
US9959921B2 (en) 2016-04-01 2018-05-01 Micron Technology, Inc. Apparatuses and methods for refresh control
US10490251B2 (en) 2017-01-30 2019-11-26 Micron Technology, Inc. Apparatuses and methods for distributing row hammer refresh events across a memory device
US10580475B2 (en) 2018-01-22 2020-03-03 Micron Technology, Inc. Apparatuses and methods for calculating row hammer refresh addresses in a semiconductor device
WO2019222960A1 (en) 2018-05-24 2019-11-28 Micron Technology, Inc. Apparatuses and methods for pure-time, self adopt sampling for row hammer refresh sampling
US11152050B2 (en) 2018-06-19 2021-10-19 Micron Technology, Inc. Apparatuses and methods for multiple row hammer refresh address sequences
KR102479500B1 (ko) * 2018-08-09 2022-12-20 에스케이하이닉스 주식회사 메모리 장치, 메모리 시스템 및 그 메모리 장치의 리프레시 방법
US10685696B2 (en) 2018-10-31 2020-06-16 Micron Technology, Inc. Apparatuses and methods for access based refresh timing
WO2020117686A1 (en) 2018-12-03 2020-06-11 Micron Technology, Inc. Semiconductor device performing row hammer refresh operation
CN111354393B (zh) 2018-12-21 2023-10-20 美光科技公司 用于目标刷新操作的时序交错的设备和方法
US10770127B2 (en) 2019-02-06 2020-09-08 Micron Technology, Inc. Apparatuses and methods for managing row access counts
US11043254B2 (en) 2019-03-19 2021-06-22 Micron Technology, Inc. Semiconductor device having cam that stores address signals
US11227649B2 (en) 2019-04-04 2022-01-18 Micron Technology, Inc. Apparatuses and methods for staggered timing of targeted refresh operations
KR102508925B1 (ko) * 2019-04-18 2023-03-09 삼성전자주식회사 메모리 장치
US11264096B2 (en) 2019-05-14 2022-03-01 Micron Technology, Inc. Apparatuses, systems, and methods for a content addressable memory cell with latch and comparator circuits
US11158364B2 (en) 2019-05-31 2021-10-26 Micron Technology, Inc. Apparatuses and methods for tracking victim rows
US11069393B2 (en) 2019-06-04 2021-07-20 Micron Technology, Inc. Apparatuses and methods for controlling steal rates
US11158373B2 (en) 2019-06-11 2021-10-26 Micron Technology, Inc. Apparatuses, systems, and methods for determining extremum numerical values
US11139015B2 (en) 2019-07-01 2021-10-05 Micron Technology, Inc. Apparatuses and methods for monitoring word line accesses
US10832792B1 (en) 2019-07-01 2020-11-10 Micron Technology, Inc. Apparatuses and methods for adjusting victim data
US11386946B2 (en) 2019-07-16 2022-07-12 Micron Technology, Inc. Apparatuses and methods for tracking row accesses
US10943636B1 (en) 2019-08-20 2021-03-09 Micron Technology, Inc. Apparatuses and methods for analog row access tracking
US10964378B2 (en) 2019-08-22 2021-03-30 Micron Technology, Inc. Apparatus and method including analog accumulator for determining row access rate and target row address used for refresh operation
US11302374B2 (en) 2019-08-23 2022-04-12 Micron Technology, Inc. Apparatuses and methods for dynamic refresh allocation
US11200942B2 (en) 2019-08-23 2021-12-14 Micron Technology, Inc. Apparatuses and methods for lossy row access counting
US11282849B2 (en) 2019-09-03 2022-03-22 Yangtze Memory Technologies Co., Ltd. Non-volatile memory device utilizing dummy memory block as pool capacitor
CN110741473B (zh) 2019-09-03 2021-04-16 长江存储科技有限责任公司 利用虚设存储块作为池电容器的非易失性存储器件
US11302377B2 (en) 2019-10-16 2022-04-12 Micron Technology, Inc. Apparatuses and methods for dynamic targeted refresh steals
US11120851B1 (en) * 2020-07-12 2021-09-14 Winbond Electronics Corp. Memory apparatus and burst read and burst write method thereof
US11309010B2 (en) 2020-08-14 2022-04-19 Micron Technology, Inc. Apparatuses, systems, and methods for memory directed access pause
US11380382B2 (en) 2020-08-19 2022-07-05 Micron Technology, Inc. Refresh logic circuit layout having aggressor detector circuit sampling circuit and row hammer refresh control circuit
US11348631B2 (en) 2020-08-19 2022-05-31 Micron Technology, Inc. Apparatuses, systems, and methods for identifying victim rows in a memory device which cannot be simultaneously refreshed
US11222682B1 (en) 2020-08-31 2022-01-11 Micron Technology, Inc. Apparatuses and methods for providing refresh addresses
US11557331B2 (en) 2020-09-23 2023-01-17 Micron Technology, Inc. Apparatuses and methods for controlling refresh operations
US11222686B1 (en) 2020-11-12 2022-01-11 Micron Technology, Inc. Apparatuses and methods for controlling refresh timing
US11462291B2 (en) 2020-11-23 2022-10-04 Micron Technology, Inc. Apparatuses and methods for tracking word line accesses
US11264079B1 (en) 2020-12-18 2022-03-01 Micron Technology, Inc. Apparatuses and methods for row hammer based cache lockdown
US11482275B2 (en) 2021-01-20 2022-10-25 Micron Technology, Inc. Apparatuses and methods for dynamically allocated aggressor detection
US11600314B2 (en) 2021-03-15 2023-03-07 Micron Technology, Inc. Apparatuses and methods for sketch circuits for refresh binning
US11664063B2 (en) 2021-08-12 2023-05-30 Micron Technology, Inc. Apparatuses and methods for countering memory attacks
US11688451B2 (en) 2021-11-29 2023-06-27 Micron Technology, Inc. Apparatuses, systems, and methods for main sketch and slim sketch circuit for row address tracking

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60113393A (ja) * 1983-11-24 1985-06-19 Hitachi Ltd リフレッシュ制御回路
JPS615495A (ja) * 1984-05-31 1986-01-11 Toshiba Corp 半導体記憶装置
JPH0194593A (ja) * 1987-10-05 1989-04-13 Mitsubishi Electric Corp 半導体記憶装置
JPH05189961A (ja) * 1992-01-17 1993-07-30 Hitachi Ltd 半導体記憶装置
JPH0636557A (ja) * 1992-07-17 1994-02-10 Sharp Corp ダイナミック型半導体記憶装置

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0762958B2 (ja) * 1983-06-03 1995-07-05 株式会社日立製作所 Ｍｏｓ記憶装置
CH665364A5 (fr) 1985-10-30 1988-05-13 Cybelec Sa Dispositif pour le controle automatique de l'operation de pliage lors du pliage avec une presse-plieuse.
JP2529680B2 (ja) 1987-02-23 1996-08-28 沖電気工業株式会社 半導体メモリ装置
JP2534757B2 (ja) 1988-07-06 1996-09-18 株式会社東芝 リフレッシュ回路
JPH04243087A (ja) 1991-01-18 1992-08-31 Matsushita Electric Ind Co Ltd ランダムアクセスメモリーのリフレッシュ装置及びそれを用いたコンピューター装置
US5323360A (en) * 1993-05-03 1994-06-21 Motorola Inc. Localized ATD summation for a memory
JP3184096B2 (ja) * 1995-08-31 2001-07-09 株式会社東芝 半導体記憶装置
CN1147864C (zh) 1995-08-31 2004-04-28 株式会社东芝 半导体存储装置
JP4200573B2 (ja) * 1998-02-24 2008-12-24 ソニー株式会社 記憶装置と画像処理装置およびその方法とリフレッシュ動作制御装置およびその方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60113393A (ja) * 1983-11-24 1985-06-19 Hitachi Ltd リフレッシュ制御回路
JPS615495A (ja) * 1984-05-31 1986-01-11 Toshiba Corp 半導体記憶装置
JPH0194593A (ja) * 1987-10-05 1989-04-13 Mitsubishi Electric Corp 半導体記憶装置
JPH05189961A (ja) * 1992-01-17 1993-07-30 Hitachi Ltd 半導体記憶装置
JPH0636557A (ja) * 1992-07-17 1994-02-10 Sharp Corp ダイナミック型半導体記憶装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002352576A (ja) * 2001-05-24 2002-12-06 Nec Corp 半導体記憶装置
US7006401B2 (en) 2001-12-27 2006-02-28 Nec Electronics Corp. Semiconductor storage device and refresh control method thereof

Also Published As

Publication number Publication date
JP3957469B2 (ja) 2007-08-15
CN1422430A (zh) 2003-06-04
US20030063512A1 (en) 2003-04-03
JP2001357671A (ja) 2001-12-26
EP1291880A1 (en) 2003-03-12
US6928020B2 (en) 2005-08-09
US20040218435A1 (en) 2004-11-04
US6834020B2 (en) 2004-12-21
TW518598B (en) 2003-01-21
CN1286117C (zh) 2006-11-22
KR20030014386A (ko) 2003-02-17

Similar Documents

Publication Publication Date Title
JP3957469B2 (ja) 半導体記憶装置
JP4249412B2 (ja) 半導体記憶装置
WO2001041149A1 (fr) Dispositif de stockage par semi-conducteurs et methode d&#39;essai s&#39;y rapportant
US7301842B2 (en) Synchronous pseudo static random access memory
JP2004199842A (ja) 半導体記憶装置及びその制御方法
JP2001093275A (ja) 半導体集積回路装置
JP4749538B2 (ja) 半導体記憶装置
US20090083479A1 (en) Multiport semiconductor memory device and associated refresh method
JP4022392B2 (ja) 半導体記憶装置およびそのテスト方法並びにテスト回路
JP4139734B2 (ja) 擬似スタティックメモリ装置および電子機器
JP4282408B2 (ja) 半導体記憶装置
JP5189887B2 (ja) 強誘電体メモリ装置およびその動作方法
JP3367519B2 (ja) 半導体記憶装置及びそのテスト方法
JP3834274B2 (ja) 半導体記憶装置及びそのテスト方法
US6847573B2 (en) Synchronous SRAM-compatible memory device including DRAM array with internal refresh
JP4455433B2 (ja) 半導体記憶装置
US20060256639A1 (en) Semiconductor memory device and memory system
JP4407972B2 (ja) 非同期式半導体記憶装置
JP2004342219A (ja) 半導体メモリ装置および電子機器
JP2004342223A (ja) 半導体メモリ装置および電子機器
JP2009087534A (ja) 半導体記憶装置
JP2004342222A (ja) 半導体メモリ装置および電子機器

Legal Events

Date Code Title Description
AK Designated states

Kind code of ref document: A1

Designated state(s): CN KR US

AL Designated countries for regional patents

Kind code of ref document: A1

Designated state(s): AT BE CH CY DE DK ES FI FR GB GR IE IT LU MC NL PT SE TR

DFPE Request for preliminary examination filed prior to expiration of 19th month from priority date (pct application filed before 20040101)
121 Ep: the epo has been informed by wipo that ep was designated in this application
WWE Wipo information: entry into national phase

Ref document number: 1020027013478

Country of ref document: KR

WWE Wipo information: entry into national phase

Ref document number: 2001919851

Country of ref document: EP

Ref document number: 10257193

Country of ref document: US

Ref document number: 018078265

Country of ref document: CN

WWP Wipo information: published in national office

Ref document number: 1020027013478

Country of ref document: KR

WWP Wipo information: published in national office

Ref document number: 2001919851

Country of ref document: EP

WWR Wipo information: refused in national office

Ref document number: 1020027013478

Country of ref document: KR

WWW Wipo information: withdrawn in national office

Ref document number: 2001919851

Country of ref document: EP