JPH0194593A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0194593A JPH0194593A JP62251927A JP25192787A JPH0194593A JP H0194593 A JPH0194593 A JP H0194593A JP 62251927 A JP62251927 A JP 62251927A JP 25192787 A JP25192787 A JP 25192787A JP H0194593 A JPH0194593 A JP H0194593A
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- 238000010586 diagram Methods 0.000 description 12
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- MZAGXDHQGXUDDX-JSRXJHBZSA-N (e,2z)-4-ethyl-2-hydroxyimino-5-nitrohex-3-enamide Chemical compound [O-][N+](=O)C(C)C(/CC)=C/C(=N/O)/C(N)=O MZAGXDHQGXUDDX-JSRXJHBZSA-N 0.000 description 1
- 101100490659 Arabidopsis thaliana AGP17 gene Proteins 0.000 description 1
- 101100494773 Caenorhabditis elegans ctl-2 gene Proteins 0.000 description 1
- 101100112369 Fasciola hepatica Cat-1 gene Proteins 0.000 description 1
- 101100005271 Neurospora crassa (strain ATCC 24698 / 74-OR23-1A / CBS 708.71 / DSM 1257 / FGSC 987) cat-1 gene Proteins 0.000 description 1
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- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、例えばスタティックRAMのようにアドレ
ス信号変化をトリガとしてメモリセルにアクセスする半
導体記憶装置に関する。
ス信号変化をトリガとしてメモリセルにアクセスする半
導体記憶装置に関する。
従来、半導体記憶装置、特にMO8RAMはメモリセル
の動作状態によりダイナミック型とスタティック型に分
けられる。ダイナミック型RAMはスタティック型に比
べて少ない素子数でメモリセルを構成できるため、大容
量化に適している。
の動作状態によりダイナミック型とスタティック型に分
けられる。ダイナミック型RAMはスタティック型に比
べて少ない素子数でメモリセルを構成できるため、大容
量化に適している。
しかしながら、通常のダイナミック型RAMはスタティ
ック型RAMに比べ、読出し/書込み等の動作に要する
外部供給信号のタイミングが複雑であり、タイミング制
御が難しいという欠点を有している。そこで、大容量化
が可能でタイミング制御がスタティック型RAMのよう
に簡単な、疑似スタティックRA M (Pseudo
−3tatic RAM)が実現されている。
ック型RAMに比べ、読出し/書込み等の動作に要する
外部供給信号のタイミングが複雑であり、タイミング制
御が難しいという欠点を有している。そこで、大容量化
が可能でタイミング制御がスタティック型RAMのよう
に簡単な、疑似スタティックRA M (Pseudo
−3tatic RAM)が実現されている。
第4図は従来の疑似スタティックRAMの構成を示すブ
ロック構成図である。同図において、1はアドレス遷移
検出回路であり、第5図の詳細回路図に示すように、各
行アドレス信号RA、〜RA 、各列アドレス信号CA
1〜CA、に対し、ビット遷移検出回路2〜2.2〜2
が設RI Rn CI Cn けられている。ビット遷移検出回路2は、同図に示すよ
うに3つのインバータG1〜G3.3つのノアゲートN
O81〜NOR3より構成され、各入力信号RA −
RA 、CA1〜CA、のピッ1n ト変化を検出する。ビット遷移検出回路2の入力信号に
変化がなければ、出力信QAT (RAT1〜RAT
、CAT1〜0ATo)は”L”レベル、変化があれ
ば(111IT→“IHll、l“H”→“’L”)出
力信号ATは所定時間11 HITになる。
ロック構成図である。同図において、1はアドレス遷移
検出回路であり、第5図の詳細回路図に示すように、各
行アドレス信号RA、〜RA 、各列アドレス信号CA
1〜CA、に対し、ビット遷移検出回路2〜2.2〜2
が設RI Rn CI Cn けられている。ビット遷移検出回路2は、同図に示すよ
うに3つのインバータG1〜G3.3つのノアゲートN
O81〜NOR3より構成され、各入力信号RA −
RA 、CA1〜CA、のピッ1n ト変化を検出する。ビット遷移検出回路2の入力信号に
変化がなければ、出力信QAT (RAT1〜RAT
、CAT1〜0ATo)は”L”レベル、変化があれ
ば(111IT→“IHll、l“H”→“’L”)出
力信号ATは所定時間11 HITになる。
これらの出力信号RAT ’−RAT 、CAT1n
〜CAToを入力とするノアゲートN0R4は通常は゛
H″レベルを出力し、いずれかのアドレス入力信号RA
−RA 、CA1〜CAoに変化n があった時のみ、所定時間“L ITレベルとなる。
H″レベルを出力し、いずれかのアドレス入力信号RA
−RA 、CA1〜CAoに変化n があった時のみ、所定時間“L ITレベルとなる。
従って、インバータG4を介したアドレス遷移検出回路
1のアドレス遷移信号ATDは通常゛L″で、いずれか
のアドレス信号RA −RA 、CA1〜CAoが
変化した時、所定時間“HI+レベルとなる。
1のアドレス遷移信号ATDは通常゛L″で、いずれか
のアドレス信号RA −RA 、CA1〜CAoが
変化した時、所定時間“HI+レベルとなる。
丁Gはタイミングジェネレータであり、“HIIレベル
のアドレス遷移−回路1の出力信号ATDを受けると、
センスアンプSA、列デコーダCD。
のアドレス遷移−回路1の出力信号ATDを受けると、
センスアンプSA、列デコーダCD。
ワード線駆動発生回路WS1人出カバッファl10B等
に所定のタイミングで内部発生信号を発生することで、
メモリセルの読出し/書込み動作等を指示している。
に所定のタイミングで内部発生信号を発生することで、
メモリセルの読出し/書込み動作等を指示している。
メモリセルアレイMAは第6図に示すように、行デコー
ダRDにより指定されワード線駆動回路WDより活性化
されたワード線WLと列デコーダCDによりトランジス
タQ4.Q5を導通させることにより、メモリセルMC
が一意に選ばれるようにメモリセルMCを配置している
。
ダRDにより指定されワード線駆動回路WDより活性化
されたワード線WLと列デコーダCDによりトランジス
タQ4.Q5を導通させることにより、メモリセルMC
が一意に選ばれるようにメモリセルMCを配置している
。
また、ビット線プリチャージ信号BLEQは、“H”レ
ベル(N課電圧V。。レベル)であればトランジスタQ
1〜Q3が導通することで、ビット線BL、BLを電圧
■8L(1/2■CC程度)にプリチャージし、“L′
ルベルであればビット線BL。
ベル(N課電圧V。。レベル)であればトランジスタQ
1〜Q3が導通することで、ビット線BL、BLを電圧
■8L(1/2■CC程度)にプリチャージし、“L′
ルベルであればビット線BL。
Bしを70−ティングにする信号である。
センスアンプSAは第7図に示すようにビット線BL、
BL間に2つのCMOSインバータ(トランジスタQ6
.Q7)、(トランジスタQ8゜Q9)によるクロスカ
ップル構造を形成しており、センスアンプ駆動信号φ、
が“H”レベルとなると、nチャネルトランジスタQ9
及びインバータG5を介したpチャネルトランジスタQ
IOを導通させ、接続線L1を“′L°ルベル、接続線
L2を118 ITレベルする。そして、センスアンプ
SAによりビット線81.81間において電位の高い方
を接続i!L2.電位の低い方を接続線L1に接続する
ことでビット線BL、BLの電位を′H″。
BL間に2つのCMOSインバータ(トランジスタQ6
.Q7)、(トランジスタQ8゜Q9)によるクロスカ
ップル構造を形成しており、センスアンプ駆動信号φ、
が“H”レベルとなると、nチャネルトランジスタQ9
及びインバータG5を介したpチャネルトランジスタQ
IOを導通させ、接続線L1を“′L°ルベル、接続線
L2を118 ITレベルする。そして、センスアンプ
SAによりビット線81.81間において電位の高い方
を接続i!L2.電位の低い方を接続線L1に接続する
ことでビット線BL、BLの電位を′H″。
11 L IIレベルに増幅する。
第8図は第4図〜第7図で示した擬似スタティックRA
Mの読出し動作を示した波形図である。
Mの読出し動作を示した波形図である。
以下、同図を参照しつつ読出し動作の説明を行う。
ここで、チップイネーブル信号CEがL”レベルに設定
し、スタティックRAMと同様の動作、即ち入力アドレ
スの変化をトリガとして入力されたアドレスに対応する
メモリセルMCのデータを得る動作に設定しておく。な
お、読出し時であるので書込み信号WEはHIIレベル
である。
し、スタティックRAMと同様の動作、即ち入力アドレ
スの変化をトリガとして入力されたアドレスに対応する
メモリセルMCのデータを得る動作に設定しておく。な
お、読出し時であるので書込み信号WEはHIIレベル
である。
時刻t1において、行アドレスRA(列アドレスCA)
が変化すると、アドレス遷移検出回路1のアドレス遷移
信号ATDが立上る。この信号ATDをトリガとして、
イコライズ信号BLEQが11 L I+レベルに立下
り、V レベルにプリチャーp ジされたビット線81.8Lをフローティングにする。
が変化すると、アドレス遷移検出回路1のアドレス遷移
信号ATDが立上る。この信号ATDをトリガとして、
イコライズ信号BLEQが11 L I+レベルに立下
り、V レベルにプリチャーp ジされたビット線81.8Lをフローティングにする。
一方、行デコーダRDは入力された行アドレスRDに従
い、対応するワード線WLをワード線駆動回路WDによ
り“H”レベルに活性化させ、選択されたワード線WL
に接続されたメモリセルMCに蓄積された電荷によりビ
ット線BL、BL間に微小な電位差を生じさせる。
い、対応するワード線WLをワード線駆動回路WDによ
り“H”レベルに活性化させ、選択されたワード線WL
に接続されたメモリセルMCに蓄積された電荷によりビ
ット線BL、BL間に微小な電位差を生じさせる。
その後、センスアンプ駆動信号φ、を立上げセンスアン
プSAを活性化し、ビット線81.81間の電位差を検
知し、“H″、“し”レベルに増幅する。そして入力列
アドレスCAに従い列デコーダCDによりトランジスタ
Q4.Q5を導通させることで対応するビット線BL、
BLを選択する。
プSAを活性化し、ビット線81.81間の電位差を検
知し、“H″、“し”レベルに増幅する。そして入力列
アドレスCAに従い列デコーダCDによりトランジスタ
Q4.Q5を導通させることで対応するビット線BL、
BLを選択する。
その結果、時刻t2において出力データD。utが入出
力線I10.I10を介して得られる。その後、選択さ
れたワード線WLの立下げ、センスアンプ駆動信号φ8
の立下げ、ビット線プリチャージ信号BLEQの立上げ
が行われ、読出しサイクルが終了する。
力線I10.I10を介して得られる。その後、選択さ
れたワード線WLの立下げ、センスアンプ駆動信号φ8
の立下げ、ビット線プリチャージ信号BLEQの立上げ
が行われ、読出しサイクルが終了する。
このようにアドレス(行アドレスRA、列アドレスCA
)遷移に従って内部サイクルが開始され、外部制御信号
を全く入力しなくても動作する内部同期動作が行われる
。これらの動作はアドレス遷移信号ATDを入力信号と
するタイミングジェネレータTGにより発生する内部発
生信号により行われる。なお、書込み時においても、読
出し時と同様アドレス遷移をトリガとしている。
)遷移に従って内部サイクルが開始され、外部制御信号
を全く入力しなくても動作する内部同期動作が行われる
。これらの動作はアドレス遷移信号ATDを入力信号と
するタイミングジェネレータTGにより発生する内部発
生信号により行われる。なお、書込み時においても、読
出し時と同様アドレス遷移をトリガとしている。
従来の疑似スタティックRAMのようなアドレス遷移に
従い動作を行う半導体記憶装置は以上のように構成され
ていたため、変化するアドレスが行アドレス、列アドレ
スにかかわらず、第8図に示すように時刻t1〜t2の
アクセス時間tRACを要していた。したがって、列ア
ドレスCAのみ変化した時刻t3においても、行アドレ
ス変化時化時と同一のアクセス時間t (時刻t3〜
AC t4)を要していた。
従い動作を行う半導体記憶装置は以上のように構成され
ていたため、変化するアドレスが行アドレス、列アドレ
スにかかわらず、第8図に示すように時刻t1〜t2の
アクセス時間tRACを要していた。したがって、列ア
ドレスCAのみ変化した時刻t3においても、行アドレ
ス変化時化時と同一のアクセス時間t (時刻t3〜
AC t4)を要していた。
しかしながら、このアクセフ時間t はダイRへC
ナミツクRAMの高速アクセス機能である同一行アドレ
ス上の複数の列アドレスでデータの読書きを行うページ
モード、スタティックコラムモードに比べ、時間を要し
すぎている。従って列アドレスCAのみ変化するサイク
ルが頻繁に起ると平均アクセス時間、平均サイクル時間
が不必要に長くなるという問題点があった。
ス上の複数の列アドレスでデータの読書きを行うページ
モード、スタティックコラムモードに比べ、時間を要し
すぎている。従って列アドレスCAのみ変化するサイク
ルが頻繁に起ると平均アクセス時間、平均サイクル時間
が不必要に長くなるという問題点があった。
この発明は上記のような問題点を解決するためになされ
たもので、平均アクセス時間、平均サイクル時間を短縮
することができる、アドレス遷移に従い動作を行う半導
体記憶装置を得ることを目的とする。
たもので、平均アクセス時間、平均サイクル時間を短縮
することができる、アドレス遷移に従い動作を行う半導
体記憶装置を得ることを目的とする。
この発明に係る半導体記憶装置は、行および列状に配列
されて各々が情報を記憶するメモリセルからなるメモリ
セルアレイに対し、アドレス信号変化をトリガとして指
定されたアドレス上の前記メモリセルへのアクセスを行
い、列アドレスのみ変化した場合に、内部スタティック
コラムモード動作を行うようにしている。
されて各々が情報を記憶するメモリセルからなるメモリ
セルアレイに対し、アドレス信号変化をトリガとして指
定されたアドレス上の前記メモリセルへのアクセスを行
い、列アドレスのみ変化した場合に、内部スタティック
コラムモード動作を行うようにしている。
この発明においては、列アドレスのみ変化時には内部ス
タティックコラムモード動作を行うため、行アドレス変
化時に比べ速いアクセス動作が可能となる。
タティックコラムモード動作を行うため、行アドレス変
化時に比べ速いアクセス動作が可能となる。
〔実施例〕
第1図は、この発明の一実施例である疑似スタティック
RAMの構成を示すブロック構成図である。以下、従来
と違う点について述べる5゜同図に示すように従来のア
ドレス遷移検出回路1を行アドレスRA、列アドレスC
A用に分け、行アドレス遷移検出回路1R,列アドレス
遷移検出回路1Cとして設けている。行アドレス遷移検
出回路1Rは行アドレスRAを入力信号とし、タイミン
グジェネレータTG1に行アドレス遷移信号ATDRを
送っている。タイミングジェネレータTG1は第4図で
示した従来のタイミングジェネレータTGとほぼ同一の
働きをするが、異なる点として人出カバラフ?l10S
及び列デコーダCDに送る信号は、後述するタイミング
ジェネレータTG2に信号S1を送ることで行っている
。
RAMの構成を示すブロック構成図である。以下、従来
と違う点について述べる5゜同図に示すように従来のア
ドレス遷移検出回路1を行アドレスRA、列アドレスC
A用に分け、行アドレス遷移検出回路1R,列アドレス
遷移検出回路1Cとして設けている。行アドレス遷移検
出回路1Rは行アドレスRAを入力信号とし、タイミン
グジェネレータTG1に行アドレス遷移信号ATDRを
送っている。タイミングジェネレータTG1は第4図で
示した従来のタイミングジェネレータTGとほぼ同一の
働きをするが、異なる点として人出カバラフ?l10S
及び列デコーダCDに送る信号は、後述するタイミング
ジェネレータTG2に信号S1を送ることで行っている
。
一方、列アドレス遷移検出回路1Cはタイミングジェネ
レータTG2に列アドレス遷移信号ATDCを送ってい
る。タイミングジェネレータTG2は人出カバッファl
108及び列デコーダCDに内部発生信号を送っている
。タイミングジェネレータTG2はタイミングジェネレ
ータTG1より活性化した信号S1が送られると、タイ
ミングジェネレータTGIによるタイミングにより内部
発生信号を発生し、非活性の信号S1が送られるとタイ
ミングジェネレータTG2独自のタイミングで内部発生
信号を発生する。
レータTG2に列アドレス遷移信号ATDCを送ってい
る。タイミングジェネレータTG2は人出カバッファl
108及び列デコーダCDに内部発生信号を送っている
。タイミングジェネレータTG2はタイミングジェネレ
ータTG1より活性化した信号S1が送られると、タイ
ミングジェネレータTGIによるタイミングにより内部
発生信号を発生し、非活性の信号S1が送られるとタイ
ミングジェネレータTG2独自のタイミングで内部発生
信号を発生する。
第2図は行アドレス遷移検出回路1R及び列アドレス遷
移検出回路1Cを示す詳細回路図である。
移検出回路1Cを示す詳細回路図である。
同図に示すように行アドレス遷移検出回路1Rは行アド
レス信号RA1〜RAoを入力信号とするビット遷移検
出回路2R1〜2Rnの出力信号RAT、〜RAT
をノアゲートN0R4Rの入力とし、ノアゲートN0R
4Rの出力をインバータG4Rを介した行アドレス遷移
信号ATDRを発生する。
レス信号RA1〜RAoを入力信号とするビット遷移検
出回路2R1〜2Rnの出力信号RAT、〜RAT
をノアゲートN0R4Rの入力とし、ノアゲートN0R
4Rの出力をインバータG4Rを介した行アドレス遷移
信号ATDRを発生する。
一方、列アドレス遷移検出回路1Cは列アドレス信号C
A1〜CA、を入力信号とするピット遷移検出回路2゜
1〜2Cnの出力信号CAT1〜CATをノアゲートN
0R4oの入力とし、ノアゲートN0R4の出力をイン
バータG4oを介した列アドレス遷移信号ATDoを発
生する。なお、メモリセルMC,センスアンプSA等は
従来の第6図、第7図と同様なものでよい。
A1〜CA、を入力信号とするピット遷移検出回路2゜
1〜2Cnの出力信号CAT1〜CATをノアゲートN
0R4oの入力とし、ノアゲートN0R4の出力をイン
バータG4oを介した列アドレス遷移信号ATDoを発
生する。なお、メモリセルMC,センスアンプSA等は
従来の第6図、第7図と同様なものでよい。
第3図は、第1図、第2図で示した疑似スタティックR
AMの読出し動作を示した波形図である。
AMの読出し動作を示した波形図である。
以下、同図を参照しつつ読出し動作の説明を行う。
なお、信号GE及び信号WEは従来と同じくL II1
1 HIIどなる。
1 HIIどなる。
時刻t1において、行アドレスRAが変化すると行アド
レス遷移検出回路1Rの行アドレス遷移信号ATDRが
“HTlレベルに立上る。この信号ATDRをトリガと
して、ビット線イコライズ伺号81EQが“HTlレベ
ルに立上り、ビット118し、BLを電圧V。pレベル
にプリチャージした後立下がり、ビット線BL、81を
フローティングにする。
レス遷移検出回路1Rの行アドレス遷移信号ATDRが
“HTlレベルに立上る。この信号ATDRをトリガと
して、ビット線イコライズ伺号81EQが“HTlレベ
ルに立上り、ビット118し、BLを電圧V。pレベル
にプリチャージした後立下がり、ビット線BL、81を
フローティングにする。
一方、行デコーダRDは入力された行アドレスRDに従
い、対応するワード線を“HTlレベルに活性化させ、
選択されたワード線WLに接続されたメモリセルMCに
蓄積された電荷によりビット線81.81間に微小な電
位差を生じさせる。
い、対応するワード線を“HTlレベルに活性化させ、
選択されたワード線WLに接続されたメモリセルMCに
蓄積された電荷によりビット線81.81間に微小な電
位差を生じさせる。
その後、センスアンプ駆動信号φ8を立上げセンスアン
プSAを活性化し、ビット線BL、BL間の電位差を検
知し、“1 HTl 、 111 Tlレベルに増幅
する。
プSAを活性化し、ビット線BL、BL間の電位差を検
知し、“1 HTl 、 111 Tlレベルに増幅
する。
そして時刻t2において入力列アドレスCAに従い、列
デコーダCDにより選択されたビット線BL、BL、に
り入出力線I10.I10を介して出力データD。ut
を得る。上記サイクルのタイミングはタイミングジェネ
レータTG1による内部発生信号及びタイミングジェネ
レータTGIによりタイミング制御されるタイミングジ
ェネレータTG2の内部発生信号により行う。その後、
選択されたワード線WL及びセンスアンプ駆動信号φ、
をHTlレベルを保つことで、選択されたワード線WL
に接続された全メモリセルのデータが全ビット線81.
81間のセンスアンプSAにラッチされることになる。
デコーダCDにより選択されたビット線BL、BL、に
り入出力線I10.I10を介して出力データD。ut
を得る。上記サイクルのタイミングはタイミングジェネ
レータTG1による内部発生信号及びタイミングジェネ
レータTGIによりタイミング制御されるタイミングジ
ェネレータTG2の内部発生信号により行う。その後、
選択されたワード線WL及びセンスアンプ駆動信号φ、
をHTlレベルを保つことで、選択されたワード線WL
に接続された全メモリセルのデータが全ビット線81.
81間のセンスアンプSAにラッチされることになる。
このような状態で、時刻t3に列アドレスCAのみ変化
すると列アドレス遷移検出回路1Cの列アドレス遷移信
号ATDoがH”レベルに立上る。この時、行アドレス
RAは変化していないので行アドレス遷移信号ATDR
は“L Tlレベルのままである。そして、この信@
A T D cをトリガとしてタイミングジェネレータ
TG2が列デコーダCD9人出力バッファl10B等に
内部発生信号を送り、内部スタティックコラム動作を行
い、時刻t4において列デコーダCDにより選択された
ビット線81.81間のセンスアンプSAにラッチされ
たデータを入出力線I10.I10を介して出力データ
D として得る。上記サイクルut のタイミングはタイミングジェネレータTG1は全く関
係なく、タイミングジェネレータTG2による内部発生
信号による。
すると列アドレス遷移検出回路1Cの列アドレス遷移信
号ATDoがH”レベルに立上る。この時、行アドレス
RAは変化していないので行アドレス遷移信号ATDR
は“L Tlレベルのままである。そして、この信@
A T D cをトリガとしてタイミングジェネレータ
TG2が列デコーダCD9人出力バッファl10B等に
内部発生信号を送り、内部スタティックコラム動作を行
い、時刻t4において列デコーダCDにより選択された
ビット線81.81間のセンスアンプSAにラッチされ
たデータを入出力線I10.I10を介して出力データ
D として得る。上記サイクルut のタイミングはタイミングジェネレータTG1は全く関
係なく、タイミングジェネレータTG2による内部発生
信号による。
このように、列アドレスCAのみ変化した時、スタティ
ックコラム動作を行うようにしたため、そのアクセス時
間(時刻1 −1 )はt と、3 4
CAA 従来のアクセス時間t に比べ、半分以下の時AC 間となり大幅に短縮される。従って列アドレスのみの変
化する読出しサイクルが頻繁に起ると、この疑似スタテ
ィックRAMの平均アクセス時間。
ックコラム動作を行うようにしたため、そのアクセス時
間(時刻1 −1 )はt と、3 4
CAA 従来のアクセス時間t に比べ、半分以下の時AC 間となり大幅に短縮される。従って列アドレスのみの変
化する読出しサイクルが頻繁に起ると、この疑似スタテ
ィックRAMの平均アクセス時間。
平均サイクル時間は大きく向上する。また、書込み時に
おいても同様に列アドレスCAのみ変化時は高速アクセ
スが行え、平均アクセス時間、平均サイクル時間が向上
する。
おいても同様に列アドレスCAのみ変化時は高速アクセ
スが行え、平均アクセス時間、平均サイクル時間が向上
する。
なお、この実施例ではビット線イコライズ信号BLEQ
を゛H″レベルに立上げておく時間を長くすると、行ア
ドレス変化時のアクセス時間tRACを長くする要因に
なるが、イコライズ信号BLEQを1H”レベルにして
ビット線BL、BLをプリチャージする時間に、並行し
て行デコーダRDによる行アドレスRAに基づくワード
線WLの選択を行っているだめさ程問題はない。
を゛H″レベルに立上げておく時間を長くすると、行ア
ドレス変化時のアクセス時間tRACを長くする要因に
なるが、イコライズ信号BLEQを1H”レベルにして
ビット線BL、BLをプリチャージする時間に、並行し
て行デコーダRDによる行アドレスRAに基づくワード
線WLの選択を行っているだめさ程問題はない。
また、M3図におけるレディ信号REA[)Yは本実施
例のようにアクセス時間が1 .1RACCAA と一定でない場合に用いられる信号で、アドレス変化に
伴い゛H′ルベルに立上り、データ出力Doutが確定
する少し前にL I!レベルに立下る信号である。この
レディ信号READYを外部制御系の動作のトリがとす
ることができ、例えばこの信号READYがI HTル
ベルであればCPUを待様させ、パL′″レベルであれ
ばCPUを駆動させるようにすることができる。
例のようにアクセス時間が1 .1RACCAA と一定でない場合に用いられる信号で、アドレス変化に
伴い゛H′ルベルに立上り、データ出力Doutが確定
する少し前にL I!レベルに立下る信号である。この
レディ信号READYを外部制御系の動作のトリがとす
ることができ、例えばこの信号READYがI HTル
ベルであればCPUを待様させ、パL′″レベルであれ
ばCPUを駆動させるようにすることができる。
なお、この実施例ではダイナミック型メモリセルを用い
た疑似スタティックRAMについて述べたが、通常のス
タティックRAMについてもこの発明を適用することが
できる。
た疑似スタティックRAMについて述べたが、通常のス
タティックRAMについてもこの発明を適用することが
できる。
以上説明したようにこの発明によ゛れば、列アドレスの
み変化時には、内部スタティックコラム動作を行うこと
で、通常時よりも高速アクセスが行えるようになったた
め、平均アクセス時間、平均サイクル時間を短縮するこ
とができる。
み変化時には、内部スタティックコラム動作を行うこと
で、通常時よりも高速アクセスが行えるようになったた
め、平均アクセス時間、平均サイクル時間を短縮するこ
とができる。
第1図はこの発明の一実施例である疑似スタティックR
AMのブロック構成図、第2図は第1図で示した疑似ス
タティックRAMにおける行アドレス遷移検出回路1列
アドレス遷移検出回路の詳細を示す回路構成図、第3図
は第1図、第2図で示した疑似スタティックRAMの読
出し動作を示す波形図、第4図は従来の疑似スタティッ
クRAMのブロック構成図、第5図ないし第7図は各々
第4図で示した疑似スタティックRAMの詳細を示す回
路構成図、第8図は従来の疑似スタティックRAMの読
出し動作を示す波形図である。 図において、1Rは行アドレス遷移検出回路、1Cは列
アドレス遷移検出回路、TGl、TG2はタイミングジ
ェネレータ、SAはセンスアンプ、RAは行アドレス信
号、CAは列アドレス信号、RDは行デコーダ、CDは
列デコーダである。 なお、各図中同一符号は同一または相当部分を示す。 第1図 RA−一一ネテアドレス化号 CA−m−ダリアドレス41号 第3図 第4図 しし 第7図 第8図 II T2 13 I4@
7J1手続補正書く自発) 1、事件の表示 特願昭62−251927号事件
との関係 特許出願人 住 所 東京都千代田区丸の内二丁目2番3号名
称 (601)三菱電機株式会社代表者志岐守哉 4、代理人 す代 () 5、補正の対象 明細書の「発明の詳細な説明の欄」 6、補正の内容 (1) 明細書第6頁第2行および第12頁第1行の
r V 、、Jを、r V 8.Jに訂正する。 以上
AMのブロック構成図、第2図は第1図で示した疑似ス
タティックRAMにおける行アドレス遷移検出回路1列
アドレス遷移検出回路の詳細を示す回路構成図、第3図
は第1図、第2図で示した疑似スタティックRAMの読
出し動作を示す波形図、第4図は従来の疑似スタティッ
クRAMのブロック構成図、第5図ないし第7図は各々
第4図で示した疑似スタティックRAMの詳細を示す回
路構成図、第8図は従来の疑似スタティックRAMの読
出し動作を示す波形図である。 図において、1Rは行アドレス遷移検出回路、1Cは列
アドレス遷移検出回路、TGl、TG2はタイミングジ
ェネレータ、SAはセンスアンプ、RAは行アドレス信
号、CAは列アドレス信号、RDは行デコーダ、CDは
列デコーダである。 なお、各図中同一符号は同一または相当部分を示す。 第1図 RA−一一ネテアドレス化号 CA−m−ダリアドレス41号 第3図 第4図 しし 第7図 第8図 II T2 13 I4@
7J1手続補正書く自発) 1、事件の表示 特願昭62−251927号事件
との関係 特許出願人 住 所 東京都千代田区丸の内二丁目2番3号名
称 (601)三菱電機株式会社代表者志岐守哉 4、代理人 す代 () 5、補正の対象 明細書の「発明の詳細な説明の欄」 6、補正の内容 (1) 明細書第6頁第2行および第12頁第1行の
r V 、、Jを、r V 8.Jに訂正する。 以上
Claims (1)
- (1)行および列状に配列されて各々が情報を記憶する
メモリセルからなるメモリセルアレイに対し、アドレス
信号変化をトリガとして指定されたアドレス上の前記メ
モリセルにアクセスする半導体記憶装置において、 列アドレスのみ変化した場合に、内部スタティックコラ
ムモード動作を行うことを特徴とする半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62251927A JPH0758590B2 (ja) | 1987-10-05 | 1987-10-05 | 半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62251927A JPH0758590B2 (ja) | 1987-10-05 | 1987-10-05 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0194593A true JPH0194593A (ja) | 1989-04-13 |
JPH0758590B2 JPH0758590B2 (ja) | 1995-06-21 |
Family
ID=17230041
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62251927A Expired - Fee Related JPH0758590B2 (ja) | 1987-10-05 | 1987-10-05 | 半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0758590B2 (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03113794A (ja) * | 1989-09-22 | 1991-05-15 | Toshiba Corp | 半導体記憶装置 |
JPH04106782A (ja) * | 1990-08-27 | 1992-04-08 | Mitsubishi Electric Corp | 半導体記憶装置 |
WO2001078079A1 (fr) * | 2000-04-11 | 2001-10-18 | Nec Corporation | Dispositif memoire a semi-conducteur |
WO2002095760A1 (fr) * | 2001-05-24 | 2002-11-28 | Nec Electronics Corporation | Memoire a semi-conducteurs |
US6625079B2 (en) | 2001-08-08 | 2003-09-23 | Hitachi, Ltd. | Semiconductor memory device |
US6804161B2 (en) | 2001-04-02 | 2004-10-12 | Seiko Epson Corporation | Semiconductor device, refreshing method thereof, memory system, and electronic instrument |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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JPS593790A (ja) * | 1982-06-30 | 1984-01-10 | Yokogawa Hokushin Electric Corp | ダイナミツクメモリ素子を用いた記憶装置 |
JPS62219396A (ja) * | 1986-03-20 | 1987-09-26 | Hitachi Medical Corp | ダイナミツクメモリ制御回路 |
-
1987
- 1987-10-05 JP JP62251927A patent/JPH0758590B2/ja not_active Expired - Fee Related
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US6804161B2 (en) | 2001-04-02 | 2004-10-12 | Seiko Epson Corporation | Semiconductor device, refreshing method thereof, memory system, and electronic instrument |
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JP2002352576A (ja) * | 2001-05-24 | 2002-12-06 | Nec Corp | 半導体記憶装置 |
WO2002095760A1 (fr) * | 2001-05-24 | 2002-11-28 | Nec Electronics Corporation | Memoire a semi-conducteurs |
US7054224B2 (en) | 2001-05-24 | 2006-05-30 | Nec Electronics Corporation | Non-synchronous semiconductor memory device having page mode read/write |
EP1406267A4 (en) * | 2001-05-24 | 2007-10-31 | Nec Electronics Corp | SEMICONDUCTOR MEMORY |
US6625079B2 (en) | 2001-08-08 | 2003-09-23 | Hitachi, Ltd. | Semiconductor memory device |
US6928017B2 (en) | 2001-08-08 | 2005-08-09 | Renesas Technology Corp. | Semiconductor memory device |
US7082063B2 (en) | 2001-08-08 | 2006-07-25 | Renesas Technology Corporation | Semiconductor memory device |
US7203116B2 (en) | 2001-08-08 | 2007-04-10 | Renesas Technology Corp. | Semiconductor memory device |
Also Published As
Publication number | Publication date |
---|---|
JPH0758590B2 (ja) | 1995-06-21 |
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Legal Events
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S111 | Request for change of ownership or part of ownership |
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