JPH0194593A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0194593A JPH0194593A JP62251927A JP25192787A JPH0194593A JP H0194593 A JPH0194593 A JP H0194593A JP 62251927 A JP62251927 A JP 62251927A JP 25192787 A JP25192787 A JP 25192787A JP H0194593 A JPH0194593 A JP H0194593A
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- MZAGXDHQGXUDDX-JSRXJHBZSA-N (e,2z)-4-ethyl-2-hydroxyimino-5-nitrohex-3-enamide Chemical compound [O-][N+](=O)C(C)C(/CC)=C/C(=N/O)/C(N)=O MZAGXDHQGXUDDX-JSRXJHBZSA-N 0.000 description 1
- 101100490659 Arabidopsis thaliana AGP17 gene Proteins 0.000 description 1
- 101100494773 Caenorhabditis elegans ctl-2 gene Proteins 0.000 description 1
- 101100112369 Fasciola hepatica Cat-1 gene Proteins 0.000 description 1
- 101100005271 Neurospora crassa (strain ATCC 24698 / 74-OR23-1A / CBS 708.71 / DSM 1257 / FGSC 987) cat-1 gene Proteins 0.000 description 1
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- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、例えばスタティックＲＡＭのようにアドレ
ス信号変化をトリガとしてメモリセルにアクセスする半
導体記憶装置に関する。
ス信号変化をトリガとしてメモリセルにアクセスする半
導体記憶装置に関する。
従来、半導体記憶装置、特にＭＯ８ＲＡＭはメモリセル
の動作状態によりダイナミック型とスタティック型に分
けられる。ダイナミック型ＲＡＭはスタティック型に比
べて少ない素子数でメモリセルを構成できるため、大容
量化に適している。
の動作状態によりダイナミック型とスタティック型に分
けられる。ダイナミック型ＲＡＭはスタティック型に比
べて少ない素子数でメモリセルを構成できるため、大容
量化に適している。
しかしながら、通常のダイナミック型ＲＡＭはスタティ
ック型ＲＡＭに比べ、読出し／書込み等の動作に要する
外部供給信号のタイミングが複雑であり、タイミング制
御が難しいという欠点を有している。そこで、大容量化
が可能でタイミング制御がスタティック型ＲＡＭのよう
に簡単な、疑似スタティックＲＡ Ｍ （Ｐｓｅｕｄｏ
−３ｔａｔｉｃ ＲＡＭ）が実現されている。
ック型ＲＡＭに比べ、読出し／書込み等の動作に要する
外部供給信号のタイミングが複雑であり、タイミング制
御が難しいという欠点を有している。そこで、大容量化
が可能でタイミング制御がスタティック型ＲＡＭのよう
に簡単な、疑似スタティックＲＡ Ｍ （Ｐｓｅｕｄｏ
−３ｔａｔｉｃ ＲＡＭ）が実現されている。
第４図は従来の疑似スタティックＲＡＭの構成を示すブ
ロック構成図である。同図において、１はアドレス遷移
検出回路であり、第５図の詳細回路図に示すように、各
行アドレス信号ＲＡ、〜ＲＡ 、各列アドレス信号ＣＡ
１〜ＣＡ、に対し、ビット遷移検出回路２〜２．２〜２
が設ＲＩ Ｒｎ ＣＩ Ｃｎ けられている。ビット遷移検出回路２は、同図に示すよ
うに３つのインバータＧ１〜Ｇ３．３つのノアゲートＮ
Ｏ８１〜ＮＯＲ３より構成され、各入力信号ＲＡ −
ＲＡ 、ＣＡ１〜ＣＡ、のピッ１ｎ ト変化を検出する。ビット遷移検出回路２の入力信号に
変化がなければ、出力信ＱＡＴ （ＲＡＴ１〜ＲＡＴ
、ＣＡＴ１〜０ＡＴｏ）は”Ｌ”レベル、変化があれ
ば（１１１ＩＴ→“ＩＨｌｌ、ｌ“Ｈ”→“’Ｌ”）出
力信号ＡＴは所定時間１１ ＨＩＴになる。
ロック構成図である。同図において、１はアドレス遷移
検出回路であり、第５図の詳細回路図に示すように、各
行アドレス信号ＲＡ、〜ＲＡ 、各列アドレス信号ＣＡ
１〜ＣＡ、に対し、ビット遷移検出回路２〜２．２〜２
が設ＲＩ Ｒｎ ＣＩ Ｃｎ けられている。ビット遷移検出回路２は、同図に示すよ
うに３つのインバータＧ１〜Ｇ３．３つのノアゲートＮ
Ｏ８１〜ＮＯＲ３より構成され、各入力信号ＲＡ −
ＲＡ 、ＣＡ１〜ＣＡ、のピッ１ｎ ト変化を検出する。ビット遷移検出回路２の入力信号に
変化がなければ、出力信ＱＡＴ （ＲＡＴ１〜ＲＡＴ
、ＣＡＴ１〜０ＡＴｏ）は”Ｌ”レベル、変化があれ
ば（１１１ＩＴ→“ＩＨｌｌ、ｌ“Ｈ”→“’Ｌ”）出
力信号ＡＴは所定時間１１ ＨＩＴになる。
これらの出力信号ＲＡＴ ’−ＲＡＴ 、ＣＡＴ１ｎ
〜ＣＡＴｏを入力とするノアゲートＮ０Ｒ４は通常は゛
Ｈ″レベルを出力し、いずれかのアドレス入力信号ＲＡ
−ＲＡ 、ＣＡ１〜ＣＡｏに変化ｎ があった時のみ、所定時間“Ｌ ＩＴレベルとなる。
Ｈ″レベルを出力し、いずれかのアドレス入力信号ＲＡ
−ＲＡ 、ＣＡ１〜ＣＡｏに変化ｎ があった時のみ、所定時間“Ｌ ＩＴレベルとなる。
従って、インバータＧ４を介したアドレス遷移検出回路
１のアドレス遷移信号ＡＴＤは通常゛Ｌ″で、いずれか
のアドレス信号ＲＡ −ＲＡ 、ＣＡ１〜ＣＡｏが
変化した時、所定時間“ＨＩ＋レベルとなる。
１のアドレス遷移信号ＡＴＤは通常゛Ｌ″で、いずれか
のアドレス信号ＲＡ −ＲＡ 、ＣＡ１〜ＣＡｏが
変化した時、所定時間“ＨＩ＋レベルとなる。
丁Ｇはタイミングジェネレータであり、“ＨＩＩレベル
のアドレス遷移−回路１の出力信号ＡＴＤを受けると、
センスアンプＳＡ、列デコーダＣＤ。
のアドレス遷移−回路１の出力信号ＡＴＤを受けると、
センスアンプＳＡ、列デコーダＣＤ。
ワード線駆動発生回路ＷＳ１人出カバッファｌ１０Ｂ等
に所定のタイミングで内部発生信号を発生することで、
メモリセルの読出し／書込み動作等を指示している。
に所定のタイミングで内部発生信号を発生することで、
メモリセルの読出し／書込み動作等を指示している。
メモリセルアレイＭＡは第６図に示すように、行デコー
ダＲＤにより指定されワード線駆動回路ＷＤより活性化
されたワード線ＷＬと列デコーダＣＤによりトランジス
タＱ４．Ｑ５を導通させることにより、メモリセルＭＣ
が一意に選ばれるようにメモリセルＭＣを配置している
。
ダＲＤにより指定されワード線駆動回路ＷＤより活性化
されたワード線ＷＬと列デコーダＣＤによりトランジス
タＱ４．Ｑ５を導通させることにより、メモリセルＭＣ
が一意に選ばれるようにメモリセルＭＣを配置している
。
また、ビット線プリチャージ信号ＢＬＥＱは、“Ｈ”レ
ベル（Ｎ課電圧Ｖ。。レベル）であればトランジスタＱ
１〜Ｑ３が導通することで、ビット線ＢＬ、ＢＬを電圧
■８Ｌ（１／２■ＣＣ程度）にプリチャージし、“Ｌ′
ルベルであればビット線ＢＬ。
ベル（Ｎ課電圧Ｖ。。レベル）であればトランジスタＱ
１〜Ｑ３が導通することで、ビット線ＢＬ、ＢＬを電圧
■８Ｌ（１／２■ＣＣ程度）にプリチャージし、“Ｌ′
ルベルであればビット線ＢＬ。
Ｂしを７０−ティングにする信号である。
センスアンプＳＡは第７図に示すようにビット線ＢＬ、
ＢＬ間に２つのＣＭＯＳインバータ（トランジスタＱ６
．Ｑ７）、（トランジスタＱ８゜Ｑ９）によるクロスカ
ップル構造を形成しており、センスアンプ駆動信号φ、
が“Ｈ”レベルとなると、ｎチャネルトランジスタＱ９
及びインバータＧ５を介したｐチャネルトランジスタＱ
ＩＯを導通させ、接続線Ｌ１を“′Ｌ°ルベル、接続線
Ｌ２を１１８ ＩＴレベルする。そして、センスアンプ
ＳＡによりビット線８１．８１間において電位の高い方
を接続ｉ！Ｌ２．電位の低い方を接続線Ｌ１に接続する
ことでビット線ＢＬ、ＢＬの電位を′Ｈ″。
ＢＬ間に２つのＣＭＯＳインバータ（トランジスタＱ６
．Ｑ７）、（トランジスタＱ８゜Ｑ９）によるクロスカ
ップル構造を形成しており、センスアンプ駆動信号φ、
が“Ｈ”レベルとなると、ｎチャネルトランジスタＱ９
及びインバータＧ５を介したｐチャネルトランジスタＱ
ＩＯを導通させ、接続線Ｌ１を“′Ｌ°ルベル、接続線
Ｌ２を１１８ ＩＴレベルする。そして、センスアンプ
ＳＡによりビット線８１．８１間において電位の高い方
を接続ｉ！Ｌ２．電位の低い方を接続線Ｌ１に接続する
ことでビット線ＢＬ、ＢＬの電位を′Ｈ″。
１１ Ｌ ＩＩレベルに増幅する。
第８図は第４図〜第７図で示した擬似スタティックＲＡ
Ｍの読出し動作を示した波形図である。
Ｍの読出し動作を示した波形図である。
以下、同図を参照しつつ読出し動作の説明を行う。
ここで、チップイネーブル信号ＣＥがＬ”レベルに設定
し、スタティックＲＡＭと同様の動作、即ち入力アドレ
スの変化をトリガとして入力されたアドレスに対応する
メモリセルＭＣのデータを得る動作に設定しておく。な
お、読出し時であるので書込み信号ＷＥはＨＩＩレベル
である。
し、スタティックＲＡＭと同様の動作、即ち入力アドレ
スの変化をトリガとして入力されたアドレスに対応する
メモリセルＭＣのデータを得る動作に設定しておく。な
お、読出し時であるので書込み信号ＷＥはＨＩＩレベル
である。
時刻ｔ１において、行アドレスＲＡ（列アドレスＣＡ）
が変化すると、アドレス遷移検出回路１のアドレス遷移
信号ＡＴＤが立上る。この信号ＡＴＤをトリガとして、
イコライズ信号ＢＬＥＱが１１ Ｌ Ｉ＋レベルに立下
り、Ｖ レベルにプリチャーｐ ジされたビット線８１．８Ｌをフローティングにする。
が変化すると、アドレス遷移検出回路１のアドレス遷移
信号ＡＴＤが立上る。この信号ＡＴＤをトリガとして、
イコライズ信号ＢＬＥＱが１１ Ｌ Ｉ＋レベルに立下
り、Ｖ レベルにプリチャーｐ ジされたビット線８１．８Ｌをフローティングにする。
一方、行デコーダＲＤは入力された行アドレスＲＤに従
い、対応するワード線ＷＬをワード線駆動回路ＷＤによ
り“Ｈ”レベルに活性化させ、選択されたワード線ＷＬ
に接続されたメモリセルＭＣに蓄積された電荷によりビ
ット線ＢＬ、ＢＬ間に微小な電位差を生じさせる。
い、対応するワード線ＷＬをワード線駆動回路ＷＤによ
り“Ｈ”レベルに活性化させ、選択されたワード線ＷＬ
に接続されたメモリセルＭＣに蓄積された電荷によりビ
ット線ＢＬ、ＢＬ間に微小な電位差を生じさせる。
その後、センスアンプ駆動信号φ、を立上げセンスアン
プＳＡを活性化し、ビット線８１．８１間の電位差を検
知し、“Ｈ″、“し”レベルに増幅する。そして入力列
アドレスＣＡに従い列デコーダＣＤによりトランジスタ
Ｑ４．Ｑ５を導通させることで対応するビット線ＢＬ、
ＢＬを選択する。
プＳＡを活性化し、ビット線８１．８１間の電位差を検
知し、“Ｈ″、“し”レベルに増幅する。そして入力列
アドレスＣＡに従い列デコーダＣＤによりトランジスタ
Ｑ４．Ｑ５を導通させることで対応するビット線ＢＬ、
ＢＬを選択する。
その結果、時刻ｔ２において出力データＤ。ｕｔが入出
力線Ｉ１０．Ｉ１０を介して得られる。その後、選択さ
れたワード線ＷＬの立下げ、センスアンプ駆動信号φ８
の立下げ、ビット線プリチャージ信号ＢＬＥＱの立上げ
が行われ、読出しサイクルが終了する。
力線Ｉ１０．Ｉ１０を介して得られる。その後、選択さ
れたワード線ＷＬの立下げ、センスアンプ駆動信号φ８
の立下げ、ビット線プリチャージ信号ＢＬＥＱの立上げ
が行われ、読出しサイクルが終了する。
このようにアドレス（行アドレスＲＡ、列アドレスＣＡ
）遷移に従って内部サイクルが開始され、外部制御信号
を全く入力しなくても動作する内部同期動作が行われる
。これらの動作はアドレス遷移信号ＡＴＤを入力信号と
するタイミングジェネレータＴＧにより発生する内部発
生信号により行われる。なお、書込み時においても、読
出し時と同様アドレス遷移をトリガとしている。
）遷移に従って内部サイクルが開始され、外部制御信号
を全く入力しなくても動作する内部同期動作が行われる
。これらの動作はアドレス遷移信号ＡＴＤを入力信号と
するタイミングジェネレータＴＧにより発生する内部発
生信号により行われる。なお、書込み時においても、読
出し時と同様アドレス遷移をトリガとしている。
従来の疑似スタティックＲＡＭのようなアドレス遷移に
従い動作を行う半導体記憶装置は以上のように構成され
ていたため、変化するアドレスが行アドレス、列アドレ
スにかかわらず、第８図に示すように時刻ｔ１〜ｔ２の
アクセス時間ｔＲＡＣを要していた。したがって、列ア
ドレスＣＡのみ変化した時刻ｔ３においても、行アドレ
ス変化時化時と同一のアクセス時間ｔ （時刻ｔ３〜
ＡＣ ｔ４）を要していた。
従い動作を行う半導体記憶装置は以上のように構成され
ていたため、変化するアドレスが行アドレス、列アドレ
スにかかわらず、第８図に示すように時刻ｔ１〜ｔ２の
アクセス時間ｔＲＡＣを要していた。したがって、列ア
ドレスＣＡのみ変化した時刻ｔ３においても、行アドレ
ス変化時化時と同一のアクセス時間ｔ （時刻ｔ３〜
ＡＣ ｔ４）を要していた。
しかしながら、このアクセフ時間ｔ はダイＲへＣ
ナミツクＲＡＭの高速アクセス機能である同一行アドレ
ス上の複数の列アドレスでデータの読書きを行うページ
モード、スタティックコラムモードに比べ、時間を要し
すぎている。従って列アドレスＣＡのみ変化するサイク
ルが頻繁に起ると平均アクセス時間、平均サイクル時間
が不必要に長くなるという問題点があった。
ス上の複数の列アドレスでデータの読書きを行うページ
モード、スタティックコラムモードに比べ、時間を要し
すぎている。従って列アドレスＣＡのみ変化するサイク
ルが頻繁に起ると平均アクセス時間、平均サイクル時間
が不必要に長くなるという問題点があった。
この発明は上記のような問題点を解決するためになされ
たもので、平均アクセス時間、平均サイクル時間を短縮
することができる、アドレス遷移に従い動作を行う半導
体記憶装置を得ることを目的とする。
たもので、平均アクセス時間、平均サイクル時間を短縮
することができる、アドレス遷移に従い動作を行う半導
体記憶装置を得ることを目的とする。
この発明に係る半導体記憶装置は、行および列状に配列
されて各々が情報を記憶するメモリセルからなるメモリ
セルアレイに対し、アドレス信号変化をトリガとして指
定されたアドレス上の前記メモリセルへのアクセスを行
い、列アドレスのみ変化した場合に、内部スタティック
コラムモード動作を行うようにしている。
されて各々が情報を記憶するメモリセルからなるメモリ
セルアレイに対し、アドレス信号変化をトリガとして指
定されたアドレス上の前記メモリセルへのアクセスを行
い、列アドレスのみ変化した場合に、内部スタティック
コラムモード動作を行うようにしている。
この発明においては、列アドレスのみ変化時には内部ス
タティックコラムモード動作を行うため、行アドレス変
化時に比べ速いアクセス動作が可能となる。
タティックコラムモード動作を行うため、行アドレス変
化時に比べ速いアクセス動作が可能となる。
〔実施例〕
第１図は、この発明の一実施例である疑似スタティック
ＲＡＭの構成を示すブロック構成図である。以下、従来
と違う点について述べる５゜同図に示すように従来のア
ドレス遷移検出回路１を行アドレスＲＡ、列アドレスＣ
Ａ用に分け、行アドレス遷移検出回路１Ｒ，列アドレス
遷移検出回路１Ｃとして設けている。行アドレス遷移検
出回路１Ｒは行アドレスＲＡを入力信号とし、タイミン
グジェネレータＴＧ１に行アドレス遷移信号ＡＴＤＲを
送っている。タイミングジェネレータＴＧ１は第４図で
示した従来のタイミングジェネレータＴＧとほぼ同一の
働きをするが、異なる点として人出カバラフ？ｌ１０Ｓ
及び列デコーダＣＤに送る信号は、後述するタイミング
ジェネレータＴＧ２に信号Ｓ１を送ることで行っている
。
ＲＡＭの構成を示すブロック構成図である。以下、従来
と違う点について述べる５゜同図に示すように従来のア
ドレス遷移検出回路１を行アドレスＲＡ、列アドレスＣ
Ａ用に分け、行アドレス遷移検出回路１Ｒ，列アドレス
遷移検出回路１Ｃとして設けている。行アドレス遷移検
出回路１Ｒは行アドレスＲＡを入力信号とし、タイミン
グジェネレータＴＧ１に行アドレス遷移信号ＡＴＤＲを
送っている。タイミングジェネレータＴＧ１は第４図で
示した従来のタイミングジェネレータＴＧとほぼ同一の
働きをするが、異なる点として人出カバラフ？ｌ１０Ｓ
及び列デコーダＣＤに送る信号は、後述するタイミング
ジェネレータＴＧ２に信号Ｓ１を送ることで行っている
。
一方、列アドレス遷移検出回路１Ｃはタイミングジェネ
レータＴＧ２に列アドレス遷移信号ＡＴＤＣを送ってい
る。タイミングジェネレータＴＧ２は人出カバッファｌ
１０８及び列デコーダＣＤに内部発生信号を送っている
。タイミングジェネレータＴＧ２はタイミングジェネレ
ータＴＧ１より活性化した信号Ｓ１が送られると、タイ
ミングジェネレータＴＧＩによるタイミングにより内部
発生信号を発生し、非活性の信号Ｓ１が送られるとタイ
ミングジェネレータＴＧ２独自のタイミングで内部発生
信号を発生する。
レータＴＧ２に列アドレス遷移信号ＡＴＤＣを送ってい
る。タイミングジェネレータＴＧ２は人出カバッファｌ
１０８及び列デコーダＣＤに内部発生信号を送っている
。タイミングジェネレータＴＧ２はタイミングジェネレ
ータＴＧ１より活性化した信号Ｓ１が送られると、タイ
ミングジェネレータＴＧＩによるタイミングにより内部
発生信号を発生し、非活性の信号Ｓ１が送られるとタイ
ミングジェネレータＴＧ２独自のタイミングで内部発生
信号を発生する。
第２図は行アドレス遷移検出回路１Ｒ及び列アドレス遷
移検出回路１Ｃを示す詳細回路図である。
移検出回路１Ｃを示す詳細回路図である。
同図に示すように行アドレス遷移検出回路１Ｒは行アド
レス信号ＲＡ１〜ＲＡｏを入力信号とするビット遷移検
出回路２Ｒ１〜２Ｒｎの出力信号ＲＡＴ、〜ＲＡＴ
をノアゲートＮ０Ｒ４Ｒの入力とし、ノアゲートＮ０Ｒ
４Ｒの出力をインバータＧ４Ｒを介した行アドレス遷移
信号ＡＴＤＲを発生する。
レス信号ＲＡ１〜ＲＡｏを入力信号とするビット遷移検
出回路２Ｒ１〜２Ｒｎの出力信号ＲＡＴ、〜ＲＡＴ
をノアゲートＮ０Ｒ４Ｒの入力とし、ノアゲートＮ０Ｒ
４Ｒの出力をインバータＧ４Ｒを介した行アドレス遷移
信号ＡＴＤＲを発生する。
一方、列アドレス遷移検出回路１Ｃは列アドレス信号Ｃ
Ａ１〜ＣＡ、を入力信号とするピット遷移検出回路２゜
１〜２Ｃｎの出力信号ＣＡＴ１〜ＣＡＴをノアゲートＮ
０Ｒ４ｏの入力とし、ノアゲートＮ０Ｒ４の出力をイン
バータＧ４ｏを介した列アドレス遷移信号ＡＴＤｏを発
生する。なお、メモリセルＭＣ，センスアンプＳＡ等は
従来の第６図、第７図と同様なものでよい。
Ａ１〜ＣＡ、を入力信号とするピット遷移検出回路２゜
１〜２Ｃｎの出力信号ＣＡＴ１〜ＣＡＴをノアゲートＮ
０Ｒ４ｏの入力とし、ノアゲートＮ０Ｒ４の出力をイン
バータＧ４ｏを介した列アドレス遷移信号ＡＴＤｏを発
生する。なお、メモリセルＭＣ，センスアンプＳＡ等は
従来の第６図、第７図と同様なものでよい。
第３図は、第１図、第２図で示した疑似スタティックＲ
ＡＭの読出し動作を示した波形図である。
ＡＭの読出し動作を示した波形図である。
以下、同図を参照しつつ読出し動作の説明を行う。
なお、信号ＧＥ及び信号ＷＥは従来と同じくＬ ＩＩ１
１ ＨＩＩどなる。
１ ＨＩＩどなる。
時刻ｔ１において、行アドレスＲＡが変化すると行アド
レス遷移検出回路１Ｒの行アドレス遷移信号ＡＴＤＲが
“ＨＴｌレベルに立上る。この信号ＡＴＤＲをトリガと
して、ビット線イコライズ伺号８１ＥＱが“ＨＴｌレベ
ルに立上り、ビット１１８し、ＢＬを電圧Ｖ。ｐレベル
にプリチャージした後立下がり、ビット線ＢＬ、８１を
フローティングにする。
レス遷移検出回路１Ｒの行アドレス遷移信号ＡＴＤＲが
“ＨＴｌレベルに立上る。この信号ＡＴＤＲをトリガと
して、ビット線イコライズ伺号８１ＥＱが“ＨＴｌレベ
ルに立上り、ビット１１８し、ＢＬを電圧Ｖ。ｐレベル
にプリチャージした後立下がり、ビット線ＢＬ、８１を
フローティングにする。
一方、行デコーダＲＤは入力された行アドレスＲＤに従
い、対応するワード線を“ＨＴｌレベルに活性化させ、
選択されたワード線ＷＬに接続されたメモリセルＭＣに
蓄積された電荷によりビット線８１．８１間に微小な電
位差を生じさせる。
い、対応するワード線を“ＨＴｌレベルに活性化させ、
選択されたワード線ＷＬに接続されたメモリセルＭＣに
蓄積された電荷によりビット線８１．８１間に微小な電
位差を生じさせる。
その後、センスアンプ駆動信号φ８を立上げセンスアン
プＳＡを活性化し、ビット線ＢＬ、ＢＬ間の電位差を検
知し、“１ ＨＴｌ 、 １１１ Ｔｌレベルに増幅
する。
プＳＡを活性化し、ビット線ＢＬ、ＢＬ間の電位差を検
知し、“１ ＨＴｌ 、 １１１ Ｔｌレベルに増幅
する。
そして時刻ｔ２において入力列アドレスＣＡに従い、列
デコーダＣＤにより選択されたビット線ＢＬ、ＢＬ、に
り入出力線Ｉ１０．Ｉ１０を介して出力データＤ。ｕｔ
を得る。上記サイクルのタイミングはタイミングジェネ
レータＴＧ１による内部発生信号及びタイミングジェネ
レータＴＧＩによりタイミング制御されるタイミングジ
ェネレータＴＧ２の内部発生信号により行う。その後、
選択されたワード線ＷＬ及びセンスアンプ駆動信号φ、
をＨＴｌレベルを保つことで、選択されたワード線ＷＬ
に接続された全メモリセルのデータが全ビット線８１．
８１間のセンスアンプＳＡにラッチされることになる。
デコーダＣＤにより選択されたビット線ＢＬ、ＢＬ、に
り入出力線Ｉ１０．Ｉ１０を介して出力データＤ。ｕｔ
を得る。上記サイクルのタイミングはタイミングジェネ
レータＴＧ１による内部発生信号及びタイミングジェネ
レータＴＧＩによりタイミング制御されるタイミングジ
ェネレータＴＧ２の内部発生信号により行う。その後、
選択されたワード線ＷＬ及びセンスアンプ駆動信号φ、
をＨＴｌレベルを保つことで、選択されたワード線ＷＬ
に接続された全メモリセルのデータが全ビット線８１．
８１間のセンスアンプＳＡにラッチされることになる。
このような状態で、時刻ｔ３に列アドレスＣＡのみ変化
すると列アドレス遷移検出回路１Ｃの列アドレス遷移信
号ＡＴＤｏがＨ”レベルに立上る。この時、行アドレス
ＲＡは変化していないので行アドレス遷移信号ＡＴＤＲ
は“Ｌ Ｔｌレベルのままである。そして、この信＠
Ａ Ｔ Ｄ ｃをトリガとしてタイミングジェネレータ
ＴＧ２が列デコーダＣＤ９人出力バッファｌ１０Ｂ等に
内部発生信号を送り、内部スタティックコラム動作を行
い、時刻ｔ４において列デコーダＣＤにより選択された
ビット線８１．８１間のセンスアンプＳＡにラッチされ
たデータを入出力線Ｉ１０．Ｉ１０を介して出力データ
Ｄ として得る。上記サイクルｕｔ のタイミングはタイミングジェネレータＴＧ１は全く関
係なく、タイミングジェネレータＴＧ２による内部発生
信号による。
すると列アドレス遷移検出回路１Ｃの列アドレス遷移信
号ＡＴＤｏがＨ”レベルに立上る。この時、行アドレス
ＲＡは変化していないので行アドレス遷移信号ＡＴＤＲ
は“Ｌ Ｔｌレベルのままである。そして、この信＠
Ａ Ｔ Ｄ ｃをトリガとしてタイミングジェネレータ
ＴＧ２が列デコーダＣＤ９人出力バッファｌ１０Ｂ等に
内部発生信号を送り、内部スタティックコラム動作を行
い、時刻ｔ４において列デコーダＣＤにより選択された
ビット線８１．８１間のセンスアンプＳＡにラッチされ
たデータを入出力線Ｉ１０．Ｉ１０を介して出力データ
Ｄ として得る。上記サイクルｕｔ のタイミングはタイミングジェネレータＴＧ１は全く関
係なく、タイミングジェネレータＴＧ２による内部発生
信号による。
このように、列アドレスＣＡのみ変化した時、スタティ
ックコラム動作を行うようにしたため、そのアクセス時
間（時刻１ −１ ）はｔ と、３ ４
ＣＡＡ 従来のアクセス時間ｔ に比べ、半分以下の時ＡＣ 間となり大幅に短縮される。従って列アドレスのみの変
化する読出しサイクルが頻繁に起ると、この疑似スタテ
ィックＲＡＭの平均アクセス時間。
ックコラム動作を行うようにしたため、そのアクセス時
間（時刻１ −１ ）はｔ と、３ ４
ＣＡＡ 従来のアクセス時間ｔ に比べ、半分以下の時ＡＣ 間となり大幅に短縮される。従って列アドレスのみの変
化する読出しサイクルが頻繁に起ると、この疑似スタテ
ィックＲＡＭの平均アクセス時間。
平均サイクル時間は大きく向上する。また、書込み時に
おいても同様に列アドレスＣＡのみ変化時は高速アクセ
スが行え、平均アクセス時間、平均サイクル時間が向上
する。
おいても同様に列アドレスＣＡのみ変化時は高速アクセ
スが行え、平均アクセス時間、平均サイクル時間が向上
する。
なお、この実施例ではビット線イコライズ信号ＢＬＥＱ
を゛Ｈ″レベルに立上げておく時間を長くすると、行ア
ドレス変化時のアクセス時間ｔＲＡＣを長くする要因に
なるが、イコライズ信号ＢＬＥＱを１Ｈ”レベルにして
ビット線ＢＬ、ＢＬをプリチャージする時間に、並行し
て行デコーダＲＤによる行アドレスＲＡに基づくワード
線ＷＬの選択を行っているだめさ程問題はない。
を゛Ｈ″レベルに立上げておく時間を長くすると、行ア
ドレス変化時のアクセス時間ｔＲＡＣを長くする要因に
なるが、イコライズ信号ＢＬＥＱを１Ｈ”レベルにして
ビット線ＢＬ、ＢＬをプリチャージする時間に、並行し
て行デコーダＲＤによる行アドレスＲＡに基づくワード
線ＷＬの選択を行っているだめさ程問題はない。
また、Ｍ３図におけるレディ信号ＲＥＡ［）Ｙは本実施
例のようにアクセス時間が１ ．１ＲＡＣＣＡＡ と一定でない場合に用いられる信号で、アドレス変化に
伴い゛Ｈ′ルベルに立上り、データ出力Ｄｏｕｔが確定
する少し前にＬ Ｉ！レベルに立下る信号である。この
レディ信号ＲＥＡＤＹを外部制御系の動作のトリがとす
ることができ、例えばこの信号ＲＥＡＤＹがＩ ＨＴル
ベルであればＣＰＵを待様させ、パＬ′″レベルであれ
ばＣＰＵを駆動させるようにすることができる。
例のようにアクセス時間が１ ．１ＲＡＣＣＡＡ と一定でない場合に用いられる信号で、アドレス変化に
伴い゛Ｈ′ルベルに立上り、データ出力Ｄｏｕｔが確定
する少し前にＬ Ｉ！レベルに立下る信号である。この
レディ信号ＲＥＡＤＹを外部制御系の動作のトリがとす
ることができ、例えばこの信号ＲＥＡＤＹがＩ ＨＴル
ベルであればＣＰＵを待様させ、パＬ′″レベルであれ
ばＣＰＵを駆動させるようにすることができる。
なお、この実施例ではダイナミック型メモリセルを用い
た疑似スタティックＲＡＭについて述べたが、通常のス
タティックＲＡＭについてもこの発明を適用することが
できる。
た疑似スタティックＲＡＭについて述べたが、通常のス
タティックＲＡＭについてもこの発明を適用することが
できる。
以上説明したようにこの発明によ゛れば、列アドレスの
み変化時には、内部スタティックコラム動作を行うこと
で、通常時よりも高速アクセスが行えるようになったた
め、平均アクセス時間、平均サイクル時間を短縮するこ
とができる。
み変化時には、内部スタティックコラム動作を行うこと
で、通常時よりも高速アクセスが行えるようになったた
め、平均アクセス時間、平均サイクル時間を短縮するこ
とができる。
第１図はこの発明の一実施例である疑似スタティックＲ
ＡＭのブロック構成図、第２図は第１図で示した疑似ス
タティックＲＡＭにおける行アドレス遷移検出回路１列
アドレス遷移検出回路の詳細を示す回路構成図、第３図
は第１図、第２図で示した疑似スタティックＲＡＭの読
出し動作を示す波形図、第４図は従来の疑似スタティッ
クＲＡＭのブロック構成図、第５図ないし第７図は各々
第４図で示した疑似スタティックＲＡＭの詳細を示す回
路構成図、第８図は従来の疑似スタティックＲＡＭの読
出し動作を示す波形図である。 図において、１Ｒは行アドレス遷移検出回路、１Ｃは列
アドレス遷移検出回路、ＴＧｌ、ＴＧ２はタイミングジ
ェネレータ、ＳＡはセンスアンプ、ＲＡは行アドレス信
号、ＣＡは列アドレス信号、ＲＤは行デコーダ、ＣＤは
列デコーダである。 なお、各図中同一符号は同一または相当部分を示す。 第１図 ＲＡ−一一ネテアドレス化号 ＣＡ−ｍ−ダリアドレス４１号 第３図 第４図 しし 第７図 第８図 ＩＩ Ｔ２ １３ Ｉ４＠
７Ｊ１手続補正書く自発） １、事件の表示 特願昭６２−２５１９２７号事件
との関係 特許出願人 住 所 東京都千代田区丸の内二丁目２番３号名
称 （６０１）三菱電機株式会社代表者志岐守哉 ４、代理人 す代 （） ５、補正の対象 明細書の「発明の詳細な説明の欄」 ６、補正の内容 （１） 明細書第６頁第２行および第１２頁第１行の
ｒ Ｖ 、、Ｊを、ｒ Ｖ ８．Ｊに訂正する。 以上
ＡＭのブロック構成図、第２図は第１図で示した疑似ス
タティックＲＡＭにおける行アドレス遷移検出回路１列
アドレス遷移検出回路の詳細を示す回路構成図、第３図
は第１図、第２図で示した疑似スタティックＲＡＭの読
出し動作を示す波形図、第４図は従来の疑似スタティッ
クＲＡＭのブロック構成図、第５図ないし第７図は各々
第４図で示した疑似スタティックＲＡＭの詳細を示す回
路構成図、第８図は従来の疑似スタティックＲＡＭの読
出し動作を示す波形図である。 図において、１Ｒは行アドレス遷移検出回路、１Ｃは列
アドレス遷移検出回路、ＴＧｌ、ＴＧ２はタイミングジ
ェネレータ、ＳＡはセンスアンプ、ＲＡは行アドレス信
号、ＣＡは列アドレス信号、ＲＤは行デコーダ、ＣＤは
列デコーダである。 なお、各図中同一符号は同一または相当部分を示す。 第１図 ＲＡ−一一ネテアドレス化号 ＣＡ−ｍ−ダリアドレス４１号 第３図 第４図 しし 第７図 第８図 ＩＩ Ｔ２ １３ Ｉ４＠
７Ｊ１手続補正書く自発） １、事件の表示 特願昭６２−２５１９２７号事件
との関係 特許出願人 住 所 東京都千代田区丸の内二丁目２番３号名
称 （６０１）三菱電機株式会社代表者志岐守哉 ４、代理人 す代 （） ５、補正の対象 明細書の「発明の詳細な説明の欄」 ６、補正の内容 （１） 明細書第６頁第２行および第１２頁第１行の
ｒ Ｖ 、、Ｊを、ｒ Ｖ ８．Ｊに訂正する。 以上
Claims (1)
- （１）行および列状に配列されて各々が情報を記憶する
メモリセルからなるメモリセルアレイに対し、アドレス
信号変化をトリガとして指定されたアドレス上の前記メ
モリセルにアクセスする半導体記憶装置において、 列アドレスのみ変化した場合に、内部スタティックコラ
ムモード動作を行うことを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62251927A JPH0758590B2 (ja) | 1987-10-05 | 1987-10-05 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62251927A JPH0758590B2 (ja) | 1987-10-05 | 1987-10-05 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0194593A true JPH0194593A (ja) | 1989-04-13 |
| JPH0758590B2 JPH0758590B2 (ja) | 1995-06-21 |
Family
ID=17230041
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62251927A Expired - Fee Related JPH0758590B2 (ja) | 1987-10-05 | 1987-10-05 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0758590B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03113794A (ja) * | 1989-09-22 | 1991-05-15 | Toshiba Corp | 半導体記憶装置 |
| JPH04106782A (ja) * | 1990-08-27 | 1992-04-08 | Mitsubishi Electric Corp | 半導体記憶装置 |
| WO2001078079A1 (fr) * | 2000-04-11 | 2001-10-18 | Nec Corporation | Dispositif memoire a semi-conducteur |
| WO2002095760A1 (fr) * | 2001-05-24 | 2002-11-28 | Nec Electronics Corporation | Memoire a semi-conducteurs |
| US6625079B2 (en) | 2001-08-08 | 2003-09-23 | Hitachi, Ltd. | Semiconductor memory device |
| US6804161B2 (en) | 2001-04-02 | 2004-10-12 | Seiko Epson Corporation | Semiconductor device, refreshing method thereof, memory system, and electronic instrument |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5416940A (en) * | 1977-07-08 | 1979-02-07 | Fujitsu Ltd | Memory unit control system |
| JPS593790A (ja) * | 1982-06-30 | 1984-01-10 | Yokogawa Hokushin Electric Corp | ダイナミツクメモリ素子を用いた記憶装置 |
| JPS62219396A (ja) * | 1986-03-20 | 1987-09-26 | Hitachi Medical Corp | ダイナミツクメモリ制御回路 |
-
1987
- 1987-10-05 JP JP62251927A patent/JPH0758590B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH04106782A (ja) * | 1990-08-27 | 1992-04-08 | Mitsubishi Electric Corp | 半導体記憶装置 |
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| US6834020B2 (en) | 2000-04-11 | 2004-12-21 | Nec Electronics Corporation | Semiconductor storage device |
| US6804161B2 (en) | 2001-04-02 | 2004-10-12 | Seiko Epson Corporation | Semiconductor device, refreshing method thereof, memory system, and electronic instrument |
| EP1406267A1 (en) * | 2001-05-24 | 2004-04-07 | NEC Electronics Corporation | Semiconductor memory |
| JP2002352576A (ja) * | 2001-05-24 | 2002-12-06 | Nec Corp | 半導体記憶装置 |
| WO2002095760A1 (fr) * | 2001-05-24 | 2002-11-28 | Nec Electronics Corporation | Memoire a semi-conducteurs |
| US7054224B2 (en) | 2001-05-24 | 2006-05-30 | Nec Electronics Corporation | Non-synchronous semiconductor memory device having page mode read/write |
| EP1406267A4 (en) * | 2001-05-24 | 2007-10-31 | Nec Electronics Corp | SEMICONDUCTOR MEMORY |
| US6625079B2 (en) | 2001-08-08 | 2003-09-23 | Hitachi, Ltd. | Semiconductor memory device |
| US6928017B2 (en) | 2001-08-08 | 2005-08-09 | Renesas Technology Corp. | Semiconductor memory device |
| US7082063B2 (en) | 2001-08-08 | 2006-07-25 | Renesas Technology Corporation | Semiconductor memory device |
| US7203116B2 (en) | 2001-08-08 | 2007-04-10 | Renesas Technology Corp. | Semiconductor memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0758590B2 (ja) | 1995-06-21 |
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Legal Events
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|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
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