JP2000011695A - ビルト―インパラレルテスト回路を備えた半導体メモリ装置 - Google Patents

ビルト―インパラレルテスト回路を備えた半導体メモリ装置

Info

Publication number
JP2000011695A
JP2000011695A JP11150331A JP15033199A JP2000011695A JP 2000011695 A JP2000011695 A JP 2000011695A JP 11150331 A JP11150331 A JP 11150331A JP 15033199 A JP15033199 A JP 15033199A JP 2000011695 A JP2000011695 A JP 2000011695A
Authority
JP
Japan
Prior art keywords
clock signal
output
internal clock
input
test
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP11150331A
Other languages
English (en)
Other versions
JP4216405B2 (ja
Inventor
Nansho Kin
南鍾 金
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of JP2000011695A publication Critical patent/JP2000011695A/ja
Application granted granted Critical
Publication of JP4216405B2 publication Critical patent/JP4216405B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G11C29/26—Accessing multiple arrays
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G11C29/30—Accessing single arrays
    • G11C29/34—Accessing multiple bits simultaneously

Landscapes

  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Dram (AREA)
  • Tests Of Electronic Circuits (AREA)

Abstract

(57)【要約】 【課題】 ウェーハ段階でテスト時間を短縮させること
ができるパラレルテスト回路を備えた半導体メモリ装置
を提供する。 【解決手段】 複数の入／出力ライン対は、複数のメモ
リセルを有するメモリセルアレイ１００に電気的に連結
されかつ複数のグループに分けられ、内部クロック発生
手段１３０は、外部クロック信号を受けて第１，第２内
部クロック信号を発生し、読出手段１４０は、ウェーハ
テスト動作モードの間に、少なくとも２つの選択された
グループの入／出力ライン対を通して前記メモリセルか
ら複数のセルデータを同時に読出し、パラレルテスト回
路１７０は、前記読出手段１４０から前記２つの選択さ
れたグループに対応するセルデータを受けて前記外部ク
ロック信号の１サイクルの間に前記第１，第２内部クロ
ック信号に応じて２つのテストデータ信号を順に入／出
力パッドに出力する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体メモリ装置
に関するものであり、より詳しくは、テスト時間を短縮
させることができるパラレルテスト（parallel test）
回路を備えた半導体メモリ装置に関するものである。
【０００２】
【従来の技術】現在の半導体メモリ装置において、大容
量／超高速化傾向が促進されている。特に、現在の半導
体メモリ装置の一番大きな特徴は、集積度を高める半導
体技術の開発によって大容量化が非常に急速に進行され
ていることである。集積度が高められることによる一番
大きな問題は、テストに関連した費用の増加である。テ
スト費用の増加に関連した要因のうち、１つはテスト時
間を短縮するために、最近のダイナミックランダムアク
セスメモリ（ＤＲＡＭｓ）は、複数のビットに対してパ
ラレルテストを行うパラレルビットテストスキム（para
lled bit test scheme）を有することである。
【０００３】このパラレルビットテストスキムは、メモ
リ機能をテストするため１回に１つのビットを書き込み
／読出する動作を行う代わりに１ビット構造を有するＤ
ＲＡＭの複数のビットをアクセスすることである。又は
前記スキムは、マルチ−ビット構造を有するＤＲＡＭに
関連した入／出力Ｉ／Ｏの数より多くのビットをアクセ
スすることである。それによって多くのビットに対する
いろいろ機能を同時にテストすることができる。即ち、
このテストスキムは、ｎ−ビットメモリセルに同一のデ
ータを同時に書き込み、各データが書き込まれたデータ
と一致するかどうかを決定するための読出モードでｎ−
ビットデータを読出し、一致／不一致結果によって
“１”、又は“０”を出力する。一致／不一致結果を基
準として、この分野において公知の冗長スキム（redund
ancy scheme）によって結合が発生したセルは、冗長セ
ルに代替される。
【０００４】このパラレルビットテストスキムは、全て
のビットをアクセスするためのサイクルの数を１／ｎ
（ｎ：ビットの数）に減らすことができ、テスト時間を
短縮させることができる。しかしメモリ容量が増加すれ
ばするほど、前述のパラレルビットテストモードのテス
ト時間もさらに増加する。従ってウェーハ段階でテスト
時間を短縮させることができる新しいパラレルビットテ
ストスキムが要求されている。
【０００５】
【発明が解決しようとする課題】従って、本発明の目的
は、ウェーハ段階でテスト時間を短縮させることができ
るパラレルテスト回路を備えた半導体メモリ装置を提供
することである。
【０００６】
【課題を解決するための手段】上述のような目的を達成
するための本発明の一特徴によると、本発明による半導
体メモリ装置は、複数のメモリセルを有するメモリセル
アレイと、少なくとも１つの入／出力パッドと、前記メ
モリセルアレイに電気的に連結され、かつ、複数のグル
ープに分けられた複数の入／出力ライン対と、外部クロ
ック信号を受けて第１及び第２内部クロック信号を発生
する内部クロック発生手段と、ウェーハテスト動作モー
ドの間に、少なくとも２つの選択されたグループの入／
出力ライン対を通してメモリセルから複数のセルデータ
を同時に読出する読出手段と、該読出手段と前記入／出
力パッドの間に連結され、前記読出手段から前記２つの
選択されたグループに対応するセルデータを受けて前記
外部クロック信号の１サイクルの間に前記第１及び第２
内部クロック信号に応じて２つのテストデータ信号を順
に前記入／出力パッドに出力するパラレルテスト回路と
を含む。
【０００７】この態様において、前記第１内部クロック
信号は、前記外部クロック信号の上昇エッジに同期さ
れ、前記第２内部クロック信号は、前記外部クロック信
号の下降エッジに同期される。
【０００８】この態様において、前記パラレルテスト回
路は、前記ウェーハテスト動作モードの間に前記第１内
部クロック信号に応じて、前記選択されたグループのう
ち、１つに対応するセルデータが同一のロジック状態に
あるかどうかを検出し、前記検出結果として前記テスト
データ信号のうち、１つを発生する第１検出手段と、前
記ウェーハテスト動作モードの間に前記第１内部クロッ
ク信号に応じて前記選択されたグループのうち、他の１
つに対応するセルデータが同一のロジック状態にあるか
どうかを検出し、前記検出結果としてテストデータ信号
のうち、他の１つを発生する第２検出手段と、前記外部
クロック信号のサイクルの第１半周期の間に前記第１内
部クロック信号に応じて前記第１検出手段からの前記テ
ストデータ信号を前記入／出力パッドに出力する第１出
力手段と、前記外部クロック信号のサイクルの第２半周
期の間に前記第２内部クロック信号に応じて前記第２検
出手段からの前記テストデータ信号を前記入／出力パッ
ドに出力する第２出力手段とを含む。
【０００９】この態様において、前記第１及び第２検出
手段各々は、Ｎ個の入力及び１つの出力を有するＮ−ビ
ット比較器を含む。
【００１０】この態様において、前記第１検出手段と前
記第１出力手段との間に連結された第１ラッチ回路と、
前記第２検出手段と前記第２出力手段との間に連結され
た第２ラッチ回路を付加的に含み、前記第１及び第２ラ
ッチ回路は、前記第１内部クロック信号に同時に同期さ
れる。
【００１１】この態様において、モードレジスタセット
（ＭＲＳ）回路を付加的に含み、前記読出手段は、正常
動作モードの間に前記モードレジスタセットの制御によ
って前記第１出力手段を通して前記入／出力パッドに連
結される。
【００１２】本発明による他の特徴によると、本発明に
よる半導体メモリ装置は、複数のメモリセルを有するメ
モリセルアレイと、前記メモリセルアレイに電気的に連
結され、かつ、複数のグループに分けられた複数の入／
出力ライン対と、外部クロック信号を受けて該外部クロ
ック信号の上昇エッジに同期される第１内部クロック信
号と前記外部クロック信号の下降エッジに同期される第
２内部クロック信号とを発生する内部クロック発生手段
と、ウェーハテスト動作モードの間に、少なくとも２つ
の選択されたグループの入／出力ライン対を通して前記
メモリセルから複数のセルデータを同時に読出する読出
手段と、前記ウェーハテスト動作モードの間に前記第１
内部クロック信号に応じて、少なくとも２つの選択され
たグループのうち、１つに対応するセルデータが同一の
ロジック状態にあるかどうかを検出し、前記検出結果と
して第１テストデータ信号を発生する第１検出手段と、
前記外部クロック信号のサイクルの第１半周期の間に前
記第１内部クロック信号に応じて前記第１検出手段から
の前記第１テストデータ信号を前記入／出力パッドに出
力する第１出力手段と、前記ウェーハテスト動作モード
の間に前記第１内部クロック信号に応じて前記選択され
たグループのうち、他の１つに対応するセルデータが同
一のロジック状態にあるかどうかを検出し、前記検出結
果として第２テストデータ信号を発生する第２検出手段
と、前記外部クロック信号のサイクルの第２半周期の間
に前記第２内部クロック信号に応じて前記第２検出手段
からの前記テストデータ信号を前記入／出力パッドに出
力する第２出力手段とを含む。
【００１３】この態様において、前記第１及び第２検出
手段各々は、Ｎ個の入力及び１つの出力を有するＮ−ビ
ット比較器を含む。
【００１４】この態様において、前記第１検出手段と前
記第１出力手段との間に連結された第１ラッチ回路と、
前記第２検出手段と前記第２出力手段との間に連結され
た第２ラッチ回路を付加的に含み、前記第１及び第２ラ
ッチ回路は、前記第１内部クロック信号に同時に同期さ
れる。
【００１５】この態様において、モードレジスタセット
回路を付加的に含み、前記読出手段は、正常動作モード
の間に前記モードレジスタセットの制御によって前記第
１出力手段を通して前記入／出力パッドに連結される。
【００１６】このような装置によって、１サイクルの前
記外部クロック信号内で２つのパラレルテストデータが
１つの前記入／出力パッドを通して出力される。
【００１７】
【発明の実施の形態】本発明の新たな半導体メモリ装置
には、図２を参照すると、パラレルテスト回路１７０が
提供される。パラレルテスト回路１７０は、外部クロッ
ク信号（external clock signal；ＸＣＬＫ）の１サイ
クル内で２つのテスト信号ＴＤＳ１及びＴＤＳ２を発生
して１つの入／出力パッドに順に出力する。その結果、
ウェーハ段階で必要とするテスト時間を従来と比較して
少なくとも半分に短縮することができ、それによって半
導体メモリ装置のテスト費用を節減できる。
【００１８】図１は、本発明による半導体メモリ装置と
してテストメカニズムを含むＤＲＡＭチップ１の概略的
な構成を示す。図１から、ＤＲＡＭチップ１は、メモリ
セルアレイ（memory cell array）１００、メモリセル
アレイ１００に連結された行アドレスデコーダ（row ad
dress decoder）１１０、列アドレスデコーダ（column
address decoder）１２０とを含む。
【００１９】メモリセルアレイ１００は、入／出力ライ
ンＩ／ＯＢに連結されたソースを有するＮＭＯＳトラン
ジスターＭＮ１、入／出力ラインＩ／Ｏに連結されたソ
ースを有するＮＭＯＳトランジスターＭＮ２、ＮＭＯＳ
トランジスターＭＮ１及びＭＮ２のドレーンに連結さ
れ、ビットラインＢＬ及びＢＬＢの電位差を比較するた
めの感知増幅器（sense amplifier）１０２、ビットラ
インＢＬに連結されたソースを有するキャパシタＣがド
レーンに連結されたＮＭＯＳトランジスターＭＮ３を含
む。キャパシタＣとＮＭＯＳトランジスターＭＮ３は、
１つのメモリセル（one memory cell）を構成する。Ｎ
ＭＯＳトランジスターＭＮ１及びＭＮ２のゲートは、列
アドレスデコーダ１２０に共通に連結される。図１に
は、メモリセルアレイ１００の一部構成が示されてい
る。内部クロック発生回路（an internal clockgenerat
ing circuit）１３０は所定の周波数を有する外部クロ
ック信号ＸＣＬＫに同期された第１及び第２内部クロッ
ク信号ＰＣＬＫ及びＰＣＬＫＢを発生する。第１内部ク
ロック信号ＰＣＬＫは、外部クロック信号ＸＣＬＫの上
昇エッジ（rising edge）に同期され、第２内部クロッ
ク信号ＰＣＬＫＢは、外部クロック信号ＸＣＬＫの下降
エッジに同期される。ここで、内部クロック発生回路１
３０は、外部クロック信号ＸＣＬＫとそれに相補的な外
部クロック信号ＸＣＬＫＢが同時に提供されることがで
きる。
【００２０】入／出力ラインＩ／Ｏ及びＩ／ＯＢには、
さらにデータを読出するための読出回路（read circui
t）１４０及びデータを書き込むための書き込み回路（w
ritecircuit）１５０が連結される。読出回路１４０
は、ＤＱパッド（図示されないデータ入／出力ピンに連
結される）に読出されたデータを出力するための第１出
力バッファ（a first output buffer）１６０に連結さ
れる。正常的な動作モードの間に、読出回路１４０は、
図面には示していないが、モードレジスタセット（mode
register set；ＭＲＳ）に制御されて入／出力ライン
Ｉ／Ｏ及びＩ／ＯＢを通してメモリセルアレイ１００か
ら提供されるセルデータを第１出力バッファ１６０に出
力する。このとき、第１出力バッファ１６０は、第１内
部クロック信号ＰＣＬＫに同期されてセルデータをＤＱ
パッドに出力する。これに対して、読出回路１４０は、
パラレルテスト動作モード（parallel test mode of op
eration）の間に、ＭＲＳに制御されてセルデータを第
１出力バッファ１６０の代わりにパラレルテスト回路
（parallel test circuit）１７０に出力する。図１
は、単に１対の入／出力ラインＩ／Ｏ及びＩ／ＯＢに関
連した構成だけを示す。
【００２１】読出回路１４０、第１出力バッファ１６０
及びＤＱパッドには、パラレルテスト回路１７０が連結
され、第１及び第２内部クロック信号ＰＣＬＫ及びＰＬ
ＣＫＢに応じて動作される。パラレルテスト回路１７０
に対する本発明の望ましい実施形態による構成が図２に
示されている。図３は、本発明によるパラレルテスト動
作を説明するための信号のタイミングを示す図面であ
る。
【００２２】図２を参照すると、本発明の望ましい実施
形態によるパラレル回路１７０は、２つの比較回路（fi
rst and second comparison circuits）１７１及び１７
３、２つのラッチ回路（first and second latch circu
its）１７２及び１７４、そして第２出力バッファ１７
５を含む。比較回路１７１及び１７３は、各々ｎ個の入
力及び１つの出力を有するＮ−ビット比較器を含む。ラ
ッチ回路１７２及び１７４は、一例としてこの分野にお
いて公知の２つのラッチされたインバータに容易に具現
されることができる。
【００２３】ウェーハ段階で、ＤＲＡＭチップがテスト
されるとき、図１のＮＭＯＳトランジスターＭＮ１及び
ＭＮ２に連結された１つのライン（以下、列選択ライン
（column selection line；ＣＳＬと称する）によって
ｎ個（本実施形態で、ｎ＝４）の感知増幅器１０２が同
時に選択されるように設計されたと仮定する。このよう
な仮定下で、パラレルテスト動作モード時１つの列選択
ラインが選択されると、図１の読出回路１４０は、４対
の入／出力ライン（以下、グループと称する）を通して
メモリセルアレイ１００からセルデータを読出する。
【００２４】比較回路１７１は、図１の内部クロック発
生回路１３０から供給される第１内部クロック信号ＰＣ
ＬＫに応じて読出回路１４０から提供されるｎ−ビット
（ｎ＝４）の第１パラレルビットデータＰＢＴＤn0が同
一のロジック状態（logic state）にあるかどうかを比
較し、その比較結果として１ビット（例えば、ロジック
‘１’、ロジック‘０’）の第１テストデータ信号ＴＤ
Ｓ１を発生する。これと同時に、比較回路１７３は、内
部クロック発生回路１３０から供給される第２内部クロ
ック信号ＰＣＬＫに応じて読出回路１４０から提供され
るｎ−ビットの第２パラレルビットデータＰＢＴＤn1が
同一のロジック状態にあるかどうかを比較する。回路１
７３は、その比較結果として１ビット（ロジック
‘１’、ロジック‘０’）の第２テストデータ信号ＴＤ
Ｓ２を発生する。
【００２５】比較回路１７１及び１７３に提供される第
１及び第２パラレルビットデータＰＢＴＤn0及びＰＢＴ
Ｄn1は、読出回路１４０から同時に提供される。これに
ついては、この分野の通常的な知識を持っている者によ
く知られているように、１つの列選択ラインによって２
つのグループを選択させることによって容易に具現する
ことができる。
【００２６】それから、第１及び第２ラッチ回路１７２
及び１７４は、第１内部クロック信号ＰＣＬＫに応じて
第１及び第２比較回路１７１及び１７３から提供される
第１及び第２テストデータ信号ＴＤＳ１及びＴＤＳ２を
各々ラッチする。第１出力バッファ１６０は、第１内部
クロック信号ＰＣＬＫに応じて第１ラッチ回路１７２か
ら出力される第１テストデータ信号ＴＤＳ１をＤＱパッ
ドに出力する。
【００２７】
【発明の効果】外部クロック信号ＸＣＬＫの上昇エッジ
及び下降エッジに同期された第１及び第２内部クロック
信号ＰＣＬＫ及びＰＣＬＫＢが第１及び第２出力バッフ
ァ１６０及び１７５に各々提供される。その結果、外部
クロック信号の１サイクル内で、第１及び第２テストデ
ータ信号ＴＤＳ１及びＴＤＳ２は、図３に示されたよう
に、第１及び第２出力バッファ１６０及び１７５を通し
て順にＤＱパッドに出力される。これは、第１及び第２
テストデータ信号ＴＤＳ１及びＴＤＳ２が外部クロック
信号ＸＣＬＫの１サイクル内でＤＱパッドを通して外部
に順に出力されるようにする。従って、ウェーハ段階内
で、消耗されるテスト時間を半分に短縮することができ
る。
【図面の簡単な説明】
【図１】 本発明によるパラレルテスト回路を備えた半
導体メモリ装置の構成図である。
【図２】 図１に示された本発明の望ましい実施形態に
よるパラレルテスト回路の構成図である。
【図３】 本発明によるパラレルテスト動作を説明する
ための動作タイミング図である。
【符号の説明】
１ ＤＲＡＭチップ １００ メモリセルアレイ １０２ 感知増幅器 １１０ 行アドレスデコーダ １２０ 列アドレスデコーダ １３０ 内部クロック発生回路 １４０ 読出回路 １５０ 書き込み回路 １６０，１７５ 第１，第２出力バッファ（第１，第２
出力手段） １７０ パラレルテスト回路 １７１，１７３ 第１，第２比較回路（第１，第２検出
手段） １７２，１７４ 第１，第２ラッチ回路

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 複数のメモリセルを有するメモリセルア
    レイと、 少なくとも１つの入／出力パッドと、 前記メモリセルアレイに電気的に連結され、かつ、複数
    のグループに分けられた複数の入／出力ライン対と、 外部クロック信号を受けて第１及び第２内部クロック信
    号を発生する内部クロック発生手段と、 ウェーハテスト動作モードの間に、少なくとも２つの選
    択されたグループの入／出力ライン対を通して前記メモ
    リセルから複数のセルデータを同時に読出する読出手段
    と、 前記読出手段と前記入／出力パッドの間に連結され、前
    記読出手段から前記２つの選択されたグループに対応す
    るセルデータを受けて前記外部クロック信号の１サイク
    ルの間に前記第１及び第２内部クロック信号に応じて２
    つのテストデータ信号を順に前記入／出力パッドに出力
    するパラレルテスト回路とを含むことを特徴とする半導
    体メモリ装置。
  2. 【請求項２】 前記第１内部クロック信号は、前記外部
    クロック信号の上昇エッジに同期され、前記第２内部ク
    ロック信号は、前記外部クロック信号の下降エッジに同
    期されることを特徴とする請求項１に記載の半導体メモ
    リ装置。
  3. 【請求項３】 前記パラレルテスト回路は、 前記ウェーハテスト動作モードの間に前記第１内部クロ
    ック信号に応じて、前記選択されたグループのうち、１
    つに対応するセルデータが同一のロジック状態にあるか
    どうかを検出し、前記検出結果として前記テストデータ
    信号のうち、１つを発生する第１検出手段と、 前記ウェーハテスト動作モードの間に前記第１内部クロ
    ック信号に応じて前記選択されたグループのうち、他の
    １つに対応するセルデータが同一のロジック状態にある
    かどうかを検出し、前記検出結果として前記テストデー
    タ信号のうち、他の１つを発生する第２検出手段と、 前記外部クロック信号のサイクルの第１半周期の間に前
    記第１内部クロック信号に応じて前記第１検出手段から
    の前記テストデータ信号を前記入／出力パッドに出力す
    る第１出力手段と、 前記外部クロック信号のサイクルの第２半周期の間に前
    記第２内部クロック信号に応じて前記第２検出手段から
    の前記テストデータ信号を前記入／出力パッドに出力す
    る第２出力手段とを含むことを特徴とする請求項１に記
    載の半導体メモリ装置。
  4. 【請求項４】 前記第１及び第２検出手段各々は、Ｎ個
    の入力及び１つの出力を有するＮ−ビット比較器を含む
    ことを特徴とする請求項３に記載の半導体メモリ装置。
  5. 【請求項５】 前記第１検出手段と前記第１出力手段と
    の間に連結された第１ラッチ回路と、前記第２検出手段
    と前記第２出力手段との間に連結された第２ラッチ回路
    を付加的に含み、前記第１及び第２ラッチ回路は、前記
    第１内部クロック信号に同時に同期されることを特徴と
    する請求項３に記載の半導体メモリ装置。
  6. 【請求項６】 モードレジスタセット回路を付加的に含
    み、前記読出手段は、正常動作モードの間に前記モード
    レジスタセットの制御によって前記第１出力手段を通し
    て前記入／出力パッドに連結されることを特徴とする請
    求項１、又は請求項３に記載の半導体メモリ装置。
  7. 【請求項７】 複数のメモリセルを有するメモリセルア
    レイと、 前記メモリセルアレイに電気的に連結され、かつ、複数
    のグループに分けられた複数の入／出力ライン対と、 外部クロック信号を受けて、該外部クロック信号の上昇
    エッジに同期される第１内部クロック信号と、前記外部
    クロック信号の下降エッジに同期される第２内部クロッ
    ク信号とを発生する内部クロック発生手段と、 ウェーハテスト動作モードの間に、少なくとも２つの選
    択されたグループの入／出力ライン対を通して前記メモ
    リセルから複数のセルデータを同時に読出する読出手段
    と、 前記ウェーハテスト動作モードの間に前記第１内部クロ
    ック信号に応じて、少なくとも２つの選択されたグルー
    プのうち、１つに対応するセルデータが同一のロジック
    状態にあるかどうかを検出し、前記検出結果として第１
    テストデータ信号を発生する第１検出手段と、 前記外部クロック信号のサイクルの第１半周期の間に前
    記第１内部クロック信号に応じて前記第１検出手段から
    の前記第１テストデータ信号を前記入／出力パッドに出
    力する第１出力手段と、 前記ウェーハテスト動作モードの間に前記第１内部クロ
    ック信号に応じて前記選択されたグループのうち、他の
    １つに対応するセルデータが同一のロジック状態にある
    かどうかを検出し、前記検出結果として第２テストデー
    タ信号を発生する第２検出手段と、 前記外部クロック信号のサイクルの第２半周期の間に前
    記第２内部クロック信号に応じて前記第２検出手段から
    の前記テストデータ信号を前記入／出力パッドに出力す
    る第２出力手段とを含むことを特徴とする半導体メモリ
    装置。
  8. 【請求項８】 前記第１及び第２検出手段各々は、Ｎ個
    の入力及び１つの出力を有するＮ−ビット比較器を含む
    ことを特徴とする請求項７に記載の半導体メモリ装置。
  9. 【請求項９】 前記第１検出手段と前記第１出力手段と
    の間に連結された第１ラッチ回路と、前記第２検出手段
    と前記第２出力手段との間に連結された第２ラッチ回路
    とを付加的に含み、前記第１及び第２ラッチ回路は、前
    記第１内部クロック信号に同時に同期されることを特徴
    とする請求項７に記載の半導体メモリ装置。
  10. 【請求項１０】 モードレジスタセット回路を付加的に
    含み、前記読出手段は、正常動作モードの間に前記モー
    ドレジスタセットの制御によって前記第１出力手段を通
    して前記入／出力パッドに連結されることを特徴とする
    請求項７に記載の半導体メモリ装置。
JP15033199A 1998-05-28 1999-05-28 ビルト−インパラレルテスト回路を備えた半導体メモリ装置 Expired - Fee Related JP4216405B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1019980019585A KR100308191B1 (ko) 1998-05-28 1998-05-28 빌트-인패럴테스트회로를구비한반도체메모리장치
KR199819585 1998-05-28

Publications (2)

Publication Number Publication Date
JP2000011695A true JP2000011695A (ja) 2000-01-14
JP4216405B2 JP4216405B2 (ja) 2009-01-28

Family

ID=19537870

Family Applications (1)

Application Number Title Priority Date Filing Date
JP15033199A Expired - Fee Related JP4216405B2 (ja) 1998-05-28 1999-05-28 ビルト−インパラレルテスト回路を備えた半導体メモリ装置

Country Status (6)

Country Link
US (1) US6421797B1 (ja)
JP (1) JP4216405B2 (ja)
KR (1) KR100308191B1 (ja)
DE (1) DE19908513A1 (ja)
GB (1) GB2337824B (ja)
TW (1) TW446956B (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100412993B1 (ko) * 2001-12-29 2003-12-31 주식회사 하이닉스반도체 동기식 반도체 메모리 소자
US6697285B2 (en) 2001-03-13 2004-02-24 Kabushiki Kaisha Toshiba Semiconductor memory device
US8040740B2 (en) 2008-10-30 2011-10-18 Elpida Memory, Inc. Semiconductor device with output buffer control circuit for sequentially selecting latched data

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW444127B (en) * 1999-08-20 2001-07-01 Taiwan Semiconductor Mfg Comparing circuit, testing circuit and testing method for the parallel test of DRAM devices
US6934205B1 (en) 2000-09-06 2005-08-23 Infineon Technologies Aktiengesellschaft Bist for parallel testing of on chip memory
US6757209B2 (en) * 2001-03-30 2004-06-29 Intel Corporation Memory cell structural test
KR100400309B1 (ko) * 2001-05-04 2003-10-01 주식회사 하이닉스반도체 반도체 메모리 소자의 내부 동작명령 발생장치 및 방법
US6853597B2 (en) * 2001-10-03 2005-02-08 Infineon Technologies Aktiengesellschaft Integrated circuits with parallel self-testing
KR100487946B1 (ko) * 2002-08-29 2005-05-06 삼성전자주식회사 반도체 테스트 시스템 및 이 시스템의 테스트 방법
JP2004185691A (ja) * 2002-11-29 2004-07-02 Nec Electronics Corp 半導体記憶装置のテスト方法、半導体記憶装置のテスト回路、半導体記憶装置及び半導体装置
US7568134B1 (en) * 2004-02-02 2009-07-28 Advanced Micro Devices, Inc. Method of exhaustively testing an embedded ROM using generated ATPG test patterns
KR100713013B1 (ko) * 2005-08-04 2007-04-30 삼성전자주식회사 메모리 모듈 및 그 테스트 방법
JP2010198715A (ja) * 2009-02-27 2010-09-09 Elpida Memory Inc 半導体記憶装置
CN111696462B (zh) * 2019-03-14 2023-07-21 奇景光电股份有限公司 输出缓冲器及其操作方法
KR20220048735A (ko) * 2020-10-13 2022-04-20 삼성전자주식회사 테스트 시간을 줄이는 메모리 장치의 테스트 방법, 메모리 빌트-인 셀프 테스트(mbist) 회로 및 메모리 장치

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5214655A (en) * 1986-09-26 1993-05-25 General Electric Company Integrated circuit packaging configuration for rapid customized design and unique test capability
KR920001082B1 (ko) * 1989-06-13 1992-02-01 삼성전자 주식회사 반도체 메모리장치에 있어서 메모리 테스트용 멀티바이트 광역 병렬 라이트회로
JPH04362592A (ja) * 1991-06-08 1992-12-15 Hitachi Ltd 半導体記憶装置
KR950001293B1 (ko) * 1992-04-22 1995-02-15 삼성전자주식회사 반도체 메모리칩의 병렬테스트 회로
US5996097A (en) * 1997-04-28 1999-11-30 International Business Machines Corporation Testing logic associated with numerous memory cells in the word or bit dimension in parallel
KR100269319B1 (ko) * 1997-12-29 2000-10-16 윤종용 동시칼럼선택라인활성화회로를구비하는반도체메모리장치및칼럼선택라인제어방법

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6697285B2 (en) 2001-03-13 2004-02-24 Kabushiki Kaisha Toshiba Semiconductor memory device
KR100412993B1 (ko) * 2001-12-29 2003-12-31 주식회사 하이닉스반도체 동기식 반도체 메모리 소자
US8040740B2 (en) 2008-10-30 2011-10-18 Elpida Memory, Inc. Semiconductor device with output buffer control circuit for sequentially selecting latched data

Also Published As

Publication number Publication date
JP4216405B2 (ja) 2009-01-28
GB2337824B (en) 2000-07-12
GB2337824A (en) 1999-12-01
KR100308191B1 (ko) 2001-11-30
US6421797B1 (en) 2002-07-16
DE19908513A1 (de) 1999-12-02
GB9905023D0 (en) 1999-04-28
KR19990086566A (ko) 1999-12-15
TW446956B (en) 2001-07-21

Similar Documents

Publication Publication Date Title
USRE38956E1 (en) Data compression circuit and method for testing memory devices
US5016220A (en) Semiconductor memory device with logic level responsive testing circuit and method therefor
US7573778B2 (en) Semiconductor memory device
JP4632114B2 (ja) 半導体集積回路装置
US7017090B2 (en) Semiconductor module including semiconductor memory device shiftable to test mode as well as semiconductor memory device used therein
JP4216405B2 (ja) ビルト−インパラレルテスト回路を備えた半導体メモリ装置
US7047461B2 (en) Semiconductor integrated circuit device with test data output nodes for parallel test results output
WO2006066946A1 (en) Internal column counter for testing a memory in a compression test mode and method of operation thereof
WO2006063850A2 (en) Random access memory having test circuit with test data compression
JP2004046927A (ja) 半導体記憶装置
KR20010086356A (ko) 반도체 메모리
KR20040022379A (ko) 입출력 단자를 삭감 가능한 반도체 기억 장치
US8040740B2 (en) Semiconductor device with output buffer control circuit for sequentially selecting latched data
US7336558B2 (en) Semiconductor memory device with reduced number of pads
KR100543449B1 (ko) 상대 어드레스 방식으로 모든 메모리 셀들의 액세스가가능하게 하는 반도체 메모리 장치
US7948912B2 (en) Semiconductor integrated circuit with test mode
US6873556B2 (en) Semiconductor memory device with test mode and testing method thereof
US20080077746A1 (en) Multi-port memory device
JP2000331498A (ja) 半導体記憶装置
US6704229B2 (en) Semiconductor test circuit for testing a semiconductor memory device having a write mask function
US20100223514A1 (en) Semiconductor memory device
JPH0729375A (ja) 半導体記憶装置
JPH1125696A (ja) ＲａｍｂｕｓＤＲＡＭ用バイアステスト回路
JP2012033241A (ja) 半導体装置、及び半導体試験方法
KR100524925B1 (ko) 테스트 시간을 줄일 수 있는 병렬 비트 테스트를 구현하는 반도체 메모리 장치 및 이를 이용한 병렬 비트 테스트 방법

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20050405

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20070907

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070911

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20071211

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080513

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080812

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20081007

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20081106

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111114

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121114

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131114

Year of fee payment: 5

LAPS Cancellation because of no payment of annual fees