TW446956B - A semiconductor memory device with a parallel bit test circuit built therein - Google Patents

Description

446"-^ 446"-^ A7 B7 4266pif.doc/008 五、發明説明（（） 塗閱領域(Field of the Invention) 1^1 I In t- -. ^111 I (請先聞讀背面之注意事項再填寫本頁) 本發明是有關於一種半導體記憶體兀件（Semiconductor Memory Device) ’且特別是有關於一種具有平行位元測試 電路（Parallel Bit Test Circuit)之半導體記憶元件，此平行 位元測試電路能夠縮短測試時間在一晶圓等級（Wafer Level)。 背景說明（Background of the Invention) 近來半導體記憶元件具有平行位元測試模式（Parallel Bit Test Mode)，對複數個位元執行一平行測試，目的在使晶 圓等級以及封裝（Package)等級，縮短測試時間。 此平行位元測試模式，甚至以一 xl位元結構，存取半 導體記憶元件之複數個位元，取代了在一時間執行讀/寫 一位元之逐一測試記憶功能的情形，或是，存取較一具有 多位元結構之元件的輸入/輸出（Input/Output，I/O)更多的 位元，藉以同時測試眾多.位元之功能。此即，此種測試模 式，以讀取模式，同時讀取η個位元，以決定數據的每一 個部份，是否與寫入之數據匹配，以及，依照此匹配/不 匹配的結果，輸出"1"或"0"。 經濟部中央棣準局員工消費合作社印製 藉由此種測試結果的使用，有缺陷之區域隨著重複區 域，依照一重複的設計被修補，爲熟習此封裝等級前之技 藝者所知曉的。 此平行位元測試模式，能降低存取所有位元至1/η(η爲 位元數）的循環次數，以及明顯地縮短測試時間。當記億 元件之積集度增加，在平行位元測試模式中，瞬間測試之 位元數目亦將增加，以使測試時間的增加極小化。舉例而 5 本紙伕尺度適用中國國家橾丰（CNS > Α4规格（210X297公釐） 446956

4266pif,doc/〇〇S Μ Β7 經濟部中央標率局貝工消費合作社印簟 五、發明説明（2 ) 言’個別的製造者意圖實現一十六位元平行模式’在具有 WMxi位元結構之十六百萬位元（16Mb)動態隨機存取記億 體（Dynamic Random Access Memory，DRAM)中，以及’ 在六十四百萬位元（64Mb)動態隨機存取記憶體中，實現一 三十二位元平行模式。 當上述之平行位元測試模式具有縮短測試時間的貢獻的 同時，每一世代之平行位元之寬度已經被變成約略兩倍， 因此，存取所有記憶胞所需之時間，從一世代至更高的世 代，已經被增進爲約略兩倍。 從此方面來講，目前對測試時間縮短具有貢獻之平行位 元測試模式，被認爲在未來的世代中，最後將導致一非常 長之測試時間，因此無可避免地將造成測試費用的增加。 換句話說，對於具有位元測試電路建於其內之傳統半導 體記憶體，當記億體性能的世代進展，測試時間最後變成 非常長，測試費用將無可避免地增加。 發明的綜合說明（Summary of the Invention^ 因此本發明的目的之一，就是在提供一種具有平行位元 測試電路建於其內之半導體記憶元件，以致於一測試時間 能被縮短，一測試費用將能被降低。 爲達上述目的，根據本發明，提出一種半導體記憶元件， 包括一記憶胞陣列（Memory Cell Array)，具有複數個記憶 胞(Memory Cell)，每一個記憶胞儲存數據，輸入/輸出線 成對地連接至記憶胞陣列，以及被分爲複數個族群 (Groups)。內部計時產生裝置（Internal Clock Generating Means)，用以接收一外部的施加計時訊號（Externally 6 4! (請先閱讀背面之注意事項再填寫本頁) 訂 本紙ill尺度逋用中國圃家揉準（CNS ) A4规格（210X297公釐） A7 B7 4469 5 6 4266pif . doc/008 五、發明説明（3)

Applied Clock Signals)，以產生第一及第二內部計時訊號 (First and Second Internal Clock Signals)。此元件更包括讀 取裝置（Read means)，用以從記憶胞陣列中，藉由每一個 成對的輸入/輸出線，讀出數據；第一輸出裝置(First Output Means)，用以輸出藉由讀取裝置讀出之數據，至元件所提 供之每一個輸入/輸出焊墊（Input/Output Pad);以及連接至 焊墊之平行位元測試裝置（Para丨lei Bit Test Means)。當成 對的輸入/輸出線之至少兩族群，在此平行測試模式期間 被選擇時，此平行位元測試裝置，接收從讀取裝置傳至相 關此兩被選擇之族群之數據，然後輸出兩測試數據訊號逐 一地至輸入/輸出焊墊，以在外部的施加計時之一循環 (Cycle)中，回應第一及第二內部計時訊號。 按照本發明之元件，此第一內部計時訊號，與外部的施 加計時的一上昇端（Rising Edge)同步（Synchronized)，而第 二內部計時訊號，與外部的施加計時的一下降端（Falling Edge)同步。 除此之外，在此元件中，平行位元測試裝置，包括第一 偵測裝置（First Detection Means)，回應第一內部計時訊號， 用以偵測來自相關於一被選擇族群之讀取裝置之數據，是 否是在平等（Equivalent)的邏輯狀態（Logic State)，以及， 用以產生測試數據訊號（Test Data Signals)其中之一，做爲 偵測結果；第二偵測裝置（Second Detection Means)，回應 第一內部計時訊號，用以偵測來自相關於其他被選擇族群 之讀取裝置之數據，是否是在平等的邏輯狀態，以及，用 以產生其他測試數據訊號’做爲偵測結果：以及第二輸出 7 (請先閱讀背面之注意事項再填寫本頁) 訂 經濟部中央樣準局員工消费合作社印簟 本^張尺度適用中0國家橾率{〇阳>六4规格（21〇><25〇公釐） ~ 446 9 5

4266pif-doc/OOS 五、發明説明（l ) 裝置（Second Output Means) ’用以從第一偵測裝置輸出測 試數據訊號至一輸入/輸出焊墊，以在外部的施加計時之 前半循環中’回應第二內部計時訊號。此來自於第一偵測 裝置之測試訊號，藉由相關於第一內部計時訊號之第一輸 出裝置，於外部的施加計時之後半循環中’被輸出至一輸 入/輸出焊墊。 按照本發明之其他部份，對半導體記億元件，提供了一 種方法，包括’ 一記憶胞陣列’具有儲存數據之複數個記 憶胞；複數個輸入/輸出線成對地連接至記憶胞陣列，以 及被分爲複數個族群。測試儲存於記憶胞陣列數據之步 驟，包括產生第一及第二內部計時訊號’回應一外部的施 加計時訊號；從記憶胞陣列中，藉由選自於複數個族群之 至少兩族群之成對的輸入/輸出線，讀出數據；偵測來自 相關於每一個被選擇族群之數據’是否是在平等的邏輯狀 態，相對地，回應第一內部計時訊號；以及，連續輸出偵 測結果，每一個相關於被選擇的族群，僅僅藉由一輸入/ 輸出焊墊，回應第一及第二內部計時訊號。 圖式的簡單說明（Brief Description of the Drawingg) 爲讓本發明之上述目的、特徵、和優點能更明顯易懂’ 下文特舉一較佳實施例，並配合所附圖式，作詳細說明如 下： ， 第】圖係繪示依據本發明之具有一平行位元測試電路之 半導體記憶元件的結構； 第2圖係繪示依據本發明之一較佳實施例之平行位元測 試電路方塊示意圖；以及 β 本紙張尺度遙用中國國家揉率（CNS > A4规格< 210X297公釐） ------ Α7 --------J裝------ΐτ------VI (請先聞讀背面之注意事項再填寫本頁) 趣濟部中央樓準局員工消費合作社印聚 44695Β 4266pif-d〇c/008 A7 B7 經濟部中央標準局員工消費合作社印製 五、發明説明（s ) 第3圖係繪示依據本發明之描述一平行位元測試模式的 計時示意圖。 圖示標記說明： 1 :半導體記憶元件 100 ‘·記憶胞陣列 102 :讀出放大器 110 :行解碼器 120 :列解碼器 130 :內部計時產生電路 140 ··讀取電路 1 5 0 編寫電路 160 :第一輸出緩衝 170 :平行位元測試電路 171 :第一比較電路 172 :第一保持電路 173 :第二比較電路 174 :第二保持電路 175 :第二輸出緩衝 較佳窗施例之詳細描沭 本發明之一較佳實施例，將以相關之圖爲參照，描述於 下。 第1圖係繪示一半導體記憶元件1的結構，特別是指動 態i機存取記憶體元件，具有依照本發明之一平行位元測 試機構。於第1圖中，動態隨機存取記憶體元件1包括一 記憶胞陣列100,以及與此記憶胞陣列100相耦接之行解 9 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國β家揉率（CNS >八4規格（210X297公釐） 4^6 9 5 4266pif doc/008 A7 B7 經濟部中央標準局貝工消费合作社印策 五、發明説明（έ) 碼器（Row Decoders)110 與列解碼器（Column Decoders) 1 20。 記憶胞陣列100包括一N型金屬氧化半導體（N-type Metal Oxide Semiconductor ， NMOS)電晶體 (Transistor)MNl，此電晶體MN1具有一源極電極（Source Electrode)，連接至一輸入/輸出I/OB，一 NMOS電晶體 MN2，此電晶體MN2具有一源極電極，連接至一輸入/輸 出 I/O，一讀出放大器（Sense Amplifier)102 與 NMOS 電晶 體MN1與MN2的汲極電極（Drain Electrode)相耦接，並且 比較位元線BL與BLB間的位能差，以及一 NMOS電晶 體MN3，此電晶體MN3具有一源極電極，連接至位元線 BL，並具有一電容器（Capacitor)C與電晶體MN3之汲極 電極相耦接。於此，電容器C與NMOS電晶體MN3形成 一記憶胞，此NMOS電晶體MN3具有一閘極與行解碼器 1 10相耦接，NMOS電晶體MN1與MN2的閘極，通常藉 由一條線（此係指行選擇線(Column Selection Line，CSL))， 與列解碼器120相耦接。於第1圖中，僅記憶胞陣列100 一部份之結構被顯示出。 請參照第1圖’動態隨機存取記憶體元件1更包括一內 部5十時產生電路（Internal Clock Generating Circuit)130，用 以產生一第一內部計時訊號PCLK，以及一第二內部計時 訊號PCLKB，以回應一外部的施加計時訊號XCLK(此係 指”一外部之計時訊號（External Clock Signal)”）。此第一內 部計時訊號PCLK，與外部的計時訊號xCLk的一上昇端 同步地被產生’此第二內部計時訊號PCLKB，與外部的 (請先閱讀背面之注意事項再填寫本貰) 訂 本紙張尺度適用中ββ家橾準（CNS ) A4规格（210X297公釐） 446956 4266pif-d〇c/008 A7 B7 經濟部中央樣準局員工消費合作社印製 五、發明説明（Ί ) 計時訊號XCLK的一下降端同步地被產生，如將在底下描 述之第2圖所示。否則’如第2圖之虛線所示，此內部計 時產生電路130接收外部的計時訊號XCLK，以及一互補 於計時訊號XCLK之計時訊號XCLKB，然後，第一內部 計時訊號PCLK，與外部的計時訊號xCLK的一上昇端同 步地被產生，而第二內部計時訊號PCLKB，與外部的計 時訊號XCLKB的一下降端同步地被產生。在此實施例中， 前者爲較佳的實施。 一用以讀出數據之讀取電路（Read Circuit) 140，以及一 用來寫下數據之編寫電路（Write Circuit)l5〇，與輸入/輸出 線I/O及I/OB相耦接。此讀取電路14〇與第〜輸出緩衝 (First Output Buffer)160相耦接，用以輸出讀取數據至一 DQ焊墊（DQ Pad)。在一平常讀取模式中，讀取電路M〇 從記憶胞陣列100中，經由輸入/輸出線I/O及I/〇B，輸 出記憶胞數據，至第一輸出緩衝16〇。然後，g[此被第— 輸出緩衝16〇所接收之數據，經由DQ焊墊（或焊針（pin)) 被轉移至外部（Exterior)，換句話而言，在一平行位元測試 模式{Parallel Bit Test Mode}期間，從讀取電路Η〇讀取之 數據，被提供至平行位元測試電路（Parallel Bh Test Circuit) 170，而第一輸出緩衝160 ’從平fT位〜專挪試靈路 17〇 ’而非從讀取電路14〇，寧收並Ji出數據，以回應第二 內部計時訊號PCLK。如此之開關，能被依照換式登錄組 (Mode Register Set，MRS)(圖未示）而執行，此爲熟習此技 藝者所詳知的。 第1圖僅顯不一組輸入/輸出線I/O及’形成锅接，

II 本纸張尺度適用中圃國家榡率（CNS > A4规格_(_210X297公;' ')裝 訂 ^~ (請先閱讀背面之注意事項再填寫本頁) 44695 〇 4266pif-d〇c/009 A7 B7 經濟部中央標準局員工消費合作社印犁 五、發明说明（容） 以及輸入一具有二位元之輸出數據’在記憶胞陣列100中 之例子，然而，這是不需要的’去指出未顯示於第1圖之 其餘成對的I/O線，具有相同的形成。 操作以回應第一及第二內部計時訊號PCLK與PCLKB 之平行位元測試電路170，耦接至讀取電路140，第一輸 出緩衝160與DQ焊墊’依據本發明之一較佳實施例之一 平行位元測試電路17〇，其方塊示意圖如第2圖所述，而 且第3圖是一依據本發明之描述一平行位元測試模式的計 時示意圖。 平行位元測試電路〗70之結構與操作，將配合第2圖與 第3圖作爲參考，於下詳述。 假設動態隨機存取記憶體元件1被設計有η個讀出放大 器1〇2(在此實施例中，η爲4)，此讀出放大器1〇2通常與 NMOS電晶體ΜΝ1與ΜΝ2相耦接，當一列選擇線CSL被 選擇，讀出放大器〗〇2將相對地同時被核可（Enabled)，於 此，與被選擇之列選擇線相連之成對的輸入/輸出線，被 稱爲同一族群。在正常之讀/寫模式中，因此被讀出及放 大之η位元的數據，同時地經由相關之讀取電路140，第 一相關輸出緩衝160，以及相關之DQ焊墊而被輸出。在 此狀況下，兩列選擇_線.將在此平行位元測試模式期間，同 時被選擇。因此，.兩組位元數據PBTDOn與PBTDln， 在此平行位元測試模式期間，同時被提供至平行位元測試 170 ° 請參照第2圖，此平行測試電路170包括第一及第二比 較電路（First and Second Test Comparison Circuits)17I 與 (請先閱讀背面之注意事項再填寫太頁) -* 丁 本紙張尺度遘用中國國家橾率（CNS ) A4*L格（210X297公釐） 煩 請 委 貝 明 ΪΓ： 々‘

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第87121512號說明書修正頁 A7 B7 油.¾ α4 修正日期89/5/24 -發明說明（？） 173，每一個第一及第二比較電路丨71與173 ,包括一具有 η個輸入與一輸出之四位元測量器（comParator) ’各具有— 二栓反向器（Latched Invertors)之第一與第二保持電路（First and Second Holding Circuits) 172 及 174 ’ 以及一第_•輸出 緩衝（Second Output Buffer)175。此第一比較電路171接收 此二組四位元數據其中之一 ’以回應第一內部計時訊號 PCLK，然後偵測與此組四位元數據相關之所有四位元數 據，是否全都虚於一相同的邏輯狀態（邏輯W或邏輯1’)。 此第一比較電路171產生一爲低或高階（Low or High Level)之第一測試數據訊號TDS1，做爲比較結果。同樣地， 此第二比較電路Π3接收此二組四位元數據之另一組，以 回應第一內部計時訊號PCLK，然後偵測與此組四位元數 據相關之所有四位元數據，是否全都處於一相同的邏輯狀 態（邏輯W或邏輯T)。此第二比較電路〗73，產生一爲低 或高階（Low or High Level)之第二測試數據訊號TDS2，做 爲比較結果。 請再參照第2圖，此因而被產生之第一及第二測試數 據訊號TDS1與TDS2，按照第一內部計時訊號PCLK，被 第一與第二保持電路172及174相對地栓住。此被栓於第 一保持電路172之第一測試數據訊號TDS1，經由DQ焊 墊，與第一內部計時訊號PCLK同步地被輸出至外部。此 即，第一測試數據訊號TDS1，在外部的計時XCLK之半 循環中被輸出，然後此被栓於第二保持電路174之第二 測試數據訊號TDS2，經由DQ焊墊，與第二內部計時訊 13 本紙張尺度適用中囤a彖棵準（CNS>A4規格（210 X 297公s ) ------1 —-----------訂----—---線》 (請先閱讀背面之注意事項再填寫本頁) ' A ab 9 5 6 A7 4266pif . doc/008 ， D / 五、發明説明（卩） 號PCLKB同步地被輸出至外部。此即，第二測試數據訊 號TDS2，在外部的計時XCLK之另半循環中被輸出。 如上之所述，在外部的計時訊號XCLK之一循環中，此 二測試數據訊號TDS1及TDS2,相對地僅經由一 DQ焊墊， 與第一及第二內部計時訊號PCLK及PCLKB，同步地連 續地被傳送至外部。另外，測試所有儲存於記憶元件陣列 100之數據所需之時間，能夠被降至習知技藝之測試時間 的一半，因此測試費用能被節省。 雖然本發明已以一較佳實施例揭露如上，然其並非用以 限定本發明，任何熟習此技藝者，在不脫離本發明之精神 和範圍內，當可作各種之更動與潤飾，因此本發明之保護 範圍當視後附之申請專利範圍所界定者爲準。 (請先閲讀背面之注意事項再填寫本頁) 訂 經濟部中央標準局員工消費合作社印製 本紙張尺度適用中國困家«準（CNS ) A4规格（2丨0X297公釐）

Claims (1)

1. 4469 5 b 4266pif.doc/008 A8 B8 C8 D3 經濟部中失梂率局貝工消费合作社印製 六、申請專利範圍 1. 一種具有平行位元測試模式之半導體記憶體元件’包 括. 一記憶胞陣列，具有複數個記憶胞，每一個該些記憶胞 儲存有數據； 複數個成對的輸入/輸出線連接至該記憶胞陣列，該些 成對的輸入/輸出線被區分爲複數個族群； 複數個內部計時產生裝置，用以接收一外部的施加計時 訊號，以產生一第一及一第二內部計時訊號； 複數個讀取裝置，用以從該記憶胞陣列中，藉由該些成 對的輸入/輸出線，讀出數據； 複數個第一輸出裝置，用以輸出藉由該些讀取裝置讀出 之數據，至該元件所提供之複數個輸入/輸出焊墊中的每 一個；以及 複數個平行位元測試裝置，連接至該些輸入/輸出焊墊 中的一個，當該些成對的輸入/輸出線之該些族群至少兩 個，在該平行測試模式期間被選擇時，接收從該些讀取裝 置傳至該些成對的輸入/輸出線之該兩個被選擇的族群之 相關數據，逐一地輸出兩測試數據訊號至該些輸入/輸出 焊墊其中之一，以在該外部的施加計時訊號之一循環中’ 回應該第一及第二內部計時訊號， 其中，該兩測試數據訊號相對地相關於該兩個被選擇的 族群，並且對該被選擇族群之相關數據，相對地顯示正確 /不正確。 2. 如申請專利範圍第1項所述之半導體記憶體元件’其 中該第一內部計時訊號與該外部的施加計時的一上昇端同 本紙张尺度逋用中國β家樣率（CNS > A«规格（210X297公釐） --------k'^------tr------rw— (請先閲讀背面之注意事項再填寫本炅) 44695 6 4 2 6 6pi f . d〇c/〇 0 8 Α8 Β8 C8 D8 經濟郜中央標隼局貝工洧费合作社印装 六、申請專利範圍 步’而該第二內部計時訊號，與該外部的施加計時的一下 降端同步。 3,如申請專利範圍第1項所述之半導體記憶體元件，其 中該平行位元測試裝置，包括： 複數個第一偵測裝置，回應該第一內部計時訊號，用以 偵測來自相關於該些被選擇族群其中之一之該些讀取裝置 之數據，是否是在一平等的邏輯狀態，以及，用以產生該 些測試數據訊號其中之一，做爲偵測結果； 複數個第二偵測裝置，回應該第一內部計時訊號，用以 偵測來自相關於其他該些被選擇族群之該些讀取裝置之數 據’是杏是在一平等的邏輯狀態，以及，用以產生其他該 些測試數據訊號，做爲偵測結果；以及 複數個第二輸出裝置，用以從該些第二偵測裝置輸出該 測試數據訊號至該輸入/輸出焊墊，以在該外部的施加計 時之一第一半循環中，回應該第二內部計時訊號， 其中，此來自於該些第一偵測裝置之測試訊號，藉由相 關於該第一內部計時訊號之該些第一輸出裝置，於該外部 的施加計時之一第二循環中，被輸出至該輸入/輸出焊墊。 如申請專利範圍第3項所述之半導體記憶體元件，其 中每一個該些第一及第二偵測裝置包括一具有N個輸入與 一個輸出之N位元的測量器。 5,如申請專利範圍第3項所述之半導體記憶體元件，更 包括： 複數個第一保持裝置’耦接於該些第一偵測裝置與該些 第一輸出裝置之間’用以栓住來至該些第一偵測裝置之該 本纸張尺度遑用中••家樣率（咖 > 从规格（210X297公釐） ---------^------ir------rv (請先w讀背面之注意事項再填寫本頁) 44695 6 • 266P f 2 * d〇c/008 Ag0 05 1 8 B8 C8 D8 s i 2號屮夂專利*G圍修止頁申請專利範圍 l^lFWWTTtnr 六 經 濟 部 智 慧 財 產 局 β 工 消 费 合 作 社 印 製 些測試數據訊號’以回應該第一內部計時訊號；並且該些 第二保持裝置’親接於該些第二偵測裝置與該些第二輸出 裝震之間，用以栓住來至該些第二偵測裝置之該些測試數 據訊號，以相對地回應。 6.如申請專利範圍第1項或第3項所述之半導體記憶體 元件，更包括： 一模式登錄組’其中該些讀取裝置，在一正常模式期間， 於該模式登錄組控制下，經由該些第一輸出裝置，直接耦 接至該些輸入/輸出焊墊。 7·如申請專利範圍第1項所述之半導體記憶體元件，更 包括： 複數個編寫裝置’用以經由該些成對的輸入/輸出，相 對地編寫數據至該記憶胞陣列中。 8.—種通LM半導體記憶體元件之方法，該半琪艚記僚饍 元性_具有一記憶胞陣列，該記憶胞陣列具有複數個記憶 胞，該些記憶胞每一個儲存有數據；複數個成對的輸入/ 輸出線連接至該記憶胞陣列’該些成對的輸入/輸出線被 區分爲複數個族群；該齟藏半導體記憶體元件之方法包括 步驟： 產生第一及第二內部計時訊號，回應一外部的施加計時 訊號； 從該記憶胞陣列中，藉由被選自於該些族群之至少兩族 群之該些成對的輸入/輸出線，讀出數據； 偵測相關於每一個該被選擇族群之數據，是否是在一担· 胤的邏輯狀態，相對地，回應該第一內部計時訊號；以及 本紙張尺度適用中固國家株準（CNS)A4规格<210 x 297公釐） (請先閱讀背面之注^^項再瑱窝本頁) -'^---- n 一 5、 n n I »1 n n I 1- n · 146 9 5 90 05 18 4266pif2.d〇c/008 A8 B8 C8 D8 — 修 it ϋ 姑：z ϋ υ [飞 _ 18 … 六、申請專利範圍 連續輸出偵測結果，每一個相關於該被選擇的族群，僅 僅藉由一輸入/輸出焊墊，回應該第一及第二內部計時訊 號。 9.如申請專利範圍第8項所述之方法，其中該第一內部 計時訊號與該外部的施加計時訊號的一上昇端同步，而該 第二內部計時訊號，與該外部的施加計時訊號的一下降端 同步。 '—— — — — — — — I— n n . · I n I I I ti I 1ΙΙΪΙ — — n I I (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 18 本紙張尺度適用中國圉家標準（CNS)A4规格<210 * 297公« )