CN101506894A - 使用选择性预充电的存储器 - Google Patents

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Abstract

对数字存储器进行操作的方法、设备和系统，其中，包括多个存储单元(图6)的数字存储器件(图7)接收用于对存储单元的子组执行操作的命令，其中所述存储单元的子组比所述器件作为整体包含的存储单元少，其中所述器件响应于所接收到的命令对与所述存储单元的子组相关联的位线子组进行选择性预充电(图4)。

Description

使用选择性预充电的存储器
相关申请
本申请要求于2006年7月7日递交的美国临时申请60/819,296以及于2006年7月7日递交的美国临时申请60/819,263的权益。
技术领域
本公开的实施例涉及集成电路，具体地，涉及使用选择性预充电的数字存储体。
背景技术
电子系统应用于许多设备中，所述设备包括个人计算机(PC)、服务器、路由器、集线器、交换机、线卡、蜂窝电话、个人数字助理(PDA)、电子游戏设备、高清晰度电视机(HDTV)、以及工业设备、车载设备等等。这些电子系统的主要技术驱动是数字逻辑和控制、半导体存储器、输入/输出(I/O)以及复合信号(模拟和数字)技术。独立产品的例子包括微处理器/控制器、动态随机访问存储器(DRAM)、SRAM、闪存EEPROM、A/D转换器等。嵌入式产品的例子包括作为SIC(片内系统)的多片集成电路(IC)或作为SOC(片上系统)的单片IC。
半导体存储器(例如DRAM、SRAM、ROM、EPROM、EEPROM、闪存EEPROM、铁电RAM、MAGRAM等)在三十多年里在许多电子系统中扮演了重要角色。它们的用于数据存储、代码(指令)存储和数据检索/访问(读/写)的功能持续地跨越各种应用。这些独立的/分立的存储器产品形式和嵌入式形式的存储器(例如集成有如逻辑等的其它功能的存储器)在模块或单片IC中的应用持续增长。在各种应用中，成本、工作功率、带宽、延迟、使用的简易性、支持广泛应用的能力(平衡访问对比不平衡访问)以及非易失性都是所期望的特性。
从20世纪70年代的在单片IC上数千比特的存储量起，半导体技术在每存储器芯片的密度上已经有了很大的发展。目前在易失性读/写RAM(如DRAM)以及非易失性读/写存储器(如闪存EEPROM)中可以实现1吉比特(GB)每单片IC。但是，访问的粒度(granularity of access)却未跟上。虽然目前可利用多存储体(multibank)IC，但是一次不能访问多于32比特。实际上，对于读/写而言，一次仅可用一个存储体，而其它的存储体则无法用于基本上同时进行的操作。访问和周期次数已经得到改善，从而提供了带有例如“列预取(column pre-fetch)”、“开放页(openpage)”、和“专用I/O接口”(DDR，QDR，RambusTM)等的限制的较高带宽。但是，随机延迟—访问存储器中任何地方的任何随机位置的能力—仍然是个问题。在由于便携性而要求低电压和电池供电的情况下，还需大幅降低功率和延迟。例如，移动SDRAM(例如Micron等所提供的移动SDRAM )在降低“待机功率”方面已采取了一些措施。但是，降低工作功率仍是这种存储器的一个问题。
在例如以矩阵方式逐行逐列地组织的、在市场上可购买到的DRAM中，在开放行(等于一个“页面”)时，一旦该“页面”被开放，则对于快速随机访问而言可使用一千至四千比特。但是，由于各种原因，通信存储器在使用开放页面架构的情况下效率不高。首先，与计算系统存储器中的不平衡的读/写(读可能以多于三比一的比例超过写)不同，通信存储器需要平衡的读/写(读的次数大约等于写的次数)。第二，在通信存储器中，包存储器内容的外出(输出)完全是随机的和不可预测的。因此，由于这些原因，任何包(或包的部分)的随机延迟需要有用的带宽，而非快速访问例如开放页面中的受限的寻址空间的能力。此外，在可以开放新的页面(如DRAM中)之前，必须关闭现有的或当前的页面，并对整个存储体进行预充电。因此，如果单个存储体具有64Mb的密度，则即使只需要被访问行中的16个新的比特，也必须对整个存储体进行预充电，该预充电消耗了功率且提高了存储器器件的温度。
尽管带宽、延迟、成本、功率和波形因数都是重要的，但是对于移动应用而言，低功率是关键。随着新一代器件的密度和速度的提高，工作功率的降低是关注的重点。DRAM、SRAM和闪存EEPROM中的异步操作是当前降低工作功率的优先选择，但是，这对访问时间和性能有不利影响。另一方面，同步操作需要对集成电路(IC)中的上百万个节点进行启动和预充电，从而导致了高功率成本。例如在CMOS设计中，工作功率大约等于CV2f，其中f是频率，C是(各种)电容，V是电压。V和C的降低是有限的。一般地，为了更好的性能，必须提高f，使得同时降低工作功率更加困难。
多存储体存储器在DRAM、SRAM和闪存中是常见的。为改善带宽，在DRAM和SRAM(例如RambusTM、DDR、QDR等)中均已普及数据和“开放页”的预定(例如预取)突发。RLDRAM TM和FCRAM TM是带宽和延迟推力(latency thrust)的两个例子。轮询(round-robin)方案也可用于降低功率，但是由于限于以预定顺序访问每个存储体，因而不允许随机行访问。因此，随机行访问时间平均被延长。
在1998年10月27日授予Rogers等人的美国专利5,828,610中，公开了一种静态RAM(SRAM)。该SRAM被描述为能够在对数据字进行读访问操作之前对该数据字进行选择性预充电，以节省功率。但是，其中并未讲解或暗示在写访问操作之前进行选择性预充电。该美国专利5,828,610也没有讲解或暗示对存储器单元的单个列进行选择性预充电的方法。此外，尽管示出了选择性预充电，Roger的SRAM以及其它未利用选择性预充电的标准存储器的操作需要在可以访问另一存储器段之前完成一个访问周期。这种操作方式导致了延迟的增加。此外，SRAM通常不如其它形式的存储器(例如DRAM)那样密集。因此，与更密集的形式的存储器如现代DRAM相比，SRAM较少受到软错误的影响。除了对软错误的灵敏性之外，与DRAM不同，传统的SRAM典型地不需要支持各种突发模式操作。
附图说明
通过结合附图的以下详细描述将容易地理解本公开的实施例。
在附图的图示中以示例方式而不是限定性的方式来示出本公开的实施例。
图1a-1h示出了本领域中已知的示例DRAM存储单元结构的示意图；
图2a-2c示出了根据现有技术的各种示例性磁心存储器单元矩阵结构和物理布局；
图3示出了根据现有技术的包括存储单元详情的典型存储器矩阵架构；
图4示出了描述根据本发明实施例的数字存储器操作的流程图；
图5示出了根据本发明各种实施例的存储器矩阵阵列架构的框图；
图6示出了根据本发明实施例的存储器单元架构的示意图；
图7示出了根据实施例的包括预充电选择线的存储器矩阵架构；
图8示出了根据实施例的包括预充电选择线和预充电电压的存储器矩阵架构；
图9示出了描述根据本发明的各种实施例的数字存储器操作的流程图，其中可以用一个命令来替代另一个命令而不需要发起新的访问周期；
图10-21描述了现有技术中的DRAM芯片的时序图；
图22-28示出了根据本发明各种实施例的、对传统DDR SDRAM(同步双数据速率DRAM)的改进；以及
图29示出了被配置为实现本发明的各种实施例的示例性计算机系统。
具体实施方式
在下面的详细说明中参考构成本文中一部分的附图，其中以本公开的示例性实施例的方式来示出所述附图。应当理解，在不背离本公开的范围的情况下，可以使用其它实施例并且可以进行结构上或逻辑上的变化。因此，以下详细说明不应被认为是限制性的，而是根据本公开的实施例的范围由所附的权利要求及其等效内容来限定。
可以以有助于理解各种实施例的方式将各个操作描述为多个依次的离散操作；但是，不应将所描述的顺序解释为这些操作是顺序相关的。
本说明书可以使用基于透视法的描述，例如上/下、后/前、以及顶/底。这种描述仅仅用于方便讨论，而并非旨在限制实施例的应用。
可以使用术语“耦合”和“连接”及其派生词。应当理解，这些术语并不是旨在作为彼此的同义词。而是在具体实施例中，“连接”可以用于表示两个或更多个元件相互之间直接物理接触或电接触。“耦合”可以指两个或更多个元件直接物理接触或电接触。当然，“耦合”还可以指两个或更多个元件相互之间并不直接接触，但仍然相互协作或相互作用。
对于本说明书而言，“A/B”形式的措词是指A或B。对于本说明书而言，“A和/或B”形式的措词是指“(A)、(B)、或(A和B)”。对于本说明书而言，以“A、B和C中的至少一个”的形式的措词是指“(A)、(B)、(C)、(A和B)、(A和C)、(B和C)、或(A、B和C)”。对于本说明书而言，以“(A)B”形式的措词是指“(B)或(AB)”，也就是说，A是可选的元件。
本说明书可能会使用以下措词：“各种实施例”、“在实施例中”、或“在多个实施例中”，这些措词可以各自表示一个或更多个相同或不同的实施例。此外，本公开中描述的实施例中使用的术语“包括”、“包含”、“具有”等是同义词。
这里描述的本发明的实施例可以涉及所有形式的READ(读)和WRITE(写)存储器，例如DRAM、SRAM、闪存EEPROM等等。在当前的存储器体系结构中，ACCESS(访问)周期和PRECHARGE(预充电)周期是单独地执行的。在接收到访问命令(例如读或写)时，典型的存储器芯片或器件可能假设芯片中的所有位线已被预充电并且准备好被访问。为了实现上述假设，在每个访问周期之后，在下个访问周期之前，对所有位线进行预充电。由于多种原因，这可能使用比所需的功率更多的功率。第一个原因是：在最佳情况下，可能一次只能从典型的存储器件读取32位，然而却对更多的位线进行预充电，从而消耗了不必要的功率。其次，在许多情况下，因为存储单元容易由于漏电而丢失其存储的电荷，因此必须不定期地REFRESH(刷新)存储单元。所述刷新操作确保了存储单元的存储元件定期地被更新，以避免记忆丢失。但是，当存储单元被刷新时，它们必须首先被预充电。因此，在典型的体系结构中，在每次刷新之前对位线进行两次预充电。一次是如上在最近的访问周期之后，然后另一次是在刷新操作之前。
为了满足对数字存储器件的日益发展的需求，出现了对以三维寻址方式设计存储器(而不是传统的“行×列”二维矩阵寻址方案)的需求。
本发明的实施例可以对位线的子组进行选择性预充电，而不是如在现有技术中的对所有位线进行预充电。同时，与诸如轮询之类的现有技术方案相反，本发明的实施例可以允许随机行访问。
在实施例中，本发明可以使用接收到的存储器地址或标识符，以便不仅如同现有技术中那样访问存储单元，而且在该访问之前选择要进行预充电的位线。这样，可以减少预充电时间，并且可以限制在预充电周期期间消耗的功率。此外，在实施例中，预充电周期和访问周期可以同时发生或基本上同时发生。
此外，在现有技术的实施方式中，启用了所有的读出放大器，所述读出放大器可用于便利于存储单元在访问周期期间驱动位线电压。就功率方面而言这也可能存在浪费。因此，本发明的实施例可以在访问周期期间只启用全部读出放大器中的一部分读出放大器，以节省在访问周期期间消耗的功率和/或减少访问周期时间。
在现有技术中，多存储体DRAM常规地对所有存储体进行预充电，但是在下一个访问周期(可以是一个时钟或若干个时钟)，一次只能访问一个存储体。如果具有对输入地址流的“先验”知识—如在信元和包交换的许多通信应用中的情形—本发明通过准备所述选择性的存储体用于DATA WRITE(数据写)可显著地降低工作功率。类似地，如果已知针对OUTPUTTING(输出)包的EGRESS(输出)模式，则可以在读取数据之前仅对需要被预充电的一个(或多个)存储体进行预充电。此外，存储体的操作消耗约50％的工作功率，剩余的功率在操作存储体的外围设备中被消耗。因此，降低存储体的存储功率可以显著地降低存储器消耗的总功率。仅对例如子阵列的预充电消耗较少的功率，且与现有技术中实现的预充电相比要快得多。
图1a至1h描述了本领域中已知的示例性DRAM存储单元结构的各种示意图。可以利用本发明的各种实施例来降低预充电周期期间的功率消耗以及维持存储器芯片中的低的随机行访问延迟时间，所述存储器芯片包括这些以及其它的已知或未知的存储单元结构，所述存储单元结构包括除了DRAM之外的存储器类型。
图2a至2c示出了根据现有技术的各种示例性DRAM磁心存储单元矩阵组织和物理布局。图2a示出了传统的交叉点阵列布局。图2b示出了折叠式位线阵列布局。图2c示出了复捻式(folded twisted)位线架构。可以利用本发明的各种实施例来降低在预充电周期期间的功率消耗以及维持存储器芯片中的低的随机行访问延迟时间，所述存储器芯片包括这些以及其它的已知或未知的磁心存储器组织，所述存储器组织包括除了DRAM之外的存储器类型。
图3示出了根据现有技术的包括存储单元详情的典型存储器矩阵架构。寻址命令控制电路315可接收用于对某些存储单元313执行访问操作的命令。寻址命令控制电路还可接收存储器地址或标识符，所述存储器地址或标识符可包括标识要被访问的存储单元的行地址和/或列地址。寻址命令控制电路315可以将标识符和/或列地址传递给列译码器301。列译码器301可以对标识符和/或列地址进行译码，以确定哪些存储单元列包括要被访问的特定存储单元。寻址命令控制电路315还可以将标识符和/或行地址传递给行译码器307。行译码器307可以对标识符和/或行地址进行译码，以确定哪些存储单元行包含要被访问的存储单元。
如果所接收到的命令操作是读操作，则可能发生以下事件。现有技术的电路将假设所有位线311均已被预充电(见下文)。典型地，位线309将被预充电到基准电压电平的一半(Vcc/2)的电压电平，当然，其它的预充电电压也是可行的。行译码器307将设置或固定在包含要被访问的存储单元的行线311上的访问电压。图3中描述的每个存储单元313被示出为具有一个选通晶体管317和一个存储元件电容器319的典型的存储单元结构。在电容器319上可具有表示二进制“1”或二进制“0”的存储电压。用于表示二进制“1”或二进制“0”的电压电平可以随实施方案和/或结构而变化。尽管存储单元313描述了最常见类型的存储单元结构，许多其它的存储单元结构也是已知的(见图1a-1h)。当连接到行线311的选通晶体管317的相关端子检测到访问线电压已被行译码器307设置或固定时，该检测到的电压可以打开选通晶体管317并允许存储元件319与相关的位线309共享其存储的电压。该共享可引起该位线的电压电平的微小扰动。读出放大器电路303(可包含多个读出放大器)可以通过对所述微小扰动施加正反馈直到该位线被设置或固定到所存储的电压电平以便利于对所存储的电压电平的驱动。由于行译码器307可以只将一个行线311设置或固定到访问电压电平，因此可以只将存储单元313的一行“接通”，以驱动位线309的电压电平。这有时被称为打开页。此时，读出放大器303可读取位线309的电压电平，且该输出被发送到存储器芯片的输出引脚(未示出)。此外，该操作可使存储元件319上的电荷耗尽，但是读出放大器303的操作可以刷新存储元件319的存储电压。
如果接收到的命令操作是写命令，则行译码器307可以如在读操作中一样设置或固定行线上的访问电压。接下来，读出放大器303可以将位线309上的电压驱动为期望电压(表示要写入的期望的二进制逻辑值)，该期望电压又可将各种存储元件319的电压驱动为期望的电压电平。
此外，寻址命令控制电路315可以向可包括预充电电路的读出放大器303发送信号，以对该电路中的所有位线309进行预充电。作为响应，该器件中的所有位线309均可被预充电。典型地，该预充电周期在所述访问周期之后出现，为下一个紧接着的访问命令做准备。此外，如同本领域中已知且熟知的，将在类似进程之后不定期地对所有位线进行刷新。
在现有技术的实施方式(例如图3所示的实施方式)中，如上文所述，对连接到存储单元313的字线之一的选择“开启”了连接到该选择的行线311的所有存储单元313。因此，所有存储单元313被“接通”，尽管随后在当前的访问周期中可能并非对所有的存储单元313进行读取。通过启动附接到单个行线311的所有存储单元313，连接到所选行线311的所有这些存储单元313可以在当前访问周期期间被询问，可能需要如上文所述地通过读出放大器303的动作而被再填充，以及在没有首先允许刷新存储电平的情况下不能被进行随后的访问(读、写或其它操作)。这对于所有后续的访问操作而言都增加了延迟。这还增大了在未被读取但已启动的存储单元313中发生“软错误”的可能性。
图4示出了描述根据本发明各种实施例的数字存储器的操作的流程图。在401处，数字存储器件可以接收到诸如读或写之类的访问命令，并且可以提供有关该数字存储器件的地址引脚的存储器地址或标识符。在实施例中，存储器地址可以包括标识要被访问的存储单元的行和列的行地址和列地址。在实施例中，所述行地址和列地址每个可以在不同的时钟周期被单独地应用于所述存储器件的输入引脚。在实施例中，可以首先提供行地址。在实施例中，可以首先提供列地址。在403处，该数字存储器件的列译码器可以对要被访问的存储单元的列地址进行多路分解或译码。在405处，选择性预充电电路可以对位线的子组进行选择性预充电，所述位线的子组包括那些包含要被访问的存储单元的位线。在实施例中，所述选择性预充电可以是针对比存储体或整个芯片中的所有位线少的位线。在实施例中，所述位线的子组可以只包括那些连接到要被访问的存储单元的位线。在实施例中，被选择性预充电的所述位线的子组可以是存储单元的存储体、小型存储体、子存储体、存储单元阵列、存储单元的子阵列、8字节字(八位位组)、字线中的两列、或单个存储单元。
在407处，行译码器可以对要被访问的存储单元的行地址进行多路分解或译码。在409处，作为响应，行译码器可以设置或固定在连接到具有要被访问的存储单元的行的行线上的访问电压。一旦对位线进行选择性预充电并且已设置或固定在具有要被访问的存储单元的适当行上的访问电压，则在411处读出放大器可以便利于访问操作的执行，并且可以读出数据位并将其发送至输出总线(例如，在访问操作是读操作的情况下)。
因此，一旦提供了列地址—无论是在宽的非多路复用或是多路复用的寻址系统中—就可以在数据访问之前进行预充电。行地址链可以继续进行直到行线(例如页线或字线)编码完成，但是可以不启动行线直到完成预充电。在实施例中，这可以降低行周期时间TRC。例如，在当前的DRAM架构和布局中，预充电时间大约是TRC的50％。但是，在实施例中，只对所有位线中的一小部分进行选择性预充电可将预充电时间减少至TRC的5％到10％之间。
本发明的实施例不仅可以应用于DRAM，而且可以应用于需要位线预充电的任何存储器，包括例如多种类型的FeRAM和SRAM存储器体系结构。
图5示出了根据本发明各种实施例的存储器矩阵阵列架构的框图。寻址命令控制电路515可以接收用于对某些存储单元513进行访问操作的命令。寻址命令控制电路还可以接收存储器地址或标识符，所述存储器地址或标识符可以包括标识那些要被访问的存储单元513的行地址和/或列地址。在实施例中，所述行地址和列地址每个可以在不同的时钟周期被单独地应用于存储器件的输入引脚(未示出)。在实施例中，可以首先提供行地址。在实施例中，可以首先提供列地址。寻址命令控制电路515可以将列地址传送给列译码器501。列译码器501可以对列地址进行译码或多路复用，以确定哪些存储单元列513包括要被访问的特定存储单元。寻址命令控制电路515还可将行地址传送给行译码器507，然后行译码器507可以确定哪些存储单元行515包含要被访问的存储单元。
如果接收到的命令操作是读操作，则在实施例中可出现以下事件。与现有技术的电路不同，该电路可能不会假设所有位线509已被预充电。预充电选择电路505可以从列译码器501或寻址命令控制电路515接收指示要对位线509中的哪些位线进行选择性预充电的信号。在实施例中，预充电选择电路505可以包含预充电选择晶体管(未示出)，以允许预充电选择电路505对适当的位线509进行选择性预充电。在实施例中，预充电选择电路505可以是读出放大器电路503的一部分，所述读出放大器电路503可以包含多个读出放大器。在实施例中，读出放大器503可以包含多个读出放大器，每个读出放大器与所述多个位线509中的每一个位线相关联。
在实施例中，所述选择性预充电可以是针对比存储体或存储器芯片中的所有位线少的位线509。在实施例中，位线509的子组可以只包括那些连接到要被访问的存储单元513的位线509。在实施例中，被选择性预充电的位线509的子组可以是存储单元的存储体、存储单元的阵列或网格、存储单元的子阵列、8字节的字(八位位组)、字线中的两列、或单个存储单元513等。对于要进行选择性预充电的位线509，预充电选择电路505可以将电压电平设置或固定为大约等于基准电压电平的一半(Vcc/2)或者某一其它电压。
行译码器507可以设置或固定在包含要被访问的存储单元513的行线511上的访问电压。当存储单元513检测到访问行电压已被设置或固定时，存储单元513可以允许存储单元513的存储元件(未示出)与相关的位线509共享其存储的电压。该共享可能引起位线509的电压电平的微小扰动。读出放大器电路503可以通过施加正反馈直到位线509被驱动、设置或固定到所存储的电压电平来便利于对所存储的电压电平的驱动。由于行译码器507可以只将一个行线511设置或固定到访问电压电平，因此只有存储单元513的一行会被“接通”且驱动位线511的电压电平。此时，读出放大器电路503可以读取位线509的电压电平，并且结果被发送到输出数据总线(未示出)。此外，该操作可能耗尽存储单元513中存储的电荷，但是读出放大器电路503的操作可以刷新所存储的电压。
如果所述命令操作是写命令，则行译码器507可以如在读操作中一样设置或固定在一个行线511上的访问电压。接下来，读出放大器电路503可以将位线509上的电压驱动为期望的电压(表示期望的二进制逻辑值)，所述期望的电压又可以将存储单元513的电压驱动到期望的电压电平。此外，可以在上述的类似进程之后不定期地刷新所有位线509(其中位线被预充电，值被读取且随后通过读出放大器503的操作而被写入或刷新)。
图6描述了根据本发明各种实施例的存储单元架构的示意图。存储单元600可包括选通晶体管601，选通晶体管601具有经由行线611(也称为字线)而可操作地耦合到行译码器(未示出)的端子。选通晶体管601的另一端子可经由位线607被可操作地耦合到读出放大器(未示出)和列译码器(未示出)。存储单元600还可以包括电容器603，电容器603可用作存储单元600的存储元件。电容器603可以存储表示逻辑二进制位“0”或逻辑二进制位“1”的存储电压。表示“0”或“1”的实际的存储电压电平(或电压电平的范围)可以在存储单元架构之间变化，本发明的实施例不限于任一电压电平、多个电平或范围。
存储单元600还可以包括预充电选择晶体管605，预充电选择晶体管605可位于选通晶体管601与电容器603之间。预充电选择晶体管605的端子可以经由预充电选择线609而被可操作地耦合到预充电选择电路(未示出)。在实施例中，预充电选择电路可以设置或固定预充电选择线609上的预充电选择电压，该预充电选择电压可以使得位线607被驱动为预充电电压电平。因此，通过在存储单元600中包括预充电选择晶体管，可以只对具有要被访问的存储单元的那些特定列进行预充电，从而节省在预充电周期期间消耗的功率。这些实施例提供了非常精细的粒度，使用该非常精细的粒度可以对位线进行选择性预充电：可以仅对连接到要被访问的存储单元的那些特定位线进行预充电。在替代性实施例(未示出)中，可以通过例如将类似的预充电选择晶体管置于预充电选择电路中来实现这种相同水平的精细粒度。在其它实施例中，可以使用数量更少的预充电选择晶体管，并且可以用更小的粒度来实现对位线的选择性预充电，从而导致了比可能必需被预充电的位线多但仍然少于所有位线的位线被预充电，因此实现了功率节省。在这些实施例中，功率节省可能部分地取决于对位线进行预充电的粒度。
在使用诸如DRAM存储单元之类的存储单元的实施例中，使用垂直尺度的晶体管，由于包括预充电选择晶体管而造成的裸片尺寸的增加或者不利可达到最小化。
图7示出了根据各种实施例的在选择性预充电中实现列级粒度的、包括预充电选择线的存储器矩阵架构或存储器网格架构。在实施例中，存储单元713可以以实质上按具有多列和多行的网格或矩阵来排列。每个存储单元713可以构成该网格的正好一行和正好一列的一部分。单个列中的每个存储单元713可以通过相应的位线709而连接到同一列中的所有其它存储单元713，行中的每个存储单元713可以通过相应的行线711而连接到该行中的所有其它存储单元713。寻址命令控制电路715可以接收用于对某些存储单元713进行访问操作的命令。寻址命令控制电路715还可以接收存储器地址或标识符，所述存储器地址或标识符可以包括对存储单元713中的那些要被访问的存储单元进行标识的行地址和/或列地址。在实施例中，所述行地址和列地址每个可以在不同的时钟周期被单独地应用于存储器件(未示出)的输入引脚。在实施例中，可以首先提供行地址。在实施例中，可以首先提供列地址。寻址命令控制电路715可以将列地址传送给列译码器701。列译码器701可以对列地址进行译码或多路复用，以确定存储单元713的哪些列包括要被访问的特定的存储单元。寻址命令控制电路715还可以将行地址传送给行译码器707，行译码器707随后可以确定存储单元713的哪些行包括要被访问的存储单元。
如果接收到的命令操作是读操作，则在实施例中可发生以下事件。与在现有技术的电路中不同，该电路可能不会假设所有位线709已被预充电。可以是读出放大器电路703的一部分的预充电选择电路705可从列译码器701或寻址命令控制电路715接收表示要对存储单元713的哪些列进行选择性预充电的信号。在实施例中，读出放大器电路703还可包含多个读出放大器。
每个存储单元713可包括选通晶体管719、存储电容器721以及预充电选择晶体管723。在实施例中，每个预充电选择晶体管723可以经由多个预充电选择线717被可操作地耦合到预充电电路。所述预充电选择电路可以设置或固定每个预充电选择线717上的预充电选择电压，从而便利于对多个位线709的选择性预充电。在实施例中，可以只对包含要被访问的存储单元的那些列进行预充电，由此实现精细的粒度。
行译码器707可以设置或固定在包含要被访问的存储单元的行线711之一上的访问电压。当一个存储单元713检测到访问线电压已被行译码器707设置或固定时，该存储单元713可以打开选通晶体管719并允许存储电容器721与相关的位线709共享其存储电压。该共享可引起位线709的电压电平的微小扰动。读出放大器电路703可以通过对所述微小扰动施加正反馈直到位线709被设置或固定到所存储的电压电平来便利于对所存储的电压电平的驱动。由于行译码器707可以只将一个行线711设置或固定到访问电压电平，因此仅一行存储单元713被“接通”并驱动位线709的电压电平。此时，读出放大器电路703可以读取位线709的电压电平，且该输出被发送至输出数据总线(未示出)。此外，该操作可耗尽存储电容器721上的电荷，当然，读出放大器电路703的操作可以恢复所存储的电压。
如果命令操作是写命令，则行译码器707可以如在读操作中那样设置或固定行线711上的访问电压。接下来，读出放大器电路703可以将位线709上的电压驱动为期望的电压(表示要存储的期望的二进制逻辑值)，该期望的电压又可以将存储电容器721的电压驱动为期望的电压电平。此外，可在如上所述的类似进程之后不定期地恢复存储电容器721上的存储电压。
在利用串联在选通晶体管719与存储电容器721之间的预充电选择晶体管723的本发明的实施例中，即使在选通晶体管719被启动时，存储电容器721的存储电压电平也可保持与位线709相隔离。这是因为，在当前的访问操作中，只有连接到要被访问的存储单元的预充电选择晶体管723才可以被启动。所有其它的预充电选择晶体管723可以保持不被启动。因此，即使通过行线711上的行线电压的设置或固定而使得存储单元713的选通晶体管719被启动时，预充电选择晶体管723仍可允许存储单元713保持在“断开”模式。这样，利用预充电选择晶体管723可以允许译码级别处于存储单元级(即，“位”级)。可以一次启动单个的存储单元713，而不是如使用现有技术那样一次启动整行的存储单元。在实施例中，该译码可以通过以下来完成：在预充电选择电路705对连接到存储单元713的相同列的对应位线709进行选择性预充电时或此后不久，向预充电选择线717施加预充电选择电压。因此，在实施例中，预充电选择电路705可以处理这种附加的译码级别。
如上文所述，可以选择行线711上的第一存储单元713，并且可以通过以下方式来对该第一存储单元713进行读、写或其它操作：设置或固定行线选择电压，对所需的位线709进行预充电，以及接通读出放大器电路703。接下来，通过如上文所述地增加附加的译码级别，在很短的时段内且在同一ACTIVE(活动)周期内，相同的所选行线711上的第二位/存储单元713可以被“接通”，并且对该第二位/存储单元713进行读、写或其它操作，而不需要进行到下一个访问周期。此外，在访问第一位/存储单元713时，可以对连接到第二位/存储单元713的位线709进行预充电。通过在访问第一位/存储单元713时隔离第二位/存储单元713(使用上述附加的译码级别)，第二位/存储单元713的存储电压可以被保持并且可以不需要在对第一位/存储单元713进行访问操作之后被刷新。如上文参照图3所描述的，现有技术的配置使得连接到行线的所有存储单元的存储电压电平被耗尽，即使是在当前访问操作期间不访问这些存储单元时也是如此。在可以访问这些位之前，必须刷新这些存储单元并发起新的访问周期，从而增加了延迟。但是，在本发明的实施例中，可以支持突发模式操作，由此单个行中的多个位可以被选择性地预充电，并且可以在很短的时段内相继被访问，而不进入新的访问周期，从而软错误的可能性降低，且/或功率消耗降低。
图8示出了根据本发明各种实施例的、包括预充电选择线817和预充电电压线825的存储器矩阵架构。图8的存储器矩阵以与图7的存储器矩阵相类似的方式进行操作。而在以下则突出其不同之处。
每个存储单元813包含选通晶体管和存储电容器(未标记)。预充电选择晶体管823被放置成与每个存储单元813相邻，并且经由预充电选择线817被可操作地耦合到预充电选择电路805。预充电选择晶体管823还经由预充电电压线825被可操作地耦合到预充电选择电路805。在设置或固定在预充电选择线817上的预充电选择电压后，预充电选择晶体管可以便利于将位线809驱动为在预充电电压线825上设置或固定的所述预充电选择电压。这样，可以使用预充电选择晶体管823将多个位线809预充电到预充电电压。在实施例中，可以只对包含要被访问的存储单元的那些列进行预充电。在实施例中，可以使用图8中描述的存储器矩阵架构来对比包含要被访问的存储器的所有列多(但不是全部列)的列进行预充电。在实施例中，图8中描述的存储器矩阵架构可能导致小的裸片尺寸损失，但是也可以在少许牺牲或不牺牲性能的情况下实现在工作功率方面的实质性节省。
图9示出了描述根据本发明的各种实施例的数字存储器操作的流程图，其中可以用一个命令来替换另一个命令而不需要新的访问周期。在901处，数字存储器件可以接收到第一访问命令(例如读或写)，并且可以提供有关该数字存储器件的地址引脚的存储器地址或标识符。在实施例中，所述存储器地址可包括标识包含要被访问的存储单元的行和列的行地址和/或列地址。在实施例中，所述行地址和列地址每个可以在不同的时钟周期被单独地应用于该存储器件的输入引脚。在实施例中，可以首先提供行地址。在实施例中，可以首先提供列地址。在903处，数字存储器件的列译码器可以对要被访问的存储单元的列地址进行多路分解或译码。在905处，选择性预充电电路可以对位线子组进行选择性预充电，所述位线子组包括那些包含要被访问的存储单元的位线。在实施例中，选择性预充电的位线可以比存储体或整个芯片中的所有位线少。在实施例中，所述位线子组可以只包括那些连接到要被访问的存储单元的位线。在实施例中，被选择性预充电的位线子组可以是存储单元的存储体、存储单元的阵列或网格、存储单元的子阵列、8字节的字(八位位组)、字线中的两列、或单个存储单元等。
在907处，行译码器可以对要被访问的存储单元的行地址进行多路分解或译码。在909处，作为响应，行译码器可以设置或固定在连接到具有要被访问的存储单元的行的行线上的访问电压。在911处，数字存储器件可被适配为感测第二访问命令。例如，在实施例中，如果第一命令是读命令，则第二命令可以是写命令或其它命令。在实施例中，如果第一命令是写命令，则第二命令可以是读命令或其它命令。一旦位线已被选择性预充电，则所述访问电压已被设置或固定在具有要被访问的存储单元的适当的行上，且如果在913处没有检测到新的访问命令，则读出放大器可以便利于在915处对第一访问操作的执行，并且可以读取数据位并将其发送至输出总线(例如在访问操作是读操作的情况下)。如果在913处已检测到新的访问命令，则读出放大器可以便利于在917处对第二访问操作的执行。
通过例如在访问周期的起始处(在前端)发起预充电周期而不是在之后(在后端)发起预充电周期，可以使图9中描述的操作成为可能。因此，当提供了包括存储体地址和行地址的存储器地址或接收行地址和列地址的平面地址(flat address)时，可对特定的存储体、小型存储体、子存储体、或子阵列进行预充电并且其随后被启动以用于访问。在此之前，可以不对存储体或存储体的一部分进行预充电。因此，预充电可以是在存储器访问操作前端的启动命令的组成部分，而不是如在现有技术中一样在后端进行。
因此，在存储器芯片等待位线被选择性预充电(905)以及行译码器对行地址进行译码(907)的同时，可以在存储器芯片的适当的引脚上接收新的访问命令。这在例如存储器控制器或数字信号处理器想要重新区分读、写或刷新之间的优先次序时可能是有用的。在现有技术中，如果想要例如中止写且开始读，则必须再次完全开始新的周期。在本发明的实施例中，所述芯片可以在一个时钟周期中止一个操作并在另一时钟周期产生新的操作，而不会有数据完整性的任何损失。这在例如面向通信的存储器中可能是有用的，其中入口模式可能是已知的，而不是出口模式。
在实施例中，由于预充电可以是在周期的起始处进行，因此如果要对整个存储体进行选择性预充电，则与传统的存储器芯片或DRAM相比，数据访问可能不得不延迟。如果在每个时钟周期连续地访问所述存储体，则这可能导致一次“起动(startup)”损失。相对于现有技术的存储器芯片而言的、用于接收第一访问命令并将数据放在输出总线上(例如如在读操作中那样)的例如4至6个周期，本发明的实施例在最差情况的场景下可能需要例如7至9个周期。在存储器体系结构是子阵列型架构的实施例中(其中所述子阵列为仅64k比特或128k比特)，所述选择性预充电可以只占用一个系统时钟，因此损失可能小得多。但是，即使是在存在“起动”损失的实施例中，存储体随机访问时间也保持不变。例如，在使用位突发长度为8的实施例中，对于总体性能而言数据访问损失可能是无关紧要的。
在本发明的实施例中，“用户”能够经由存储器件的引脚或焊垫来选择性地控制预充电操作。可以连同特定位置(存储体、子阵列，乃至与读或写操作类似的一行)的存储器地址向该器件提供预充电命令。在实施例中，如果期望的话还可以对整个器件进行预充电。在实施例中，用户可以使用MODE REGISTER(模式寄存器)配置命令对存储器件进行编程以在操作的起始处或结束处进行选择性预充电。通过以该方式执行，能够以最大数据吞吐量以及在没有任何方面的性能降低的情况下实现工作功率的显著降低。
本发明的实施例旨在避免在读操作或写操作或访问之后对任何或全部存储体进行预充电。在这些实施例中，可以以另一方式来节省工作功率。许多类型的存储器芯片需要被定期刷新以避免漏电。在每个刷新周期的起始处，必须对所有要刷新的列进行预充电。但是，当预充电出现在访问周期的结束处时，必须在刷新周期的起始处对要刷新的列再次进行预充电，这不必要地消耗了能量。在避免在每个访问周期的结束处进行预充电的实施例中，当针对特定存储体的下个周期是刷新周期时，存储器件可以避免进行两次预充电，由此在实施例中节省了能量。由于无论如何，所有刷新周期在该周期的起始处都有预充电，因此在在先的访问周期中放弃预充电不会具有性能的影响。此外，刷新可能不具有数据访问，因此可能不存在访问延迟损失，或者在实施例中可能存在无关紧要的访问延迟损失。在实施例中，在刷新周期期间可禁用预充电选择，以允许所有位线被预充电。
在利用单独的I/O配置的实施例中，不管实现哪种选择性预充电模式，数据都可以在连续的周期被读入或写入存储体中，而不违反突发长度要求。
在实施例中，选择性预充电可以允许用于选择存储体顺序的灵活性。例如，在现有技术的8个存储体的RLDRAM中，必须以特定顺序对所有存储体进行循环。如果要从一个存储体跳到另一存储体而不遵循适当的顺序，则存储体可能不会做好启动的准备。但是，实现选择性预充电的本发明的实施例可以允许在启动操作的起始处对期望的存储体的选择性预充电以及对该期望的存储体的访问，而不需要遵循任何特定的存储体顺序。
在本发明的实施例中，可以只启用那些与被选择性预充电的列相关联的读出放大器。因此，这不但可以如前所述地节省在预充电周期的工作功率，而且可以节省在访问周期的工作功率。由于没有理由要操作其它读出放大器，因此这不会使性能受损。在实施例中，这可以通过适当的列地址译码来实现。因此，在利用对位线的选择性预充电以及对相关的读出放大器的选择性启动的实施例中，可以降低集成电路的结温和壳体温度，这可以增强集成电路的刷新时段以及长期可靠性。
本发明的另一优点是可以减少与位线周期时间相关的软差错和瞬态误差。由于在任何给定的访问周期可以只对少数位线进行选择性预充电，因此可以减少这些不期望的误差。
图10-21描述了现有技术中已知的典型DRAM芯片的时序图。图22-28示出了根据各种实施例的对传统的DDR SDRAM(同步双数据速率DRAM)的改进。
图29示出了被配置为实现本发明各种实施例的示例性计算系统。如图所示，计算机系统2900包括多个处理器或处理器核2902以及选择性预充电存储器2904。一个或多个处理器2902可以是数字信号处理器。在实施例中，选择性预充电存储器2904可以是在本申请中其它地方描述的数字存储器件的任何实施例，或者可以是本发明的其它实施例。对于包括权利要求的本申请而言，术语“处理器”和“处理器核”可以被认为是同义词，除非上下文清楚地记载了其它要求。此外，计算系统2900可以包括大容量存储器件2906(例如磁盘、硬盘驱动器、光盘只读存储器(CDROM)等)、输入/输出器件2908(例如键盘、光标控制器等)以及控制器2910，所述控制器2910在实施例中可以是用于控制选择性预充电存储器2904的操作的存储器控制器。在实施例中，控制器2910可以被专门配置为与选择性预充电存储器2904进行通信，所述通信在实施例中包括在向选择性预充电存储器2904发出访问命令时在行地址之前提供列地址。所述元件可以经由系统总线2912而相互耦合，系统总线2912可以代表一个或更多个总线。在多个总线的情况下，所述多个总线可以通过一个或更多个总线桥(未示出)被桥接。选择性预充电存储器2904可以用于存储编程指令2922的工作副本，所述编程指令2922例如是操作系统编程指令或其它编程指令。
这些元件中的每个元件可以执行其在现有技术中已知的传统功能。具体地，大容量存储器2906可以用于存储例如用于操作系统的编程指令2922的工作副本和永久副本。除了上述之外，元件2902、2906、2908和2912的构造是已知的，因此将不再进一步描述。
本发明的实施例可以在任何利用数字存储器的电子设备或系统中使用，所述数字存储器包括蜂窝电话、数字电话、个人数据助理、膝上型计算系统、路由器、集线器、交换机、线卡、蜂窝电话、个人数据助理(PDA)、电子游戏设备、高清晰度电视机(HDTV)、以及工业设备、自动化设备等。本发明的实施例不限于任一种或任一组通信设备或其它电子设备的实施。因此，图29的计算机系统仅仅是示例性的，且本领域普通技术人员将会认识到本发明的实施例不限于此。
图30描述了包含对一个或多个电子电路的形式描述或编译描述3002的介质3004，所述电路实现本申请中描述的一个或多个实施例。在各种实施例中，介质3004可以是CD-ROM、硬盘驱动器、软盘、DVD-ROM、闪存存储器件或其它本领域中已知的用于存储形式描述3002的介质。在实施例中，形式描述3002可以以VHSIC硬件描述语言(VHDL)、Verilog、或者适合于对电子电路进行形式描述的任何其它这种硬件设计语言来进行，其中所述电路实现了本申请中描述的一个或多个实施例。编译格式可以是图形数据系统(GDS)、GSD II或其它格式。
尽管在此示出和描述了特定实施例，但是本领域的普通技术人员应当理解，在不背离本发明的实施例的范围的情况下，可以使用各种替代性的和/或等同的实施方案来替代所示出和描述的特定实施例。本申请旨在涵盖对在此讨论的实施例的任何修改或变化。因此，显然，本说明书意图在于本发明的实施例仅受到本发明的权利要求及其等同内容的限定。

Claims (47)

1.一种操作数字存储器的方法，包括：
由数字存储器件接收用于对多个存储单元的子组执行操作的命令，所述数字存储器件包括所述多个存储单元以及与所述存储单元相关联的多个位线，所述子组包括的存储单元少于所述多个存储单元；以及
响应于所接收的命令，只对与所述存储单元的所述子组相关联的所述位线的子组进行选择性预充电。
2.根据权利要求1所述的方法，还包括：由所述数字存储器件接收标识符，以及使用所述标识符的至少一部分来识别所述多个位线的所述子组。
3.根据权利要求2所述的方法，其中所述命令是访问操作命令，且其中所述方法还包括：对所述多个存储单元的所述子组执行访问操作，所述多个存储单元的所述子组由所述标识符进行标识。
4.根据权利要求3所述的方法，其中所述多个存储单元中的每个存储单元包含选通晶体管和预充电选择晶体管，所述选通晶体管包括行线端子，所述预充电选择晶体管包括预充电选择端子，且其中执行所述访问操作还包括：通过行译码器固定在耦合到每个所述行线端子的行线上的访问电压电平，以及通过预充电选择电路固定在耦合到所述预充电选择端子的一个或更多个预充电选择线上的预充电选择电压电平。
5.根据权利要求4所述的方法，还包括：由所述数字存储器件接收用于对所述多个存储单元的另一子组执行另一访问操作的另一命令，以及对所述多个存储单元的所述另一子组执行所述另一访问操作，所述多个存储单元的所述另一子组包括至少一个不在所述多个存储单元的所述子组中且也耦合到所述行线的存储单元，所述另一访问操作在所述访问操作的访问周期内执行。
6.根据权利要求5所述的方法，还包括：基本上在所述访问操作的执行期间对与所述存储单元的所述另一子组相对应的所述位线的另一子组进行选择性预充电。
7.根据权利要求3所述的方法，其中所述执行访问操作和所述选择性预充电基本上同时发生。
8.根据权利要求3所述的方法，其中所述访问操作是读操作。
9.根据权利要求3所述的方法，其中所述访问操作是写操作。
10.根据权利要求2所述的方法，其中所述标识符包括行地址和列地址，所述列地址用于标识所述多个位线的所述子组。
11.根据权利要求1所述的方法，其中所述多个存储单元包括阵列、字线中的多于三个的列或多于一个的位线，所述多个存储单元的所述子组包括子阵列、字线中的至少两列或单个位线。
12.根据权利要求1所述的方法，还包括：选择性地仅启用读出放大器的子组，所述读出放大器的子组与要被选择性预充电的所述多个位线的所述子组相对应。
13.一种设备，包括：
按包括多个列和多个行的网格布置的多个存储单元，所述多个存储单元中的每一个存储单元构成了所述网格的正好一行和正好一列的一部分，列中的每个存储单元经由多个位线中的相应位线而彼此相连接，行中的每个存储单元经由多个行线中的相应行线而彼此相连接；以及
预充电选择电路，其可操作地耦合到所述多个位线，且被配置为响应于接收到的用于对所述多个存储单元的子组执行访问操作的命令而便利于对位线子组进行选择性预充电，所述位线子组包括比全部的所述多个位线少的位线，所述位线子组对应于所述多个存储单元的所述子组。
14.根据权利要求13所述的设备，其中所述预充电选择电路包含可操作地耦合到所述位线子组的多个预充电选择晶体管，且其中所述预充电选择电路被配置为通过启动与所述位线子组相关联的所述多个预充电选择晶体管中之一而便利于对所述位线子组进行选择性预充电。
15.根据权利要求13所述的设备，其中所述多个存储单元中的每一个存储单元包括相应的预充电选择晶体管，所述预充电选择电路被配置为固定在所述相应的预充电选择晶体管的相应端子上的预充电选择电压，以便利于对所述位线子组中的相应位线的所述预充电。
16.根据权利要求15所述的设备，其中所述多个存储单元中的每一个还包括被配置为对存储电压电平进行存储的存储元件，且其中所述多个存储单元中的每一个还被配置为在检测到相应行线上的访问电压电平时驱动所述位线子组中的相应位线上的位电压。
17.根据权利要求16所述的设备，其中所述多个存储单元中的每一个还包括选通晶体管，所述选通晶体管具有可操作地耦合到所述位线子组中的相应位线的第一端子、可操作地耦合到相应行线的第二端子、以及可操作地耦合到所述预充电选择晶体管的第三端子，且其中所述预充电选择晶体管串联在所述多个存储单元中的每个存储单元的选通晶体管和存储元件之间。
18.根据权利要求13所述的设备，还包括列译码器，所述列译码器可操作地配置为对由所述设备接收到的、标识要被访问的存储单元子组的标识符的列地址进行译码，所述列地址译码器还可操作地配置为基于译码后的列地址向所述预充电选择电路发信号通知所述位线子组。
19.根据权利要求18所述的设备，其中所述位线子组与至少所述多个列的子组相关联，所述多个列的子组包括要被访问的所述存储单元子组。
20.根据权利要求13所述的设备，还包括多个预充电选择线，且其中单个列中的每个存储单元通过所述多个预充电选择线中的相应预充电选择线而连接到所述预充电选择电路以及连接到所述单个列中的所述其它存储单元中的每个存储单元，且其中所述多个存储单元中的每个存储单元被设置为在(a)已固定在所述多个行线中的相应行线上的行线电压电平且(b)已固定在所述多个预充电选择线中的相应预充电选择线上的预充电选择电压的情况下启动。
21.根据权利要求20所述的设备，其中所述多个存储单元中的每个存储单元被配置为在启动时将相应位线上的电压驱动为所述存储单元的存储电压。
22.根据权利要求20所述的设备，其中所述多个存储单元中的每个存储单元包括：耦合到所述相应行线的选通晶体管，耦合到所述相应预充电选择线的预充电选择晶体管，以及被设置成与所述选通晶体管和所述预充电选择晶体管串联的存储元件。
23.根据权利要求20所述的设备，其中所述预充电选择电路被配置为固定在所述多个预充电选择线的子组上的所述预充电选择电压电平。
24.根据权利要求13所述的设备，还包括经由所述行线而可操作地耦合到所述多个存储单元的行译码器，所述行译码器被配置为对由所述设备接收到的标识符的行地址进行译码，其中所述标识符标识包含要对其执行访问操作的所述存储单元子组的行，所述行译码器还被配置为固定在包含要对其执行访问操作的所述存储单元子组的所述行的所述相应行线上的访问电压电平。
25.根据权利要求24所述的设备，还包括可操作地配置为对由所述设备接收到的所述标识符的列地址进行译码的列译码器，其中所述标识符标识包含要被访问的所述存储单元子组的一个或更多个列的子组。
26.根据权利要求13所述的设备，还包括多个读出放大器，每个读出放大器可操作地耦合到所述多个位线之一，并被配置为在所述电路断开之后读取位线电压电平。
27.根据权利要求26所述的设备，其中所述预充电选择电路还被配置为响应于另一接收到的用于对所述多个存储单元的另一子组执行另一访问操作的命令而便利于对包括比全部的所述多个位线少的另一位线子组进行选择性预充电，所述另一位线子组包括至少一个不在所述位线子组中的位线，所述多个存储单元的所述另一子组包括至少一个不在所述多个存储单元的所述子组中的、且与所述多个存储单元的所述子组耦合到相同的行线的存储单元，所述预充电选择电路还被配置为在所述多个读出放大器中的相应读出放大器的子组读取所述存储单元的子组的相应的多个位线电压时、便利于对所述另一位线子组的所述预充电。
28.根据权利要求25所述的设备，其中所述多个读出放大器被配置为被选择性地启用。
29.根据权利要求13所述的设备，其中所述设备被设置在芯片上，所述芯片还包括：控制器，其可操作地耦合到所述存储单元和所述选择性预充电电路，以控制所述存储单元和所述选择性预充电电路的操作。
30.一种系统，包括：
数字信号处理器；以及
可操作地耦合到所述数字信号处理器的数字存储器件，所述数字存储器件包括：
按包括多个列和多个行的网格布置的多个存储单元，所述多个存储单元中的每一个存储单元构成所述网格的正好一行和正好一列的一部分，列中的每个存储单元经由多个位线中的相应位线而彼此相连接，行中的每个存储单元经由多个行线中的相应行线而彼此相连接；以及
预充电选择电路，其可操作地连接到所述多个位线，且被配置为响应于接收到的用于对所述多个存储单元的子组执行访问操作的命令而便利于对位线子组的选择性预充电，所述位线子组包括比全部所述多个位线少的位线，所述位线子组对应于所述多个存储单元的所述子组。
31.根据权利要求30所述的系统，其中所述预充电选择电路包含可操作地耦合到所述多个位线的多个预充电选择晶体管，且其中所述预充电选择电路被配置为通过启动与所述位线子组相关联的所述多个预充电选择晶体管之一而便利于对所述位线子组进行选择性预充电。
32.根据权利要求30所述的系统，其中所述多个存储单元中的每个存储单元包括相应的预充电选择晶体管，所述预充电选择电路被配置为固定在所述相应的预充电选择晶体管的相应端子上的预充电选择电压，以便利于对相应位线的所述预充电。
33.根据权利要求32所述的系统，其中所述多个存储单元中的每个存储单元还包括被配置为对存储电压电平进行存储的存储元件，且其中所述多个存储单元中的每一个存储单元还被配置为在检测到相应行线上的访问电压电平时驱动相应位线上的位电压。
34.根据权利要求33所述的系统，其中所述多个存储单元中的每个存储单元还包括选通晶体管，所述选通晶体管具有可操作地耦合到相应位线的第一端子、可操作地耦合到相应行线的第二端子、以及可操作地耦合到所述预充电选择晶体管的第三端子，且其中所述预充电选择晶体管串联在所述多个存储单元中的每个存储单元的选通晶体管和存储元件之间。
35.根据权利要求32所述的系统，还包括列译码器，所述列译码器可操作地配置为对由所述设备接收到的、标识要被访问的存储单元子组的标识符的列地址进行译码，所述列地址译码器还可操作地配置为基于译码后的列地址而向所述预充电选择电路发信号通知所述位线子组。
36.根据权利要求35所述的系统，其中所述位线子组与至少所述多个列的子组相关联，所述多个列的子组包括要被访问的所述存储单元子组。
37.根据权利要求32所述的系统，还包括多个预充电选择线，且其中单个列中的每个存储单元通过所述多个预充电选择线中的相应预充电选择线而连接到所述预充电选择电路以及连接到所述单个列中的所述其它存储单元中的每个存储单元，且其中所述多个存储单元中的每个存储单元被设置为在(a)已固定在所述多个行线中的相应行线上的行线电压电平且(b)已固定在所述多个预充电选择线中的相应预充电选择线上的预充电选择电压的情况下启动。
38.根据权利要求37所述的系统，其中所述多个存储单元中的每个存储单元被配置为在启动时将相应位线上的电压驱动为所述存储单元的存储电压。
39.根据权利要求37所述的系统，其中所述多个存储单元中的每个存储单元包括：耦合到所述相应行线的选通晶体管，耦合到所述相应的预充电选择线的预充电选择晶体管，以及被设置成与所述选通晶体管和所述预充电选择晶体管相串联的存储元件。
40.根据权利要求37所述的系统，其中所述预充电选择电路被配置为固定在所述多个预充电选择线的子组上的所述预充电选择电压电平。
41.根据权利要求30所述的系统，还包括经由所述行线而可操作地耦合到所述多个存储单元的行译码器，所述行译码器被配置为对由所述设备接收到的标识符的行地址进行译码，其中所述标识符标识包含要对其执行访问操作的所述存储单元子组的行，所述行译码器还被配置为固定在所述包含要对其执行访问操作的所述存储单元子组的所述行的所述相应行线上的访问电压电平。
42.根据权利要求41所述的系统，还包括可操作地配置为对由所述设备接收到的所述标识符的列地址进行译码的列译码器，其中所述标识符标识包含要被访问的所述存储单元子组的一个或更多个列的子组。
43.根据权利要求30所述的系统，还包括多个读出放大器，每个读出放大器可操作地耦合到所述多个位线之一，并被配置为在所述电路断开之后读取位线电压电平。
44.根据权利要求43所述的系统，其中所述预充电选择电路还被配置为响应于另一接收到的用于对所述多个存储单元的另一子组执行另一访问操作的命令而便利于对包括比全部的所述多个位线少的位线的另一位线子组进行选择性预充电，所述另一位线子组包括至少一个不在所述位线子组中的位线，所述多个存储单元的所述另一子组包括至少一个不在所述多个存储单元的所述子组中的、且与所述多个存储单元的所述子组耦合到相同的行线的存储单元，所述预充电选择电路还被配置为在所述多个读出放大器中的相应读出放大器的子组读取所述存储单元子组的相应的多个位线电压时、便利于对所述另一位线子组进行所述预充电。
45.根据权利要求43所述的系统，其中所述多个读出放大器被配置为被选择性地启用。
46.一种设备，包括：
用于存储数据的装置，包括按包括多个列和多个行的网格布置的多个存储单元，所述多个存储单元中的每一个存储单元构成所述网格的正好一行和正好一列的一部分，列中的每个存储单元通过多个位线中的相应位线而彼此相连接，行中的每个存储单元通过多个行线中的相应行线而彼此相连接；以及
与所述用于存储数据的装置相耦合的装置，用于响应于接收到的用于对所述多个存储单元的子组执行访问操作的命令、对位线子组进行选择性预充电，所述位线子组对应于所述多个存储单元的所述子组，包括比全部的所述多个位线少的位线。
47.根据权利要求46所述的设备，其中所述用于存储数据的装置包括用于接收标识符的装置、以及用于使用所述标识符的至少一部分来识别所述多个位线的所述子组的装置。
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