CN100485806C - 具有分布式行地址计数器的并发刷新模式的嵌入式dram - Google Patents

Abstract

一种具有分布式行地址计数器的并发刷新模式的嵌入式DRAM。通过允许借助刷新存储体选择信号以刷新存储器阵列来实现并发刷新模式，同时并发地启动其它阵列中的存储器存取操作。通过插入集成在每个阵列中的行地址计数器大大简化了刷新地址管理。在优选实施例中，同时刷新任意组合的多个存储器阵列，同时启动存储器存取操作。该并发模式也支持多存储体操作。

Description

具有分布式行地址计数器的并发刷新模式的嵌入式DRAM

技术领域

本发明主要涉及嵌入式动态随机存取存储器(嵌入式DRAM)，尤其涉及采用集成在每个DRAM中的分布式行地址计数器的并发刷新模式和设计。

背景技术

半导体技术的进步已能够设计具有超过1Giga Hz性能的处理器。但是，系统性能常常受其存储器性能的约束。该缺点的存在对于帮助处理器实现必要速度的高性能嵌入式DRAM产生潜在的强烈需求。对于90nm和超过90nm的技术时代，很难减小单元尺寸和进一步提高嵌入式DRAM的阵列存取晶体管性能。这些是真实的，因为当器件泄漏存在时，不可能减小晶体管阈值电压。但是，必须减小操作电压，以保证器件可靠性和逻辑处理兼容性。通过利用高性能逻辑器件作为存储器单元，这些考虑产生从数据保持驱动设计至存储器可利用性驱动设计的基本改变。

参考图1，示出了先前论述的模拟读出信号。在参考曲线(A)中，常规阵列器件52A(未示出)具有2.5V字线放大电压(VPP)，且与参考曲线(B)相比由连接256个单元(256b/BL)的长位线支持，在参考曲线(B)中，通过连接到64个单元的短位线支持由1.5V VPP供电的逻辑阵列器件22A(未示出)。通过改变信号形成时间(tSIG)提取读出信号，tSIG即为当在接地的读出配置中在随机存取周期时间(tRC)内激活字线时在位线上形成信号的时间。当信号形成时间增加时，单元中的过剩电荷被传送到位线，增加读出信号。但是，当tSIG增加超过tRC的约40％时，电压没有被充分地写回单元，导致信号更小。由于通过比可应用于相应的阵列器件52a的电流高大约30％的电流来启动逻辑阵列器件22A，因此即使对于3.2ns的随机存取周期时间也可以实现大约80mV的读出电压。但是，采用逻辑阵列器件22A要求数据保持时间减小至64μs。因为所有存储器单元都需要在给定的保持时间内被刷新，以保持数据位，所以较短的保持时间大大减小了存储器可利用性，特别对于大密度存储器。例如，具有8K字线的4Mb存储器在64μs内需要8K刷新周期。每8ns又需要至少一个刷新指令，导致对于8ns随机周期存储器，存储器不可用。为了克服短保持DRAM中的存储器可利用性问题，如由Johnson等入提出的美国专利号4,185,323所述，一般使用并发刷新模式。

图2是由多个DRAM存储器存储体210构成的半导体存储器芯片200的方框图。每个存储器存储体210由以二维矩阵结构布置的多个DRAM存储器单元(未示出)构成，这是公知技术，因此不作进一步讨论。一旦在DRAM存储体210(例如210i)中开始存储器存取操作(读、写或刷新操作)，对于随机存取周期时间tRC，DRAM存储体(例如，210i)变得不可用。在DRAM存储体(例如210i)的存储器存取操作过程中，其他DRAM存储体(例如，210j)可以被同时刷新。因此，通过在启动存储器存取操作的同时并发地进行刷新操作，大大提高了存储器可利用性。有两种已知的方法在半导体存储器中启动并发刷新模式，在下文中将描述其细节，如参考图3和4下文所述。

图3示出了在常规静态随机存取存储器(SRAM)缓冲器中启动并发刷新模式的第一方法。例如，在Leung等人提出的美国专利号5,999,474中描述了该方法的细节。半导体存储器芯片300由多个DRAM存储体(310DRAM)构成，每个DRAM存储体包括以二维阵列结构布置的多个存储器单元。只要存取的存储体和刷新的存储体彼此不同，可以在并发刷新至少一个其它存储体310 DRAM-310k的同时存取存储体310DRAM-310J。这允许在存取由DRAM存储体(310j)中相应的字线(320j)支持的多个单元(330j)的同时刷新由DRAM存储体(310k)中相应的字线320k支持的多个单元(330k)。但是，如果阵列310j被连续地寻址，由不间断的存储器存取操作引起阵列310j连续地繁忙，因此在相同阵列310j内的某些存储器单元不会被一起刷新。这阻止了在相同阵列(310j)中进行某些存储器单元的刷新操作。

为了克服该问题，通过增加SRAM存储体(310 SRAM)来增强存储器芯片300，特点在于允许在时钟周期内接收并传送数据的双端口功能。通过TAG存储器(310 TAG)控制DRAM存储体(310 DRAM)和SRAM(310SRAM)的存取操作，同时通过读或写指令(未示出)、存储体地址(XBADD)以及字地址(XWADD)启动存储器芯片300的存储器存取，其中XBADD和XWADD识别DRAM存储体(310DRAM)和所选DRAM存储体内的合适字线之一。当启动存储器存取时，通过解码字地址(XWADD)激活TAG存储器(310 TAG)中的字线(320TAG)和SRAM存储体(310 SRAM)中的字线(320s)。这能够读出TAG存储器(310 TAG)内的存储器单元(330TAG)中的数据和SRAM缓冲器(310 SRAM)内的存储器单元(330s)中的数据。TAG存储器(310 TAG)的读数据位(330 TAG)限定存储体地址(TBADD)，该存储体地址反过来识别用于从SRAM缓冲器(310SRAM)当前读出的数据位(330s)的相应DRAM存储体。当TBADD与存储体地址输入(XBADD)一致时，数据位(330s)是通过存储器存取指令请求的数据位，由于数据位(330s)预先从相应的DRAM存储体复制到SRAM缓冲器(310SRAM)。因此，DRAM存储体存取不是必需的，并从XDATA管脚读出来自SRAM缓冲器(310SRAM)的读数据位。另一方面，如果TBADD不同于存储体地址输入(XBADD)，那么TAG存储器(310TAG)如下控制DRAM存储体(310 DRAM)。

假定TBADD识别DRAM存储体(310i)，那么之后在DRAM存储体(310i)中存储SRAM缓冲器(310SRAM)中的数据位(330s)，其中字线320i与320s的字线地址(直接映射)相同。这允许数据位从SRAM存储器单元(330s)传送到DRAM存储器单元(330i)。与存储体地址输入(XBADD)并发，相应的DRAM存储体(310j)被激活，用于读操作。然后，相应的DRAM存储体(310j)中的单元的数据位(330j)被读出，其中字线320j与320s的字线地址(直接映射)一致。它们从XDATA管脚读出。在SRAM缓冲器(310SRAM)的单元(330s)中也存储单元的数据位(330j)。因此TBADD被更新，以识别用于将来的存储器存取指令的DRAM存储体310j。对于后续相同的寻址模式(即330j)，数据位被读出或写入SRAM缓冲器(310SRAM)中，即使当仅连续地寻址一个阵列(即330j)时，也能够启动存储器单元的刷新操作。最终，由于阵列中的数据位将被复制到SRAM阵列，可以在没有任何违反的情况下刷新阵列。

但是该并发刷新方法具有几个缺点。首先，它需要非常大的SRAM阵列(310 SARM)。其次，由于TAG管理，逻辑变得更复杂，这又减慢存储器存取的等待时间。最后，由于在给定的DRAM存储体周期(tRC)内的刷新操作过程中存储器存储体变得不可用，因此该方法对于多存储体存储器是不适合。多存储体存储器芯片需要寻址在每个存储体至存储体存取周期(tRRD)过程中需要被寻址的任意存储体，使需要tRC周期时不能启动刷新操作，其中存储体至存储体存取周期(tRRD)比tRC更短。

图4示出了通过利用DRAM的并发功能启动同时刷新的第二方法。半导体存储器芯片400由多个DRAM存储体410(410i至410j)构成，每个存储体410由相应的地址和指令端口(420i至420j)控制。因此，可以并发地激活任意两个或更多存储体。通过并发处理功能，存储器存储体410i保持读模式，同时存储器存储体410j还启动刷新操作。但是，该方法需要复杂的刷新系统管理，以避免由并发功能引起的存储体存取冲突。尽管通过并发功能避免存储体存取冲突，但是由于用于所有存储体的刷新存储器的地址TAG需要独立地管理，处理系统级的每个阵列中的刷新地址是非常复杂的。结果，对于同时刷新采用并发功能需要显著的系统修改。

发明内容

由此，本发明的一个目的是为嵌入式DRAM提供一种并发刷新操作，以提高存储器可利用性。

本发明的另一目的是为嵌入式DRAM提供一种并发刷新操作，而不使用SARM缓冲器。

本发明的再一目的是为嵌入式DRAM提供一种并发刷新操作，以便简化存储器系统的设计。

本发明的另一目的是为嵌入在多存储体存储器系统中的DRAM启动并发刷新操作。

本发明的再一目的是凭借仅仅一个刷新存储体选择为嵌入式DRAM启动并发刷新操作

本发明描述了一种并发刷新模式，其中通过简单的系统改进，嵌入式DRAM能够启动同时存储器存取和刷新操作。通过允许未选择的存储器阵列仅被刷新存储体选择端口刷新来实现并发刷新模式。与常规方法不同，集成在每个存储体中的宏行地址计数器跟踪相应的存储体内的字线地址。由于每个存储体中的内宏刷新计数器独立地保持刷新的字线，因此这大大减小了在并发刷新模式中管理刷新地址的复杂性。通过管理存储体存取冲突单独地实现采用该并发刷新方法的系统改进。由于刷新管理可以集成在现有的多存储体管理系统内，因此本发明特别有利于具有短保持DRAM的多存储体系统。只要管理存储体冲突，可以实现存储器100％的可利用性。

在本发明的另一方面，提供一种由两个或更多存储器阵列构成的半导体存储器，其中将两个阵列的每个连接到行地址计数器，以当给出刷新指令时，在每个阵列内产生第一字地址，同时启动至少一个以上阵列处于存储器存取模式。

在本发明的另一方面，提供一种半导体存储器，包括：i)多个存储器阵列，每个存储器阵列包括多个存储器单元，其中以矩阵布置并由唯一分配给每个存储器阵列的行地址计数器控制所述存储器单元，行地址计数器产生第一字地址；以及ii)用于启动存储器单元中的刷新操作的装置，当将刷新指令发送到相应的存储器阵列时，通过第一字地址识别存储器单元。

附图说明

引入并构成说明书一部分的附图示出了本发明的优选实施例，并与上面给出的概述和如下给出的优选实施例的详细描述一起说明本发明的原理。

图1示出了表示从两个256b/BL和64b/BL DRAM阵列产生的模拟读出信号的两条曲线，用于说明从数据保持驱动设计到存储器可利用性驱动设计的常规改变。

图2示出了表示多存储体DRAM存储器装置的框图，用于说明在启动存储器存取的同时如何通过应用刷新操作的现有技术的并发性能提高存储器可利用性。

图3示出了在已经通过增加SRAM增强的存储器芯片300中启动并发刷新模式的现有技术方法，其特点在于在一个时钟周期内接收和传送数据的双端口功能。

图4示出了通过利用DRAM的同时功能启动并发刷新模式的另一常规方法，其中通过同时功能，存储器存储体保持在读模式中，同时还能启动存储器存储体的刷新操作。

图5示出了根据本发明可应用于具有分布式行地址计数器的并发刷新模式的存储器结构。

图6示出了根据本发明集成在DRAM的每个存储体中的行地址计数器的晶体管级示意图。

图7示出了根据本发明由核心、行地址和开关元件构成的详细的存储体结构。

具体实施方式

现在参考图5，图5示出了本发明的具有分布式行地址计数器的并发刷新模式的存储器结构。本实施例假定嵌入式DRAM宏。但是本发明也可应用于独立的DRAM。

DRAM宏采用具有16个独立存储体选择端口BSEL_0-15的灵活性多存储体协议，每个控制BANK_0-15的相应阵列。可选地，可以将BSEL_0-15实现为识别BANK_0-15的一个阵列的四位存储体地址矢量。与常规DRAM宏不同，它还包括16个刷新存储体选择端口RBSEL_0-15，每个与存储器存取操作独立地控制相应的阵列作为存储体。本发明的基本概念不是并发刷新模式，而是引入集成到每个存储体中的分布式行地址计数器，以在系统级实现刷新管理的更大简化。

每个阵列包括识别并发刷新模式的字地址WRAC_0-6的行地址计数器RAC(例如520)。每个阵列还包括开关530，以有选择地将字地址WRDD_0-6或字地址WRAC_0-6连接到阵列存储体(BANK)的行译码器(未示出)。对于存储器存取操作，通过开关530将由存储体选择信号BSEL发送的字地址WADD_0-6连接到阵列510中的行译码器(未示出)。这允许阵列510中的相应字线(未示出)根据字地址WADD_0-6被激活。另一方面，当发送存储体刷新指令RBSEL时，通过开关530将来自计数器RAC 520的字地址(WRAC_0-6)连接到阵列中的行译码器(未示出)。这允许阵列510中的相应字线(未示出)根据字地址(WRAC_0-6)被激活，以便刷新相应的存储器单元。通过管理BSEL(即，BSEL₀)和RBESL(即，RBSEL₀)，启动阵列(即，BANK₀)的存储器存取，同时对于其它阵列(即，BANK₁₄)并发地启动刷新操作。因为RAC计数器被集成到每个存储体中，内部管理所选的刷新存储体(即，BANK₀)内的字线激励。这些大大简化了系统设计。

正如前面提到的那样，对于多存储体存储器系统避免存储体冲突是众所周知的设计实践。假定每个阵列由128个字线构成，那么只要在保持时间内为每个存储体发送128个刷新指令，数据将被保持。这导致通过适当地管理RBSEL存储器几乎完全利用。在多存储体系统中，对于每个存储体至存储体存取时间周期(tRRD)可以以交错的方式激活存储体，同时对于每个tRRD并发地刷新其它阵列。只要相同的存储体的激励比随机存取周期时间(tRC)更长，那么可以避免存取的存储体和刷新的存储体之间的存取冲突。更具体地说，通过BSELn和RBSELn激活随后的存储体(BANKn)必须比tRC更长。该管理比利用相应的地址和指令端口的现有并发刷新管理更加简单。对于所选的刷新存储体不需要刷新地址管理。可选地，两个或多个存储器阵列可以被同时刷新，同时每个时钟周期启动存储器存取。通过同时激活多个刷新存储体控制信号RBSEL_0-15有利地实现这些。分布式RAC计数器方法要求针对相应的刷新存储体控制RBSEL，而不必在地址端口和各个控制电路之间建立通信。这导致电流节省高达10mA，假定七个地址总线转变，在1GHz频率下工作时每个具有1.5pF电容量。电流节省优点随存储器速度和密度增加而进一步增强。

图6是集成在每个存储体(BANK)中的行地址计数器520的晶体管级示意图。行地址计数器包括七个计数器逻辑元件610_0至610_6，每个产生相应的地址位WRAC_0-6。每个计数器逻辑元件(例如，610_0)由两个CMOS通栅(pass gate)622和624、两个CMOS锁存器626和628和两个反相器620和630构成。将图5所示的刷新启动信号RBSEL连接到用于CMOS通栅622的NMOS栅极，和用于CMOS通栅624的PMOS栅极。RBSEL被反相器620反相并被连接到CMOS通栅622的PMOS栅极和CMOS通栅624的NMOS栅极。因此，只要信号RBSEL处于低电平，CMOS通栅624将节点N2连接到节点N3，并随后连接到节点N4。CMOS通栅622保持截止，使节点N0与N4隔离。因此来自计数器逻辑元件610_0的WRAC₀(连接到N4)的输出跟随节点N1。当信号RBSEL切换为高电平以启动并发刷新模式时，CMOS通栅622和624分别导通和截止。WRAC₀保持由CMOS锁存器628设置的初始值状态。通过将节点N₀连接到节点N1反转节点N1的状态，(注意：因为节点N₀处于与WRAC₀反相的状态)。当RBSEL切换为低电平以停止相应的并发刷新模式时，CMOS通栅622和624分别截止和导通，允许位WRAC₀反转，并跟随已经更新的节点N1。最后，在每个RBSEL周期反转位WRAC₀，并且位WRAC₀充当行地址计数器520的最低有效地址位。对于保持地址位(WRAC_1-6)，元件610_n中的CMOS通栅622被连接到元件610_n-1中的计数器输出N4，n是从1到6的整数。这允许在每2，4，8，16，和64RBSEL周期内位WRAC₁，...，WRAC₆翻转，产生七位计数器，以在每个阵列内产生刷新地址。

图7示出了由阵列510、行地址计数器(RAC520)和七位开关元件530构成的更详细存储体结构。该阵列包括以二维矩阵布置的多个存储器单元715作为单元阵列。单元阵列由行译码器720和位线读出放大器725支持。如先前所述，用于并发刷新模式和存储器存取模式的字地址分别由字地址WRAC₀，...，WRAC₆和字地址WADD₀，...，WADD₆支持。通过七个开关元件530实现该选择，每个开关元件将WADD或WRAC连接到行译码器720。对于存储器存取模式，存储体选择信号BSEL切换至高电平，激活每个开光元件530中的NMOS732。这将字地址WADD连接到CMOS锁存器736。甚至在通过CMOS锁存器736将BSEL切换为低电平之后保持WADD位。对于并发刷新模式，刷新存储体选择信号RBSEL切换为高电平，激活每个开关元件730中的NMOS734。这将字地址WRAC连接到CMOS锁存器736。锁存开关元件530中的字地址允许在多存储体操作过程中字地址WADD₀，...，WADD₆激活其他存储体，而不等待相应的存储体操作完成。而且，在多存储体操作过程中，对于每个存储体激活周期可以发送并发刷新操作。例如，激活用于刷新和存储器存取操作的第一和第二阵列。然后，在不等待第一和第二存储器阵列操作完成的情况下，启动第三存储体的存储器存取操作，同时并发地发送第四阵列的刷新操作。

通过行译码器720激活字线WL。解码位由从七位开关元件530传送的地址位确定，如先前所述。当字线切换为高电平时，通过位线BL读和写单元715中的数据位。差分BL对有利地连接到位线读出放大器725，放大从单元715读出的小信号。用于将数据位写回到单元(715)的读出放大器是众所周知的，因此将不再进行论述。

尽管根据几个优选实施例论述了本发明，但是在不脱离本发明的条件下本领域的技术人员可以进行各种选择和改进。由此，本发明旨在包括属于附加权利要求的范围内的所有这种选择性方案。

Claims (17)

1.一种半导体存储器，包括：

多个存储器阵列，每个所述存储器阵列包括多个存储器单元，其中以矩阵布置并通过唯一分配给每个所述存储器阵列的行地址计数器控制所述存储器单元，所述行地址计数器产生第一字地址；以及

用于启动所述存储器单元中的刷新操作的装置，当将刷新指令发送到相应的存储器阵列时，通过所述第一字地址识别所述存储器单元；

其中，通过存储体选择信号将存储器存取指令提供到相应的存储器阵列。

2.根据权利要求1所述的半导体存储器，其中每个所述存储器阵列还包括至少两个所述存储器阵列共有的第二字地址，以及其中启动装置启动所述存储器单元中的存储器存取操作，当将所述存储器存取指令发送到相应的存储器阵列时由所述第二字地址识别所述存储器单元。

3.根据权利要求2所述的半导体存储器，其中通过刷新存储体选择信号将所述刷新指令提供到相应的存储器阵列。

4.根据权利要求1所述的半导体存储器，其中当所述刷新操作完成时通过使所述行地址计数器递增，更新所述第一字地址。

5.根据权利要求1所述的半导体存储器，其中所述刷新存储体选择信号启动所述多个存储器阵列中的第一存储器阵列中的刷新操作，同时并发地启动所述多个存储器阵列中的第二存储器阵列中的存储器存取操作。

6.根据权利要求5所述的半导体存储器，其中所述刷新存储体选择信号启动至少一个附加的存储器阵列中的刷新操作，同时并发地启动所述第一存储器阵列中的存储器刷新操作和所述第二存储器阵列中的存储器存取操作。

7.根据权利要求5所述的半导体存储器，其中每个所述多个存储器阵列还包括用于有选择地将所述第一字地址和所述第二字地址连接到所述存储器阵列中的行译码器的开关装置，以及其中通过所述第一字地址控制所述刷新操作，并通过所述第二字地址控制所述存储器存取操作。

8.根据权利要求7所述的半导体存储器，其中每个所述存储器阵列还包括字地址锁存器，所述字地址锁存器被连接到所述开关装置，以及其中当将相应的存储体选择信号提供到所述多个存储器阵列中的第三存储器阵列时，所述第三存储器阵列开始存储器存取操作，而不等待完成如下操作：

a)所述第一存储器阵列中的所述刷新操作，以及

b)所述第二存储器阵列中的所述存储器存取操作。

9.根据权利要求8所述的半导体存储器，其中当将相应的刷新存储体选择信号提供到所述多个存储器阵列中的第四存储器阵列时，所述第四存储器阵列开始存储器刷新操作，而不等待完成如下操作：

a)所述第一存储器阵列中的所述刷新操作，以及

b)所述第二存储器阵列中的所述存储器存取操作，同时并发地开始所述第三存储器阵列中的存储器存取操作。

10.根据权利要求9所述的半导体存储器，其中所述刷新存储体选择信号启动至少一个附加的存储器阵列中的刷新操作，同时并发地启动所述第一存储器阵列中的存储器刷新操作和所述第二存储器阵列中的存储器存取操作。

11.根据权利要求10所述的半导体存储器，其中所述刷新存储体选择信号启动至少一个附加的存储器阵列中的刷新操作，同时并发地启动所述第四存储器阵列中的存储器刷新操作和所述第三存储器阵列中的存储器存取操作。

12.根据权利要求3所述的半导体存储器，其中所述刷新指令和所述存储器存取指令彼此无关。

13.根据权利要求6所述的半导体存储器，其中所述刷新存储体选择信号和所述存储器存取指令彼此不同。

14.根据权利要求9所述的半导体存储器，其中用于激活所述存储器阵列之一以进行刷新操作或存储体存取操作的时间间隔比随机存取周期时间长。

15.根据权利要求14所述的半导体存储器，其中用于激活至少两个存储器阵列以进行刷新操作或存储体存取操作的时间间隔比随机存取周期时间短。

16.根据权利要求1所述的半导体存储器，还包括：

连接至少两个存储器阵列的公共第二字地址；以及

用于有选择地将所述第一字地址和所述第二字地址连接到每个所述存储器阵列中的行译码器的装置；

其中，通过第一存储器阵列中的所述第一字地址启动刷新操作，同时通过第二存储器阵列中的所述第二字地址启动存储器存取操作。

17.根据权利要求16所述的半导体存储器，其中当所述刷新操作完成时通过增加所述行地址计数器更新所述第一字地址。

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