TWI330368B - An embedded dram performing concurrent refresh mode with distributed row address counters - Google Patents

Description

1330368 九、發明說明： 【發明所屬之技術領域】 本發明大體而言係關於一種内嵌動態隨機存取記憶體 (内嵌DRAM)，且更特定言之，係關於一種採用整合於每個 DRAM中的分散列位址計數器之並行刷新模式與設計。 【先前技術】 半導體技術之改良已使得處理器之設計擁有超越1 Giga Hz的效能。然而，系統之效能常受限於其記憶體之效能。 此缺點之存在已引起潛在對高效能内嵌DRAM的強烈需 求，以幫助處理器獲得必要之速度。由於90 nm技術之產生 與超越，減小單元尺寸且改良内嵌DRAM之陣列存取電晶 體之效能很困難。此歸因於當裝置洩漏存在時，電晶體臨 限電壓不會降低。於是，必須降低操作電壓來保證裝置之 可靠性與邏輯處理相容性。此等考慮已引起一基本轉變： 藉由利用一高效能邏輯裝置作為一記憶體單元使資料保持 驅動設計轉變為記憶體可用性驅動設計。 參考圖1，所示為說明前述聲明之模擬感應訊號。在參考 曲線（A)中，一習知之具有2.5 V字元線升高電壓（VPP)且由 一耦合256單元之長位元線（256 b/BL)支撐之陣列裝置 52A(未圖示）與參考曲線（B)相比較，其中一由1.5伏VPP供 電之邏輯陣列裝置22 A(未圖示）由一輕合64單元之短位元 線支撐。藉由改變訊號發展時間（tSIG)來提取感應訊號，訊 號發展時間意即，當在接地感應機制中經過隨機存取週期 時間（tRC)啟動一字元線時，在該位元線上發展一訊號所需 98441.doc ⑧ 1330368 的時間。隨著該訊號發展時間増加，單元中之過量電荷被 傳送到位70線’增加了感應訊號。然而，當tSI(}增加超過 之約40%時，該電壓不足以寫回至該單元，導致一較小訊 號。因為邏輯陣列裝置22A的啟用電流比相應陣列裝置ΜΑ

可用的電流高約30%，所以即使對3 2ns隨機存取週期亦可 達成約80 mV的感應電壓。然而，採用邏輯陣列裝置需 要該資料㈣時間減少至64 US之值。較短保持時間大大減 少記憶體之可用性，對大密度記憶體尤其如此，因為所有 記憶體單元需要在—給定保持時間内進行刷新來保持資料

位元。以實例說明之，一具有8〖字元線24Mb記憶體需要 在64US内有8K刷新週期。如此，又需要每8ns至少有一刷 新才曰7，導致該§己憶體在8 ns隨機週期記憶過程中不可用。 為了克服在短保持時間DRAM中的記憶體可用性問題，通 吊使用一並行刷新模式，例如，如在頒予J〇hns〇n等人的美 國專利號為4,185,323之專利中所述。 圖2為由複數個DRAM記憶體組21〇組成的一半導體記憶 體晶片200之方塊圖表示。每個記憶體組21〇由以二維矩陣 組態排列之複數個DRAM記憶體單元（未圓示）組成，此是此 項技術中所熟知的且因此不進一步討論。一旦在—dram 組則(例如’ 21Gi)中起始-記憶體存取操作（讀、寫 '或刷 新操作）’該DRAM組（例如，210i)在一隨機存取週期時間 tRC内將不可用。在該DRAM組（例如，210i)進行記憶體存 取操作期間，可同時刷新其他DRA]yL&(例如，21〇]·)。如此， 藉由在啟用記憶體存取操作時並行執行刷新操作，記憶體 98441.doc 可用性得到大大提高。有兩種已知方法用於在一半導體記 憶體中啟用一並行刷新模式，其詳細說明將在下文描述’ 如下文參考圖3與圖4說明。 圖3說明在一習知靜態隨機存取記憶體（SRAM)緩衝器中 啟用一並行刷新模式之第一種方法。例如，此方法之詳細 說明在頒予Leung等人的美國專利號為5,999,474之專利中 所述。半導體記憶體晶片300由複數個DRAM組（3 10DRAM) 組成，每個DRAM組由以二維矩陣組態排列的複數個記憶 體單元組成。存取組310DRAM-310j同時並行刷新至少一其 他組310DRAM-310k為可能的，只要被存取組與被刷新組是 不同的。如此允許刷新DRAM組（3 l〇k)中相應字元線320k 支持之複數個單元（330k)，同時存取DRAM組（310j)中相應 字元線（320j)支持之複數個單元（330j)。然而，若陣列310j 是連續定址的，則因為不間斷的記憶體存取操作使得陣列 310j連續為忙，所以在同一陣列310j中的某些記憶體單元將 完全不會被刷新。如此排除了對同一陣列（3 10j)中的某些記 憶體單元執行刷新操作。 為了克服此問題，藉由增加一 SRAM組（310SRAM)，以一 允許在一時鐘週期内接收與傳送資料的雙埠功能為特徵來 增強記憶體晶片300。TAG記憶體（310TAG)控制DRAM組 (310DRAM)與SRAM(310SRAM)之存取操作，而藉由讀或寫 指令（未圖示）、組位址（XBADD)與字組位址（XWADD)來啟 用記憶體晶片300之記憶體存取，其中XBADD與XWADD識 別一 DRAM組（310DRAM)與選定DRAM組内之適當字元 98441.doc 1330368 線。當啟用記憶體存取時，藉由解碼字組位址（XWADD)啟 動TAG記憶體（310TAG)内之字元線（320TAG)與SRAM組 (310SRAM)内之字元線（320s)。如此使得讀出TAG記憶體 (310TAG)内之記憶體單元（330TAG)内之資料與SRAM緩衝 器（310SRAM)内之記憶體單元（330s)内之資料。TAg記憶體 (310TAG)之讀出資料位元（330TAG)界定組位址（TBADD)， 該組位址又為當前自SRAM緩衝器（310SRAM)讀出之資料 位元（330s)識別相應的DRAM組。當TBADD符合組位址輸入 (XBADD)時，該等資料位元（330s)即為記憶體存取指令請求 之位元，此係因為該等資料位元（330s)已提前從相應的 DRAM組複製至SRAM緩衝器（310SRAM)。因此，不需要存 取DRAM組’且從XDATA引腳讀出來自SRAM緩衝器 (310SRAM)之讀出資料位元。另一方面，若TBADD不同於 組位址輸入（XBADD)，則TAG記憶體（310TAG)如下控制 DRAM組（310DRAM)。 假設TADD識別出DRAM組（310i)，則SRAM緩衝器 (310SRAM)内之資料位元（330s)被儲存回DRAM組（310i)， 其中字元線320i與320s之字元線位址相同（直接映射）。如此 允許自SRAM記憶體單元（330s)傳送資料位元至DRAM記憶 體單元（330i)。與組位址輸入（XBADD)並行，相應DRAM組 (310j)為一讀操作而被啟動。於是，讀出在該相應DRAM組 (310j)内之該等單元之資料位元（330j)，其中字元線320j符 合320s之字元線位址（直接映射）。自XDATA引腳讀出該等 資料位元。該等單元之資料位元（330j)亦被儲存在SRAM緩 98441.doc ⑧ 1330368 衝器（3 10SRAM)内之單元（330s)中。於是為了 一未來記憶體 存取指令，更新TBADD來識別DRAM組310j。由於一隨後 相同定址方式（意即330j)，資料位元被讀出或寫入至SRAM 缓衝器（310SRAM)，即使當僅有一陣列（意即330j)為連續定 址時，亦啟用該等記憶體單元之刷新操作。此係可能的， 因為最後在該陣列内之資料位元將被拷貝至SRAM陣列，在 沒有任何破壞下刷新該陣列。 然而，此並行刷新方法有幾個缺點。首先，其需要一 SRAM 陣列（310SRAM)，該陣列顯著較大。其次，考慮到TAG管 理，邏輯變得較複雜，此又減缓了記憶體存取之等待時間。 最後，因為記憶體組在給定DRAM組週期（tRC)内的刷新操 作期間不可用，所以此方法不適合於多組記憶體。多組記 憶體晶片需要在每個組至組存取週期（tRRD)(其短於tRC) 内定址任何需要被定址之組，使得當需要一 tRC週期時不可 能啟用刷新操作。 圖4說明藉由利用.DRAM之並行功能，.啟用一同時刷新之 第二種方法。半導體記憶體晶片400由複數個DRAM組 4 10(4 10i至41 Oj)組成，每個DRAM組由相應的位址與指令埠 (420i至420j)控制。因此可並行啟動任兩個或兩個以上的 組。以該並行功能說明之，記憶體組410j保持在讀模式， 同時仍為記憶體組41 Oj啟用刷新操作。然而，此方法需要 一複雜的刷新系統管理來避免由並行功能引起的組存取爭 用（contention)。因為需要獨立管理所有組之被刷新記憶體 的位址TAG，所以在避免並行功能引起之組存取爭用的同 98441.doc -10- ⑧ 1330368 時在系韻層上處理每個陣列内之刷新位址是高度複雜 的、，口果為同日丁刷新採用並行功能需要進行顯著的系統 修正。 【發明内容】 因此，本發明之_ B〆止 ， 目的係為内嵌DRAM提供並行刷新操 作來改良記憶體可用性。 本發明之另一目的從 曰的係不未助於使用SRAM緩衝器為内嵌 DRAM提供並行刷新操作。

★ 另目的係為内嵌DRAM提供並行刷新操作來 間化記憶體系統之設計。 本發明之又一目的接达一山 的係為内嵌在一多組記憶體系統内之 DRAM啟用並行刷新操作。 目的係僅採用刷新組選擇為内嵌DRAM啟 用並行刷新操作。 时本發明說明—種並行刷新模式，其中内❹RAM經由簡

早系統修正來啟用-同時記憶體存取並刷新操作。該並行 刷新模式藉由允許僅& , 以^僅由-㈣組選料來刷新未選定記憶 Ρ列來貫現。不像習知之方法，整合於每個組内之大量 使用之列位址計數ϋ追蹤（traek)相應組内之字元線位址。 此大大減小了在並行刷新模式内管理刷新位址之複雜性， :是由於在每組内大量使用之刷新計數器獨立保持刷新的 ^線。㈣由管理組存取爭料達成採用此並行刷新方 法之系統改良。ϋ為刷新㈣可被整合於現有多组管理系 統内，所以本發明對具有短保持時間dram之多組系統尤 98441.doc 1330368 其有益。只要管理好組爭用就可實現記憶體ι〇〇%的可用 性。 在本發明之另一態樣中，提供一由兩個或兩個以上之記 隐體陣列組成之半導體記憶體，其中兩個陣列中之每一個 當給出一刷新指令時’耦合至一列位址計數器來產生每個 陣列内之一第—字組位址，同時啟用至少一個以上陣列處 於記憶體存取模式中。 在本發明之另一態樣中，提供一半導體記憶體，其包含： i)複數個記憶體陣列，每個陣列包括以一矩陣排列且由唯一 指派給每個記憶體陣列的列位址計數器控制之複數個記憶 體單元，該列位址計數器產生一第一字組位址；及u)用來 在將刷新指令發佈給相應記憶體陣列時，在記憶體單元内 啟用刷新操作之構件.，該等記憶體單元由該第一字組位址 識別出。 併入本說明書且組成該說明書之一部分的隨附圖式說明 了本發明之當前較佳之實施例，並與上文給出之一般陳述 及下文給出之較佳實施例之【實施方式】一起來說明本發 明之原則。 【實施方式】 現在參考圖5,圖示為具備本發明之具有分散列位址計數 器之並行刷新模式的記憶體架構。本實施例假設内嵌 DRAM集》然而本發明亦適用於單獨的dram。 s亥DRAM集採用具有16個獨立組選擇埠BSEI^ Η之可撓 性多組協定，每個埠控制BANKOV中之一相應陣列。視需 98441.doc 12 ⑧ 1^30368 要，BSEL〇-丨5可建構為一四位元組位址向量，其用來識別 BANKo·〗5中之一陣列。不像習知之^^人河集，其進一步包 a 16個刷新組選擇埠RBSELq-3，每個埠控制作為一獨立於 §己憶體存取操作之組的相應陣列。本發明之基本概念不是 並行刷新模式，而是引入整合於每組内之分散列位址計數 器來達成在系統階層上大大簡化刷新管理。 每個陣列包含一為一並行刷新模式識別字組位址 WRACo.6之列位址計數器RAC(例如，52〇)。每個陣列進一 步包含一交換器530來選擇性地耦合字組位址WADD()_64 子組位址WRAC〇_6至該陣列組（b ANK)之列解碼器（未圖 不）。為一記憶體存取操作，組選擇訊號BSEL發佈之字組位 址WADD〇-6經由父換器530輕合至陣列5 1〇内之列解碼器（未 圖示）。如此允許根據字組位址WADD0·6啟動陣列5 10内之相 應子元線（未圖示）。另一方面，當發佈組刷新指令RBSEL 時’來自計數器RAC 520之字組位址（WRAC〇_6)經由交換器 5 3 0耦合至該陣列内之列解碼器（未圖示）。如此允許根據字 組位址（WRAC〇·6)啟動陣列510内之相應字元線（未圖示）來 刷新相應的記憶體單元。藉由管理BSEL(意即，BSEL〇)與 RBSEL(意即’ RBSEL〇)，啟用一陣列（意即，BANK。）之記 憶體存取，同時為另一陣列（意即，BANK14)並行啟用刷新 操作。因為RAC計數器被整合於每組中，所以在選定刷新 組（意即’ bank〇)内之字元線啟動是在内部管理的。此大 大簡化了系統設計。 如上所述’避免組爭用係多組記憶體系統之習知設計實 98441.doc •13- ⑧ 1330368 踐方法。假設每個陣列由128條字元線組成，在保持時間内 只要對每組發佈128條刷新指令，資料將被保持。此藉由正 確管理RBSEL，可使得利用幾乎全部記憶體。在多組系統 中，可在每個組至組存取時間週期（tRRD)内以交錯方式啟 動該組，同時在每個tRRD内並行刷新其他陣列。只要相同 組之啟動比隨機存取週期時間（tRC)長，就可避免被存取組 與被刷新組之間之存取爭用。更特定言之，藉由BSELn與 RBSELn啟動隨後組（ΒΑΝΚη)必須比tRC長。此管理比現存 具有相應位址與指令埠之並行刷新管理簡單的多。選定刷 新組不需要有刷新位址管理。視需要，在每個時鐘週期内， 同時刷新兩個或兩個以上記憶體陣列，同時啟用記憶體存 取。此係藉由同時啟動複數個刷新組控制訊號RBSEL〇_15而 有利實現的。當在位址埠與各控制電路之間未建立通訊 時，分散RAC計數器方法需要對相應被刷新組控制 RBSEL。此將引起高達10 mA之電流節約，假設是七位址匯 流排轉移，每個具有在1 GHz頻率下運作之1.5 pF電容。當 記憶體速度與密度增加時，進一步改良該電流保存優勢。 圖6為整合於每組（BANK)内之列位址計數器520的電晶 體階層示意圖。該列位址計數器包含七個計數器邏輯元 件，610_0至610_6，每個均產生相應位址位元WRACG_6。 每個計數器邏輯元件（例如，610_0)由兩個CMOS通閘622與 624、兩個CMOS鎖存器626與628及兩個反相器620與630組 成。圖5中所示之刷新啟用訊號RBSEL耦合至CMOS通閘622 之NMOS閘，與CMOS通閘624之PMOS閘。藉由反相器620 98441.doc • 14·

Claims (1)

1330368 第094100085號專利申請案 Γ 中文申請專利範圍替換本(98年10月）^8年~月日汶正本 十、申請專利範圍： ·。卜 ▲ 1 · 一種半導體記憶體，其包括： 複數個記憶體陣列，每個陣列包括以一矩陣排列且由 唯一指派給該等記憶體陣列中之每一個的一列位址計數 器控制之複數個記憶體單元，該列位址計數器產生一第 一字組位址； 用來在一刷新指令被發佈給一相應記憶體陣列時，在 該等記憶體單元内啟用一刷新操作之構件，該等記憶體 ® 單元由該第一字組位址識別出；及 由一記憶體組選擇信號所提供至一相應記憶體陣列之 一記憶體存取指令，其中該等記憶體陣列中之每一個進 • 一步包含一至少兩個該等記憶體陣列共用之第二字組位 • 址’且其中在該記憶體存取指令被發佈給一相應記憶體 陣列時，一啟用構件在該等記憶體單元内啟用一記憶體 存取操作，該等記憶體單元由該第二字組位址識別出.， 且其中該刷新指令由一刷新組選擇訊號提供給一相應記 憶體陣列。 2. 如請求項丨之半導體記憶體，其中該第一字組位址在該刷 新操作完成時，藉由遞增該列位址計數器而進行更新。 3. 如凊求項丨之半導體記憶體，其中該刷新組選擇訊號在一 第一記憶體陣列内啟用一刷新操作，同時並行地在一第 二記憶體陣列内啟用一記憶體存取操作。 4·如請求項3之半導體記憶體，其中該刷新組選擇訊號在至 少-額外記憶體陣列内啟用-刷新操#，㈣並行地在 98441-981028.doc 該第屺憶體陣列内啟用一記憶體刷新操作且在該第二 己隐體陣列内啟用一記憶體存取操作。 ，項3之半導體s己憶體，其中該等複數個記憶體陣列 之母一個進一步包括用於選擇性地將該第一與該第二字 組位址麵合至該記憶體陣列内之列解竭器之交換構件， 且其中-刷新操作由該第一字組位址控制，且一記憶體 存取操作由該第二字組位址控制。 6. 如凊求項5之半導體記憶體，其中該等記憶體陣列之每— 個進—，包括字組位址鎖存器，該等字組位址鎖存器輕 合至該交換構件，且其中當該相應組選擇訊號被提供至 該第三記憶體陣列時’該第三記憶體陣列起始一記憶體 存取操作，而不用等待下述操作完成： ^ a) 在該第一記憶體陣列内之該刷新操作與 b) 在該第二記憶體陣列内之該記憶體存取操作。 7. 如請求項6之半導體記憶體，其中當—相應刷新組選擇訊 號被提供至1四記憶體陣列時，該第四記憶體陣列起 始一記憶體刷新操作，而不用等待下述操作完成： a) 在該第一記憶體陣列内之該刷新操作，與 b) 在該第二記憶體陣列内之該記憶體存取操作同時並 行地在該第三記憶體陣列内起始一記憶體存取操作。 8. 如請求項7之半導體記憶體，其中該刷新組選擇訊號在至 少-額外記憶體陣列内啟用—刷新操作，同時並行地在 該第-記憶體陣列内啟用一記憶體刷新操作並在該第二 記憶體陣列内啟用一記憶體存取操作。 98441-981028.doc 求項8,半導體記憶體’其中該刷新組選擇訊號在至 1笛1卜d隐體陣列内啟用’刷新操作，同時並行地在 ㈣四記憶體陣列内啟用—記憶體刷新操作並在該第三 ⑽用-記憶體存取操作。 At請求項1之半導體記憶體，其中該刷新指令與該記憶體 存取指令相互獨立。 月长項4之半導體記憶體，其中該刷新組選擇訊號及一 記憶體存取指令互不相同。 12·如凊求項7之半導體記憶體，其中用於啟動該等記憶體陣 歹:中之個來執仃一刷新操作或一組存取操作之時間間 隔比隨機存取週期時間長。 13. 如請求項12之半導體記憶體，其中用於啟動至少兩個記 憶體陣列來執行—刷新操作或—組存取操作之時間間隔 比該隨機存取週期時間短。 14. 一種半導體記憶體，其包括： 複數個記憶體陣列，該等記憶體陣列中之每一個包括 以一矩陣排列且由唯一指派給該等f己憶體陣列中之每一 個的一列位址計數器控制之複數個記憶體單元，該列位 址計數器產生一第一字組位址； 用來在一刷新指令被提供至一相應記憶體陣列時，在 該等記憶體單元内啟用一刷新操作之構件，其中該等記 憶體單元由該第一字組位址識別出； 一耦合至少兩個記憶體陣列之共用第二位址；及 用於選擇性地將該第一與該第二字組位址耦合至該等 9844l-98l028.doc 133〇368 δ己憶體陣财之每—個㈣賴碼^ 藉由該第-字組位址在—第一記憶體車中 新操作，料藉由該第二字組位址在1車=啟用一刷 内啟用-記憶體存取操作，且其 。己隐體陣列 列之每步包括^至體陣 存。 7俠偁件之字組位址鎖 15. 16. 項14之半導體記憶體，其中該第-字組位址在該 U㈣完成時’藉由遞增㈣㈣計數“進行更新。 一半導體記憶體，其包括： 複數個記憶體陣列，該等記憶體陣列中之每一者包括 以-矩陣排列且由唯__指派給該等記憶體陣列中之每一 者的-列位址計數器控制之複數個記憶體單元，該列位 址計數器產生一第一字組位址； 輕合至該等記憶體陣列之每一者之第一與第二記憶體 組選擇訊號； 對該等記憶體陣列之一第一記憶體陣列中之多個第一 記憶體單元啟動-刷新操作之構件，#一刷新指令由該 第一記憶體組選擇訊號被提供至該第一記憶體陣列時， 該等第一記憶體陣列由該第一字組位址識別；及 對該等記憶體陣列之一第二記憶體陣列中之第二記憶 體單元啟動一記憶體存取操作之構件，當一記憶體存取 指令由該第二記憶體組選擇訊號提供至該第二記憶體陣 列時’該等記憶體單元由一第二字組位址識別，其中該 第一記憶體陣列中之該記憶體刷新操作與該第二記憶體 98441-981028.doc 1330368 陣列中之該記憶體存取操作係同時被啟動，且其中 該等記憶體陣列中之每一者進一步包括多個字組位址 鎖存器，該等字組位址鎖存器耦合至交換構件，且其中去 該相應記憶體組選擇訊號被提供二虽 η* ^ 一。己憶體陣列 "’ -第三記憶體陣列起始一記憶體存取操作 等待下述操作完成： Μ 不用

a) 在該第一記憶體陣列内 b) 在該第二記憶體陣列内 之該刷新操作； 之該記憶體存取操作

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