JP2005203092A - 埋め込みdramでの分散行アドレス・カウンタを用いた同時リフレッシュ・モード - Google Patents
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Abstract
【解決手段】別のアレイでメモリ・アクセス動作を同時に可能にしている間に、メモリ・アレイをリフレッシュ・バンク選択信号によってリフレッシュさせることにより、同時リフレッシュ・モードが実現される。リフレッシュ・アドレス管理は、各アレイ内に組み込まれた行アドレス・カウンタの挿入により、大幅に簡略化される。好ましい実施形態では、メモリ・アクセス動作を可能にしている間に、複数のメモリ・アレイの任意の組み合わせが同時にリフレッシュされる。この同時モードは、多重バンク動作もサポートする。
【選択図】図5
Description
210i、210j DRAMバンク
300 半導体メモリ・チップ
310i、310j、310k DRAMバンク
310SRAM SRAMバンク
320i、320j、320k、320s、320TAG ワード線
330i、330j、330k、330s、330TAG メモリ・セル
310TAG TAGメモリ
410i、410j DRAMバンク
420i、420j アドレスおよびコマンド・ポート
510 アレイ
520 行アドレス・カウンタ
530 スイッチ
610_0、610_1、610_2、610_3、610_4、610_5、610_6 カウンタ論理素子
622、624 CMOSパス・ゲート
626、628 CMOSラッチ
620、630 インバータ
715 メモリ・セル
720 行復号器
725 ビット線感知増幅器
732、734 NMOS
736 CMOSラッチ
Claims (18)
- 複数のメモリ・アレイのそのそれぞれが、マトリックスとして配列された複数のメモリ・セルを含み、前記メモリ・セルは前記メモリ・アレイのそれぞれに割り当てられた行アドレス・カウンタにより制御され、前記行アドレス・カウンタが第1のワード・アドレスを生成するメモリ・アレイと、
リフレッシュ・コマンドが対応する前記メモリ・アレイに発行されたときに前記第1のワード・アドレスにより識別される前記メモリ・セルでリフレッシュ動作を可能にする手段と
を含む半導体メモリ。 - 前記メモリ・アレイのそれぞれが、前記メモリ・アレイのうちの少なくとも2つに共通の第2のワード・アドレスをさらに含み、前記手段が、メモリ・アクセス・コマンドが対応するメモリ・アレイに発行されたときに前記第2のワード・アドレスにより識別される前記メモリ・セルでメモリ・アクセス動作を可能にする請求項1に記載の半導体メモリ。
- 前記リフレッシュ・コマンドがリフレッシュ・バンク選択信号により対応するメモリ・アレイに提供される請求項2に記載の半導体メモリ。
- 前記第1のアドレスが、前記リフレッシュ動作が完了されたときに、前記行アドレス・カウンタを増分することによって更新される請求項1に記載の半導体メモリ。
- 前記メモリ・アクセス・コマンドが、バンク選択信号により対応するメモリ・アレイに提供される請求項3に記載の半導体メモリ。
- メモリ・アレイでメモリ・アクセス動作を同時に可能にしている間に、前記リフレッシュ・バンク選択信号が第1のメモリ・アレイでリフレッシュ動作を可能にする請求項5に記載の半導体メモリ。
- 前記メモリ・アレイでのメモリ・リフレッシュ動作と前記メモリ・アレイでのメモリ・アクセス動作を同時に可能にしている間に、前記リフレッシュ・バンク選択信号が少なくとも1つの別のメモリ・アレイでリフレッシュ動作を可能にする請求項6に記載の半導体メモリ。
- 前記複数のメモリ・アレイのそれぞれが、前記第1と前記第2のワード・アドレスを前記メモリ・アレイ内の行復号器に選択的に結合するスイッチング手段をさらに含み、リフレッシュ動作が前記第1のワード・アドレスにより制御され、メモリ・アクセス動作が前記第2のワード・アドレスにより制御される請求項6に記載の半導体メモリ。
- 前記メモリ・アレイのそれぞれが、前記スイッチング手段に結合されたワード・アドレス・ラッチをさらに含み、第3のメモリ・アレイは、前記対応するバンク選択信号が提供されると、
a)前記第1のメモリ・アレイでの前記リフレッシュ動作、および
b)前記第2のメモリ・アレイでの前記メモリ・アクセス動作
の完了を待たずにメモリ・アクセス動作を開始する請求項8に記載の半導体メモリ。 - 前記第3のメモリ・アレイでメモリ・アクセス動作を同時に開始している間に、第4のメモリ・アレイが、対応するリフレッシュ・バンク選択信号が提供されると、
a)前記第1のメモリ・アレイでの前記リフレッシュ動作、および
b)前記第2のメモリ・アレイでの前記メモリ・アクセス動作
の完了を待たずに、メモリ・リフレッシュ動作を開始する請求項9に記載の半導体メモリ。 - 前記第1のメモリ・アレイでのメモリ・リフレッシュ動作と前記第2のメモリ・アレイでのメモリ・アクセス動作を同時に可能にしている間に、前記リフレッシュ・バンク選択信号が、少なくとも1つの別のメモリ・アレイでリフレッシュ動作を可能にする請求項10に記載の半導体メモリ。
- 前記第4のメモリ・アレイでのメモリ・リフレッシュ動作と前記第3のメモリ・アレイでのメモリ・アクセス動作を同時に可能にしている間に、前記リフレッシュ・バンク選択信号が、少なくとも1つの別のメモリ・アレイでリフレッシュ動作を使用可能にする請求項11に記載の半導体メモリ。
- 前記リフレッシュ・バンク選択信号と前記メモリ・アクセス・バンク選択信号が互いに独立である請求項5に記載の半導体メモリ。
- 前記リフレッシュ・バンク、前記メモリ・アクセス・バンク、および前記少なくとも1つの別のリフレッシュ・バンクが互いに異なる請求項7に記載の半導体メモリ。
- リフレッシュ動作またはバンク・アクセス動作のどちらかを実行するために前記メモリ・アレイのうちの1つを活動化する際の時間間隔が、ランダム・アクセス・サイクル時間より長い請求項10に記載の半導体メモリ。
- リフレッシュ動作またはバンク・アクセス動作のどちらかを実行するために少なくとも2つのメモリ・アレイを活動化する際の時間間隔が、ランダム・アクセス・サイクル時間より短い請求項15に記載の半導体メモリ。
- 複数のメモリ・アレイのそれぞれが、マトリックスとして配列された複数のメモリ・セルを含み、前記メモリ・セルは前記メモリ・アレイのそれぞれに割り当てられた行アドレス・カウンタにより制御され、前記行アドレス・カウンタが第1のワード・アドレスを生成するメモリ・アレイと、
リフレッシュ・コマンドが対応するメモリ・アレイに提供されたときに前記第1のワード・アドレスにより識別される前記メモリ・セルでリフレッシュ動作を可能にする手段と
少なくとも2つのメモリ・アレイを結合する共通の第2のアドレスと、
前記第1と前記第2のワード・アドレスを、前記メモリ・アレイのそれぞれの内の行復号器に選択的に結合する手段と
を含み、第2のメモリ・アレイで前記第2のワード・アドレスによりメモリ・アクセス動作を可能にしている間に、第1のメモリ・アレイで前記第1のワード・アドレスによりリフレッシュ動作が可能にされる半導体メモリ。 - 前記第1のアドレスが、前記リフレッシュ動作が完了されたときに、前記行アドレス・カウンタを増分することにより更新される請求項17に記載の半導体メモリ。
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